JP3282489B2 - デジタル情報データ記録及び再生装置 - Google Patents
デジタル情報データ記録及び再生装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/804—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components
- H04N9/8042—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction
- H04N9/8047—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction using transform coding
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/78—Television signal recording using magnetic recording
- H04N5/781—Television signal recording using magnetic recording on disks or drums
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Signal Processing For Recording (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はデジタル画像信号を
ディスク等の記録媒体に記録し、これを再生するのに使
用して好適なデジタル情報データ記録及び再生装置に関
する。
ディスク等の記録媒体に記録し、これを再生するのに使
用して好適なデジタル情報データ記録及び再生装置に関
する。
【０００２】
【従来の技術】従来、デジタルビデオ信号等のデジタル
情報データをディスク等の記録媒体に記録するデジタル
情報データ記録装置が知られている。一般にこのデジタ
ルビデオ信号等は情報量が多いので、その伝送データ量
を圧縮するため高能率符号化が採用されている。種々の
高能率符号化の中でも、ＤＣＴ（Discrete Cosine Tran
sform)の実用化が進んでいる。
情報データをディスク等の記録媒体に記録するデジタル
情報データ記録装置が知られている。一般にこのデジタ
ルビデオ信号等は情報量が多いので、その伝送データ量
を圧縮するため高能率符号化が採用されている。種々の
高能率符号化の中でも、ＤＣＴ（Discrete Cosine Tran
sform)の実用化が進んでいる。
【０００３】先にこのＤＣＴを使用したデジタル情報デ
ータ記録装置として、図６に示す如きものが提案されて
いる。この図６において、１はデジタル化されたビデオ
データが供給されるビデオデータの入力端子を示し、こ
の入力端子１に供給されたビデオデータをブロック化回
路２に供給する。
ータ記録装置として、図６に示す如きものが提案されて
いる。この図６において、１はデジタル化されたビデオ
データが供給されるビデオデータの入力端子を示し、こ
の入力端子１に供給されたビデオデータをブロック化回
路２に供給する。
【０００４】このブロック化回路２では、インターレス
走査の順序のビデオデータが例えば（８×８）のＤＣＴ
ブロックの構造のデータに変換される。すなわち、時間
的に連続する第１および第２フィールドの空間的に同一
位置の（４×８）のブロックを二つ組み合わせて（８×
８）のブロックが形成される。（８×８）のブロックで
は、奇数番目のライン上の画素データが第１フィールド
に含まれるものであり、偶数番目のライン上の画素デー
タが第２フィールドに含まれるものである。
走査の順序のビデオデータが例えば（８×８）のＤＣＴ
ブロックの構造のデータに変換される。すなわち、時間
的に連続する第１および第２フィールドの空間的に同一
位置の（４×８）のブロックを二つ組み合わせて（８×
８）のブロックが形成される。（８×８）のブロックで
は、奇数番目のライン上の画素データが第１フィールド
に含まれるものであり、偶数番目のライン上の画素デー
タが第２フィールドに含まれるものである。
【０００５】ブロック化回路２の出力がシャフリング回
路３に供給される。シャフトリング回路３では、ドロッ
プアウト等によって、エラーが集中し、画質の劣化が目
立つのを防止するように、１フレーム内で、複数のマク
ロブロックＭＢを単位として、空間的な位置を元のもの
と異ならせる処理、すなわち、シャフリングがなされ
る。この例では、シャフリング単位とバッファリング単
位ＢＵとを等しく、５マクロブロック（５ＭＢ）として
いる。
路３に供給される。シャフトリング回路３では、ドロッ
プアウト等によって、エラーが集中し、画質の劣化が目
立つのを防止するように、１フレーム内で、複数のマク
ロブロックＭＢを単位として、空間的な位置を元のもの
と異ならせる処理、すなわち、シャフリングがなされ
る。この例では、シャフリング単位とバッファリング単
位ＢＵとを等しく、５マクロブロック（５ＭＢ）として
いる。
【０００６】このシャフリング回路３の出力がＤＣＴ
（コサイン変換）回路４および動き検出回路５に供給さ
れる。ＤＣＴ回路４からは（８×８）の係数データ（す
なわち、直流分ＤＣ、交流分ＡＣの係数データ）が発生
する。このＤＣＴ回路４は、動きブロックについては、
（８×８）のブロックに含まれる（４×８）のブロック
に関してフィールド内ＤＣＴを行うように切り替えられ
る。
（コサイン変換）回路４および動き検出回路５に供給さ
れる。ＤＣＴ回路４からは（８×８）の係数データ（す
なわち、直流分ＤＣ、交流分ＡＣの係数データ）が発生
する。このＤＣＴ回路４は、動きブロックについては、
（８×８）のブロックに含まれる（４×８）のブロック
に関してフィールド内ＤＣＴを行うように切り替えられ
る。
【０００７】マクロブロックＭＢは、ＤＣＴブロック当
りの（８×８）の係数データを複数ブロック集めたもの
である。例えば５２５／６０システムのコンポーネント
方式の（Ｙ：ＣＢ：ＣＲ＝４：１：１）のビデオデータ
の場合には、図７Ａ、図８に示すように、１フレーム内
の同一位置の、４個のＹブロックＹ1 ，Ｙ2 ，Ｙ3 ，Ｙ
4 と１個のＣＢブロックと１個のＣＲブロックとの計６
ブロックが１マクロブロックＭＢを構成する。
りの（８×８）の係数データを複数ブロック集めたもの
である。例えば５２５／６０システムのコンポーネント
方式の（Ｙ：ＣＢ：ＣＲ＝４：１：１）のビデオデータ
の場合には、図７Ａ、図８に示すように、１フレーム内
の同一位置の、４個のＹブロックＹ1 ，Ｙ2 ，Ｙ3 ，Ｙ
4 と１個のＣＢブロックと１個のＣＲブロックとの計６
ブロックが１マクロブロックＭＢを構成する。
【０００８】サンプリング周波数が４ｆｓｃ（ｆｓｃ：
カラーサブキャリア周波数）の場合では、１フレームの
画像が（９１０サンプル×５２５ライン）であり、その
内の有効データが（７２０サンプル×４８０ライン）と
される。上述のコンポーネント方式の場合には、１フレ
ームの全ブロック数は、（７２０×６／４）×４８０÷
（８×８）＝８１００として求められる。従って、８１
００÷６＝１３５０が１フレーム内のマクロブロックＭ
Ｂの個数である。
カラーサブキャリア周波数）の場合では、１フレームの
画像が（９１０サンプル×５２５ライン）であり、その
内の有効データが（７２０サンプル×４８０ライン）と
される。上述のコンポーネント方式の場合には、１フレ
ームの全ブロック数は、（７２０×６／４）×４８０÷
（８×８）＝８１００として求められる。従って、８１
００÷６＝１３５０が１フレーム内のマクロブロックＭ
Ｂの個数である。
【０００９】ＤＣＴ回路４で発生した（８×８）の係数
データの内のＤＣ（直流分）係数データが圧縮されずに
後段の回路に伝送され、残りの６３個のＡＣ係数データ
がバッファ６を介して量子化回路７に供給される。ＡＣ
係数データは、図９示すように、ジグザグ走査の順で次
数が低い交流分からこれらが高いものに向かって順に伝
送される。また、このＡＣ係数データがクラス分け回路
８およびデータ量見積り器９にも供給される。
データの内のＤＣ（直流分）係数データが圧縮されずに
後段の回路に伝送され、残りの６３個のＡＣ係数データ
がバッファ６を介して量子化回路７に供給される。ＡＣ
係数データは、図９示すように、ジグザグ走査の順で次
数が低い交流分からこれらが高いものに向かって順に伝
送される。また、このＡＣ係数データがクラス分け回路
８およびデータ量見積り器９にも供給される。
【００１０】バッファ６は、見積り器９で適切な量子化
番号ＱＮｏが決定されるのに必要な時間、係数データを
遅延させるとともに、静止ブロックおよび動きブロック
のそれぞれの係数データを所定の順序で出力するために
設けられている。見積り器９からの量子化番号ＱＮｏ
は、量子化回路７に供給されるとともに、後段に伝送さ
れる。
番号ＱＮｏが決定されるのに必要な時間、係数データを
遅延させるとともに、静止ブロックおよび動きブロック
のそれぞれの係数データを所定の順序で出力するために
設けられている。見積り器９からの量子化番号ＱＮｏ
は、量子化回路７に供給されるとともに、後段に伝送さ
れる。
【００１１】上述のＤＣＴ回路４からの係数データの発
生は、フレーム内のＤＣＴ変換の場合であって、若し、
動き検出回路５によって、動きがあると検出されると、
フィールド内のＤＣＴの処理が選択される。すなわち、
時間的に連続する第１および第２フィールド内の同一位
置の（４×８）の二つのブロック毎に、ＤＣＴを行うの
がフィールド内ＤＣＴである。
生は、フレーム内のＤＣＴ変換の場合であって、若し、
動き検出回路５によって、動きがあると検出されると、
フィールド内のＤＣＴの処理が選択される。すなわち、
時間的に連続する第１および第２フィールド内の同一位
置の（４×８）の二つのブロック毎に、ＤＣＴを行うの
がフィールド内ＤＣＴである。
【００１２】若し、そのブロックに関してフィールド間
で動きがあると動き検出回路５が検出し、この検出に応
答してフレーム内ＤＣＴからフィールド内のＤＣＴに変
更される。動き検出回路５は、（８×８）のブロックの
画像データをアダマール変換した時の垂直方向の係数デ
ータに基づいて静止／動きの判定をブロック毎に行う。
動き検出としては、他にフィールド差の絶対値に基づい
て行うものでも良い。
で動きがあると動き検出回路５が検出し、この検出に応
答してフレーム内ＤＣＴからフィールド内のＤＣＴに変
更される。動き検出回路５は、（８×８）のブロックの
画像データをアダマール変換した時の垂直方向の係数デ
ータに基づいて静止／動きの判定をブロック毎に行う。
動き検出としては、他にフィールド差の絶対値に基づい
て行うものでも良い。
【００１３】フィールド内のＤＣＴの場合では、第１フ
ィールドに関しての（４×８）の係数データと、第２フ
ィールドに関しての（４×８）の係数データとが発生
し、これらは、図１０に示すように、上下に位置する
（８×８）の配列として扱われる。第１フィールドの係
数データの中には、直流成分ＤＣ１が含まれる。第２フ
ィールドにも、同様に直流成分ＤＣ２が含まれる。これ
らの各フィールドの係数データを別個に扱うと、フレー
ム内ＤＣＴとフィールド内ＤＣＴとで、以降の処理を別
個にせざるを得ない。その結果、ハードウエアの規模の
増加等の問題が生じる。そこで、第２フィールドの直流
成分ＤＣ２に代えて、差分直流成分ΔＤＣ２＝（＝ＤＣ
１−ＤＣ２）を伝送する。
ィールドに関しての（４×８）の係数データと、第２フ
ィールドに関しての（４×８）の係数データとが発生
し、これらは、図１０に示すように、上下に位置する
（８×８）の配列として扱われる。第１フィールドの係
数データの中には、直流成分ＤＣ１が含まれる。第２フ
ィールドにも、同様に直流成分ＤＣ２が含まれる。これ
らの各フィールドの係数データを別個に扱うと、フレー
ム内ＤＣＴとフィールド内ＤＣＴとで、以降の処理を別
個にせざるを得ない。その結果、ハードウエアの規模の
増加等の問題が生じる。そこで、第２フィールドの直流
成分ＤＣ２に代えて、差分直流成分ΔＤＣ２＝（＝ＤＣ
１−ＤＣ２）を伝送する。
【００１４】動き検出回路５からの検出信号（動きフラ
グ）Ｍがデータ量見積り器９に供給されるとともに、後
段においても、記録データ中に挿入される。データ量見
積り器９では、係数データの出力順序とエリア分割の方
法とを静止／動きによって切り換えるために、動きフラ
グＭが使用される。
グ）Ｍがデータ量見積り器９に供給されるとともに、後
段においても、記録データ中に挿入される。データ量見
積り器９では、係数データの出力順序とエリア分割の方
法とを静止／動きによって切り換えるために、動きフラ
グＭが使用される。
【００１５】量子化回路７では、係数データ内の交流分
が量子化される。すなわち、適切な量子化ステップでＡ
Ｃ係数データが割算され、その商が整数化される。この
量子化ステップがＱＮｏコントローラ１０からの量子化
番号ＱＮｏによって決定される。デジタル情報データ記
録装置の場合では、編集等の処理が１フィールドあるい
は１フレーム単位でなされるので、１フィールドあるい
は１フレーム当りの発生データ量が目標値以下となる必
要がある。
が量子化される。すなわち、適切な量子化ステップでＡ
Ｃ係数データが割算され、その商が整数化される。この
量子化ステップがＱＮｏコントローラ１０からの量子化
番号ＱＮｏによって決定される。デジタル情報データ記
録装置の場合では、編集等の処理が１フィールドあるい
は１フレーム単位でなされるので、１フィールドあるい
は１フレーム当りの発生データ量が目標値以下となる必
要がある。
【００１６】ＤＣＴおよび可変長符号化で発生するデー
タ量は、符号化の対象の絵柄によって変化するので、１
フィールドあるいは１フレーム期間より短いバッファリ
ング単位の発生データ量を目標値以下とするためのバッ
ファリング処理がなされる。バッファリング単位を短く
するのは、バッファリングのためのメモリ容量を低減す
るなど、バッファリング回路の簡略化のためである。こ
の例では、５マクロブロック（５ＭＢ）（＝３０ＤＣＴ
ブロック）がバッファリング単位ＢＵとされている。
タ量は、符号化の対象の絵柄によって変化するので、１
フィールドあるいは１フレーム期間より短いバッファリ
ング単位の発生データ量を目標値以下とするためのバッ
ファリング処理がなされる。バッファリング単位を短く
するのは、バッファリングのためのメモリ容量を低減す
るなど、バッファリング回路の簡略化のためである。こ
の例では、５マクロブロック（５ＭＢ）（＝３０ＤＣＴ
ブロック）がバッファリング単位ＢＵとされている。
【００１７】また、クラス分け回路８は、マクロブロッ
クＭＢの単位で、絵柄の細かさを調べ、そのマクロブロ
ックＭＢのアクティビィティーを４段階にクラス分け
し、そのクラスを示す２ビットのアクティビィーコード
ＡＴを発生する。検出結果がＱＮｏコントローラ１０に
供給されるとともに、アクティビィティーコードＡＴが
後段において記録データ中に挿入される。
クＭＢの単位で、絵柄の細かさを調べ、そのマクロブロ
ックＭＢのアクティビィティーを４段階にクラス分け
し、そのクラスを示す２ビットのアクティビィーコード
ＡＴを発生する。検出結果がＱＮｏコントローラ１０に
供給されるとともに、アクティビィティーコードＡＴが
後段において記録データ中に挿入される。
【００１８】量子化回路７の出力が可変長符号化回路１
１に供給され、ランレングス符号化、ハフマン符号化等
がなされる。例えば係数データのゼロの連続数であるラ
ンレングスと係数データの値とをＲＯＭ内に格納された
ハフマンテーブルに与え、可変長コード（符号化出力）
を発生する２次元ハフマン符号化が採用される。可変長
符号化回路１１からのコード信号が後段に供給される。
１に供給され、ランレングス符号化、ハフマン符号化等
がなされる。例えば係数データのゼロの連続数であるラ
ンレングスと係数データの値とをＲＯＭ内に格納された
ハフマンテーブルに与え、可変長コード（符号化出力）
を発生する２次元ハフマン符号化が採用される。可変長
符号化回路１１からのコード信号が後段に供給される。
【００１９】見積り器９と関連して、可変長符号化回路
１１で参照されるのと同一のハフマンテーブル１２が設
けられている。このハフマンテーブル１２は、可変長符
号化した時の出力コードのビット数データを発生する。
見積り器９で最適な量子化ステップの組が判定され、そ
の判定出力がＱＮｏコントローラ１０に供給される。Ｑ
Ｎｏコントローラ１０は、量子化回路７がこの量子化ス
テップの組で係数データを量子化するように制御する。
これとともに、量子化ステップの組を識別するための量
子化番号ＱＮｏが後段に伝送される。
１１で参照されるのと同一のハフマンテーブル１２が設
けられている。このハフマンテーブル１２は、可変長符
号化した時の出力コードのビット数データを発生する。
見積り器９で最適な量子化ステップの組が判定され、そ
の判定出力がＱＮｏコントローラ１０に供給される。Ｑ
Ｎｏコントローラ１０は、量子化回路７がこの量子化ス
テップの組で係数データを量子化するように制御する。
これとともに、量子化ステップの組を識別するための量
子化番号ＱＮｏが後段に伝送される。
【００２０】上述の処理で発生したデータ（ＤＣ係数Ｄ
ＣＴ、可変長符号化出力、量子化番号ＱＮｏ、動きフラ
グＭ、アクティビィティーコードＡＴ）が後段の固定長
のフレーミング回路１３において、エラー訂正符号化の
処理と記録データのフレーミング構造への変換の処理が
なされる。フレーミング回路１３からは、シンクブロッ
クＳＢ構成の記録データが得られる。この記録データを
ハードディスクに記録する如くする。
ＣＴ、可変長符号化出力、量子化番号ＱＮｏ、動きフラ
グＭ、アクティビィティーコードＡＴ）が後段の固定長
のフレーミング回路１３において、エラー訂正符号化の
処理と記録データのフレーミング構造への変換の処理が
なされる。フレーミング回路１３からは、シンクブロッ
クＳＢ構成の記録データが得られる。この記録データを
ハードディスクに記録する如くする。
【００２１】
【発明が解決しようとする課題】ところで、このフレー
ミング回路１３においては、図７Ａに示す如き圧縮処理
された５マクロブロック（１バッファユニット）のデー
タを図７Ｂ，Ｃ，Ｄに示す如く２５Ｍｂｐｓの５シンク
ブロック（５ＳＢ）にパッキングし、記録データを形成
するフレーミング処理を行う。
ミング回路１３においては、図７Ａに示す如き圧縮処理
された５マクロブロック（１バッファユニット）のデー
タを図７Ｂ，Ｃ，Ｄに示す如く２５Ｍｂｐｓの５シンク
ブロック（５ＳＢ）にパッキングし、記録データを形成
するフレーミング処理を行う。
【００２２】即ち、図７において、斜線部分が有効デー
タ部分を示し、余白部分が無効データ部分を示す。この
フレーミング回路１３においては、まずパス１（Ｐａｓ
ｓ１）処理において、図７Ａに示す如き圧縮処理された
データを図７Ｂに示す如く容量が２５Ｍｂｐｓのうつわ
にマクロブロックＭＢ1 〜ＭＢ5 を夫々対応するうつわ
のマクロブロックＭＢ1 〜ＭＢ5 の部分にそのままパッ
キングする。
タ部分を示し、余白部分が無効データ部分を示す。この
フレーミング回路１３においては、まずパス１（Ｐａｓ
ｓ１）処理において、図７Ａに示す如き圧縮処理された
データを図７Ｂに示す如く容量が２５Ｍｂｐｓのうつわ
にマクロブロックＭＢ1 〜ＭＢ5 を夫々対応するうつわ
のマクロブロックＭＢ1 〜ＭＢ5 の部分にそのままパッ
キングする。
【００２３】この場合に、はみ出しデータａが生じたと
きは、パス２（Ｐａｓｓ２）処理を行い、このパス２処
理で図７Ｃに示す如く、同じマクロブロックの空き部分
に初めからパッキングする如くする。
きは、パス２（Ｐａｓｓ２）処理を行い、このパス２処
理で図７Ｃに示す如く、同じマクロブロックの空き部分
に初めからパッキングする如くする。
【００２４】このパス２処理で、同じマクロブロックに
入られない、はみ出しデータｂが生じたときは、パス３
（Ｐａｓｓ３）処理を行い、パス３処理で、このはみ出
しデータｂを１バッファリングユニットＢＵの図７Ｄに
示す如く全マクロブロックＭＢ1 〜ＭＢ5 の空き部分の
初めから順次パッキングする如くする。
入られない、はみ出しデータｂが生じたときは、パス３
（Ｐａｓｓ３）処理を行い、パス３処理で、このはみ出
しデータｂを１バッファリングユニットＢＵの図７Ｄに
示す如く全マクロブロックＭＢ1 〜ＭＢ5 の空き部分の
初めから順次パッキングする如くする。
【００２５】この場合、フレーミング処理後のデータフ
ォーマットは図７Ｅに示す如くで１シンクブロックＳＢ
はシンクデータ部の２データと情報データ部の３８デー
タとの４０データより成り、１データは１６ビットより
成り、夫々のマクロブロックＭＢにおいては例えば図７
Ｅに示す如くパス１、パス２及びパス３処理し、その有
効データの終るたびにエンドオブブロックＥＯＢを挿入
する如くする。
ォーマットは図７Ｅに示す如くで１シンクブロックＳＢ
はシンクデータ部の２データと情報データ部の３８デー
タとの４０データより成り、１データは１６ビットより
成り、夫々のマクロブロックＭＢにおいては例えば図７
Ｅに示す如くパス１、パス２及びパス３処理し、その有
効データの終るたびにエンドオブブロックＥＯＢを挿入
する如くする。
【００２６】この図７Ｅにおいて、ＱＮｏは量子化番
号、ＳＴＡはエラーの情報、ＡＴはクラス分け情報、Ｍ
は動きフラグ、ＤＣは直流分情報である。
号、ＳＴＡはエラーの情報、ＡＴはクラス分け情報、Ｍ
は動きフラグ、ＤＣは直流分情報である。
【００２７】斯るフレーミング処理した記録データをハ
ードディスク等の記録媒体に記録したときにはハードデ
ィスク等の記録媒体の容量が節約できる。
ードディスク等の記録媒体に記録したときにはハードデ
ィスク等の記録媒体の容量が節約できる。
【００２８】然しながら、斯るフレーミング処理した記
録データであっても、図７Ｅ及び図３Ａに示す如く無効
データ部分（図７Ｅで余白部分、図３Ａで“０”部分）
が比較的広い部分に亘って存在する。
録データであっても、図７Ｅ及び図３Ａに示す如く無効
データ部分（図７Ｅで余白部分、図３Ａで“０”部分）
が比較的広い部分に亘って存在する。
【００２９】本発明は斯る点に鑑み、記録データ中の無
効データ部分を少なくし、更にハードディスク等の記録
媒体の容量が節約できるようにすることを目的とする。
効データ部分を少なくし、更にハードディスク等の記録
媒体の容量が節約できるようにすることを目的とする。
【００３０】
【課題を解決するための手段】本発明デジタル情報デー
タ記録装置はデジタル情報データを圧縮符号化する圧縮
符号化手段と、この圧縮符号化手段の出力側に得られる
圧縮符号化データを固定長フォーマットでフレーミング
処理するフレーミング手段と、このフレーミング手段の
出力側に得られる固定長フォーマットのフレーミングデ
ータから無効データを除去する無効データ除去手段と、
この無効データ除去手段の出力信号を記録媒体に記録す
る記録手段とを備えたものである。
タ記録装置はデジタル情報データを圧縮符号化する圧縮
符号化手段と、この圧縮符号化手段の出力側に得られる
圧縮符号化データを固定長フォーマットでフレーミング
処理するフレーミング手段と、このフレーミング手段の
出力側に得られる固定長フォーマットのフレーミングデ
ータから無効データを除去する無効データ除去手段と、
この無効データ除去手段の出力信号を記録媒体に記録す
る記録手段とを備えたものである。
【００３１】本発明に依ればフレーミング手段によりフ
レーミング処理した固定長フォーマットのフレーミング
データから無効データを除去して記録データとしている
ので、記録データ中の無効データ部分がより少なくな
り、ハードディスク等の記録媒体の容量を更に節約でき
る。
レーミング処理した固定長フォーマットのフレーミング
データから無効データを除去して記録データとしている
ので、記録データ中の無効データ部分がより少なくな
り、ハードディスク等の記録媒体の容量を更に節約でき
る。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明デジ
タル情報データ記録及び再生装置の実施例につき説明し
よう。図１は、本発明デジタル情報データ記録装置の要
部の例を示し、本例においてはこの図１の入力端子２０
には図６に示したデジタル情報データ記録装置の固定長
フォーマットのフレーミング処理するフレーミング回路
１３の出力側に得られる固定長フォーマットのフレーミ
ングデータが供給される如くする。図６については先に
説明したので、ここではこの図６の説明は省略する。
タル情報データ記録及び再生装置の実施例につき説明し
よう。図１は、本発明デジタル情報データ記録装置の要
部の例を示し、本例においてはこの図１の入力端子２０
には図６に示したデジタル情報データ記録装置の固定長
フォーマットのフレーミング処理するフレーミング回路
１３の出力側に得られる固定長フォーマットのフレーミ
ングデータが供給される如くする。図６については先に
説明したので、ここではこの図６の説明は省略する。
【００３３】本例においては説明を簡単にするため、図
３Ａに示す如き固定長フォーマットのフレーミングデー
タ即ちシンクブロックＳＢのデータが入力端子２０に供
給されるものとする。
３Ａに示す如き固定長フォーマットのフレーミングデー
タ即ちシンクブロックＳＢのデータが入力端子２０に供
給されるものとする。
【００３４】この図３Ａに示す固定長フォーマットは１
シンクブロックＳＢが１６ビットのデータが４０データ
に存するものであり、シンクデータ部の初めの１データ
はブランクであり、次のデータは８ビットがブランクで
次の４ビットにエラー情報ＳＴＡ、次の４ビットに量子
化番号ＱＮｏが挿入されている。次の７データづつの２
８データが４つのＹブロックＹ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 で
あり、その次の５データづつがＣＲブロック及びＣＢブ
ロックである。
シンクブロックＳＢが１６ビットのデータが４０データ
に存するものであり、シンクデータ部の初めの１データ
はブランクであり、次のデータは８ビットがブランクで
次の４ビットにエラー情報ＳＴＡ、次の４ビットに量子
化番号ＱＮｏが挿入されている。次の７データづつの２
８データが４つのＹブロックＹ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 で
あり、その次の５データづつがＣＲブロック及びＣＢブ
ロックである。
【００３５】この図３において、エンドオブブロックＥ
ＯＢの後の“０”は無効データである。この場合、本例
においては、初めに全体に亘って“０”を書き込んでお
き、その後、有効データで書き換えて行くものとする。
ＯＢの後の“０”は無効データである。この場合、本例
においては、初めに全体に亘って“０”を書き込んでお
き、その後、有効データで書き換えて行くものとする。
【００３６】この入力端子２０に供給される、図３Ａ、
図４Ｂに示す如き、固定長フォーマットのフレーミング
データを信号処理に必要な時間遅延する４０クロック遅
延回路２１に供給すると共に無効データを検出する無効
データ検出回路２２に供給する。
図４Ｂに示す如き、固定長フォーマットのフレーミング
データを信号処理に必要な時間遅延する４０クロック遅
延回路２１に供給すると共に無効データを検出する無効
データ検出回路２２に供給する。
【００３７】この無効データ検出回路２２は１データの
１６ビットが全て“０”のときを無効データと判定する
ようにしたものである。従って本例においてはこの無効
データ検出回路２２の出力側には図４Ｇに示す如き信号
が得られる。
１６ビットが全て“０”のときを無効データと判定する
ようにしたものである。従って本例においてはこの無効
データ検出回路２２の出力側には図４Ｇに示す如き信号
が得られる。
【００３８】また、図１において、２３はバッファユニ
ットパルス入力端子を示し、このバッファユニットパル
ス入力端子２３には例えば図４Ａに示す如き、シンクブ
ロックＳＢの初めで立下がる４０クロックに１個のバッ
ファユニットパルスを供給する如くする。
ットパルス入力端子を示し、このバッファユニットパル
ス入力端子２３には例えば図４Ａに示す如き、シンクブ
ロックＳＢの初めで立下がる４０クロックに１個のバッ
ファユニットパルスを供給する如くする。
【００３９】このバッファユニットパルス入力端子２３
に供給されるバッファユニットパルスをオアゲート回路
２４を介してアップカウンタ２５のクリア端子ＣＬに供
給する。このアップカウンタ２５のクロック端子２５ａ
にはクロック信号が供給され、このアップカウンタ２５
の出力端子Ｑには図４Ｃに示す如きカウント信号が得ら
れる。
に供給されるバッファユニットパルスをオアゲート回路
２４を介してアップカウンタ２５のクリア端子ＣＬに供
給する。このアップカウンタ２５のクロック端子２５ａ
にはクロック信号が供給され、このアップカウンタ２５
の出力端子Ｑには図４Ｃに示す如きカウント信号が得ら
れる。
【００４０】このアップカウンタ２５の出力端子Ｑに得
られるカウント信号を「０」，「１」，「２」，
「９」，「１６」，「２３」，「３０」，「３５」，
「３０以上」及び「３９」デコード信号が得られるデコ
ーダ２６に供給する。このデコーダ２６の「３９」デコ
ード信号をオアゲート回路２４を介して、このアップカ
ウント２５のクリア端子ＣＬに供給し、このアップカウ
ンタ２５を４０クロック毎にクリアする如くする。
られるカウント信号を「０」，「１」，「２」，
「９」，「１６」，「２３」，「３０」，「３５」，
「３０以上」及び「３９」デコード信号が得られるデコ
ーダ２６に供給する。このデコーダ２６の「３９」デコ
ード信号をオアゲート回路２４を介して、このアップカ
ウント２５のクリア端子ＣＬに供給し、このアップカウ
ンタ２５を４０クロック毎にクリアする如くする。
【００４１】このデコーダ２６の「０」，「１」，
「２」，「９」，「１６」，「２３」，「３０」及び
「３５」のデコード信号を夫々オアゲート回路２７に供
給し、このオアゲート回路２７の出力側に図４Ｄに示す
如きマスク信号を得る如くし、このマスク信号の存する
部分は、無効データ検出回路２２が無効データと判定し
ても、有効データとして取り扱う如くする。
「２」，「９」，「１６」，「２３」，「３０」及び
「３５」のデコード信号を夫々オアゲート回路２７に供
給し、このオアゲート回路２７の出力側に図４Ｄに示す
如きマスク信号を得る如くし、このマスク信号の存する
部分は、無効データ検出回路２２が無効データと判定し
ても、有効データとして取り扱う如くする。
【００４２】図１において、２８はダウンカウンタを示
し、このダウンカウンタ２８のロード端子ＬＤにオアゲ
ート回路２７の出力側に得られる図４Ｄに示す如きマス
ク信号をオアゲート回路２９を介して供給すると共にこ
のロード端子ＬＤに無効データ検出回路２２の図４Ｇに
示す如き無効データ検出信号をオアゲート回路２９を介
して供給する。従ってこのダウンカウンタ２８のロード
端子ＬＤに図４Ｈに示す如きロード信号が供給される。
し、このダウンカウンタ２８のロード端子ＬＤにオアゲ
ート回路２７の出力側に得られる図４Ｄに示す如きマス
ク信号をオアゲート回路２９を介して供給すると共にこ
のロード端子ＬＤに無効データ検出回路２２の図４Ｇに
示す如き無効データ検出信号をオアゲート回路２９を介
して供給する。従ってこのダウンカウンタ２８のロード
端子ＬＤに図４Ｈに示す如きロード信号が供給される。
【００４３】このダウンカウンタ２８はロード信号がハ
イレベル“１”となる毎にロード値をセットする。この
ロード値は、アップカウンタ２５のカウント値が「３
０」未満のときは「６」であり、このカウント値が「３
０」以上のときは「４」である。
イレベル“１”となる毎にロード値をセットする。この
ロード値は、アップカウンタ２５のカウント値が「３
０」未満のときは「６」であり、このカウント値が「３
０」以上のときは「４」である。
【００４４】即ち、入力端子３０にロード値「６」を入
力すると共に入力端子３１にロード値「４」を入力し、
この入力端子３０を切換スイッチ３２の一方の固定接点
３２ａに接続すると共に入力端子３１を切換スイッチ３
２の他方の固定接点３２ｂに接続し、この切換スイッチ
３２の可変接点３２ｃをデコーダ２６の図４Ｅに示す如
き「３０以上」デコード信号により切換える如くし、こ
の可動接点３２ｃに得られる図４Ｆに示す如きロード値
を、このダウンカウンタ２８のロード値入力端子に供給
する如くする。２８ａはダウンカウントするクロック信
号が供給されるクロック入力端子である。
力すると共に入力端子３１にロード値「４」を入力し、
この入力端子３０を切換スイッチ３２の一方の固定接点
３２ａに接続すると共に入力端子３１を切換スイッチ３
２の他方の固定接点３２ｂに接続し、この切換スイッチ
３２の可変接点３２ｃをデコーダ２６の図４Ｅに示す如
き「３０以上」デコード信号により切換える如くし、こ
の可動接点３２ｃに得られる図４Ｆに示す如きロード値
を、このダウンカウンタ２８のロード値入力端子に供給
する如くする。２８ａはダウンカウントするクロック信
号が供給されるクロック入力端子である。
【００４５】この、ダウンカウンタ２８の出力端子Ｑに
は図４Ｉに示す如きカウント値が得られ、このダウンカ
ウンタ２８の出力端子Ｑに得られるカウント値を有効デ
ータ長をラッチするラッチ回路３３，３４，３５，３
６，３７及び３８の夫々のデータ端子Ｄに供給する。ま
たデコーダ２６の図４Ｊに示す如き「９」デコード信号
をＹ1 ブロックの有効データ長をラッチするラッチ回路
３３のエネーブル端子ＥＮに供給し、このラッチ回路３
３にＹ1 ブロックの有効データ長をラッチする如くす
る。
は図４Ｉに示す如きカウント値が得られ、このダウンカ
ウンタ２８の出力端子Ｑに得られるカウント値を有効デ
ータ長をラッチするラッチ回路３３，３４，３５，３
６，３７及び３８の夫々のデータ端子Ｄに供給する。ま
たデコーダ２６の図４Ｊに示す如き「９」デコード信号
をＹ1 ブロックの有効データ長をラッチするラッチ回路
３３のエネーブル端子ＥＮに供給し、このラッチ回路３
３にＹ1 ブロックの有効データ長をラッチする如くす
る。
【００４６】デコーダ２６の図４Ｋに示す如き「１６」
デコード信号をＹ2 ブロックの有効データ長をラッチす
るラッチ回路３４のエネーブル端子ＥＮに供給し、この
ラッチ回路３４にＹ2 ブロックの有効データ長をラッチ
する如くする。
デコード信号をＹ2 ブロックの有効データ長をラッチす
るラッチ回路３４のエネーブル端子ＥＮに供給し、この
ラッチ回路３４にＹ2 ブロックの有効データ長をラッチ
する如くする。
【００４７】デコーダ２６の図４Ｌに示す如き「２３」
デコード信号をＹ3 ブロックの有効データ長をラッチす
るラッチ回路３５のエネーブル端子ＥＮに供給し、この
ラッチ回路３５にＹ3 ブロックの有効データ長をラッチ
する如くする。
デコード信号をＹ3 ブロックの有効データ長をラッチす
るラッチ回路３５のエネーブル端子ＥＮに供給し、この
ラッチ回路３５にＹ3 ブロックの有効データ長をラッチ
する如くする。
【００４８】デコーダ２６の図４Ｍに示す如き「３０」
デコード信号をＹ4 ブロックの有効データ長をラッチす
るラッチ回路３６のエネーブル端子ＥＮに供給し、この
ラッチ回路３６にＹ4 ブロックの有効データ長をラッチ
する。
デコード信号をＹ4 ブロックの有効データ長をラッチす
るラッチ回路３６のエネーブル端子ＥＮに供給し、この
ラッチ回路３６にＹ4 ブロックの有効データ長をラッチ
する。
【００４９】またデコーダ２６の図４Ｎに示す如き「３
５」デコード信号をＣＲブロックの有効データ長をラッ
チするラッチ回路３７のエネーブル端子ＥＮに供給し、
このラッチ回路３７にＣＲブロックの有効データ長をラ
ッチする。
５」デコード信号をＣＲブロックの有効データ長をラッ
チするラッチ回路３７のエネーブル端子ＥＮに供給し、
このラッチ回路３７にＣＲブロックの有効データ長をラ
ッチする。
【００５０】デコーダ２６の図４Ｏに示す如き「０」デ
コード信号をＣＢブロックの有効データ長をラッチする
ラッチ回路３８のエネーブル端子ＥＮに供給し、このラ
ッチ回路３８にＣＢブロックの有効データ長をラッチす
る。
コード信号をＣＢブロックの有効データ長をラッチする
ラッチ回路３８のエネーブル端子ＥＮに供給し、このラ
ッチ回路３８にＣＢブロックの有効データ長をラッチす
る。
【００５１】また本例においては、４０クロック遅延回
路２１の出力側に得られる図５Ａに示す如き４０クロッ
ク遅延された入力信号を切換スイッチ３９の一方の固定
接点３９ａに供給すると共にラッチ回路３３，３４，３
５及び３６の出力側に得られる図４Ｐ，Ｑ，Ｒ及びＳに
示す如きＹ1 ，Ｙ2 ，Ｙ3 及びＹ4 ブロックの有効デー
タ長ヘッダをこの切換スイッチ３９の他方の固定接点３
９ｂに供給する如くする。
路２１の出力側に得られる図５Ａに示す如き４０クロッ
ク遅延された入力信号を切換スイッチ３９の一方の固定
接点３９ａに供給すると共にラッチ回路３３，３４，３
５及び３６の出力側に得られる図４Ｐ，Ｑ，Ｒ及びＳに
示す如きＹ1 ，Ｙ2 ，Ｙ3 及びＹ4 ブロックの有効デー
タ長ヘッダをこの切換スイッチ３９の他方の固定接点３
９ｂに供給する如くする。
【００５２】この切換スイッチ３９の可動接点３９ｃを
デコーダ２６の図５Ｂに示す如き「０」デコード信号に
より切換制御し、この「０」デコード信号がある１ビッ
ト期間だけ他方の固定接点３９ｂに接続して、この
Ｙ1 ，Ｙ2 ，Ｙ3 及びＹ4 ブロックの有効データ長ヘッ
ダ「３」，「１」，「０」及び「２」を挿入する如く
し、その他の期間は、この可動接点３９ｃを一方の固定
接点３９ａに接続する如くする。
デコーダ２６の図５Ｂに示す如き「０」デコード信号に
より切換制御し、この「０」デコード信号がある１ビッ
ト期間だけ他方の固定接点３９ｂに接続して、この
Ｙ1 ，Ｙ2 ，Ｙ3 及びＹ4 ブロックの有効データ長ヘッ
ダ「３」，「１」，「０」及び「２」を挿入する如く
し、その他の期間は、この可動接点３９ｃを一方の固定
接点３９ａに接続する如くする。
【００５３】この切換スイッチ３９の可動接点３９ｃに
得られる信号を切換スイッチ４０の一方の固定接点４０
ａに供給すると共にラッチ回路３７及び３８の出力側に
得られる図４Ｔ及びＵに示す如きＣＲ及びＣＢブロック
の有効データ長ヘッダをこの切換スイッチ４０の他方の
固定接点４０ｂに供給する如くする。
得られる信号を切換スイッチ４０の一方の固定接点４０
ａに供給すると共にラッチ回路３７及び３８の出力側に
得られる図４Ｔ及びＵに示す如きＣＲ及びＣＢブロック
の有効データ長ヘッダをこの切換スイッチ４０の他方の
固定接点４０ｂに供給する如くする。
【００５４】この切換スイッチ４０の可動接点４０ｃを
デコーダ２６の図５Ｃに示す如き「１」デコード信号に
より切換制御し、この「１」デコード信号がある１ビッ
ト期間だけ、他方の固定接点４０ｂに接続して、ＣＲ及
びＣＢブロックの有効データ長ヘッダ「１」及び「２」
を挿入する如くし、その他の期間はこの可動接点４０ｃ
を一方の固定接点４０ａに接続する如くする。
デコーダ２６の図５Ｃに示す如き「１」デコード信号に
より切換制御し、この「１」デコード信号がある１ビッ
ト期間だけ、他方の固定接点４０ｂに接続して、ＣＲ及
びＣＢブロックの有効データ長ヘッダ「１」及び「２」
を挿入する如くし、その他の期間はこの可動接点４０ｃ
を一方の固定接点４０ａに接続する如くする。
【００５５】この切換スイッチ４０の可動接点４０ｃに
得られる図５Ｄに示す如く、図３Ａ、図４Ｂに示す如き
シンクブロックＳＢの初めのブランク部分に、Ｙ1 ，Ｙ
2 ，Ｙ3 及びＹ4 ブロックの有効データ長ヘッダ
「３」，「１」，「０」及び「２」とＣＲ及びＣＢブロ
ックの有効データ長ヘッダ「１」及び「２」が付加され
たシンクブロックＳＢをハードディスク記録装置４１の
バッファメモリ４１ａのデータ入力端子Ｄinに供給する
と共にこのバッファメモリ４１ａの書き込みを制御する
書き込みエネーブル信号を得る書き込みエネーブル信号
発生回路４２に供給する。
得られる図５Ｄに示す如く、図３Ａ、図４Ｂに示す如き
シンクブロックＳＢの初めのブランク部分に、Ｙ1 ，Ｙ
2 ，Ｙ3 及びＹ4 ブロックの有効データ長ヘッダ
「３」，「１」，「０」及び「２」とＣＲ及びＣＢブロ
ックの有効データ長ヘッダ「１」及び「２」が付加され
たシンクブロックＳＢをハードディスク記録装置４１の
バッファメモリ４１ａのデータ入力端子Ｄinに供給する
と共にこのバッファメモリ４１ａの書き込みを制御する
書き込みエネーブル信号を得る書き込みエネーブル信号
発生回路４２に供給する。
【００５６】このハードディスク記録装置４１はバッフ
ァメモリ４１ａに所定量の記録データがメモリされる毎
にハードディスク４１ｂの所定位置に記録する如くなさ
れたものである。
ァメモリ４１ａに所定量の記録データがメモリされる毎
にハードディスク４１ｂの所定位置に記録する如くなさ
れたものである。
【００５７】この書き込みエネーブル信号発生回路４２
は入力信号のデータの１６ビットが全てローレベル
“０”の図５Ｆに示す如き無効データ判定信号とオアゲ
ート回路２７の出力側に得られる図５Ｅに示す如きマス
ク信号とをオアを取る如くしたもので、この書き込みエ
ネーブル信号発生回路４２の出力側には図５Ｇに示す如
き書き込みエネーブル信号が得られる。
は入力信号のデータの１６ビットが全てローレベル
“０”の図５Ｆに示す如き無効データ判定信号とオアゲ
ート回路２７の出力側に得られる図５Ｅに示す如きマス
ク信号とをオアを取る如くしたもので、この書き込みエ
ネーブル信号発生回路４２の出力側には図５Ｇに示す如
き書き込みエネーブル信号が得られる。
【００５８】この書き込みエネーブル信号発生回路４２
の出力側に得られる書き込みエネーブル信号をハードデ
ィスク記録装置４１のバッファメモリ４１ａの書き込み
エネーブル信号入力端子ＥＮに供給する。
の出力側に得られる書き込みエネーブル信号をハードデ
ィスク記録装置４１のバッファメモリ４１ａの書き込み
エネーブル信号入力端子ＥＮに供給する。
【００５９】このバッファメモリ４１ａは、この書き込
みエネーブル信号のハイレベル“１”のときだけデータ
入力端子Ｄinに供給される入力信号を記憶するようにし
たものである。
みエネーブル信号のハイレベル“１”のときだけデータ
入力端子Ｄinに供給される入力信号を記憶するようにし
たものである。
【００６０】即ち、本例においては、入力端子２０に供
給されるシンクブロックＳＢが図３Ａに示す如きデータ
であったときはこのバッファメモリ４１ａに記憶される
記録データは図３Ｂに示す如く有効データ長ヘッダが付
加されたマスク信号がある部分と有効データ部分とのそ
の他の無効データが除去された信号となる。
給されるシンクブロックＳＢが図３Ａに示す如きデータ
であったときはこのバッファメモリ４１ａに記憶される
記録データは図３Ｂに示す如く有効データ長ヘッダが付
加されたマスク信号がある部分と有効データ部分とのそ
の他の無効データが除去された信号となる。
【００６１】従って、本例においては、この図３Ｂに示
す如き信号をハードディスク４１ｂに記録する。従って
本例によれば記録データ中の無効データ部分がより少な
くなり、ハードディスクの容量を更に節約できる利益が
ある。
す如き信号をハードディスク４１ｂに記録する。従って
本例によれば記録データ中の無効データ部分がより少な
くなり、ハードディスクの容量を更に節約できる利益が
ある。
【００６２】次に、この上述デジタル情報データ記録装
置で記録したハードディスク４１ｂを再生するデジタル
情報データ再生装置の例を図２及び図１１を参照して説
明する。
置で記録したハードディスク４１ｂを再生するデジタル
情報データ再生装置の例を図２及び図１１を参照して説
明する。
【００６３】図２において、５０はハードディスク再生
装置を示し、このハードディスク再生装置５０はこのハ
ードディスク４１ｂよりの再生信号をバッファメモリ５
０ａを介して出力するようにしたものである。このバッ
ファメモリ５０ａはクリア端子ＣＬにクリア信号が供給
されたときよりエネーブル端子ＥＮにエネーブル信号が
ハイレベル“１”のときにクロック端子５０ｂにクロッ
ク信号が供給される毎にデータ出力端子Ｄout より１デ
ータ（１６ビット）を出力するようになされたものであ
る。
装置を示し、このハードディスク再生装置５０はこのハ
ードディスク４１ｂよりの再生信号をバッファメモリ５
０ａを介して出力するようにしたものである。このバッ
ファメモリ５０ａはクリア端子ＣＬにクリア信号が供給
されたときよりエネーブル端子ＥＮにエネーブル信号が
ハイレベル“１”のときにクロック端子５０ｂにクロッ
ク信号が供給される毎にデータ出力端子Ｄout より１デ
ータ（１６ビット）を出力するようになされたものであ
る。
【００６４】また、５１は図１１Ａに示す如き再生動作
のスタート信号が供給されるスタート信号入力端子を示
し、このスタート信号入力端子５１に供給されるスター
ト信号をハードディスク再生装置５０のバッファメモリ
５０ａのクリア端子ＣＬに供給すると共にこのスタート
信号をオアゲート回路５２を介してカウンタ５３のクリ
ア端子ＣＬに供給する。
のスタート信号が供給されるスタート信号入力端子を示
し、このスタート信号入力端子５１に供給されるスター
ト信号をハードディスク再生装置５０のバッファメモリ
５０ａのクリア端子ＣＬに供給すると共にこのスタート
信号をオアゲート回路５２を介してカウンタ５３のクリ
ア端子ＣＬに供給する。
【００６５】このカウンタ５３は、図１１Ｋに示す如
き、クロック信号をカウントするもので、このカウンタ
５３の出力端子Ｑに得られる図１１Ｂに示す如きカウン
ト信号を「０」，「１」，「８」，「１５」，「２
２」，「２９」，「３４」及び「３９」のデコード信号
が得られるデコーダ５４に供給する。
き、クロック信号をカウントするもので、このカウンタ
５３の出力端子Ｑに得られる図１１Ｂに示す如きカウン
ト信号を「０」，「１」，「８」，「１５」，「２
２」，「２９」，「３４」及び「３９」のデコード信号
が得られるデコーダ５４に供給する。
【００６６】このデコーダ５４の「３９」デコード信号
をオアゲート回路５２を介してカウンタ５３のクリア端
子ＣＬに供給し、このカウンタ５３を４０クロック毎に
クリアする如くする。
をオアゲート回路５２を介してカウンタ５３のクリア端
子ＣＬに供給し、このカウンタ５３を４０クロック毎に
クリアする如くする。
【００６７】また、このスタート信号、デコーダ５４の
「０」，「１」，「８」，「１５」，「２２」，「２
９」，「３４」及び「３９」のデコード信号を夫々オア
ゲート回路５５の入力側に供給し、このオアゲート回路
５５の出力側に得られる図１１Ｃに示す如きクリア信号
をカウンタ５６のクリア端子ＣＬに供給する。
「０」，「１」，「８」，「１５」，「２２」，「２
９」，「３４」及び「３９」のデコード信号を夫々オア
ゲート回路５５の入力側に供給し、このオアゲート回路
５５の出力側に得られる図１１Ｃに示す如きクリア信号
をカウンタ５６のクリア端子ＣＬに供給する。
【００６８】このカウンタ５６はクロック入力端子５６
ａに供給される図１１Ｋに示す如きクロック信号をカウ
ントする如くなされたもので、このカウンタ５６の出力
端子Ｑに得られる図１１Ｄに示す如きカウント信号を後
述するコンパレータ５７のＢ信号入力端子に供給する如
くする。
ａに供給される図１１Ｋに示す如きクロック信号をカウ
ントする如くなされたもので、このカウンタ５６の出力
端子Ｑに得られる図１１Ｄに示す如きカウント信号を後
述するコンパレータ５７のＢ信号入力端子に供給する如
くする。
【００６９】また、ハードディスク再生装置５０のバッ
ファメモリ５０ａのデータ出力端子Ｄout に得られるデ
ータの１６ビットＤ0 ，Ｄ1 ‥‥‥Ｄ15を夫々アンドゲ
ート回路５８0 ，５８1 ‥‥‥５８15の一方の入力端子
に供給する如くする。
ファメモリ５０ａのデータ出力端子Ｄout に得られるデ
ータの１６ビットＤ0 ，Ｄ1 ‥‥‥Ｄ15を夫々アンドゲ
ート回路５８0 ，５８1 ‥‥‥５８15の一方の入力端子
に供給する如くする。
【００７０】またこのバッファメモリ５０ａのデータ出
力端子Ｄout に得られるデータの１６ビットＤ0 ，Ｄ1
‥‥‥Ｄ15のＤ12〜Ｄ15ビットを１クロック遅延回路５
９を介して、シフトレジスタ６０の第１のシフトレジス
タ部６０ａに供給する如くし、このＤ8 〜Ｄ11ビットを
１クロック遅延回路６１を介してシフトレジスタ６０の
第２のシフトレジスタ部６０ｂに供給する如くし、この
Ｄ4 〜Ｄ7 ビットを１クロック遅延回路６２を介して、
シフトレジスタ６０の第３のシフトレジスタ部６０ｃに
供給する如くし、このＤ0 〜Ｄ3 ビットを１クロック遅
延回路６３を介して、シフトレジスタ６０の第４のシフ
トレジスタ部６０ｄに供給する如くする。
力端子Ｄout に得られるデータの１６ビットＤ0 ，Ｄ1
‥‥‥Ｄ15のＤ12〜Ｄ15ビットを１クロック遅延回路５
９を介して、シフトレジスタ６０の第１のシフトレジス
タ部６０ａに供給する如くし、このＤ8 〜Ｄ11ビットを
１クロック遅延回路６１を介してシフトレジスタ６０の
第２のシフトレジスタ部６０ｂに供給する如くし、この
Ｄ4 〜Ｄ7 ビットを１クロック遅延回路６２を介して、
シフトレジスタ６０の第３のシフトレジスタ部６０ｃに
供給する如くし、このＤ0 〜Ｄ3 ビットを１クロック遅
延回路６３を介して、シフトレジスタ６０の第４のシフ
トレジスタ部６０ｄに供給する如くする。
【００７１】また、このバッファメモリ５０ａのデータ
出力端子Ｄout に得られるデータの１６ビットＤ0 ，Ｄ
1 ‥‥‥Ｄ15のＤ12〜Ｄ15ビットをシフトレジスタ６０
の第５のシフトレジスタ部６０ｅに供給すると共にこの
Ｄ8 〜Ｄ11ビットをシフトレジスタ６０の第６のシフト
レジスタ部６０ｆに供給する如くする。
出力端子Ｄout に得られるデータの１６ビットＤ0 ，Ｄ
1 ‥‥‥Ｄ15のＤ12〜Ｄ15ビットをシフトレジスタ６０
の第５のシフトレジスタ部６０ｅに供給すると共にこの
Ｄ8 〜Ｄ11ビットをシフトレジスタ６０の第６のシフト
レジスタ部６０ｆに供給する如くする。
【００７２】このシフトレジスタ６０のロード端子ＬＤ
に図１１Ｅに示す如きデコーダ５４の「１」デコード信
号を供給し、この「１」デコード信号が供給されたとき
に第１〜第６のシフトレジスタ部６０ａ〜６０ｆに有効
データ長ヘッダが供給される。
に図１１Ｅに示す如きデコーダ５４の「１」デコード信
号を供給し、この「１」デコード信号が供給されたとき
に第１〜第６のシフトレジスタ部６０ａ〜６０ｆに有効
データ長ヘッダが供給される。
【００７３】この場合、記録データが図３Ｂに示す如き
ものであるときには、第１のシフトレジスタ部６０ａに
Ｙ1 ブロックの有効データ長の「３」が供給され、第２
のシフトレジスタ部６０ｂにＹ2 ブロックの有効データ
長の「１」が供給され、第３のシフトレジスタ部６０ｃ
にＹ3 ブロックの有効データ長の「０」が供給され、第
４のシフトレジスタ部６０ｄにＹ4 ブロックの有効デー
タ長の「２」が供給され、第５のシフトレジスタ部６０
ｅにＣＲブロックの有効データ長の「１」が供給され、
第６のシフトレジスタ部６０ｆにＣＢブロックの有効デ
ータ長の「２」が供給される。
ものであるときには、第１のシフトレジスタ部６０ａに
Ｙ1 ブロックの有効データ長の「３」が供給され、第２
のシフトレジスタ部６０ｂにＹ2 ブロックの有効データ
長の「１」が供給され、第３のシフトレジスタ部６０ｃ
にＹ3 ブロックの有効データ長の「０」が供給され、第
４のシフトレジスタ部６０ｄにＹ4 ブロックの有効デー
タ長の「２」が供給され、第５のシフトレジスタ部６０
ｅにＣＲブロックの有効データ長の「１」が供給され、
第６のシフトレジスタ部６０ｆにＣＢブロックの有効デ
ータ長の「２」が供給される。
【００７４】また、このシフトレジスタ６０は第１〜第
６のシフトレジスタ部６０ａ〜６０ｆが直列接続され、
シフトパルス端子ＳＦＴにシフトパルスが供給される毎
に１シフトレジスタ部シフトし、第１のシフトレジスタ
部６０ａに得られる図１１Ｇに示す如き有効データ長が
コンパレータ５７のＡ信号入力端子に順次供給される如
くなされたものである。
６のシフトレジスタ部６０ａ〜６０ｆが直列接続され、
シフトパルス端子ＳＦＴにシフトパルスが供給される毎
に１シフトレジスタ部シフトし、第１のシフトレジスタ
部６０ａに得られる図１１Ｇに示す如き有効データ長が
コンパレータ５７のＡ信号入力端子に順次供給される如
くなされたものである。
【００７５】また、このシフトパルス端子ＳＦＴにはデ
コーダ５４の「８」，「１５」，「２２」，「２９」及
び「３４」デコード信号を夫々オアゲート回路６４の入
力側に供給し、このオアゲート回路６４の出力側に得ら
れる図１１Ｆに示す如きシフトパルスを供給する如くす
る。
コーダ５４の「８」，「１５」，「２２」，「２９」及
び「３４」デコード信号を夫々オアゲート回路６４の入
力側に供給し、このオアゲート回路６４の出力側に得ら
れる図１１Ｆに示す如きシフトパルスを供給する如くす
る。
【００７６】このコンパレータ５７でＡ信号入力端子に
供給されるＡ信号とＢ信号入力端子に供給されるＢ信号
とを比較し、その出力側に図１１Ｈに示す如く、Ａ≧Ｂ
のときハイレベル“１”とし、Ａ＜Ｂのときはローレベ
ル“０”を出力する如くする。
供給されるＡ信号とＢ信号入力端子に供給されるＢ信号
とを比較し、その出力側に図１１Ｈに示す如く、Ａ≧Ｂ
のときハイレベル“１”とし、Ａ＜Ｂのときはローレベ
ル“０”を出力する如くする。
【００７７】このコンパレータ５７の図１１Ｈに示す如
き出力信号をバッファメモリ５０ａのエネーブル端子Ｅ
Ｎに供給すると共にこのコンパレータ５７の出力信号を
１６個のアンドゲート回路５８0 ，５８1 ‥‥‥５８15
の他方の入力端子に夫々供給する。
き出力信号をバッファメモリ５０ａのエネーブル端子Ｅ
Ｎに供給すると共にこのコンパレータ５７の出力信号を
１６個のアンドゲート回路５８0 ，５８1 ‥‥‥５８15
の他方の入力端子に夫々供給する。
【００７８】従って、このバッファメモリ５０ａのデー
タ出力端子Ｄout には、図１１Ｉに示す如くシンクビッ
トＳＢの固定長フォーマットとされ図３Ｂの有効データ
が挿入、その他の部分がＤＣデータとされた信号が得ら
れ、この１６個のアンドゲート回路５８0 ，５８1 ‥‥
‥５８15の出力側には図１１Ｊに示す如く、この有効デ
ータ長に応じてダミーデータ“０”が挿入された図３Ａ
に示す如き固定長フォーマットシンクブロックＳＢとな
る。
タ出力端子Ｄout には、図１１Ｉに示す如くシンクビッ
トＳＢの固定長フォーマットとされ図３Ｂの有効データ
が挿入、その他の部分がＤＣデータとされた信号が得ら
れ、この１６個のアンドゲート回路５８0 ，５８1 ‥‥
‥５８15の出力側には図１１Ｊに示す如く、この有効デ
ータ長に応じてダミーデータ“０”が挿入された図３Ａ
に示す如き固定長フォーマットシンクブロックＳＢとな
る。
【００７９】この１６個のアンドゲート回路５８0 ，５
８1 ‥‥‥５８15の出力側に得られる図１１Ｊに示す如
き再生信号を、従来と同様のデフレーミング回路７０、
可変長復号回路７１、逆量子化回路７２、逆ＤＣＴ回路
７３、デシャフリング回路７４及び逆ブロック化回路７
５等より成る再生装置に供給するようにすれば、従来同
様の再生信号を得ることができる。
８1 ‥‥‥５８15の出力側に得られる図１１Ｊに示す如
き再生信号を、従来と同様のデフレーミング回路７０、
可変長復号回路７１、逆量子化回路７２、逆ＤＣＴ回路
７３、デシャフリング回路７４及び逆ブロック化回路７
５等より成る再生装置に供給するようにすれば、従来同
様の再生信号を得ることができる。
【００８０】尚、上述実施例では有効データ長ヘッダを
付加する如く述べたが、この代わりに無効データ長ヘッ
ダを付加するようにしても良いことは容易に理解できよ
う。
付加する如く述べたが、この代わりに無効データ長ヘッ
ダを付加するようにしても良いことは容易に理解できよ
う。
【００８１】また上述実施例ではデータ長ヘッダを付加
したが、このデータ長ヘッダを付加することなく、再生
後にＥＯＢを検出してＤＣＴブロックの句切りをみつ
け、余白にダミーデータを入れて出力するようにしても
良いことは勿論である。
したが、このデータ長ヘッダを付加することなく、再生
後にＥＯＢを検出してＤＣＴブロックの句切りをみつ
け、余白にダミーデータを入れて出力するようにしても
良いことは勿論である。
【００８２】また上述実施例ではフレーミング後の無効
データ（余白）をデータの全ビットがローレベル“０”
であるかどうかを判断して検出するようにしたが、この
無効データ（余白）をその他の方法で検出するようにし
ても良いことは勿論である。
データ（余白）をデータの全ビットがローレベル“０”
であるかどうかを判断して検出するようにしたが、この
無効データ（余白）をその他の方法で検出するようにし
ても良いことは勿論である。
【００８３】また本発明は上述実施例に限ることなく本
発明の要旨を逸脱することなくその他種々の構成が採り
得ることは勿論である。
発明の要旨を逸脱することなくその他種々の構成が採り
得ることは勿論である。
【００８４】
【発明の効果】本発明によれば、フレーミング手段によ
りフレーミング処理した固定長フォーマットのフレーミ
ングデータから無効データ（余白）を除去して記録デー
タとしているので、記録データ中の無効データ（余白）
部分がより少なくなり、ハードディスク等の記録媒体の
容量を更に節約できる利益がある。
りフレーミング処理した固定長フォーマットのフレーミ
ングデータから無効データ（余白）を除去して記録デー
タとしているので、記録データ中の無効データ（余白）
部分がより少なくなり、ハードディスク等の記録媒体の
容量を更に節約できる利益がある。
【図１】本発明デジタル情報データ記録装置の一実施例
の要部の例を示す構成図である。
の要部の例を示す構成図である。
【図２】本発明デジタル情報データ再生装置の例を示す
構成図である。
構成図である。
【図３】本発明の説明に供する線図である。
【図４】図１の説明に供するタイムチャートである。
【図５】図１の説明に供するタイムチャートである。
【図６】従来のデジタル情報データ記録装置の例の構成
図である。
図である。
【図７】フレーミング処理の説明に供する線図である。
【図８】図６の説明に供する線図である。
【図９】図６の説明に供する線図である。
【図１０】図６の説明に供する線図である。
【図１１】図２の説明に供するタイムチャートである。
２ ブロック化回路、３ シャフリング回路、４ ＤＣ
Ｔ回路、５ 動き検出回路、７ 量子化回路、１１ 可
変長符号化回路、１３ フレーミング回路、２０ 入力
端子、２２ 無効データ検出回路、２５ アップカウン
タ、２６ デコーダ、２８ ダウンカウンタ、３３，３
４，３５，３６，３７，３８ ラッチ回路、３９，４０
切換スイッチ、４１ ハードディスク記録装置、４１
ａ バッファメモリ、４１ｂ ハードディスク、４２
書き込みエネーブル信号発生回路、５０ ハードディス
ク再生装置、５０ａ バッファメモリ、５３，５６ カ
ウンタ、５４ デコーダ、５７ コンパレータ、５
８0 ，５８1 ‥‥‥５８15 アンドゲート回路、６０
シフトレジスタ
Ｔ回路、５ 動き検出回路、７ 量子化回路、１１ 可
変長符号化回路、１３ フレーミング回路、２０ 入力
端子、２２ 無効データ検出回路、２５ アップカウン
タ、２６ デコーダ、２８ ダウンカウンタ、３３，３
４，３５，３６，３７，３８ ラッチ回路、３９，４０
切換スイッチ、４１ ハードディスク記録装置、４１
ａ バッファメモリ、４１ｂ ハードディスク、４２
書き込みエネーブル信号発生回路、５０ ハードディス
ク再生装置、５０ａ バッファメモリ、５３，５６ カ
ウンタ、５４ デコーダ、５７ コンパレータ、５
８0 ，５８1 ‥‥‥５８15 アンドゲート回路、６０
シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/76 - 5/956 H04N 7/24 - 7/68 G11B 20/10 - 20/12
Claims (4)
- 【請求項１】 デジタル情報データを圧縮符号化する圧
縮符号化手段と、 該圧縮符号化手段の出力側に得られる圧縮符号化データ
を固定長フォーマットでフレーミング処理するフレーミ
ング手段と、 該フレーミング手段の出力側に得られる固定長フレーミ
ングデータから無効データを除去する無効データ除去手
段と、 該無効データ除去手段の出力信号を記録媒体に記録する
記録手段とを備えたことを特徴とするデジタル情報デー
タ記録装置。 - 【請求項２】 請求項１記載のデジタル情報データ記録
装置において、 データ長ヘッダを付加するヘッダ付加手段を設けたこと
を特徴とするデジタル情報データ記録装置。 - 【請求項３】 請求項１記載のデジタル情報データ記録
装置で記録した前記記録媒体を再生するデジタル情報デ
ータ再生装置であって、前記記録媒体を再生する再生手
段と、該再生手段の出力信号に前記固定長フォーマット
に合致するようにダミーデータを挿入するダミーデータ
挿入手段とを備えたことを特徴とするデジタル情報デー
タ再生装置。 - 【請求項４】 請求項２記載のデジタル情報データ記録
装置で記録した前記記録媒体を再生するデジタル情報デ
ータ再生装置であって、 前記記録媒体を再生する再生手段と、 該再生手段の出力信号に前記データ長ヘッダに従ってダ
ミーデータを挿入するダミーデータ挿入手段とを備えた
ことを特徴とするデジタル情報データ再生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153296A JP3282489B2 (ja) | 1996-04-12 | 1996-04-12 | デジタル情報データ記録及び再生装置 |
| US08/831,559 US5929794A (en) | 1996-04-12 | 1997-04-09 | Digital information data recording and reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153296A JP3282489B2 (ja) | 1996-04-12 | 1996-04-12 | デジタル情報データ記録及び再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284712A JPH09284712A (ja) | 1997-10-31 |
| JP3282489B2 true JP3282489B2 (ja) | 2002-05-13 |
Family
ID=14029065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9153296A Expired - Fee Related JP3282489B2 (ja) | 1996-04-12 | 1996-04-12 | デジタル情報データ記録及び再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5929794A (ja) |
| JP (1) | JP3282489B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175317B1 (en) * | 1999-07-24 | 2001-01-16 | Hewlett-Packard Company | Two-dimensional DC-free encoder and decoder |
| US7151800B1 (en) * | 2000-01-15 | 2006-12-19 | Sony Corporation | Implementation of a DV video decoder with a VLIW processor and a variable length decoding unit |
| US6892246B2 (en) * | 2001-06-13 | 2005-05-10 | Alan N. Cooper | Computer system and method for storing video data |
| US6580951B2 (en) | 2001-06-13 | 2003-06-17 | Ultrak, Inc. | Communications distribution apparatus and method |
| US6917313B1 (en) * | 2002-01-16 | 2005-07-12 | Marvell International Ltd. | DC-free codes |
| US20060018633A1 (en) * | 2004-07-22 | 2006-01-26 | Ching-Yu Tsai | Digital video storage system and related method of storing digital video data |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59140666A (ja) * | 1983-01-31 | 1984-08-13 | Victor Co Of Japan Ltd | 回転記録媒体再生装置 |
| EP0500077B1 (en) * | 1991-02-21 | 1997-09-24 | Nec Corporation | Motion image data compression coding apparatus |
| EP0615382B1 (en) * | 1993-03-10 | 2001-01-17 | Matsushita Electric Industrial Co., Ltd. | Recording apparatus of digital signal |
| KR100323785B1 (ko) * | 1993-09-21 | 2002-06-20 | 이데이 노부유끼 | 데이타전송방법및장치와데이타복호화장치 |
| EP0647066A3 (en) * | 1993-09-30 | 1996-08-14 | Toshiba Kk | Packet conversion apparatus and system. |
| US5596564A (en) * | 1993-10-08 | 1997-01-21 | Matsushita Electric Industrial Co., Ltd. | Information recording medium and apparatus and method for recording and reproducing information |
-
1996
- 1996-04-12 JP JP9153296A patent/JP3282489B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-09 US US08/831,559 patent/US5929794A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09284712A (ja) | 1997-10-31 |
| US5929794A (en) | 1999-07-27 |
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