JP3282489B2 - デジタル情報データ記録及び再生装置 - Google Patents

デジタル情報データ記録及び再生装置

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JP3282489B2
JP3282489B2 JP9153296A JP9153296A JP3282489B2 JP 3282489 B2 JP3282489 B2 JP 3282489B2 JP 9153296 A JP9153296 A JP 9153296A JP 9153296 A JP9153296 A JP 9153296A JP 3282489 B2 JP3282489 B2 JP 3282489B2
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Television Signal Processing For Recording (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はデジタル画像信号を
ディスク等の記録媒体に記録し、これを再生するのに使
用して好適なデジタル情報データ記録及び再生装置に関
する。
【0002】
【従来の技術】従来、デジタルビデオ信号等のデジタル
情報データをディスク等の記録媒体に記録するデジタル
情報データ記録装置が知られている。一般にこのデジタ
ルビデオ信号等は情報量が多いので、その伝送データ量
を圧縮するため高能率符号化が採用されている。種々の
高能率符号化の中でも、DCT(Discrete Cosine Tran
sform)の実用化が進んでいる。
【0003】先にこのDCTを使用したデジタル情報デ
ータ記録装置として、図6に示す如きものが提案されて
いる。この図6において、1はデジタル化されたビデオ
データが供給されるビデオデータの入力端子を示し、こ
の入力端子1に供給されたビデオデータをブロック化回
路2に供給する。
【0004】このブロック化回路2では、インターレス
走査の順序のビデオデータが例えば(8×8)のDCT
ブロックの構造のデータに変換される。すなわち、時間
的に連続する第1および第2フィールドの空間的に同一
位置の(4×8)のブロックを二つ組み合わせて(8×
8)のブロックが形成される。(8×8)のブロックで
は、奇数番目のライン上の画素データが第1フィールド
に含まれるものであり、偶数番目のライン上の画素デー
タが第2フィールドに含まれるものである。
【0005】ブロック化回路2の出力がシャフリング回
路3に供給される。シャフトリング回路3では、ドロッ
プアウト等によって、エラーが集中し、画質の劣化が目
立つのを防止するように、1フレーム内で、複数のマク
ロブロックMBを単位として、空間的な位置を元のもの
と異ならせる処理、すなわち、シャフリングがなされ
る。この例では、シャフリング単位とバッファリング単
位BUとを等しく、5マクロブロック(5MB)として
いる。
【0006】このシャフリング回路3の出力がDCT
(コサイン変換)回路4および動き検出回路5に供給さ
れる。DCT回路4からは(8×8)の係数データ(す
なわち、直流分DC、交流分ACの係数データ)が発生
する。このDCT回路4は、動きブロックについては、
(8×8)のブロックに含まれる(4×8)のブロック
に関してフィールド内DCTを行うように切り替えられ
る。
【0007】マクロブロックMBは、DCTブロック当
りの(8×8)の係数データを複数ブロック集めたもの
である。例えば525/60システムのコンポーネント
方式の(Y:CB:CR=4:1:1)のビデオデータ
の場合には、図7A、図8に示すように、1フレーム内
の同一位置の、4個のYブロックY1 ,Y2 ,Y3 ,Y
4 と1個のCBブロックと1個のCRブロックとの計6
ブロックが1マクロブロックMBを構成する。
【0008】サンプリング周波数が4fsc(fsc:
カラーサブキャリア周波数)の場合では、1フレームの
画像が(910サンプル×525ライン)であり、その
内の有効データが(720サンプル×480ライン)と
される。上述のコンポーネント方式の場合には、1フレ
ームの全ブロック数は、(720×6/4)×480÷
(8×8)=8100として求められる。従って、81
00÷6=1350が1フレーム内のマクロブロックM
Bの個数である。
【0009】DCT回路4で発生した(8×8)の係数
データの内のDC(直流分)係数データが圧縮されずに
後段の回路に伝送され、残りの63個のAC係数データ
がバッファ6を介して量子化回路7に供給される。AC
係数データは、図9示すように、ジグザグ走査の順で次
数が低い交流分からこれらが高いものに向かって順に伝
送される。また、このAC係数データがクラス分け回路
8およびデータ量見積り器9にも供給される。
【0010】バッファ6は、見積り器9で適切な量子化
番号QNoが決定されるのに必要な時間、係数データを
遅延させるとともに、静止ブロックおよび動きブロック
のそれぞれの係数データを所定の順序で出力するために
設けられている。見積り器9からの量子化番号QNo
は、量子化回路7に供給されるとともに、後段に伝送さ
れる。
【0011】上述のDCT回路4からの係数データの発
生は、フレーム内のDCT変換の場合であって、若し、
動き検出回路5によって、動きがあると検出されると、
フィールド内のDCTの処理が選択される。すなわち、
時間的に連続する第1および第2フィールド内の同一位
置の(4×8)の二つのブロック毎に、DCTを行うの
がフィールド内DCTである。
【0012】若し、そのブロックに関してフィールド間
で動きがあると動き検出回路5が検出し、この検出に応
答してフレーム内DCTからフィールド内のDCTに変
更される。動き検出回路5は、(8×8)のブロックの
画像データをアダマール変換した時の垂直方向の係数デ
ータに基づいて静止/動きの判定をブロック毎に行う。
動き検出としては、他にフィールド差の絶対値に基づい
て行うものでも良い。
【0013】フィールド内のDCTの場合では、第1フ
ィールドに関しての(4×8)の係数データと、第2フ
ィールドに関しての(4×8)の係数データとが発生
し、これらは、図10に示すように、上下に位置する
(8×8)の配列として扱われる。第1フィールドの係
数データの中には、直流成分DC1が含まれる。第2フ
ィールドにも、同様に直流成分DC2が含まれる。これ
らの各フィールドの係数データを別個に扱うと、フレー
ム内DCTとフィールド内DCTとで、以降の処理を別
個にせざるを得ない。その結果、ハードウエアの規模の
増加等の問題が生じる。そこで、第2フィールドの直流
成分DC2に代えて、差分直流成分ΔDC2=(=DC
1−DC2)を伝送する。
【0014】動き検出回路5からの検出信号(動きフラ
グ)Mがデータ量見積り器9に供給されるとともに、後
段においても、記録データ中に挿入される。データ量見
積り器9では、係数データの出力順序とエリア分割の方
法とを静止/動きによって切り換えるために、動きフラ
グMが使用される。
【0015】量子化回路7では、係数データ内の交流分
が量子化される。すなわち、適切な量子化ステップでA
C係数データが割算され、その商が整数化される。この
量子化ステップがQNoコントローラ10からの量子化
番号QNoによって決定される。デジタル情報データ記
録装置の場合では、編集等の処理が1フィールドあるい
は1フレーム単位でなされるので、1フィールドあるい
は1フレーム当りの発生データ量が目標値以下となる必
要がある。
【0016】DCTおよび可変長符号化で発生するデー
タ量は、符号化の対象の絵柄によって変化するので、1
フィールドあるいは1フレーム期間より短いバッファリ
ング単位の発生データ量を目標値以下とするためのバッ
ファリング処理がなされる。バッファリング単位を短く
するのは、バッファリングのためのメモリ容量を低減す
るなど、バッファリング回路の簡略化のためである。こ
の例では、5マクロブロック(5MB)(=30DCT
ブロック)がバッファリング単位BUとされている。
【0017】また、クラス分け回路8は、マクロブロッ
クMBの単位で、絵柄の細かさを調べ、そのマクロブロ
ックMBのアクティビィティーを4段階にクラス分け
し、そのクラスを示す2ビットのアクティビィーコード
ATを発生する。検出結果がQNoコントローラ10に
供給されるとともに、アクティビィティーコードATが
後段において記録データ中に挿入される。
【0018】量子化回路7の出力が可変長符号化回路1
1に供給され、ランレングス符号化、ハフマン符号化等
がなされる。例えば係数データのゼロの連続数であるラ
ンレングスと係数データの値とをROM内に格納された
ハフマンテーブルに与え、可変長コード(符号化出力)
を発生する2次元ハフマン符号化が採用される。可変長
符号化回路11からのコード信号が後段に供給される。
【0019】見積り器9と関連して、可変長符号化回路
11で参照されるのと同一のハフマンテーブル12が設
けられている。このハフマンテーブル12は、可変長符
号化した時の出力コードのビット数データを発生する。
見積り器9で最適な量子化ステップの組が判定され、そ
の判定出力がQNoコントローラ10に供給される。Q
Noコントローラ10は、量子化回路7がこの量子化ス
テップの組で係数データを量子化するように制御する。
これとともに、量子化ステップの組を識別するための量
子化番号QNoが後段に伝送される。
【0020】上述の処理で発生したデータ(DC係数D
CT、可変長符号化出力、量子化番号QNo、動きフラ
グM、アクティビィティーコードAT)が後段の固定長
のフレーミング回路13において、エラー訂正符号化の
処理と記録データのフレーミング構造への変換の処理が
なされる。フレーミング回路13からは、シンクブロッ
クSB構成の記録データが得られる。この記録データを
ハードディスクに記録する如くする。
【0021】
【発明が解決しようとする課題】ところで、このフレー
ミング回路13においては、図7Aに示す如き圧縮処理
された5マクロブロック(1バッファユニット)のデー
タを図7B,C,Dに示す如く25Mbpsの5シンク
ブロック(5SB)にパッキングし、記録データを形成
するフレーミング処理を行う。
【0022】即ち、図7において、斜線部分が有効デー
タ部分を示し、余白部分が無効データ部分を示す。この
フレーミング回路13においては、まずパス1(Pas
s1)処理において、図7Aに示す如き圧縮処理された
データを図7Bに示す如く容量が25Mbpsのうつわ
にマクロブロックMB1 〜MB5 を夫々対応するうつわ
のマクロブロックMB1 〜MB5 の部分にそのままパッ
キングする。
【0023】この場合に、はみ出しデータaが生じたと
きは、パス2(Pass2)処理を行い、このパス2処
理で図7Cに示す如く、同じマクロブロックの空き部分
に初めからパッキングする如くする。
【0024】このパス2処理で、同じマクロブロックに
入られない、はみ出しデータbが生じたときは、パス3
(Pass3)処理を行い、パス3処理で、このはみ出
しデータbを1バッファリングユニットBUの図7Dに
示す如く全マクロブロックMB1 〜MB5 の空き部分の
初めから順次パッキングする如くする。
【0025】この場合、フレーミング処理後のデータフ
ォーマットは図7Eに示す如くで1シンクブロックSB
はシンクデータ部の2データと情報データ部の38デー
タとの40データより成り、1データは16ビットより
成り、夫々のマクロブロックMBにおいては例えば図7
Eに示す如くパス1、パス2及びパス3処理し、その有
効データの終るたびにエンドオブブロックEOBを挿入
する如くする。
【0026】この図7Eにおいて、QNoは量子化番
号、STAはエラーの情報、ATはクラス分け情報、M
は動きフラグ、DCは直流分情報である。
【0027】斯るフレーミング処理した記録データをハ
ードディスク等の記録媒体に記録したときにはハードデ
ィスク等の記録媒体の容量が節約できる。
【0028】然しながら、斯るフレーミング処理した記
録データであっても、図7E及び図3Aに示す如く無効
データ部分(図7Eで余白部分、図3Aで“0”部分)
が比較的広い部分に亘って存在する。
【0029】本発明は斯る点に鑑み、記録データ中の無
効データ部分を少なくし、更にハードディスク等の記録
媒体の容量が節約できるようにすることを目的とする。
【0030】
【課題を解決するための手段】本発明デジタル情報デー
タ記録装置はデジタル情報データを圧縮符号化する圧縮
符号化手段と、この圧縮符号化手段の出力側に得られる
圧縮符号化データを固定長フォーマットでフレーミング
処理するフレーミング手段と、このフレーミング手段の
出力側に得られる固定長フォーマットのフレーミングデ
ータから無効データを除去する無効データ除去手段と、
この無効データ除去手段の出力信号を記録媒体に記録す
る記録手段とを備えたものである。
【0031】本発明に依ればフレーミング手段によりフ
レーミング処理した固定長フォーマットのフレーミング
データから無効データを除去して記録データとしている
ので、記録データ中の無効データ部分がより少なくな
り、ハードディスク等の記録媒体の容量を更に節約でき
る。
【0032】
【発明の実施の形態】以下、図面を参照して本発明デジ
タル情報データ記録及び再生装置の実施例につき説明し
よう。図1は、本発明デジタル情報データ記録装置の要
部の例を示し、本例においてはこの図1の入力端子20
には図6に示したデジタル情報データ記録装置の固定長
フォーマットのフレーミング処理するフレーミング回路
13の出力側に得られる固定長フォーマットのフレーミ
ングデータが供給される如くする。図6については先に
説明したので、ここではこの図6の説明は省略する。
【0033】本例においては説明を簡単にするため、図
3Aに示す如き固定長フォーマットのフレーミングデー
タ即ちシンクブロックSBのデータが入力端子20に供
給されるものとする。
【0034】この図3Aに示す固定長フォーマットは1
シンクブロックSBが16ビットのデータが40データ
に存するものであり、シンクデータ部の初めの1データ
はブランクであり、次のデータは8ビットがブランクで
次の4ビットにエラー情報STA、次の4ビットに量子
化番号QNoが挿入されている。次の7データづつの2
8データが4つのYブロックY1 ,Y2 ,Y3 ,Y4
あり、その次の5データづつがCRブロック及びCBブ
ロックである。
【0035】この図3において、エンドオブブロックE
OBの後の“0”は無効データである。この場合、本例
においては、初めに全体に亘って“0”を書き込んでお
き、その後、有効データで書き換えて行くものとする。
【0036】この入力端子20に供給される、図3A、
図4Bに示す如き、固定長フォーマットのフレーミング
データを信号処理に必要な時間遅延する40クロック遅
延回路21に供給すると共に無効データを検出する無効
データ検出回路22に供給する。
【0037】この無効データ検出回路22は1データの
16ビットが全て“0”のときを無効データと判定する
ようにしたものである。従って本例においてはこの無効
データ検出回路22の出力側には図4Gに示す如き信号
が得られる。
【0038】また、図1において、23はバッファユニ
ットパルス入力端子を示し、このバッファユニットパル
ス入力端子23には例えば図4Aに示す如き、シンクブ
ロックSBの初めで立下がる40クロックに1個のバッ
ファユニットパルスを供給する如くする。
【0039】このバッファユニットパルス入力端子23
に供給されるバッファユニットパルスをオアゲート回路
24を介してアップカウンタ25のクリア端子CLに供
給する。このアップカウンタ25のクロック端子25a
にはクロック信号が供給され、このアップカウンタ25
の出力端子Qには図4Cに示す如きカウント信号が得ら
れる。
【0040】このアップカウンタ25の出力端子Qに得
られるカウント信号を「0」,「1」,「2」,
「9」,「16」,「23」,「30」,「35」,
「30以上」及び「39」デコード信号が得られるデコ
ーダ26に供給する。このデコーダ26の「39」デコ
ード信号をオアゲート回路24を介して、このアップカ
ウント25のクリア端子CLに供給し、このアップカウ
ンタ25を40クロック毎にクリアする如くする。
【0041】このデコーダ26の「0」,「1」,
「2」,「9」,「16」,「23」,「30」及び
「35」のデコード信号を夫々オアゲート回路27に供
給し、このオアゲート回路27の出力側に図4Dに示す
如きマスク信号を得る如くし、このマスク信号の存する
部分は、無効データ検出回路22が無効データと判定し
ても、有効データとして取り扱う如くする。
【0042】図1において、28はダウンカウンタを示
し、このダウンカウンタ28のロード端子LDにオアゲ
ート回路27の出力側に得られる図4Dに示す如きマス
ク信号をオアゲート回路29を介して供給すると共にこ
のロード端子LDに無効データ検出回路22の図4Gに
示す如き無効データ検出信号をオアゲート回路29を介
して供給する。従ってこのダウンカウンタ28のロード
端子LDに図4Hに示す如きロード信号が供給される。
【0043】このダウンカウンタ28はロード信号がハ
イレベル“1”となる毎にロード値をセットする。この
ロード値は、アップカウンタ25のカウント値が「3
0」未満のときは「6」であり、このカウント値が「3
0」以上のときは「4」である。
【0044】即ち、入力端子30にロード値「6」を入
力すると共に入力端子31にロード値「4」を入力し、
この入力端子30を切換スイッチ32の一方の固定接点
32aに接続すると共に入力端子31を切換スイッチ3
2の他方の固定接点32bに接続し、この切換スイッチ
32の可変接点32cをデコーダ26の図4Eに示す如
き「30以上」デコード信号により切換える如くし、こ
の可動接点32cに得られる図4Fに示す如きロード値
を、このダウンカウンタ28のロード値入力端子に供給
する如くする。28aはダウンカウントするクロック信
号が供給されるクロック入力端子である。
【0045】この、ダウンカウンタ28の出力端子Qに
は図4Iに示す如きカウント値が得られ、このダウンカ
ウンタ28の出力端子Qに得られるカウント値を有効デ
ータ長をラッチするラッチ回路33,34,35,3
6,37及び38の夫々のデータ端子Dに供給する。ま
たデコーダ26の図4Jに示す如き「9」デコード信号
をY1 ブロックの有効データ長をラッチするラッチ回路
33のエネーブル端子ENに供給し、このラッチ回路3
3にY1 ブロックの有効データ長をラッチする如くす
る。
【0046】デコーダ26の図4Kに示す如き「16」
デコード信号をY2 ブロックの有効データ長をラッチす
るラッチ回路34のエネーブル端子ENに供給し、この
ラッチ回路34にY2 ブロックの有効データ長をラッチ
する如くする。
【0047】デコーダ26の図4Lに示す如き「23」
デコード信号をY3 ブロックの有効データ長をラッチす
るラッチ回路35のエネーブル端子ENに供給し、この
ラッチ回路35にY3 ブロックの有効データ長をラッチ
する如くする。
【0048】デコーダ26の図4Mに示す如き「30」
デコード信号をY4 ブロックの有効データ長をラッチす
るラッチ回路36のエネーブル端子ENに供給し、この
ラッチ回路36にY4 ブロックの有効データ長をラッチ
する。
【0049】またデコーダ26の図4Nに示す如き「3
5」デコード信号をCRブロックの有効データ長をラッ
チするラッチ回路37のエネーブル端子ENに供給し、
このラッチ回路37にCRブロックの有効データ長をラ
ッチする。
【0050】デコーダ26の図4Oに示す如き「0」デ
コード信号をCBブロックの有効データ長をラッチする
ラッチ回路38のエネーブル端子ENに供給し、このラ
ッチ回路38にCBブロックの有効データ長をラッチす
る。
【0051】また本例においては、40クロック遅延回
路21の出力側に得られる図5Aに示す如き40クロッ
ク遅延された入力信号を切換スイッチ39の一方の固定
接点39aに供給すると共にラッチ回路33,34,3
5及び36の出力側に得られる図4P,Q,R及びSに
示す如きY1 ,Y2 ,Y3 及びY4 ブロックの有効デー
タ長ヘッダをこの切換スイッチ39の他方の固定接点3
9bに供給する如くする。
【0052】この切換スイッチ39の可動接点39cを
デコーダ26の図5Bに示す如き「0」デコード信号に
より切換制御し、この「0」デコード信号がある1ビッ
ト期間だけ他方の固定接点39bに接続して、この
1 ,Y2 ,Y3 及びY4 ブロックの有効データ長ヘッ
ダ「3」,「1」,「0」及び「2」を挿入する如く
し、その他の期間は、この可動接点39cを一方の固定
接点39aに接続する如くする。
【0053】この切換スイッチ39の可動接点39cに
得られる信号を切換スイッチ40の一方の固定接点40
aに供給すると共にラッチ回路37及び38の出力側に
得られる図4T及びUに示す如きCR及びCBブロック
の有効データ長ヘッダをこの切換スイッチ40の他方の
固定接点40bに供給する如くする。
【0054】この切換スイッチ40の可動接点40cを
デコーダ26の図5Cに示す如き「1」デコード信号に
より切換制御し、この「1」デコード信号がある1ビッ
ト期間だけ、他方の固定接点40bに接続して、CR及
びCBブロックの有効データ長ヘッダ「1」及び「2」
を挿入する如くし、その他の期間はこの可動接点40c
を一方の固定接点40aに接続する如くする。
【0055】この切換スイッチ40の可動接点40cに
得られる図5Dに示す如く、図3A、図4Bに示す如き
シンクブロックSBの初めのブランク部分に、Y1 ,Y
2 ,Y3 及びY4 ブロックの有効データ長ヘッダ
「3」,「1」,「0」及び「2」とCR及びCBブロ
ックの有効データ長ヘッダ「1」及び「2」が付加され
たシンクブロックSBをハードディスク記録装置41の
バッファメモリ41aのデータ入力端子Dinに供給する
と共にこのバッファメモリ41aの書き込みを制御する
書き込みエネーブル信号を得る書き込みエネーブル信号
発生回路42に供給する。
【0056】このハードディスク記録装置41はバッフ
ァメモリ41aに所定量の記録データがメモリされる毎
にハードディスク41bの所定位置に記録する如くなさ
れたものである。
【0057】この書き込みエネーブル信号発生回路42
は入力信号のデータの16ビットが全てローレベル
“0”の図5Fに示す如き無効データ判定信号とオアゲ
ート回路27の出力側に得られる図5Eに示す如きマス
ク信号とをオアを取る如くしたもので、この書き込みエ
ネーブル信号発生回路42の出力側には図5Gに示す如
き書き込みエネーブル信号が得られる。
【0058】この書き込みエネーブル信号発生回路42
の出力側に得られる書き込みエネーブル信号をハードデ
ィスク記録装置41のバッファメモリ41aの書き込み
エネーブル信号入力端子ENに供給する。
【0059】このバッファメモリ41aは、この書き込
みエネーブル信号のハイレベル“1”のときだけデータ
入力端子Dinに供給される入力信号を記憶するようにし
たものである。
【0060】即ち、本例においては、入力端子20に供
給されるシンクブロックSBが図3Aに示す如きデータ
であったときはこのバッファメモリ41aに記憶される
記録データは図3Bに示す如く有効データ長ヘッダが付
加されたマスク信号がある部分と有効データ部分とのそ
の他の無効データが除去された信号となる。
【0061】従って、本例においては、この図3Bに示
す如き信号をハードディスク41bに記録する。従って
本例によれば記録データ中の無効データ部分がより少な
くなり、ハードディスクの容量を更に節約できる利益が
ある。
【0062】次に、この上述デジタル情報データ記録装
置で記録したハードディスク41bを再生するデジタル
情報データ再生装置の例を図2及び図11を参照して説
明する。
【0063】図2において、50はハードディスク再生
装置を示し、このハードディスク再生装置50はこのハ
ードディスク41bよりの再生信号をバッファメモリ5
0aを介して出力するようにしたものである。このバッ
ファメモリ50aはクリア端子CLにクリア信号が供給
されたときよりエネーブル端子ENにエネーブル信号が
ハイレベル“1”のときにクロック端子50bにクロッ
ク信号が供給される毎にデータ出力端子Dout より1デ
ータ(16ビット)を出力するようになされたものであ
る。
【0064】また、51は図11Aに示す如き再生動作
のスタート信号が供給されるスタート信号入力端子を示
し、このスタート信号入力端子51に供給されるスター
ト信号をハードディスク再生装置50のバッファメモリ
50aのクリア端子CLに供給すると共にこのスタート
信号をオアゲート回路52を介してカウンタ53のクリ
ア端子CLに供給する。
【0065】このカウンタ53は、図11Kに示す如
き、クロック信号をカウントするもので、このカウンタ
53の出力端子Qに得られる図11Bに示す如きカウン
ト信号を「0」,「1」,「8」,「15」,「2
2」,「29」,「34」及び「39」のデコード信号
が得られるデコーダ54に供給する。
【0066】このデコーダ54の「39」デコード信号
をオアゲート回路52を介してカウンタ53のクリア端
子CLに供給し、このカウンタ53を40クロック毎に
クリアする如くする。
【0067】また、このスタート信号、デコーダ54の
「0」,「1」,「8」,「15」,「22」,「2
9」,「34」及び「39」のデコード信号を夫々オア
ゲート回路55の入力側に供給し、このオアゲート回路
55の出力側に得られる図11Cに示す如きクリア信号
をカウンタ56のクリア端子CLに供給する。
【0068】このカウンタ56はクロック入力端子56
aに供給される図11Kに示す如きクロック信号をカウ
ントする如くなされたもので、このカウンタ56の出力
端子Qに得られる図11Dに示す如きカウント信号を後
述するコンパレータ57のB信号入力端子に供給する如
くする。
【0069】また、ハードディスク再生装置50のバッ
ファメモリ50aのデータ出力端子Dout に得られるデ
ータの16ビットD0 ,D1 ‥‥‥D15を夫々アンドゲ
ート回路580 ,581 ‥‥‥5815の一方の入力端子
に供給する如くする。
【0070】またこのバッファメモリ50aのデータ出
力端子Dout に得られるデータの16ビットD0 ,D1
‥‥‥D15のD12〜D15ビットを1クロック遅延回路5
9を介して、シフトレジスタ60の第1のシフトレジス
タ部60aに供給する如くし、このD8 〜D11ビットを
1クロック遅延回路61を介してシフトレジスタ60の
第2のシフトレジスタ部60bに供給する如くし、この
4 〜D7 ビットを1クロック遅延回路62を介して、
シフトレジスタ60の第3のシフトレジスタ部60cに
供給する如くし、このD0 〜D3 ビットを1クロック遅
延回路63を介して、シフトレジスタ60の第4のシフ
トレジスタ部60dに供給する如くする。
【0071】また、このバッファメモリ50aのデータ
出力端子Dout に得られるデータの16ビットD0 ,D
1 ‥‥‥D15のD12〜D15ビットをシフトレジスタ60
の第5のシフトレジスタ部60eに供給すると共にこの
8 〜D11ビットをシフトレジスタ60の第6のシフト
レジスタ部60fに供給する如くする。
【0072】このシフトレジスタ60のロード端子LD
に図11Eに示す如きデコーダ54の「1」デコード信
号を供給し、この「1」デコード信号が供給されたとき
に第1〜第6のシフトレジスタ部60a〜60fに有効
データ長ヘッダが供給される。
【0073】この場合、記録データが図3Bに示す如き
ものであるときには、第1のシフトレジスタ部60aに
1 ブロックの有効データ長の「3」が供給され、第2
のシフトレジスタ部60bにY2 ブロックの有効データ
長の「1」が供給され、第3のシフトレジスタ部60c
にY3 ブロックの有効データ長の「0」が供給され、第
4のシフトレジスタ部60dにY4 ブロックの有効デー
タ長の「2」が供給され、第5のシフトレジスタ部60
eにCRブロックの有効データ長の「1」が供給され、
第6のシフトレジスタ部60fにCBブロックの有効デ
ータ長の「2」が供給される。
【0074】また、このシフトレジスタ60は第1〜第
6のシフトレジスタ部60a〜60fが直列接続され、
シフトパルス端子SFTにシフトパルスが供給される毎
に1シフトレジスタ部シフトし、第1のシフトレジスタ
部60aに得られる図11Gに示す如き有効データ長が
コンパレータ57のA信号入力端子に順次供給される如
くなされたものである。
【0075】また、このシフトパルス端子SFTにはデ
コーダ54の「8」,「15」,「22」,「29」及
び「34」デコード信号を夫々オアゲート回路64の入
力側に供給し、このオアゲート回路64の出力側に得ら
れる図11Fに示す如きシフトパルスを供給する如くす
る。
【0076】このコンパレータ57でA信号入力端子に
供給されるA信号とB信号入力端子に供給されるB信号
とを比較し、その出力側に図11Hに示す如く、A≧B
のときハイレベル“1”とし、A<Bのときはローレベ
ル“0”を出力する如くする。
【0077】このコンパレータ57の図11Hに示す如
き出力信号をバッファメモリ50aのエネーブル端子E
Nに供給すると共にこのコンパレータ57の出力信号を
16個のアンドゲート回路580 ,581 ‥‥‥5815
の他方の入力端子に夫々供給する。
【0078】従って、このバッファメモリ50aのデー
タ出力端子Dout には、図11Iに示す如くシンクビッ
トSBの固定長フォーマットとされ図3Bの有効データ
が挿入、その他の部分がDCデータとされた信号が得ら
れ、この16個のアンドゲート回路580 ,581 ‥‥
‥5815の出力側には図11Jに示す如く、この有効デ
ータ長に応じてダミーデータ“0”が挿入された図3A
に示す如き固定長フォーマットシンクブロックSBとな
る。
【0079】この16個のアンドゲート回路580 ,5
1 ‥‥‥5815の出力側に得られる図11Jに示す如
き再生信号を、従来と同様のデフレーミング回路70、
可変長復号回路71、逆量子化回路72、逆DCT回路
73、デシャフリング回路74及び逆ブロック化回路7
5等より成る再生装置に供給するようにすれば、従来同
様の再生信号を得ることができる。
【0080】尚、上述実施例では有効データ長ヘッダを
付加する如く述べたが、この代わりに無効データ長ヘッ
ダを付加するようにしても良いことは容易に理解できよ
う。
【0081】また上述実施例ではデータ長ヘッダを付加
したが、このデータ長ヘッダを付加することなく、再生
後にEOBを検出してDCTブロックの句切りをみつ
け、余白にダミーデータを入れて出力するようにしても
良いことは勿論である。
【0082】また上述実施例ではフレーミング後の無効
データ(余白)をデータの全ビットがローレベル“0”
であるかどうかを判断して検出するようにしたが、この
無効データ(余白)をその他の方法で検出するようにし
ても良いことは勿論である。
【0083】また本発明は上述実施例に限ることなく本
発明の要旨を逸脱することなくその他種々の構成が採り
得ることは勿論である。
【0084】
【発明の効果】本発明によれば、フレーミング手段によ
りフレーミング処理した固定長フォーマットのフレーミ
ングデータから無効データ(余白)を除去して記録デー
タとしているので、記録データ中の無効データ(余白)
部分がより少なくなり、ハードディスク等の記録媒体の
容量を更に節約できる利益がある。
【図面の簡単な説明】
【図1】本発明デジタル情報データ記録装置の一実施例
の要部の例を示す構成図である。
【図2】本発明デジタル情報データ再生装置の例を示す
構成図である。
【図3】本発明の説明に供する線図である。
【図4】図1の説明に供するタイムチャートである。
【図5】図1の説明に供するタイムチャートである。
【図6】従来のデジタル情報データ記録装置の例の構成
図である。
【図7】フレーミング処理の説明に供する線図である。
【図8】図6の説明に供する線図である。
【図9】図6の説明に供する線図である。
【図10】図6の説明に供する線図である。
【図11】図2の説明に供するタイムチャートである。
【符号の説明】
2 ブロック化回路、3 シャフリング回路、4 DC
T回路、5 動き検出回路、7 量子化回路、11 可
変長符号化回路、13 フレーミング回路、20 入力
端子、22 無効データ検出回路、25 アップカウン
タ、26 デコーダ、28 ダウンカウンタ、33,3
4,35,36,37,38 ラッチ回路、39,40
切換スイッチ、41 ハードディスク記録装置、41
a バッファメモリ、41b ハードディスク、42
書き込みエネーブル信号発生回路、50 ハードディス
ク再生装置、50a バッファメモリ、53,56 カ
ウンタ、54 デコーダ、57 コンパレータ、5
0 ,581 ‥‥‥5815 アンドゲート回路、60
シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 5/76 - 5/956 H04N 7/24 - 7/68 G11B 20/10 - 20/12

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 デジタル情報データを圧縮符号化する圧
    縮符号化手段と、 該圧縮符号化手段の出力側に得られる圧縮符号化データ
    を固定長フォーマットでフレーミング処理するフレーミ
    ング手段と、 該フレーミング手段の出力側に得られる固定長フレーミ
    ングデータから無効データを除去する無効データ除去手
    段と、 該無効データ除去手段の出力信号を記録媒体に記録する
    記録手段とを備えたことを特徴とするデジタル情報デー
    タ記録装置。
  2. 【請求項2】 請求項1記載のデジタル情報データ記録
    装置において、 データ長ヘッダを付加するヘッダ付加手段を設けたこと
    を特徴とするデジタル情報データ記録装置。
  3. 【請求項3】 請求項1記載のデジタル情報データ記録
    装置で記録した前記記録媒体を再生するデジタル情報デ
    ータ再生装置であって、前記記録媒体を再生する再生手
    段と、該再生手段の出力信号に前記固定長フォーマット
    に合致するようにダミーデータを挿入するダミーデータ
    挿入手段とを備えたことを特徴とするデジタル情報デー
    タ再生装置。
  4. 【請求項4】 請求項2記載のデジタル情報データ記録
    装置で記録した前記記録媒体を再生するデジタル情報デ
    ータ再生装置であって、 前記記録媒体を再生する再生手段と、 該再生手段の出力信号に前記データ長ヘッダに従ってダ
    ミーデータを挿入するダミーデータ挿入手段とを備えた
    ことを特徴とするデジタル情報データ再生装置。
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