WO1997047089A1 - Circuit en boucle a verrouillage de phase - Google Patents

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WO1997047089A1
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PCT/JP1997/001937
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Inventor
Katsuichi Tachi
Original Assignee
Sony Cinema Products Corporation
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Definitions

  • the present invention relates to a phase locked loop circuit that tracks the phase of an input signal.
  • phase-locked loop (PLL) circuit has been used for extracting a synchronization signal, extracting a clock, and the like in a VTR device, a disk reproducing device, and the like.
  • This phase lock loop is a circuit for obtaining an output whose phase and frequency are synchronized with the reference signal.
  • a phase comparator 2 compares the phase relationship between two signals and outputs the result.
  • 5 a low-pass filter for extracting the low-frequency component of the phase comparator 2 51, and a voltage-controlled oscillation circuit (VC0: VC0) that changes the oscillation frequency according to the low-pass filter output.
  • Voltage Controlled Oscillator 5 6
  • a reference signal having a frequency of: in is input from an input terminal 258 and sent to the REF input terminal of the phase comparator 251.
  • the phase comparator 2 51 has a frequency from VC 02 56 : f vc . Is output to the VER input terminal via the frequency divider circuit 257.
  • the phase comparator 25 1 compares the phase of the reference signal with the phase of the output signal of the frequency divider circuit 25 7. If the reference signal is ahead, the frequency divider circuit 25 If the output signal of 257 is advanced, the comparison result is output from the V terminal.
  • a resistor 252 having one end connected to the U terminal and the other end connected to the VC02556 or a resistor 253 having one end connected to the V terminal and the other end connected to the VC02556 is provided. Further, a resistor 254 having one end connected to the output side of the resistors 255 and 253 and the other end connected to one end of the capacitor 255 is provided, and the other end of the capacitor 255 is grounded.
  • a low-pass filter is formed by the resistor 252 / resistance 253, the resistor 254 and the capacitor 255.
  • the divider circuit 257 has the above frequency: f vc . Is converted to a signal having a frequency of 1 / N, that is, a frequency of f, n , and is supplied to a VER input terminal of the phase comparator 25 1.
  • the VC0 output signal is a signal that is always synchronized with the reference signal at a constant frequency.
  • a dedicated IC in which a gate array or an integrated circuit (IC) is formed by the phase comparator 251 and the VC0256, which are miniaturized and widely used.
  • phase comparator 251 is composed of a combination of logical circuits as shown in FIG. Figure 7 shows the timing chart of the reference data (REF), input data (VER), and other data.
  • ND data is output from the rise of the input data to the rise of the next reference data
  • NU data is output from the rise of the reference data to the rise of the next input data.
  • the ND data and NU data are generated and output by the phase comparator 251.
  • phase comparator for outputting the above ND data and the above NU data is configured as shown in Fig. 2, there are various loops and feed packs from input to output, and each delay in the IC is May not be symmetric.
  • the reference signal from the REF input terminal 201 is directly input to one input terminal of the OR circuit 203 in the first stage, while the output from, for example, the inverter 211 is sent to the other input terminal.
  • the delay amounts of the two signals input to the respective logic circuits are often different, and such a difference in the delay amounts is, for example, the NU data of the evening chart and the ND data of the evening chart in FIG. A so-called “whisker” was caused, which caused a malfunction of the entire PLL circuit. It is also possible to perform wiring in consideration of the amount of delay described above. In addition, it is difficult to manage wiring in a gate array.
  • an object of the present invention is to provide a phase-locked open-loop circuit which has a simple configuration and does not cause a malfunction of the entire circuit.
  • a phase-locked loop circuit is a phase-locked loop circuit that follows the phase of an input signal, and performs phase comparison between an input reference signal and an input signal input as a comparison target.
  • the above-mentioned problem is solved by having a phase comparator that performs synchronization in synchronization with a predetermined operation clock.
  • the phase comparison between the two input signals that is, the reference signal and the input signal is performed in synchronization with a predetermined operation clock, so that the result of the phase comparison is obtained.
  • the comparison data is output based on a predetermined cycle.
  • FIG. 1 is a block diagram schematically showing a conventional phase locked loop circuit.
  • FIG. 2 is a block circuit diagram showing a concrete example of a phase comparator used in the phase locked loop circuit.
  • FIG. 3 is a diagram showing a timing chart of each data input / output by the phase comparator.
  • FIG. 4 is a block circuit diagram showing a specific configuration example of a phase comparator used in the phase locked loop circuit according to the present invention.
  • FIG. 5 is a block circuit diagram showing a specific configuration example of an edge detection portion used in the phase comparator shown in FIG.
  • FIG. 6 is a diagram showing a timing chart of each data inputted and outputted by the phase comparator shown in FIG.
  • FIG. 7 is a block circuit diagram showing one application example of the phase opening and closing circuit according to the present invention.
  • a phase-locked loop circuit is a phase-locked loop circuit that follows the phase of an input signal, and performs a phase comparison between an input reference signal and an input signal input as a target to be compared. It is characterized by having a phase comparator 150 having a configuration as shown in FIG. 4, for example, which is performed in synchronization with the operation clock.
  • the phase comparator 150 includes a first detector 154 for detecting a rising portion of reference data (REF) obtained based on the reference signal in synchronization with the operation clock, and a phase detector based on the input signal.
  • the rising edge of the input data (VER) obtained by the above is detected in synchronization with the above operation clock.
  • a second detecting unit 155 a second detecting unit 155.
  • the first and second detection sections 15 4 and 15 55 are connected to the reference data or input data (DATA) according to the operation clock (CK).
  • a D flip-flop (Flipflop) 184 as a first logic circuit that stores and outputs the data, and outputs the output data from the D flip-flop 184 according to the input of the operation clock.
  • D flip-flop 186 as the third logic circuit that performs ) Output data from the flip-flop 185—the evening state and a fourth logic circuit 187 that performs an AND operation by inverting the output data from the D flip-flop 186 and inputting the inverted data.
  • the reference data input from the REF terminal 151 is sent to the first detector 154.
  • the reference data for example, a reference data having a frequency of 96 Hz is input from the REF terminal 151 as shown in a specific example described later.
  • the first detection unit 154 receives an operation clock from the CK input terminal 153, and detects the rise of the reference data according to the input of the operation clock.
  • the first edge data (P-EDG) as the detection data is supplied to the first edge output terminal (REF-EDG) 156, the first AND circuit 160, and the first JK flip-flop. It is sent to the J terminal at 163 and the first inver evening at 159.
  • the frequency of this operation clock is outside the band of the low-pass filter provided at the output end of each data.
  • it is set to 1. 764 MHz.
  • input data input from the VER input terminal 152 is sent to the second detector 155.
  • the input data has a frequency of 96 Hz, similarly to the reference data.
  • an operation clock from the CK input terminal 153 is sent to the second detection unit 155, and the rising edge of the reference data is detected in response to the input of the operation clock.
  • the second edge data (P-EDG) as detection data is output to the second edge output terminal (VER-EDG) 157, the second AND circuit 161, and the second JK flip-flop 16 It is sent to the J terminal of 2 and the 1st night of the second member.
  • the first member 159 inverts the input first edge data and sends it to the second AND circuit 161.
  • the second member 158 receives the input data.
  • the second edge is inverted and sent to the first AND circuit 160.
  • the first AND circuit 160 includes the first edge data, the inverted edge data of the second edge data, and the first edge data from a first JK flip-flop 163 described later. Based on the status data, the data of "1" is output to the K terminal of the second JK flip-flop 162 only when all data is “1", and the data of "0" is output otherwise. One night is output to the K terminal.
  • the second AND circuit 161 outputs the second edge data, the inverted data of the first edge data, and the second edge state from the second JK flip-flop 162 described later. Only when all the nights are “1” based on the night, the night of the "1" is changed to the first J K flip-flop Outputs to the 63 terminal of 163. Otherwise, outputs “0” to the ⁇ terminal.
  • the first J flip-flop 163 responds to the input of the operation clock sent from the CK input terminal 153 and receives the input data based on the input data to the J and K terminals.
  • the phase is compared with the phase of the reference data, and a phase shift, in particular, how much the phase of the input data lags behind the phase of the reference data, is obtained as a comparison result.
  • the ND data as a result of this comparison is supplied to a second AND circuit 16 ⁇ and a third logic circuit 167, which performs an AND operation of the input “negative logic” via a third inverter 165, and a fourth logic circuit Sent to circuit 166 and ND output terminal 172.
  • the second JK flip-flop 162 determines the phase of the input data based on the input data to the J and K terminals in response to the input of the operation clock sent from the CK input terminal 153. Is compared with the phase of the reference data, and a phase shift, in particular, how much the phase of the input data is ahead of the phase of the reference data, is obtained as a comparison result.
  • the NU data as a result of the comparison is supplied to the fourth logic circuit 166, the third logic circuit 167, and the NU output terminal 170 via the first AND circuit 161 and the fourth inverter 164. Sent to
  • ND data corresponds to the amount of delay of the phase of the input data with respect to the phase of the reference data
  • NU data corresponds to the amount of advance of the phase of the input data relative to the phase of the reference data.
  • the third member 165 inverts the comparison result from the first JK flip-flop 163 and outputs the result to the third logic circuit 167. Further, the fourth member overnight 164 inverts the comparison result from the second JK flip-flop 162 and outputs the result to the fourth logic circuit 166.
  • Both the third logic circuit 167 and the fourth logic circuit 166 are circuits that perform an AND operation of the input logic.
  • the third logic circuit 167 outputs “1” to the tri-state buffer 169 when the NU data is “1” and the ND data is “0”, and Otherwise, "0" is output.
  • the output of "1,” or “0” is a control signal for turning on / off the tristate buffer 169.
  • the fourth logic circuit 166 outputs “1” to the tristate buffer 168 when the NU data is “0” and the ND data is “1”. Otherwise, "0" is output.
  • the output of "1” or “0” is a control signal for turning on / off the tri-state buffer 168.
  • the tristate buffer 169 When the output from the third logic circuit 167 is "1", the tristate buffer 169 outputs a level based on a predetermined voltage, for example, a ground voltage (GND), to a tristate output (TRI-output). D) Output to pin 173. If “0”, float.
  • a predetermined voltage for example, a ground voltage (GND)
  • GND ground voltage
  • TRI-output tristate output
  • the tri-state buffer 168 When the output from the fourth logic circuit 166 is “1”, the tri-state buffer 168 outputs a tri-state output (TRI-U) based on a predetermined voltage, for example, a voltage (Vcc). ) Output to pin 171, and when it is "0", it is in a floating state.
  • a predetermined voltage for example, a voltage (Vcc).
  • the first detector 154, the second detector 155, the first / second JK flip-flops 163 and 162 are 0
  • the NU data and ND data generated based on the difference in the amount of delay of each input data due to the portion having the loop or feedback configuration. The phase shift during the night and the phase shift between the two tristate logic outputs do not occur.
  • the first / second detectors 154, 155 will be described.
  • the reference / input data sent from the REF / VER input terminal 18 1 in the first / second detection sections 15 4 and 15 5 are D flip-flops. Sent to the D terminal of 184.
  • the operation clock sent from the CK input pin 182 is sent to the inverter 183, the D flip-flop 185, and the D flip-flop 186, respectively. Further, the operation clock inverted in the inverse clock 183 is sent to the D flip-flop 184.
  • the D flip-flop 184 sends the reference / input data to the D flip-flop 185 in response to the input of the inverted operation clock from the inverter 183.
  • the D flip-flop 1 8 5 will respond according to the input of the above-mentioned operation.
  • the output from the flip-flop 184, that is, the reference / input data is sent to the D flip-flop 186 and the fourth logic circuit 187.
  • the D flip-flop 186 outputs the output from the D flip-flop 185, that is, the reference / input data to the fourth logic circuit 187 in response to the input of the above operation clock. send.
  • the output from the D flip-flop 185 is “1” and the output from the D flip-flop 186 is “1”. Only when it is “0”, "1" is output to the P-EDG output terminal 188. Note that the output data at this time is the first / second edge data.
  • each D flip-flop is made in accordance with a predetermined operation clock. Therefore, the two input data to the fourth logic circuit 187 are both output in synchronization with the operation clock.
  • VER is the above input data
  • REF is the above reference data
  • CK is the above operation clock
  • NU is the above NU data
  • ND is the above ND data
  • VER-EDG is the above
  • the second edge (VER-EDG) output terminal 157 receives the second edge data from the first edge (REF-EDG) output terminal 156.
  • TRI-U is the tri-state logic output from the tri-state output (TRI-U) terminal 171
  • TRID is the tri-state output (TRI-D) terminal 17 Represent the tristate logic output from
  • a second edge is output with a delay of a half cycle of the operation clock from the rise of the input data (VER).
  • the first edge data (REF-EDG) is output with a delay of a half cycle of the operation clock from the rising edge of the data (REF).
  • the NU data of "0” is output. At other times, the NU data of "1” is output. In addition, the NU data of "0” is output.
  • a level based on the above voltage (Vcc) is output as a tri-state logic output (TRI-U) only when one night is being output.
  • the second edge data (VER-EDG) is output earlier than the first edge data (REF-EDG), that is, the reference data (REF) is the input data. Only when the phase lags behind (VER), the NU data of "0" is output. At other times, the NU data of "1” is output, and the ND data of "0" is output. Only when evening is output, a level based on the ground potential is output as a tri-state logic output ( ⁇ -D).
  • the D flip-flops in the first and second detectors 154 and 155 perform an output operation in accordance with a predetermined operation clock, and are output from the respective detectors.
  • the output phase of each edge is always the same.
  • the present invention relates to a digitally recorded audio output when playing back a movie film.
  • a description will be given of a movie film playback apparatus applied to a portion for obtaining a playback clock used in a playback operation.
  • This movie film playback device is, for example, a playback device that divides and stores one movie into a plurality of film rolls and performs a so-called changeover operation in which playback is shifted from the first film roll to the second film roll.
  • the phase lock-up circuit according to the present invention is applied to an accurate system clock of the reproducing apparatus itself at the time of this changeover, that is, a portion forming the reproduced clock.
  • the operation of an external PLL (Phase-Locked Loop) circuit 14 for forming the recovered clock is speeded up.
  • the configuration as shown in FIG. 4 described above is applied to the phase comparator 150 in the speed-up PLL circuit 13 that performs output for lowering the constant.
  • the movie film is provided with perforations at predetermined intervals along the traveling direction so as to sandwich the image recording area, and further, a gap between each of the performances and each of the film edges is provided.
  • a digital sound track for the right channel and a digital sound track for the left channel are provided along the moving direction of the motion picture film.
  • the frame signals FG 1 and FG 2 at the repetition frequency of the perforation are set to 96 Hz.
  • a first film roll on which the first half of the movie is recorded is referred to as a first film roll. 1 in the film reader 1 and the second film in which the latter half of the movie is recorded.
  • the first film reader 1 detects the perforation from the first film roll and outputs the frame signal FG1.
  • the frame signal FG 1 is sent to the window section 6 and the B terminal of the multiplexer 10.
  • the second film reader 2 detects the perforation through the second film port and outputs the frame signal FG2.
  • the frame signal FG 2 is sent to the window 8 and the B terminal of the multiplexer 12.
  • the changeover controller 3 is a part that outputs two levels of "L” or “H” for selecting the first / second film port. "L” level when the reproduction clock is formed using the frame signal FG1 obtained from the first film roll, and “H” when the frame signal FG2 obtained from the second film roll is used. The level is sent to the switching terminal (CHG) of multiplexer 4 and the control terminal 15 (CNT1_CHG).
  • the multiplexer 4 converts a later-described recovered clock CK 1 sent to the terminal A and a later-described recovered clock CK 2 sent to the terminal B according to “L” or “H” data input to the switching terminal (CHG). Select the data to be switched and send the selected data to the frequency divider 5.
  • the reproduced clocks CK1 and CK2 have a frequency of, for example, 1.764 MHz. I do.
  • terminal A when the "L” level is input to the switching terminal (CHG), terminal A is selected, and when the "H” level is input to the switching terminal (CHG), terminal B is selected.
  • the reproduced clock CK1 is clock data oscillated from a VC36 described later.
  • the reproduction clock CK2 is a clock signal oscillated from V C0 of an external PLL circuit 14 described later.
  • the master clock data obtained at 8 Hz is output to master clock output pin 19 (MCK-288).
  • a reference clock (X) having a frequency of, for example, 192 Hz transmitted from the reference input terminal 16 is transmitted to the window unit 6, the window unit 8, and the frequency divider 7.
  • the window section 6 is a section for performing a windowing process on the frame signal FG 1 using a reference clock of 192 Hz, and the windowing of the “L” or “H” level after the windowing process is performed.
  • the data (WND) is sent to the switching terminal (WND) of the multiplexer 10, the NOR circuit 21 of the PLL circuit 13 for speed ave, and the windowing data output terminal 20 (CNT2JWD).
  • the window unit 8 uses the reference clock to generate the frame signal FG 2
  • the windowing data is processed by the "L” or “H” level windowing data (WND) after the windowing process.
  • the multiplexer 12 switching terminal (WND) and the speed-up PLL circuit 13 Send to N 0 R circuit 21 and windowing data output terminal 30 (CNT3 one WND).
  • the frequency divider 9 is a circuit for multiplying the frequency of the reproduction clock CK 1 by 1/18375, for example, by multiplying the reproduction clock of 1.764 MHz by 1/18375, that is, 96 Hz.
  • the input data terminal (VER) of the phase comparator 150 of the speed-up PLL circuit 13 and the phase comparator 31 of the external PLL circuit 14 Send to the input terminal (VER).
  • the multiplexer 10 sends the 96 Hz data obtained based on the reference clock sent to the terminal A and the frame signal FG 1 sent to the terminal B to the switching terminal (WND).
  • the switching is selected based on the windowing data, and the selected data is sent to the reference data terminal (REF) of the phase comparator 150 and the reference data terminal (REF) of the phase comparator 31.
  • the terminal A that is, the data obtained based on the reference clock
  • the terminal B that is, the frame signal FG 1 is output.
  • the frequency divider circuit 11 is a circuit for multiplying the frequency of the reproduction clock CK2 by 1/1/8375, for example, by multiplying the reproduction clock of 1.764 MHz by 1/1/8375, that is, 96 After conversion to Hz, the converted data is used as the input / output terminal (VER) of the phase comparator 150 of the above-mentioned sliding-above PLL circuit 13 and the phase comparator of the external PLL circuit 14 above.
  • VER input / output terminal
  • the multiplexer 12 sends the 96 Hz data obtained based on the reference clock sent to the terminal A and the frame signal FG 2 sent to the terminal B to the switching terminal (WND).
  • the switching is selected based on the windowing data obtained, and the selected data is sent to the reference data overnight terminal (REF) of the phase comparator 150 and the phase comparator 31 of the external PLL circuit 14.
  • REF reference data overnight terminal
  • the speed-up PLL circuit 13 has the same configuration on the frame signal FG 1 processing side and the frame signal FG 2 processing side, and each speed-up PLL circuit 13 has the phase comparator 150 Is provided.
  • the output from the multiplexer 10 is sent to the reference data terminal (REF) of the phase comparator 150. ), The output from the frequency dividing circuit 9 is sent. The reproduction clock CK1 is sent to the clock terminal (CK).
  • phase comparator 150 as described above, the phase comparison between the reference data and the input data is performed based on the reproduced clock, and the obtained NU data is sent to the NOR circuit 21. ND de overnight is sent to OR circuit 22.
  • the logic circuit 21 outputs “1” to the diode 23 only when both the NU data and the windowing data are “0”, otherwise outputs “0”.
  • the OR circuit 2 2 outputs "0" only when the ND data and the windowing data are both "0", and otherwise outputs "1". Output to 2 5
  • the diode 23 passes only the positive side of the output from the NOR circuit 21 and a low-pass filter composed of a resistor 24, a resistor 34 in an external PLL circuit 14 described later, and an electrolytic capacitor 35. Through the evening, drive voltage is output to VC ⁇ 36 of external PLL circuit 14.
  • the diode 25 allows only the negative side of the output from the R circuit 22 to pass therethrough, passes through the low-pass filter composed of the resistor 26, the resistor 34, and the electrolytic capacitor 35, and (The external PLL circuit 14 has one circuit group of the same configuration on the frame signal FG 1 processing side and the frame signal: FG 2 processing side.
  • Each external PLL circuit 14 is composed of a phase comparator 31, a low-pass filter composed of resistors 3 2/3 3, a resistor 34, and an electrolytic capacitor 35, and a portion composed of VC 0 36.
  • the frame signal FG1 processing side generates the reproduction clock CK1
  • the frame signal FG2 processing side generates the reproduction clock CK2.
  • the phase comparator 31 has the same configuration as a normal phase comparator, and compares the phase of the reference data with the phase of the input data. As a comparison result, the amount of advance of how much the phase of the input data is ahead of the phase of the above reference data is output as U data, and the amount of delay of how much is delayed is output as D data.
  • the phase comparator 31 may have the same configuration as that of the phase comparator 150.
  • the low-pass filter is a portion that cuts high-frequency components of the U data and D data and passes only low-pass components. This low frequency component is. Sent to VC 0 36 above.
  • the VC 036 oscillates based on the low-frequency portion of the data sent from the speed-up PLL circuit 13 or the low-frequency portion of the U data and D data from the phase comparator 31.
  • the output is sent to the output terminal 17 on the processing side of the frame signal FG1 and to the output terminal 18 on the processing side of the frame signal FG2.
  • the oscillation output is used as the reproduction clock CK1 on the frame signal FG1 processing side and as the reproduction clock CK2 on the frame signal FG2 processing side, as the multiplexer 4 and the frequency division. It is sent to the circuit 9 / divider circuit 11 and the above-mentioned speed-up PLL circuit 13 and used as a feedback output in each part.
  • the time constant of the external PLL circuit 14 having the phase comparator 31 is large, and it takes time until the operation is stabilized. Therefore, until the operation of VCO 36 becomes stable, the time-up PL The reproduction clock is generated using the output from the L circuit 13. By doing so, the time required for the output from VC 036 to stabilize when operation is on is reduced.
  • the phase comparison between the two input signals is performed in synchronization with the predetermined operation clock.
  • the comparison data is output based on a predetermined cycle. Therefore, the configuration is simple, and malfunctions of the entire circuit can be reduced.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

明 細 書 位相口ックループ回路
技 術 分 野 本発明は、 入力信号の位相に追従する位相ロックループ回路に関 する。
背 景 技 術 従来において、 VTR装置や、 ディスク再生装置等における同期 信号の抽出、 クロックの抽出等において位相口ックループ（PLL： Ph ase-Locked Loop)回路が用いられている。
この位相口ックループは、 位相や周波数が基準信号と同期した出 力を得るための回路であって、 図 1に示すように、 2つの信号の位 相関係を比較して出力する位相比較器 2 5 1 と、 位相比較器 2 5 1 の低周波成分を取り出すための低域フィル夕と、 この低域フィル夕 のフィル夕出力に応じて発振周波数を変化させる電圧制御形発振回 路（VC0： Voltage Controlled Oscillator) 2 5 6とを有する周波数 帰還回路である。
図 1において、 入力端子 2 5 8より周波数が: inである基準信号 が入力され、 位相比較器 2 5 1の RE F入力端子に送られる。 また、 位相比較器 2 5 1には、 V C 02 5 6からの周波数が： f vc。 である V C 0出力信号が分周回路 2 5 7を介して VE R入力端子に送られ る。
位相比較器 2 5 1は、 上記基準信号の位相と上記分周回路 2 5 7 の出力信号の位相とを比較し、 上記基準信号の方が進んでいる場合 は U端子より、 上記分周回路 2 57の出力信号の方が進んでいる場 合は V端子より比較結果をそれぞれ出力する。
また、 一端が U端子に他端が V C 02 5 6に接続される抵抗 2 5 2又は一端が V端子に他端が V C 02 5 6に接続される抵抗 2 5 3 がそれぞれ設けられている。 さらに、 一端が抵抗 2 5 2、 2 5 3の 出力側に他端がコンデンサ 2 5 5の一端に接続される抵抗 2 54が 設けられ、 このコンデンサ 2 5 5の他端は接地されている。
これら抵抗 2 5 2 /抵抗 2 5 3、 抵抗 2 54及びコンデンサ 2 5 5にて低域フィル夕が形成される。
この低域フィル夕では、 上記比較結果の高周波成分が力ッ トされ、 直流成分が V C 02 5 6に送られる。
V C 02 5 6は、 上記直流成分の入力に応じて、 周波数が: f vco で発振し出力する。 なお、 この周波数 f V C。 =f i n x N としている。 この周波数 f vc0 の発振出力は、 出力端子 2 5 9及び分周回路 2 5 7に送られる。
分周回路 2 5 7は、 上記周波数: f vc。 の発振出力を N分の 1すな わち f ,nの周波数の信号に変換し、 位相比較器 2 5 1の VE R入力 耑子に达る。
このような構成の位相口ックループにおいて上記 V C 0出力信号 は、 常に一定周波数で上記基準信号と同期する信号となる。 なお、 上記位相比較器 2 5 1と VC02 56とでゲートアレイ化 又は集積（IC： Integrated Circuit )化された専用 I Cも存在してお り、 小型化されて広く用いられている。
ところで、 上記位相比較器 25 1は、 図 3に示すように、 論理回 路の組合せにより構成される。 また、 この基準デ一夕 （REF ) 、 入 力データ（VER) 及び他の各データのタイ ミ ングチャー トを図 7に示 す。
図 3において、 入力データの立ち上がりから次の基準データの立 ち上がりまで NDデータが出力され、 基準データの立ち上がりから 次の入力データの立ち上がりまで NUデ一夕が出力されている。 ま た、 上記 NDデ一夕及び NUデータは上記位相比較器 25 1にて生 成され出力される。
そこで、 上記 NDデータや上記 NUデ一夕を出力するための位相 比較器が図 2に示すような構成である場合、 入力から出力まで各種 ループ、 フィードパックがあり、 それぞれ I C内での遅延が対称で ないことがある。
例えば、 最初の段の OR回路 203の一方の入力端子には R E F 入力端子 20 1からの基準信号が直接入力されるが、 他方の入力端 子には例えばインバー夕 2 1 3からの出力が送られる。 これら 2つ の信号の間には、 少なく とも 3段分の遅延量差が生じている。
このように、 各論理回路に入力される 2つの信号の各遅延量が異 なる場合が多く、 このような遅延量差が例えば図 3の夕ィ ミ ングチ ヤートの NUデ一夕や NDデータのいわゆる 「ひげ」 部分を引き起 こし、 これによる P L L回路全体の誤動作が生じる虡があった。 また、 上記遅延量を考慮して配線を行うことも可能であるが、 特 にゲートアレイ内における配線管理は困難である。
そこで、 本発明は、 上述の実情に鑑みてなされたものであり、 構 成が簡単で、 回路全体の誤動作が生じない位相口ックル一ブ回路を 提供することを目的とする。
発 明 の 開 示 本発明に係る位相口ックループ回路は、 入力信号の位相に追従す る位相ロックループ回路において、 入力される基準信号と、 比較対 象として入力される入力信号との位相比較を、 所定の動作クロック と同期して行う位相比較器を有することを特徴とすることで、 上述 の問題を解決する。
上記位相口ックル一ブ回路によれば、 入力される 2つの信号すな わち基準信号と入力信号との位相比較が所定の動作クロックと同期 して行われるため、 上記位相比較の結果得られる比較データは、 所 定の周期に基づいて出力される。
図面の簡単な説明 図 1は、 従来の位相口ックループ回路の概略を示すプロック図で ある。
図 2は、 上記位相ロックループ回路に用いられる位相比較器の具 体例を示すプロック回路図である。 図 3は、 上記位相比較器で入出力される各データのタイ ミングチ ヤー卜を示す図である。
図 4は、 本発明に係る位相口ックループ回路に用いられる位相比 較器の具体的な構成例を示すプロック回路図である。
図 5は、 図 4に示した位相比較器に用いられるエツジ検出部分の 具体的な構成例を示すプロック回路図である。
図 6は、 図 4に示した位相比較器で入出力される各デ一夕のタイ ミングチャートを示す図である。
図 7は、 本発明に係る位相口ックル一プ回路の一適用例を示すブ ロック回路図である。
発明を実施するための最良の形態 以下、 本発明を実施するための最良の形態を図面を参照しながら 詳細に説明する。
本発明に係る位相口ックループ回路は、 入力信号の位相に追従す る位相ロックループ回路であって、 入力される基準信号と、 比較対 象として入力される入力信号との位相比較を、 所定の動作クロック と同期して行う例えば図 4に示すような構成の位相比較器 1 5 0を 有することを特徴とするものである。
上記位相比較器 1 5 0は、 上記基準信号に基づいて得られる基準 データ（REF ) の立ち上がり部分を上記動作クロックと同期して検出 する第 1の検出部 1 5 4と、 上記入力信号に基づいて得られる入力 デ一夕（VER ) の立ち上がり部分を上記動作クロックと同期して検出 する第 2の検出部 1 5 5とを有する。
また、 上記第 1 /第 2の検出部 1 5 4、 1 5 5は、 図 5に示すよ うに、 上記動作クロック（CK)に応じて、 上記基準デ一夕あるいは入 カデ一夕（DATA)を記憶して出力する第 1の論理回路としての Dフ リ ッブフ口ップ（Flipflop) 1 84と、 上記動作クロックの入力に応じ て、 上記 Dフ リ ップフロ ップ 1 84からの出力データを記憶して出 力する第 2の論理回路としての Dフ リ ッブフロッブ 1 8 5と、 上記 動作クロックの入力に応じて、 上記 Dフ リ ップフロ ップ 1 8 5から の出力データを記憶して出力する第 3の論理回路としての Dフ リ ツ プフロップ 1 8 6と、 上記！）フリ ップフロップ 1 8 5からの出力デ —夕の状態と、 上記 Dフリ ッブフロッブ 1 8 6からの出力データを 反転させ入力される AND動作を行う第 4の論理回路 1 8 7とを備 える。
ここで、 図 4において、 R E F端子 1 5 1から入力される基準デ 一夕は第 1の検出部 1 54に送られる。 この基準データは、 後述す る具体例に示すように例えば周波数が 9 6 H zの基準デ一夕が RE F端子 1 5 1から入力される。
また、 第 1の検出部 1 54には、 他に C K入力端子 1 5 3からの 動作ク口ックが送られ、 この動作ク口ックの入力に応じて上記基準 データの立ち上がりが検出され、 この検出データとしての第 1のェ ッジデ一夕（P-EDG) が第 1のエッジ出力端子（REF-EDG) 1 5 6、 第 1の AND回路 1 60、 第 1の J Kフ リ ップフロ ップ 1 6 3の J端 子及び第 1のインバー夕 1 5 9に送られる。
なお、 この動作クロックの周波数は、 図示はしないが各データの 出力端に設けられる低域フ ィル夕の帯域外である。 例えば、 後述す る具体例のように、 1. 7 6 4 MH z としている。 これにより、 量 子化誤差が生じる虞がなくなる。
また、 VE R入力端子 1 5 2から入力される入力データは第 2の 検出部 1 5 5に送られる。 この入力デ一夕も、 上記基準デ一夕と同 様に、 9 6 H zの周波数を有する。
また、 第 2の検出部 1 5 5には、 他に C K入力端子 1 5 3からの 動作クロックが送られ、 この動作ク口ックの入力に応じて上記基準 データの立ち上がりが検出され、 この検出データとしての第 2のェ ッジデ一夕（P-EDG) が第 2のェヅジ出力端子（VER- EDG) 1 5 7、 第 2 の AND回路 1 6 1、 第 2の J Kフ リ ップフロップ 1 6 2の J端子 及び第 2のィ ンバ一夕 1 5 8に送られる。
ここで、 上記第 1のィンバ一夕 1 5 9は入力される第 1のェッジ データを反転させて第 2の AND回路 1 6 1に送り、 上記第 2のィ ンバ一夕 1 5 8は入力される第 2のエツジデ一夕を反転させて第 1 の AND回路 1 6 0に送る。
第 1の AND回路 1 6 0は、 上記第 1のエッジデータと、 上記第 2のェッジデ一夕の反転デ一夕と、 後述する第 1の J Kフリ ップフ ロッブ 1 6 3からの第 1のエツジ状態データとに基づいて、 全ての データが " 1 " であるときにのみ " 1 " のデータを第 2の J Kフリ ップフロップ 1 6 2の K端子に出力し、 他の場合に " 0 " のデ一夕 を当該 K端子に出力する。
また、 第 2の AND回路 1 6 1は、 上記第 2のエッジデータと、 上記第 1のエツジデ一夕の反転データと、 後述する第 2の J Kフリ ッブフロップ 1 6 2からの第 2のエッジ状態デ一夕とに基づいて、 全てのデ一夕が " 1 " であるときにのみ " 1 " のデ一夕を第 1の J Kフ リ ップフロップ 1 63の Κ端子に出力し、 他の場合に " 0 " の デ一夕を当該 Κ端子に出力する。
第 1の J Κフ リ ップフロ ップ 1 63は、 上記 C K入力端子 1 53 から送られる動作クロックの入力に応じて、 J端子及び K端子への 入力データに基づいて、 上記入力デ一夕の位相と上記基準データの 位相とを比較し、 位相のずれ、 特に入力データの位相が基準デ一夕 の位相より どれぐらい遅れているかの遅れ量が比較結果として得ら れる。 この比較結果としての NDデータは、 第 2の AND回路 1 6 ◦、 第 3のイ ンバー夕 1 65を介して入力 「負論理」 の AND動作 を行う第 3の論理回路 167、 第 4の論理回路 1 6 6及び ND出力 端子 1 72に送られる。
第 2の J Kフ リ ップフロ ップ 1 62は、 上記 C K入力端子 1 53 から送られる動作クロックの入力に応じて、 J端子及び K端子への 入力データに基づいて、 上記入力デ一夕の位相と上記基準データの 位相とを比較し、 位相のずれ、 特に入力データの位相が上記基準デ 一夕の位相よりどれぐらい進んでいるかの進み量が比較結果として 得られる。 この比較結果としての NUデータは、 第 1の AND回路 16 1、 第 4のイ ンバ一夕 1 64を介して第 4の論理回路 1 66、 第 3の論理回路 1 67及び NU出力端子 1 70に送られる。
すなわち、 NDデータは上記入力データの位相の上記基準データ の位相に対する遅れ量に相当し、 また、 NUデ一夕は上記入力デ一 夕の位相の上記基準データの位相に対する進み量に相当することに なる。
第 3のィ ンバ一夕 1 65は、 上記第 1の J Kフ リ ップフロ ップ 1 63からの比較結果を反転して第 3の論理回路 1 67に出力する。 また、 第 4のィ ンバ一夕 1 64は、 上記第 2の J Kフ リ ップフロ ッ プ 1 62からの比較結果を反転して第 4の論理回路 1 66に出力す る。
第 3の論理回路 1 67、 第 4の論理回路 1 66は共に、 入力負論 理の A ND動作を行う回路である。
そこで、 第 3の論理回路 1 67は、 NUデ一夕が " 1 " であって、 かつ N Dデータが " 0 " である場合に トライステートバッファ 1 6 9に " 1" を出力し、 また、 これ以外では " 0 " を出力する。 なお、 この " 1，， あるいは " 0 " の出力は、 トライステートバッファ 1 6 9のオン/ォフの制御信号となる。
また、 第 4の論理回路 1 66は、 NUデータが " 0" であって、 かつ NDデータが " 1 " である場合に トライステー 卜バッファ 1 6 8に " 1 " を出力し、 また、 これ以外では "0" を出力する。 なお、 この " 1 " あるいは " 0 " の出力は、 トライステー トバヅファ 1 6 8のオン/オフの制御信号となる。
卜ライステートバッファ 1 69は、 上記第 3の論理回路 1 67か らの出力が " 1 " であるときに、 所定の電圧例えば接地電圧（GND) に基づいたレベルを トライステー ト出力（TRI-D) 端子 1 73に出力 し、 "0" の場合はフローティ ング状態となる。
また、 トライステートバッファ 1 68は、 上記第 4の論理回路 1 66からの出力が " 1"であるときに、 所定の電圧例えば電圧（Vc c)に基づいたレベルを トライステート出力 （TRI-U ) 端子 1 7 1に 出力し、 "0" の場合はフローティ ング状態となる。
図 4に示した位相比較器では、 第 1の検出部 154、 第 2の検出 部 1 55、 第 1/第 2の J Kフ リ ップフロップ 163、 1 62は、 】0 所定の動作クロックに応じて、 データの出力動作を行うため、 ル一 ブあるいはフィ一ドバック構成をとる部分による各入力データの遅 延量の差に基づいた生じていた N Uデータ及び N Dデ一夕間の位相 ずれと、 2つの トライステ一卜論理出力間の位相ずれとが生じなく なる。
次に、 上記第 1 /第 2の検出部 1 5 4、 1 5 5について説明する。 上記第 1 /第 2の検出部 1 5 4、 1 5 5において、 図 5に示すよ うに、 R E F / V E R入力端子 1 8 1 より送られる基準/入力デ一 夕は、 Dフ リ ップフロ ップ 1 8 4の D端子に送られる。
また、 C K入力端子 1 8 2より送られる動作クロックは、 インバ —夕 1 8 3、 Dフリップフロップ 1 8 5及び Dフリ ップフロップ 1 8 6にそれぞれ送られる。 さらに、 インバー夕 1 8 3にて反転され た動作クロックは、 Dフ リ ップフロ ップ 1 8 4に送られる。
Dフ リ ップフロ ップ 1 8 4は、 ィ ンバ一夕 1 8 3からの上記反転 された動作クロックの入力に応じて、 上記基準/入力データを Dフ リ ップフロッブ 1 8 5に送る。
Dフ リ ップフロップ 1 8 5は、 上記動作ク口ックの入力に応じて、 上記！）フ リ ップフロ ップ 1 8 4からの出力すなわち上記基準/入力 データを Dフ リ ップフロ ップ 1 8 6及び第 4の論理回路 1 8 7に送 る。
Dフ リ ップフロップ 1 8 6は、 上記動作ク口ックの入力に応じて、 上記 Dフ リ ップフロ ップ 1 8 5からの出力すなわち上記基準/入力 データを第 4の論理回路 1 8 7に送る。
第 4の論理回路 1 8 7は、 Dフ リ ップフロップ 1 8 5からの出力 が " 1 " であるとともに、 Dフ リ ップフロ ップ 1 8 6からの出力が " 0 " であるときにのみェッジデ一夕（P- EDG) 出力端子 1 8 8に " 1 " を出力する。 なお、 このときの出力デ一夕が、 上記第 1 /第 2 のエッジデータである。
図 5に示すような構成の第 1 /第 2の検出部 1 5 4、 1 5 5にお いて、 各 Dフ リ ップフロップでの出力は、 所定の動作クロックに応 じてなされる。 したがって、 第 4の論理回路 1 8 7への 2つの入力 データは共に上記動作クロックと同期して出力される。
ここで、 上記位相比較 1 5 0の各出力のタイ ミングチャートを図 6に示す。
図 6において、 VE Rは上記入力データを、 RE Fは上記基準デ —夕を、 C Kは上記動作クロックを、 NUは上記 NUデ一夕を、 N Dは上記 N Dデータを、 V E R— E D Gは上記第 2のェッジ（VER-E DG) 出力端子 1 5 7からの上記第 2のェッジデ一夕を、 R E F— E D Gは上記第 1のエッジ（REF- EDG) 出力端子 1 5 6からの上記第 1 のエッジデータを、 T R I— Uは上記トライステート出力 （TRI-U ) 端子 1 7 1からの トライステ一ト論理出力を、 TR I一 Dは上記 卜ライステー ト出力（TRI-D) 端子 1 7 3からの 卜ライステート論理 出力をそれそれ表す。
上記位相比較器では、 図 6に示すように、 入力データ（VER) の立 ち上がりから動作クロック半周期分だけ遅れて第 2のエツジデ一夕 (VER-EDG) が出力され、 同様に、 基準デ一夕（REF) の立ち上がりか ら動作クロック半周期分だけ遅れて第 1のェッジデ一夕（REF-EDG) が出力される。
また、 第 1のエッジデータ（REF-EDG) の方が第 2のエッジデータ (VER-EDG) よりも早く出力されるときすなわち基準データ（REF)の方 が入力データ（VER) よりも位相が進んでいるときにのみ、 " 0 " の NUデータが、 また、 その他のときは " 1 " の NUデータが出力さ れ、 さらに、 "0" の NUデ一夕が出力されているときにのみトラ イステート論理出力（TRI-U) として上記電圧（Vcc) に基づいたレべ ルが出力される。
同様に、 第 2のエッジデ一夕（VER- EDG) の方が第 1のエッジデ一 夕（REF-EDG) よりも早く出力されるときすなわち基準デ一夕（REF) の方が入力デ一夕 （VER ) よ りも位相が遅れているときにのみ、 " 0 " の N Uデータが、 また、 その他のときは " 1 " の N Uデ一夕が 出力され、 さらに、 " 0" の NDデ一夕が出力されているときにの みトライステート論理出力 （ΤΈΙ- D ) として上記接地電位に基づい たレベルが出力される。
以上のように、 第 1 /第 2の検出部 1 54、 1 5 5内の各 Dフ リ ップフ口ッブは、 所定の動作クロックに応じて出力動作を行うため、 各検出部より出力される各エツジデ一夕の出力時の位相は常に揃う ことになる。
また、 第 1 /第 2の J Kフ リ ップフロ ップ 1 6 3、 1 6 2の出力 動作も上記動作クロックに応じて制御されるため、 各 J Kフ リ ップ フロ ッブから出力される比較結果すなわち NUデ一夕及び NDデ一 夕間の位相ずれは生じない。
これにより、 上記比較結果を用いて行われる V C 0の電圧制御動 作において、 各比較結果の出力時に生じていた位相ずれによる V C 〇の発振時における誤動作を抑えることが可能になる。
そこで、 本発明に係る位相ロックループ回路の具体例として、 本 発明を映画フィルムを再生する際のデジタル記録された音声出力の 再生動作時に用いられる再生クロックを得る部分に適用した映画フ ィルムの再生装置について説明する。
この映画フィルムの再生装置は、 例えば 1本の映画を複数のフィ ルムロールに分割して記憶し、 1本目のフ ィルムロールから 2本目 のフィルムロールに再生を移行するいわゆるチェンジオーバー操作 を行う再生装置であって、 本発明に係る位相口ックル一プ回路は、 このチェンジオーバーの際に、 正確な再生装置自体のシステムク口 ックすなわち上記再生クロックを形成する部分に適用される。 例えば、 図 7に示すように、 上記再生クロックを形成するための 外付 P L L (位相ロックループ ： Phase- Locked Loop ) 回路 1 4の動 作をスピー ドアップし、 該外付 P L L回路 1 4の時定数を下げるた めの出力を行うスピードアップ用 P L L回路 1 3の中の位相比較器 1 5 0に、 上述の図 4に示したような構成が適用されている。 ここで、 上記映画フィルムには、 映像記録領域を挟むように、 か つ、 進行方向に沿って所定の間隔でパーフォレーションが設けられ ており、 また、 上記各パ一フォレーシヨンと各フィルムエッジとの 間に、 該映画フィルムの進行方向に沿ってそれぞれ右チヤンネル用 のデジタルサゥン ド トラック及び左チヤンネル用のデジタルサゥン ド トラックが設けられている。 なお、 例えば上記パーフォレーショ ンの繰り返し周波数のフレーム信号 F G 1、 2は 9 6 H zとされて いる。
図 7において、 例えば 1本の映画が第 1、 第 2の計 2本のフィル ムロールに分割して記録されている場合、 該映画の前半部分が記録 されている上記第 1のフィルムロールを第 1のフィルムリーダ 1に セッ トし、 また、 該映画の後半部分が記録されている上記第 2のフ イルムロールを第 2のフィルムリーダ 2にセッ 卜する。 そして、 先 ず最初は、 チェンジオーバ一コン トローラ 3の制御動作により、 上 記第 1のフ ィルムリーダ 1のみが動作状態とされ、 映画フ イルムの 再生が行われる。
第 1のフ ィルム リーダ 1は、 上記第 1のフ ィルムロールよ り上記 パーフォレーシヨンを検出するとともに、 上記フレーム信号 F G 1 を出力する。
上記フレーム信号 F G 1は、 ウィ ン ド部 6及びマルチプレクサ 1 0の B端子に送られる。
また、 第 2のフ ィルムリーダ 2も同様に、 上記第 2のフ ィルム口 ールょり上記パーフォレーシヨンを検出するとともに、 上記フレ一 ム信号 FG 2を出力する。 該フレーム信号 F G 2は、 ウィ ン ド 8及 びマルチプレクサ 1 2の B端子に送られる。
チェンジオーバーコン ト ローラ 3は、 第 1 /第 2のフ ィルム口一 ルの選択を行うための "L" 又は "H" の 2つのレベルのデ一夕を 出力する部分であり、 例えば上記第 1のフィルムロールから得られ るフレーム信号 F G 1を用いて再生クロックを形成するときには " L" レベルを、 また、 上記第 2のフィルムロールから得られるフレ —ム信号 F G 2を用いるときには "H" レベルをマルチプレクサ 4 の切換端子（CHG) 及び制御端子 1 5 (CNT1_CHG)に送る。
マルチプレクサ 4は、 端子 Aに送られる後述する再生クロック C K 1 と、 端子 Bに送られる後述する再生クロック CK 2とを切換端 子（CHG) に入力される "L" あるいは "H" データに応じて切り換 え選択し、 選択したデータを分周回路 5に送る。 なお、 これら再生 クロック C K 1、 CK 2は、 例えば 1. 7 64 MH zの周波数を有 する。
ここでは、 "L" レベルが上記切換端子（CHG) に入力されると、 端子 Aが選択され、 "H" レベルが上記切換端子（CHG) に入力され ると、 端子 Bが選択される。
なお、 上記再生クロック C K 1は、 後述する V C〇 3 6から発振 されるクロックデータである。 同様に、 上記再生クロヅク CK 2は、 後述する外付 P L L回路 1 4の V C 0から発振されるクロックデ一 夕である。
分周回路 5は、 マルチプレクサ 4で選択され入力される再生クロ ック C K 1あるいは再生クロック CK 2を 6 1 2 5分の 1に、 すな わち 1. 7 64 MH z/6 1 2 5 = 2 8 8 H zにして得られるマス 夕クロックデータをマス夕クロック出力端子 1 9 (MCK—288) に出力 する。
また、 基準入力端子 1 6から送られる例えば 1 9 2 H zの周波数 を有する基準クロック（X) は、 ウィ ン ド部 6、 ウィ ン ド部 8及び分 周回路 7にそれぞれ送られる。
分周回路 7は、 上記基準クロックを 1 / 2倍にし、 この 1 9 2 x 1 /2 = 9 6 H zのデ一夕をマルチプレクサ 1 0の端子 A及びマル チブレクサ 1 2の端子 Aにそれぞれ送る。
ウィ ン ド部 6は、 1 9 2 H zの基準クロックを用いてフレーム信 号 F G 1に窓掛け処理を行う部分であり、 窓掛け処理後の "L" 又 は " H" レベルの窓掛けデ一夕（WND) をマルチプレクサ 1 0の切換 端子（WND) 、 スピードァヅブ用 P L L回路 1 3の NOR回路 2 1及 び窓掛けデータ出力端子 2 0 (CNT2JWD)に送る。
ウィ ン ド部 8は、 上記基準クロックを用いてフレーム信号 F G 2 に窓掛け処理を行う部分であり、 窓掛け処理後の "L" 又は "H" レベルの窓掛けデータ（WND) をマルチプレクサ 1 2の切換端子（WN D)、 スピードアップ用 P L L回路 1 3の N 0 R回路 2 1及び窓掛け データ出力端子 3 0 (CNT3一 WND)に送る。
分周回路 9は、 上記再生クロック C K 1の周波数を 1 / 1 83 7 5倍する回路であり、 例えば 1. 7 64 MH zの再生クロックを 1 / 1 8 3 7 5倍すなわち 9 6 H zに変換して、 この変換後のデ一夕 を上記スピードアップ用 P L L回路 1 3の位相比較器 1 5 0の入力 データ端子（VER) 及び上記外付 P L L回路 1 4の位相比較器 3 1の 入力デ一夕端子（VER) に送る。
マルチプレクサ 1 0は、 端子 Aに送られる上記基準クロックに基 づいて得られた 9 6 H zのデータと、 端子 Bに送られる上記フレー ム信号 F G 1 とを、 切換端子（WND) に送られる窓掛けデータに基づ いて切換選択し、 選択したデ一夕を上記位相比較器 1 50の基準デ —夕端子（REF) 及び上記位相比較器 3 1の基準データ端子（REF) に 送る。
例えば、 入力される窓掛けデータが " L" レベルのときは端子 A すなわち上記基準クロックに基づいて得られたデ一夕を、 また、 " H" レベルのときは端子 Bすなわち上記フレーム信号 F G 1を選択 する。
分周回路 1 1は、 上記再生クロック CK 2の周波数を 1 / 1 8 3 7 5倍する回路であり、 例えば 1 · 7 64 MH zの再生クロックを 1 / 1 8 3 7 5倍すなわち 9 6 H zに変換して、 この変換後のデー 夕を上記スビ一ドアッブ用 P L L回路 1 3の位相比較器 1 50の入 カデ一夕端子（VER) 及び上記外付 P L L回路 1 4の位相比較器 3 1 に送る。
マルチプレクサ 1 2は、 端子 Aに送られる上記基準クロックに基 づいて得られた 9 6 H zのデータと、 端子 Bに送られる上記フ レー ム信号 F G 2とを、 切換端子（WND) に送られる窓掛けデータに基づ いて切換選択し、 選択したデータを上記位相比較器 1 5 0の基準デ 一夕端子（REF) 及び上記外付 P L L回路 1 4の位相比較器 3 1に送 る。
スピー ドアップ用 P L L回路 1 3は、 フ レーム信号 F G 1処理側 及びフ レーム信号 F G 2処理側で同一の構成をとるとともに、 各ス ビ一ドアップ用 P L L回路 1 3は上記位相比較器 1 5 0を備えてい る。
また、 上記スピードアップ用 P L L回路 1 3において、 上記位相 比較器 1 5 0の基準デ一夕端子（REF) には上記マルチプレクサ 1 0 からの出力が送られ、 また、 入力デ一夕端子（VER) には上記分周回 路 9からの出力が送られている。 そして、 クロック端子（CK)には上 記再生クロック C K 1が送られている。
上記位相比較器 1 5 0では、 上述のように、 上記基準データと上 記入力データの位相比較が上記再生クロックに基づいて行われ、 得 られる NUデ一夕が NOR回路 2 1に送られ、 NDデ一夕が OR回 路 2 2に送られる。
論理回路 2 1は、 上記 NUデ一夕と上記窓掛けデータとが共に " 0 " であるときにのみ " 1 " を、 それ以外では " 0 " をダイオード 23に対して出力する。
OR回路 2 2は、 上記 NDデータと上記窓掛けデ一夕とが共に " 0 " であるときにのみ "0 " を、 それ以外では " 1 " をダイォード 2 5に対して出力する。
ダイオー ド 2 3は、 N 0 R回路 2 1からの出力の正側のみを通過 させ、 抵抗 2 4、 後述の外付 P L L回路 1 4内の抵抗 3 4及び電解 コンデンサ 3 5から成る低域フィル夕を介して、 外付 P L L回路 1 4の V C〇 3 6に駆動電圧として出力する。
ダイオード 2 5は、 〇 R回路 2 2からの出力の負側のみを通過さ せ、 抵抗 2 6、 上記抵抗 3 4及び上記電解コンデンサ 3 5から成る 低域フ ィル夕を介して、 上記 V C 0 3 6に駆動電圧として出力する ( 外付 P L L回路 1 4は、 フ レーム信号 F G 1処理側及びフ レーム 信号: F G 2処理側で同一の構成の回路群が 1つずつ設けられており、 各外付 P L L回路 1 4は、 位相比較器 3 1、 抵抗 3 2 / 3 3 と抵抗 3 4と電解コンデンサ 3 5 とから成る低域フィル夕と、 V C 0 3 6 とから構成される部分であるとともに、 フレーム信号 F G 1処理側 は上記再生クロック C K 1を生成し、 フレーム信号 F G 2処理側は 上記再生クロック C K 2を生成する。
上記外付 P L L回路 1 4において、 位相比較器 3 1は通常の位相 比較器と同様の構成をとるもので、 上記基準デ一夕の位相と上記入 力データの位相とを比較して、 この比較結果として入力データの位 相が上記基準データの位相よりどれぐらい進んでいるかの進み量を Uデータ、 また、 どれぐらい遅れているのかの遅れ量を Dデータと して出力している。
なお、 この位相比較器 3 1は、 上記位相比較器 1 5 0と同様の構 成のものであつてもよい。
上記低域フィル夕は、 上記 Uデータ及び Dデータの高周波成分を カッ ト して低域成分のみを通過させる部分である。 この低域成分は. 上記 V C 0 3 6に送られる。
V C 0 3 6は、 上記スピー ドアップ用 P L L回路 1 3から送られ るデータの低域部分あるいは上記位相比較器 3 1からの Uデータ及 び Dデータの低域部分に基づいて発振し、 この発振出力は、 上記フ レーム信号 F G 1処理側においては出力端子 1 7に、 上記フ レーム 信号 F G 2処理側においては出力端子 1 8にそれぞれ送られ、 映画 フィルムの再生動作時の再生ク口ック例えばデジタルサゥン ドにお ける 4 4 . 1 k H zの再生用周波数を得るために用いられる。 また、 この発振出力は、 上記フ レーム信号 F G 1処理側において は上記再生クロック C K 1 として、 また、 上記フレーム信号 F G 2 処理側においては上記再生クロック C K 2として上記マルチプレク サ 4、 上記分周回路 9 /分周回路 1 1及び上記各スピードアツプ用 P L L回路 1 3に送られ、 各部分におけるフィ一ドバック出力とし て用いられる。
図 7に示す映画フィルムの再生装置のように、 スピ一ドアツブ用 P L L回路 1 3の中の位相比較器 1 5 0に上述の図 4に示した構成 を適用することによって、 上記スピードアップ用 P L L回路 1 3か ら送られる出力すなわち位相比較器 1 5 0から出力される N Uデ一 夕及び N Dデータ間の位相ずれは、 上述したように生じないため、 上記 N Uデータ及び N Dデータを用いて行われる V C 0の電圧制御 動作において、 各比較結果の出力時に生じていた位相ずれによる V C Oの発振時における誤動作を抑えることが可能になる。
また、 位相比較器 3 1を有する外付 P L L回路 1 4の時定数は大 きく動作が安定するまでに時間が掛かってしまう。 そこで、 V C O 3 6の動作が安定するまで、 時定数の小さいスビ一ドアップ用 P L L回路 1 3からの出力を用いて、 再生クロックの生成を行う。 このようにすることで、 動作オン時の V C 0 3 6からの出力が安 定するまでの時間が短縮される。
このように本発明に係る位相口ックループ回路によれば、 入力さ れる 2つの信号すなわち基準信号と入力信号との位相比較が所定の 動作クロックと同期して行われるため、 上記位相比較の結果得られ る比較データは、 所定の周期に基づいて出力される。 したがって、 構成が簡単で、 回路全体の誤動作を低減させることが可能になる。

Claims

請 求 の 範 囲
1 . 入力信号の位相に追従する位相口ックループ回路において、 入力される基準信号と、 比較対象として入力される入力信号との 位相比較を、 所定の動作クロックと同期して行う位相比較器を有す ることを特徴とする位相口ヅクル一プ回路。
2 . 上記位相比較器は、 上記基準信号に基づいて得られる基準デ 一夕の立ち上がり部分を上記動作クロックと同期して検出する第 1 の検出手段と、 上記入力信号に基づいて得られる入力データの立ち 上がり部分を上記動作クロックと同期して検出する第 2の検出手段 とを有することを特徴とする請求項 1記載の位相口ックル一ブ回路,
3 . 上記第 1 /第 2の検出手段は、 上記動作クロックの入力に応 じて、 上記基準/入力デ一夕を記憶して出力する第 1の論理回路と- 上記動作クロックの入力に応じて、 上記第 1の論理回路からの出力 デ一夕を記憶して出力する第 2の論理回路と、 上記動作クロックの 入力に応じて、 上記第 2の論理回路からの出力データを記憶して出 力する第 3の論理回路と、 上記第 2の論理回路からの出力デ一夕の 状態と、 上記第 3の論理回路からの出力データを反転させた反転デ 一夕の状態とが共に能動であるときに、 能動状態の出力を行う第 4 の論理回路とを備えることを特徴とする請求項 2記載の位相口ック ループ回路。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9701805L (sv) * 1997-05-15 1998-11-16 Ericsson Telefon Ab L M Fasadetektoranordning
JPH11298323A (ja) * 1998-04-16 1999-10-29 Nec Yamagata Ltd 高速ロックアップｐｌｌ回路
US6842078B2 (en) * 2003-03-31 2005-01-11 Chartered Semiconductor Manufacturing Ltd. Ring oscillator with variable loading
US7857510B2 (en) * 2003-11-08 2010-12-28 Carl F Liepold Temperature sensing circuit
JP4682567B2 (ja) * 2004-09-13 2011-05-11 パナソニック株式会社 表示素子駆動装置および画像表示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186913A (ja) * 1990-11-21 1992-07-03 Fujitsu Ltd エッジ検出回路
JPH0897691A (ja) * 1994-09-28 1996-04-12 Sanyo Electric Co Ltd 位相比較器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4600994A (en) * 1982-10-06 1986-07-15 Takeda Riken Kogyo Kabushikikaisha Phase difference measuring apparatus
US4773085A (en) * 1987-06-12 1988-09-20 Bell Communications Research, Inc. Phase and frequency detector circuits
JPH04223716A (ja) * 1990-12-26 1992-08-13 Fujitsu Ltd Ｐｌｌシンセサイザ回路
US5373255A (en) * 1993-07-28 1994-12-13 Motorola, Inc. Low-power, jitter-compensated phase locked loop and method therefor
SE502901C2 (sv) * 1994-06-30 1996-02-19 Ericsson Telefon Ab L M Digital faskomparator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04186913A (ja) * 1990-11-21 1992-07-03 Fujitsu Ltd エッジ検出回路
JPH0897691A (ja) * 1994-09-28 1996-04-12 Sanyo Electric Co Ltd 位相比較器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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