WO1997035318A1

WO1997035318A1 - Processeur a memoire dram integree

Info

Publication number: WO1997035318A1
Application number: PCT/JP1996/000732
Authority: WO
Inventors: Kazushige Yamagishi; Jun Sato; Takashi Miyamoto
Original assignee: Hitachi, Ltd.
Priority date: 1996-03-21
Filing date: 1996-03-21
Publication date: 1997-09-25
Also published as: KR20000064679A; TW317030B; US6327681B1; EP0889479A4; TW384540B; EP0889479A1

Description

明細さ

D R A M内蔵データ処理装置

技術分野

本発明は、半導体集積回路装置に係り、特に、画像処理を行うデ —タ処理装置及び画像データ若しくは命令を格納するメモリ装置を内蔵する半導体集積回路装置に関する。

背景技術

近年、パソコンがワークステーションの分野に進出し、大型計算機の替わりをワークステーションのネットワーク化により実現しようとしている。また、最近家庭用ァミューズメン卜機器の発'展に伴い、低コストで、高速グラフィック処理を実現するアーキテクチャが必要とされてきている。特に矩形のソースデータを自在にマッピングする変形スブライト処理は、 3次元グラフィックス処理の基本であり、よりリアルな表示を実現するためには数万ポリゴン Z秒程度の描画性能が期待されている。

そこで、グラフィック LSIの描面性能を高めるために、フレームバッファとの間のデータ転送速度を向上することが進められている < データ転送速度を引き上げるための方法としては、（ 1 ) 高速なィンタフヱースを採用する方法と（ 2 ) フレームバッファとの間のデ —夕バス幅を広げる方法がある。

( 1 ) の方法の場合、高速ページモードを備える DRAMやシンクロナス DRAMを使用して実現している。シンクロナス DRAMを使用するものとしては、特開平 7- 160249号がある。

( 2 ) の方法の場合、フレー厶ノくッファとグラフィックスコント口ーラをワンチップに内蔵し、内部バスのビッ卜幅を 1 2 8 ビッ卜等にして実現している。 DRAM とグラフィックスコン卜ローラをヮンチップに内蔵する例は、日経エレクトロ二クスの 1 9 9 5年 4月 1 0 日号第 1 7頁の「フレー厶バッファ内蔵グラフィック LSIを開発」や日経マイクロデバイスの 1 9 9 6年 3月号第 4 4頁〜第 6 5 頁の「ロジックとワンチップ化一 DRAMがシステムの中核に」に記載される。

前記日経ェレク卜ロニクスに記載のフレームバッファ内蔵グラフィック LSIは、 1 6 Mビッ卜の汎用標準 DRAMのうち 9 Mビット分を取り除き、コントローラ等の論理回路を組み込んだものである。また、前記日経マイクロデバイスに記載される DRAM内蔵グラフィックコントローラについて、 DRAMが内蔵されるという点以 1»具体的な記載はない。

発明の開示

しかしながら、前記従来技術のように汎用標準 DRAM等を改良してフレームバッファをグラフィック LSIに内蔵すると、メモリのマット構成やデータの入出力方向等が汎用標準 DRAM の仕様で決まつているため、グラフィックコントローラの配置に制限が生じる。また、グラフィックコン卜ローラとのインタフェースするためには、不要な K線の引き回しが生ずる。

すなわち、従来の汎用標準 DRAMやシンクロナス DRAMをそのまま内蔵するとチップサイズの最適なものを得るのは困難である。また、 DRAMの空いたスペースにグラフィックコントローラを埋め込み形になるので、既存のグラフィックコントローラのマクロセルをそのまま使用できなくなる。

また、 DRAMを内蔵することによって、グラフィックコントローラが DRAMをアクセスするバスは外部には現れなくなる。したがつて、従来のテスト方法が採れなくなる。すなわち、従来はグラフィックコン卜ローラとフレームバッファ等の面像メモリは、別チップ構成されていたため、グラフィックコントローラと画像メモリの接続端子の物理的な故障、また機能故障においても、直接に画像メモリの端子から検出できたのに対し、ワンチップ構成にすると画像メモリの端子と直接情報のやりとりをモニタすることができなくなる < 本発明の目的は、面像メモリと画像プロセッサとを内蔵する半導体集積回路装 Sの最適なレイァゥトを実現することである。

また、本発明の別の目的は、ロジックとメモリを内蔵する半導体集積回路装置のメモリのテス卜に従来のテスト方法をそのまま使用できるようにすることである。

さらに、本発明の別の目的は、メモリアドレスの深さを増やし、画像用プロセッザからみて容量の大きな内蔵の画像メモリを実現することである。

また、本発明の別の目的は、ロジックとメモリを内蔵する半導体集積回路装置の口ジックのステートマシンの制御論理を容易にすることである。

本願によって開示される発明のうち代表的なものの概要を以下に述べる。

面像メモリと画像プロセッザとを内蔵した半導体集積回路装置を、情報の流れに沿った配置とするものである。

また、半導体集積回路装置に、内蔵メモリ用のテストバスを設け外部に出力するものである。さらに、内蔵メモリに通常ポートとテストポー卜を設けるものである。

さらに、半導体集積回路装置に内蔵される画像メモリのそれぞれを、複数の同一のメモリモジュールから構成し、各メモリモジユールに同一のロウァドレスを割り付けるものである。また、半導体集積回路装置に内蔵されるロジックがメモリをァクセスする場合、メモリのリード及びライ卜動作のレイテンシを等しくするものである。

図面の簡単な説明

第 1 図には、本発明に係る半導体集積回路装置を利用したシステ厶の一例が示される。

第 2図には、画像操作の代表的なものが示される。

第 3図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッサの側辺演算部のプロック図が示される。

第 4図には、本発明に係る半導体集積回路装置に內葳される画像プロセッサの直線演算部のブロック図が示される。

第 5図には、本発明に係る半導体集積回路装 Sに内蔵される画像プロセッサの画素演算部のプロック図が示される。

第 6図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッサと画像メモリとの接続関係が示される。

第 7図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールの読み出しと書き込みの基本タイミング図が示される < 第 8図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのロウァドレスが切り替わる場合のタイミング図が示される。

第 9図には、複数のバンクにまたがる描画が発生する場合が示される。

第 1 0図には、本発明に係る半導体集積回路装置に内蔵される画像プロセッサの 4段パイプライン処理の様子か示される。

第 1 1図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールの具体例が示される。第 1 2図には、本発明に係る半導体集積回路装置のレイァゥトィメージの概略構成が示される。

第 1 3図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのレイァゥ卜の一例が示される。

第 1 4図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのレイァゥ卜の他の例が示される。

第 1 5図には、本発明に係る半導体集積回路装置のテス卜機構が示される。

第 1 6図には、本発明に係る半導体集積回路装置に内蔵されるメモリモジュールのテス卜機能が示される。

第 1 7図には、本発明に係る半導体集積回路装置に內蔵されるメモリモジュールの切り替え回路の一例が示される。

第 1 8図には、本発明に係る半導体集積回路装置のテス卜制御ピンの割り付けが示される。

第 1 9図には、本発明に係る半導体集積回路装置のロジックテス卜時のテスト端子入出力が示される。

第 2 0図には、本発明に係る半導体集積回路装置の全体プロック図が示される。

第 2 1図〜第 2 3図には、本発明に係る半導体集積回路装置の入出力ピンが示される。

発明を実施するための最良の形態

本発明をより詳細に説述するために、添付図面に従ってこれを説明する。

第 1図には本発明の一実施例に係る半導体集積回路装置 SICを利用したシステムの一例が示される。第 1図に示されるシステムは、パーソナルコンピュータ又はアミュ一ズメント機器等のデータ処理システムの一部を構成する。

半導体集積回路装置 SICは、画像プロセッサ GP と、コマンド · ソースデータ画像用メモリ（以下、コマンド ·メモリという。）VRAM と、描画 · 表示用メモリ（以下、描画メモリという。） FB0、 FB I とで構成され、シリコン基板のような 1個の半導体基板に形成され、樹脂封止（プラスティックパッケージに封止）される。半導体集積回路装置 SICは、中央処理装 S CPU と、 CRT制御回路 DP に接続される。

中央処理装置 CPUは、バス制御回路 BC 1を通じて画像プロセッサ GPをアクセスする。画像プロセッサ GP 内部では、バズ制御回路 BC 1からの出力が CPUインタフヱ一スュニット CIUを経由し、描面コマンドフヱツチ部 DCFをアクセスするバス BUS 1 とコマンド · メモリ VRAMをァクセスするバス BUS2に分かれる。

CPU インタフヱースュニット CIUから描画コマンドフヱツチ部 DCFをアクセスした場合は、処理すべきコマンドおよび入力データはコマンド · メモリ VRAMから読み出され、側辺演算部 EDGE、直線演算部 LINE、画素演算部 DOTなどの画像処理演箅を行う描画制御部 DMに与えられる。

具体的には、描画コマンドフェツチ部 DCFは、実行開始コマンドを発行し、コマンド ' メモリ VRAMからコマンドを取り出し、必要なパラメータを側辺演算部 EDGE、直線演算部 LINE、画素演算部 DOT に転送し、側辺演算部 EDGE を起動する。側辺演算部 EDGE では、入力データの格納されている座標および描画座標を端点単位で計算し、直線演算部 LINEを起動する。直線演算部 LINEでは、 1 ドット単位で、入力データの格納されている座標および描画座標を演算し、データの加工を行う画素演算部 DOTに指示を行う。画素演算部 DOTでは、コマンド · メモリ VRAMから入力データを取りだし、加工後、バス制御部 BC3 と切り替えスィッチ SWを経由し、描画メモリ FB0若しくは描画メモリ FB I のいずれかに描画する。なお、どちらから描画を開始するかは、リセット後の状態で決められている。

描画メモリ FB0 若しくは描画メモリ FB I のうち、描画されていない方のメモリは、表示制御部 DISPがバス制御部 BC4と切り替えスィッチ SWを経由し、読み出し処理を行い、表示出力バス BUS3 を経由し表示プロセッサ DPへデータ転送する。表示プロセッサ DP は、表示データをビデオ信号に変換し、表示装置 CRTに送^。

なお、 CPU インタフェースュニット CIU からコマンド · メモリ VRAMをアクセスする場合としては、画像プロセッサ GPのテステイングの場合があり、ロジックテスタ等の外部のデータ処理装 Sが CPUィンタフヱースュニット CIUを介してコマンド 'メモリ VRAM にテス卜用のコマンドを格納する。そのコマンドを画像プロセッサ GP が外部のデータ処理装置の命令に基づいて実行することにより画像プ口セッサ GPのテスティングが行われる

また、コマンド ' メモリ VRAMは、 4 M (M= 1048576)ビッ卜のダィナミック型 R A M (Random Access Memory：以下、 DRAM と tゝう。）で構成される。画像メモリ FB0 と画像メモリ FB I は、それぞれ 2 Mビットの DRAMで構成される。

画像プロセッサ GP の詳細を述べる前に、画像処理について述べる。 3次元対応の画像処理を実現するために、テクスチャーマツピングと呼ばれる画像パターンを、物体の表面に張り付けることにより行う。これには変形スプライト処理と呼ばれる矩形のソースパ夕ーンを任意の 4点で示したデスティネ一ションパターンへマツピングする機能が必要になり、小領域の圃像パターンを表示ハードに所定個数内蔵することで背景画像上を高速に移動させる。この変形スブライト処理を行うことにより遠近法による表現が可能になり、よりリアルな表示を実現できる。

矩形のソースパターンを任意の 4点で示したデスティネーションパターンへマッピングするに際し、元絵画像の拡大、縮小、回転の画像操作を行うことが必要となり、この画像操作の代表的なものが第 2図に示される。第 2図の（a)には、矩形のソース画像 ABCDを任意の四角形 A' B' C D' に写像する機能が表されている。

画像プロセッサ GPでは、このマッピングをラインコピ一 ^を複数回実行することにより実現する方式を用いる。ここで、ラインコピ一とは、第 2図の（b)に示されるようにソース画像の水平な画素列 ΡΟ(ΧρΟ ,ΥρΟ)力、ら Ρ Ι(ΧρΙ,ΥρΙ)をデステイネーシヨン空間上の任意直線 Q0(Xq0，Yq0)から Q l(Xql，Yql)に写像するという画像操作をいう。画像プロセッサ GPでは、ラインコピーの始点 Q0と終点 Q 1を求める側辺演算と、 Q0と Q 1を結ぶ直線を求める直線演算を行っている。なお、画像プロセッサ GP は、外部のデータ処理装置からのマクロコマンドにより、変形スプライト処理を最高 2 9 M画素秒で実行することができる。

第 3図には、側辺演算部 EDGEの詳細プロック図が示されている。側辺演算部 EDGEは、専用のリード、ライトバスを有する 2個の 1 3 ビット演算器（八1： 111116"(：1；11 )八1；3、八111)と、 2個の演算器 AUa、 AUbに共通の 1 3 ビットレジス夕（Rレ Rn)と、各演算器 AUa、 AUb 専用の 1 3 ビットレジスタ（Raレ Ran、 Rb l -Rbn)と、レジスタ（R 1- Rn、 Raレ: Ran、 Rb 1 -Rbn〉を選択するためのァドレスデコーダ 121、演算器 AUa、 AUb等を制御する側辺演算部シ一ケンサ 122等で構成される。

側辺演算部 EDGEは、側辺描面アルゴリズムを実行するモジユールである。また、側辺演算部 EDGEは、コマンド · メモリ VRAMより描画コマンドと描画ソースデータと描画パラメ一夕をフェッチする。フヱツチしたコマンドおよびパラメ一タを側辺演算部 EGDEおよび画素演算部 DOT内にある内部レジス夕に格納する。側辺演算部 EGDEは、フェッチした描画コマンド及び描画パラメ一夕に従った側辺演算を実行し、直線演算部 LINE 内にある内部レジスタに側辺演算結果を格納する。

第 4図には、直線演算部 LINEの詳細ブロック図が示される。直線演算部 LINEは、 1サイクルで DDA演算（減算を主に行う演算： Digital Differential Analizer)を行う 5個の DDA演算器（S-DDA、 D-DDA、 R-DDA> G-DDA. B-DDA)と、 1 3 ビットのレジスタ群 132 と、レジスタ群 132を選択するためのァドレスデコーダ 131等とで構成される。

直線演算部 LINE は直線描画アルゴリズムを実行するモジュールである。側辺演算部 EGDEによつて格納された側辺演算結果に従つて直線演算を実行する。直線演算部 LINEは、内蔵するレジスタ群 132により、側辺演箅部 EDGEから引き渡されたラインコピーの始点終点のパラメータを記憶し、このパラメータに基づき、直線演算を行う。

第 5図には、画素演算部 DOTの詳細プロック図が示される。画素演算部 DOT は、ソース ' メモリ · アドレス ' カウンタ S-Counter と、ディスティネーション ' メモリ · アドレスカウン夕 D-Counter と、赤色、緑色、青色に対応した 3個の 5 ビットカウンタ R-Counter、 G-Counter, B-Counter と、専用のリード、ライトバスを持つ 3個の 5 ビッ卜演算器 R-AU、 G-AU、 B-AU等とで構成される。

ソース ' メモリ ♦ アドレス ' カウンタ S-Counterおよびディステイネーシヨン ' メモリ ' アドレス ' カウン夕 D-Counterは、演算の結果、桁上げが生じたときアドレスのカウントアップを行う。 3個の 5 ビットカウンタ R-Counter、 G-Counter、 B-Counter は、演算の結果、桁上げが生じたとき色データのカウン卜アップを行う。 3 個の 5 ビッ卜演算器 R-AU、 G-AU、 B-AUは、それぞれソースデータ赤色、緑色、青色と 5 ビットカウンタ R-Counter、 G-Counter、 B-Counterで生成された赤色、緑色、青色との加算を行う。

画素演算部 DOT は画素コピーアルゴリズムを実行するモ、ジユールである。直線演算結果に従って描画メモリに対するアドレス演算及びデータの画素演算を行う。コマンド . メモリ VRAMへのソースデータのリードアクセス、画素演算、画素演算結果の描面メモリ

FB0、 FB Iへのライトアクセスを実行する。画素演算は、ラインコピー上のある画素のソース座標 P、ディスティネーション座標 Q、ディスティネーション座標 Qの色データ（R、 G、 B)を求める演算で -あり、初期値からのインクリメントで求められる。

表示制御部 DISPは、描画メモリ FB0、 FB Iから表示データを読み出し、表示プロセッサ DP に読み出した表示データを送出する。また、表示制御部 DISPには、コマンド ' メモリ VRAMと描画メモリ FB0、 FB Iに対してリフレツシュを行うリフレツシュ回路が内蔵されている。リフレッシュ回路は、コマンド ' メモリ VRAMと描画メモリ FB0、 FB 1 とを同時にリフレッシュし、そのリフレッシュサイクルはコマンド · メモリ VRAMを基準に行われる。

通常、 DRAMが画像プロセッサに外付けされている場合は、リフレッシュ回路には、各種 DRAMに対応できるようにリフレッシュサィクル用のレジスタがある。このレジスタに DRAMの仕様等に合わせて C P Uが書き込むことにより、リフレッシュサイクルが決められる。

しかし、本実施例では、面像プロセッサ GP と、コマンド · メモリ VRAMと、描画メモリ FB0 FB I とが、 1つの半導体集積回路装置の上に構成されているので、コマンド · メモリ VRAMと描画メモリ FB0 FB I とのリフレツシュサイクル数、クロック数も予めわかつているので、固定することができる。

これにより、表示制御部 DISPは、コマンド · メモリ VRAMに合わせたクロックを、コマンド ·メモリ VRAMと描画メモリ FEfO FB 1 とに入力し、これにより複数の DRAMを搭載する画像処理装置のリフレッシュ ·サイクルを統一している。また、表示制御部 DISPは、表示装置 CRT の帰線期間がわかるので帰線期間を利用して DRAM のリフレツシュが行われる。

なお、コマンド ' メモリ VRAM は、本実施例では 4 Mビッ卜の DRAM を使用しているため、 2 Mビッ卜の DRAM を使用している描画メモリ FB0 FB Iは 2回リフレッシュされることになる。

第 6図には、画像プロセッサ GP と、コマンド . メモリ VRAM及び描画メモリ FB0 FB I との接続関係が示される。

コマンド ' メモリ VRAMの 4 Mビット DRAMは、 8 'ンク構成の 2 Mビッ卜の DRAMモジュールを 2個使用して構成される。また、描画メモリ FB0 と描画メモリ FB Iの 2 Mビッ卜 DRAMは、それぞれ 4 'ンク構成の 1 Mビッ卜の DRAM モジュールを 2個使用して構成される。以下、 DRAMモジュールをメモリモジュールともいう。

また、コマンド ' メモリ VRAMと描画メモリ FB0 FB 1の各バンクは、 2 5 6本のワード線と 1 0 2 4組のビッ卜線対でメモリアレィが構成され、カラム選択回路によって、 1 2 8組のビット線対が選択される（ロウァドレス AXが 8本、カラ厶ァドレス AYiが 3本）。すなわち、 2 5 6 K(K= 1024)ビッ卜の記憶容量を有している。この構成を採ることによって、バンク数を増減することによって、 2 5 6 Κ ビット単位でメモリモジユールが構成できる。本実施例のような、ロジックとメモリが混載される半導体集積回路に適したメモリモジュールである。

メモリモジュールのバンクの選択は、口ウノくンクァドレス Ri(i= バンク数）、カラムバンクアドレス Ciで行う。また、バイトイネ一ブル BEによって、 1 2 8 ビッ卜のデータは 8 ビッ卜（ 1バイト）の n 倍（n-l〜16)毎に入出力が可能とされる。

メモリモジュールは、クロック信号に同期してアドレスや制御信号が入力され、データもクロック信号に同期して入出力される、いわゆる同期型 DRAMである。従って、メモリモジュールは制御信号とアドレス信号とで措定されるいわゆるコマンドに従って動作する e また、汎用搮準 DRAMのように、ロウアドレスとカラムアドレスはマルチプレクス入力はされない。

画像プロセッサ GPとコマンド ' メモリ VRAMとの間には、 1 6 ビッ卜のデータバス DBUS 16、 1 1 ビットのアドレスバス（A0-A10)、 8 ビットの口ウノくンクアドレス（R0-R7)、 8 ビッ卜のカラムノ 'ンクアドレス（C0-C7)、ロウァドレスコントローノレ CR、カラムァドレスコントロ一ノレ CC0、 CC 1、 1 6 ビットのバイトイネーブノレ BE、リ一ドライト RW、アクティブコントロール AC、クロック CK等の信号が接続されている。

また、画像プロセッサ GP と描画メモリ FB0、 FB I との間には、 3 2 ビッ卜のデータバス DBUS32、 1 1 ビットのアドレスノくス (A0-A10)、 4 ビットメくンクァドレス（R0-R3)、ローァドレスコントローノレ CR、カラムアドレスコントロール CC0、 CC 1、 1 6 ビットのバイトイネーブル BE、リードライト RW、アクティブコントロール AC、クロック CK等の信号が接続されている。

第 7図には、メモリモジュールの読み出しと書き込みの基本タイミングが示されている。コマンド · メモリ VRAMからソ一スデ一タを読み出し、画像プロセッサ GP で画像変換し、これを描画メモリ FB0、 FB Iへ書き込むまでの一連の動作に係わる基本タイミングを表したものである。

コマンド ' メモリ VRAM のァドレス ADDRVRAM、描画メモリ FB0、 FB Iのァドレス ADDRFBが画像プロセッサ GPで生成され、それぞれコマンド - メモリ VRAMと描画メモリ FB0、 FB Iに入力される。また、メモリモジュールに必要な制御信号も画像プロセッサ GPが生成し、コマンド . メモリ VRAMと描画メモリ FB0、 FB Iに入力される。そして、アクティブコントロール AC と、ロウアドレスコントロール CR と、ロウアドレス AX とがクロック CK の立ち下がりでメモリモジュールに取り込まれ、バンクが活性化する（T0)_c 2 クロック後にカラムコントール CC と、リードライ卜 RW と、力ラムァドレス AYiとがクロック CK の立ち下がりでメモリモジユールに取り込まれる（T2)。その 2 クロック後にデータの読み出しが行われる（Τ4)。

すなわち、コマンド ' メモリ VRAMにロウァドレス AXが取り込まれてから、 4 クロック後にソースデータ（READ 1)が読み出される。同様に描画メモリ FB にロウアドレスが取り込まれてから、 4 クロック後に画素データ（READ2)が読み出される。

画像プ口セッサ GPでは、コマンド · メモリ VRAMから読み出されたソースデータ（READ 1)と描画メモリ FBO、 FB Iから読み出された面素データ（READ2)とがバス制御部 BC2 にラッチされ（SETO)、画素演算部 DOTで合成データ（SET 1)が生成される。

さらに、画像プロセッサ GPは、描画メモリ FB0、 FB Iに合成デ一夕（SET 1)を書き込むために、ァドレスや制御信号を出力する。そして、カラムコント一ル CC と、リードライト RWと、カラムアドレス AYiとがクロック CK の立ち下がりでメモリモジュールに取り込まる（T7)。その 2 クロック後にデータ（ WRITE 1 ) の書き込みが行われる（T9)。これで描画メモリ FB に合成データ（SET 1)書き込まれる。

本実施例では、メモリモジュールの読み出しのレイテンシ（リードコマンドを入力してからデータが読み出せるまでの時間）は 2 クロックで、書き込みのレイテンシ（ライ卜コマンドを入力してからデータが害き込まれるまでの時間）は 1 クロックとしている。そのため、書き込みの場合画像プロセッサ GPは、 NOPを 1サイクル挿入して書き込みと読み出しのサイクルを合わせている。これによりステー卜マシン内でのリードとライ卜の処理を同一に扱うことができ、リ一ド · ライト、ライト · リード、リード · リード、ライト · ライトというアクセスの組み合わせをステ一卜マシン内で考慮する必要がなくなる。また、これにより、面像用プロセッサの論理ゲート数を減らすことができる。

第 8図の（a)に示されるように、ロウアドレス AXが切り替わる場合は、ロウアドレス AXを与えてからカラムアドレス AY0の発行まで 2 クロックをプリチャージ時間として空ける必要がある。すなわち、ロウアドレス AX0を与えてから、 3 クロック後にカラ厶ァドレス AY0が発行される。その後同一のロウアドレス AX0 内のデータをアクセスする場合は、連続してカラムァドレス AY1及び AY2 を発行できる。また、第 9図に示されるように、複数のバンク間にまたがる 3 ドットを描画する場合には、ロウアドレス AX0を与えてからカラ厶ァドレス AY3 の発行までそれぞれ 2 クロックをプリチヤ一ジ時間として空ける必要があり、ロウァドレス AX2を与えてから、カラムァドレス AY4の発行も 2クロックをプリチャージ時間としてあける必要がある。すなわち、第 8図の（b)に示されるようにカラムアドレス AYの発行を連銃させることができなくなり、 3つ目の力ラ厶ァドレス AY5の発行までに 1 1 クロックが必要になる。

そこでロウアドレス AXが替わる 3クロック前にロウアド Uス AX を発行することで見かけ上カラ厶ァドレス AYの発行を連続させることができる。本実施例においては、第 1 0図に示すように 4段のパイプライン処理で実現している。

まず、バンク B0について、第 1段でロウアドレス AX切り替えを検出し（B0:X-Y)、ロウアドレス（B0:AX0)を発行する（T0)。第 2段及び第 3段では NOPを実行し、プリチヤ一ジ時間を確保する（T 1、T2)。第 4段でカラムァドレス（Β0:ΑΥ3)を発行する（Τ3)。

次に、バンク Β2について、第 1段でロウァドレス ΑΧ切り替えを検出し（Β2:Χ-Υ)、ロウアドレス（Β2 :ΑΧ1)を発行する（Tl)。第 2段及び第 3段では NOPを実行し、プリチヤ一ジ時間を確保する（T2、T3)。第 4段でカラムァドレス（Β2 :ΑΥ4)を発行する（Τ4)。

次に、バンク Β3について、第 1段でロウァドレス ΑΧ切り替えを検出し（Β3:Χ-Υ)、ロウアドレス（Β3:ΑΧ3)発行する（Τ2)。第 2段及び第 3段では NOPを実行し、プリチャージ時間を確保する（T3、 Τ4)。第 4段で力ラムアドレス（Β3:ΑΥ5)を発行する（Τ5)。

このように、 4段のパイプライン処理を行うことにより、 3つのバンクのカラ厶ァドレス AYは連続して発行することができる。これにより、通常の使用状態においては、ミスヒッ卜サイクルによるウェイ卜が無い分性能は上がることになる。

なお、ロウアドレス AXの切替えの検出は、バス制御部 BC2、BC3、 BC4内で前のサイクルのロウァドレス AX と現サイクルのロウァドレス AXとを比較器で比較することによって実現できる。

コマンド · メモリ VRAMと画像メモリ FB0、 FB Iのそれぞれに 2 個のメモリモジュールを使用しているのは、 2個のメモリモジユールに同時に同一のロウァドレス AX を入力し、同一のロウァドレス AX でアクセスするビッ卜数を 2倍にするためである。以下""、その理由を説明する。

本実施例のメモリモジュールは、 1 回のロウアドレスの発行でァクティブにできるビット数は 1 0 2 4 ビットである。同一のロウァドレス AXに存在するデータをアクセスする場合（ヒット）は、リ一ドコマンド又はライトコマンドはすぐに発行できる。しかし、同一のロウアドレス AXに存在しないデータをアクセスする場合（ミスヒット）は、プリチャージの時間を確保するため、リードコマンド又はライトコマンドはすぐに発行できない。

そこで、 2個のメモリモジュールに同一のロウァドレス AX を割り当て、同時にロウアドレス AX を入力すれば、 1 回のロウアドレスアクセスで 1個の場合の 2倍の 2 0 4 8 ビットをアクティブにすることが可能となる。この場合、カラムアドレスコントロール CC はそれぞれのメモリモジュール固有のものを使用する。本実施例では、カラ厶ァドレスコントロール CC0、 CC 1の 2つを使用して、力ラムの選択を行っている。

また、画像プロセッサ GP は、ミスヒットの場合 3 クロックサイクルかけて、 2つのメモリモジュールの 2つのバンクを活性化している。すなわち、複数のバンクが同時に活性化され、バンク切り替え時のオーバへッドを低減している。

なお、コマンド · メモリ VRAMと画像メモリ FB0、 FB Iのそれぞれに 4個のメモリモジュールを使用する場合は、コマンド . メモリ VRAMは 1 Mのメモリモジユールを使用し、画像メモリ FB0、 FB I は 5 1 2 Kのメモリモジュールを使用する。この場合、 1 回のロウァドレスアクセスで 1個の場合の 4倍の 4 0 9 6 ビッ卜をァクティブにすることが可能となる。

また、本実施例のメモリモジュールは、ロウァドレス AXがヒット中であれば、カラムアドレス AYのみを出力することで、リードもしくはライト処理を連続して実行できる。しかし、ロウアドレス AX がミスヒットするとプリチャージ後口ゥァドレスを発行するため、何サイクルかコマンド発行を待たせる必要がある。従って、ソースデータがミスヒットせずに連続読み出し中に、ディステイネ一シヨンのデータ害き込み時にミスヒッ卜が起こるとデータがオーバ一フローし消失してしまう。そこで、本実施例では、書き込み時にミスヒットすることを事前に検出し、ソースデータ側の読み出しがミスヒットしていなくても、ミスヒット動作を起こさせ、データの待ち合わせを行わせている。逆にソースデータ側の読み出しでミスヒッ卜すればディスティネーション側の書き込みでもミスヒット処理を実行させている。

第 1 1 図には、本実施例におけるメモリモジュールの具体的な構成が示されている。メモリモジュールは、ノくンクモジュール BANK：、アンプモジュール AMP、電源モジュール PSの 3種類のモジュールから構成される。バンクモジュール BANKは、 BANK-0〜： BANK-nまであり、複数のサブメモリセルアレイ SUBARY (SUBARY-00~ SUBARY-i7)と、ノ、ンク制御回路 BNKCNT- 1 と、バンク制御回路 BNKCNT-2 とからなる。

サブメモリセルアレイ SUBARYは、複数対のビット線 B、 /B と、複数本のヮード線 Wと、複数のメモリセル（図では丸印により表示）と、メモリセルの読み出し前にビット線の電位を予め所定のレベルにするビッ卜線プリチヤ一ジ回路 PS と、メモリセルからの信号を増幅するセンスアンプ SA と、複数対のビッ卜線 B、 /Bのうちの 1 対を選択する Y選択回路と、選択されたビット線 B、 /Bをアンプモジュール AMPと接続するグローバルビッ卜線 GBL、 /GBLとからなる。なお、サブメモリセルアレイ SUBARY は、バンクモジユール BANK内の I/O線の分割単位である。

バンク制御回路 BNKCNT- 1は、ワード線 Wを選択する Xデコーダ XD とビット線 B、 /Bを選択する Yデコーダ YDなどを含む。バンク制御回路 BNKCNT- 1 は、後述のバンクアドレスや制御信号を受けてビッ卜線プリチャージ、ワード線選択、センスァンプ起動等の一連のメモリセルの読み出し動作に必要な信号を自動的に発生する。 Xデコーダ XDにより 1本のワード線 Wが選択され、それと交差する（ n x 8 x i ) 対（第 1 1 図では図面の大きさの関係で、 n = 2の場合が示されているが、本実施例では n = 8である。）ビッ卜線 B、 / B のうち（ 8 x i ) 対がさらに Yデコーダ YD の出力信号 YSiにより選択される。選択されたビット線 B、 /Bは、ビット線 B、 /B と平行に配置されるグローバルビッ卜線 GBL、 /GBL を通じてアンプモジュール AMP とデータの授受を行う。

ノぐンク制御回路 BNKCNT-2 は、センスアンプ制御信号があるレベルに到達したことを検出するセンサ群を含む。

アンプモジュール AMP は、制御信号ゃァドレス信号等をク口ック信号と同期してバンクモジュール BANK に供給する主制御回路 MAINCNT と、上記バンクモジュール群（BANK-0〜： BANK-n〉へのデータの読み書きを制御するバイト制御回路 BYTCNT とで構成される。メモリモジュール外からの（ 8 X i ) 本データ入出力線 DQ(DQ00, .., DQ07, ..， DQ07 ... DQi7)はここを通じてメモリセルに入力される。ここで、ハ'ィ卜制御信号 BEi は、データ入出力線 DQをバイト単位で開閉する信号である。

電源モジュール PSは、ノ、'ンクモジユール BANKに供給されるヮ ― ド線駆動回路 WDに必要なヮ一ド棣電圧 VCH ( >電源電圧 VCC ) を発生する VCH発生回路 VCHG、ビッ卜線プリチャージに必要な電圧 HVC (電源電圧 VCC/ 2 ) を発生するビッ卜線プリチャージ電圧発生回路 HVCG、アレイ内基板電圧（バックバイァス電圧） VBB ( <電源電圧 VSS (グランド電位））を発生するァレイ内基板鬣圧発生回路 VBBG等の各種電圧を発生するモジュールである。

本実施例のバンクモジュール BANKは 2 5 6本のヮ一ド線、 1つード線に（ 8 X 8 X i ) 対のビッ卜線が交差し、 Yデコーダで 1 / 8に選択され、（ 8 i ) 対のグローバルビッ卜線が入出力する。また、本実施例では、 i = 1 6であり、 1個のバンクモジュール BANKは 2 5 6 Kビットの容量で 1 2 8 ビット幅でデ一タが入出力する。すなわち、 2 5 6 Kビット単位の大きさで容量が可変なメモリマクロモジユールが得られる。なお、バンクモジュール BANK-n は、第 6図に示される複数のバンク（B0〜B7)の 1つのバンクに対応する。

本発明に係る半導体集積回路 SICのレイァゥトイメージの概略構成が第 1 2図に示されている。半導体集積回路 SICは、横長の形状をしており、コマンド ' メモリ VRAMが左側に、描画メモリ FB0、 FB Iが右側に、画像プロセッサ PSがその間に配置されている。

メモリモジュールのレイアウトの一例が第 1 3図に示される。コマンド ' メモリ VRAMは、 2 Mビッ卜のメモリモジュールを鏡面対象に 2つ配置し、 2つのメモリモジュール間からアドレスバス、デ —タバス、制御信号等が入出力するようにされている。描画メモリ FB0、 FB I は、それぞれ 1 Mビッ卜のメモリモジユールを鏡面対象に 2つ配置し、 2つのメモリモジュール間からアドレスバス、データバス、制御信号等が入出力するようにされている。

なお、本実施例では、画像プロセッサ GP とメモリモジュールとのバス幅は、 1 6 ビット又は 3 2 ビッ卜と比較的狭い。メモリモジユールは、最大 1 2 8 ビッ卜の幅を有しているので、画像プロセッサ GP とメモリモジュールとのバス幅は 1 2 8 ビッ卜まで拡大するすることができる。その場合、第 1 4図に示されるようにメモリモジユールの配置仕方を変更した方がデータ入出力のィンタフヱースがとりやすくなる。

コマンド · メモリ VRAM と描面メモリ FB0、 FB Iは、記憶容量が同一であり、メモリモジュールの構成の仕方が異なるが、電源モジユール PS とアンプモジュール AMP は、バンクモジユール BANK に比べて小さいので、ほぼ同一形状 · 同一面積にするこことができる。

すなわち、第 1 3図では、大きさが異なるように表されているが、実際にはそれほど大きさは異ならない。

本実施例によると、コマンド ' メモリ VRAMから描画コマンドフ X ツチ部 DCF、側辺演算部 EDGE、直線演算部 LINE、画素演算部 DOT, 描画メモリ FB0、 FB I , 表示制御部 DISP、描画メモリ FB0、 FB I、表示制御部 DISP という流れに沿って情報がやりとりされる。すなわち、情報が第 1 2図の左から右へ流れるため、配線の引き回しが単純になり、配線長が短くなる。また、配線領域が少なくなり、チップ面積も小さくなる。さらに、配線長が短くなるため、信号遅延が小さくなり、高速動作が可能となる。

第 1 5図には、本実施例における半導体集積回路装置 SIC内部のテスト機構に係るブロック図が示されている。

半導体集積回路装置 SICは、画像プロセッサ GPに接続される通常動作時に使用される通常バス NB と、通常バス NB に接铳される通常端子 NTと、画像プロセッサ GP とコマンド · メモリ VRAM と描画メモリ FB0、 FB I とに接続されるテスト動作時に使用される共通テス卜バス TB と、共通テストバス TB に接铳されるテスト端子 TTと、通常モード、テストモ一ド等のモードを制御するモード選択端子 MSTとを備えている。なお、内部制御信号 TEM0〜5は、モード選択端子 MST から出力されるテス卜の対象になるメモリモジュールの選択信号である。また、内部バス IB0、 IB 1、 IB2は、外部とは接続されない通常動作時の内部バスである。

本実施例においては、コマンド ·メモリ VRAMと描面メモリ FB0、 FB I とのメモリモジュールのテストと、描画プロセッサ GPのテス卜は独立した形式で行う。メモリモジュールのテストはメモリテス夕によって、描画プロセッサ GP のテス卜はロジックテスタによつて行う。

また、本実施例におけるメモリモジュールは、通常動作時に使用される通常ポー卜 NPとテス卜動作時に使用されるテストポート TP とを備える。これは、通常ポー卜 NP側にメモリ制御などの制御口ジックが内部バス IB0、 IB1、 IB2を介して接続されるため、ポートの負荷を通常動作時に最大限軽くするためである。ただし、必ずしも通常ポートとテストポートは別々である必要はなく、マルチプレクスなどの構成にすることにより 1つのポー卜とすることもできる , 各モジュールのテス卜は、モ一ド選択端子 MSTから出力される内部制御信号 TEM0〜5、モ一ド選択信号 TLにより、画像プロセッサ GP、コマンド ' メモリ VRAM、描画メモリ FB0、 FB I のそれぞれのメモリモジュールが選択されテス卜される。なお、モード選択端子 MSTの入力信号 TE0〜TE3は、外部のテスト装 S (テスタ）あるいは、外部の CPUから供給される。したがって、外部からの入力信号 TE0〜TE3 は、モード選択端子 MST を介して内部制御信号 TEM0〜5、モード選択信号 TLを内部で生成し、各モジュールに入力されて各モジュールごとにテスティングが行われる。

また、各メモリモジュールと共通テス卜バス TB とは、ワイヤド O Rで接続されており、内部制御信号 TEM0〜5 により選択されたメモリモジュールの出力のみが共通テストバス TBに出力される。これにより、テスト用の配線数の削減が図れ、半導体集積回路装置 SICのチップ面積縮小できる。

第 1 6図には、コマンド ' メモリ VRAMと描画メモリ FB0、 FB 1 のメモリモジュール内に設けられた通常ポ一ト NP とテストポ一ト TP の具体的構成が示されている。通常ポート NP とテス卜ポート TPは、通常モード、テストモ一ドの各モードごとに動作が異なるように構成されている。

第 1 6図の（a)には、半導体集積回路装 S SICが通常動作を行っている通常動作モードの場合が示されている。通常動作モ一ドでは、メモリモジュールは通常ポート NPから画像プロセッサ GP によりアクセスされる。このとき、テストポー卜 TP 側は選択信号に基づいてハイ · インピーダンス状態にされ、外部に対しては何の情報も出力しないようにされている。すなわち、通常動作モード時は、画像プロセッサ GP とメモリモジユールは直結される状態で動作を実行するようにされる。なお、選択信号は、内部制御信号 TEM0〜5 とモード選択信号 TLの ANDで生成される。

第 1 6図の（b)は、メモリテストモ一ドの場合が示されている。メモリテストモ一ドでは、メモリモジュニルはテス卜ポー卜 TP カヽらアクセスされる。このとき、通常ポー卜 NP側は選択信号に基づいてハイ ' インピーダンス状態にされ、外部に対しては何の情報も出力しないようにされる。すなわち、メモリテストモ一ド時は、画像プロセッサ GP とメモリモジュールは切り雜され、メモリモジュ一ルはテス卜ポート TP を介して、外部のテスト装置あるいは外部の

C P Uに直結される状態で動作を実行するようにされる。

これにより、半導体集積回路装置 SICに搭載されたメモリモジュールに対して、従来の汎用半導体メモリのテスト方法がそのまま使用することができることになる。

第 1 6図の（c)には、ロジックテストモ一ドの場合が示されている。ロジックテス卜モードとは、画像プロセッサ GP のテス卜モードをいう。ロジックテストモードでは、メモリモジュールは通常ポート

NPからアクセスされる。また、テス卜ポ一ト TPを通じて外部でモ二夕することができるようにされている。

すなわち、ロジックテストモ一ド時は、画像プロセッサ GP とメモリモジュールは直結され、メモリモジュールはテストポート TP を介して、外部のテスト装置あるいは外部の CPUに直結される状態で動作を実行するようにされる。これによつて、ロジックテストモ ― ド時は、画像プロセッサ GP はロジックテスタのテス卜パターンに従ってメモリモジュールとやりとりを行っている力、'、その時のメモリモジュールの状態をモニタすることができる。

図 1 7には、通常ポート NP とテストポート TP との切り替え回路の一例が示されている。 nチャネル MOS(nMOS)トランジスタ Q l と p チャネル MOS(pMOS)トランジスタ Q2 とで構成される卜ランスファ ' ゲー卜 TG 1 と、 nMOS トランジスタ Q3 と pMOS 卜ランジスタ Q4とで構成されるトランスファ · ゲート TG2 とで切り替え回路が構成される。モジュール選択信号（TL、 TEM0〜TEM3)から生成された制御信号 SN、 STによって、トランスファ 'ゲート TG 1、 TG2 は制御される。ただし、このトランスファ · ゲートに替えて、クロックド · ィンバータ等でも同様の機能を実現することができる。第 1 8図には、モード選択端子 MSTのテス卜制御ピンの割り付けが示されている。テスト制御ピン（TE0〜TE3)は、 4 ビッ卜のェンコ — ド化された信号受けつけ、この信号に基づいて内部制御信号 TEM0〜 5とモード選択信号 TLが第 1 8図に示すように生成される。なお、内部制御信号 TEM0〜 5 とモ一ド選択信号 TLに基づいて、コマンド · メモリ VRAM、描画メモリ FB0、 FB 1の各メモリモジユールが選択されテス卜される。

内部制御信号 TEMは、テスト制御ピン（TE0〜TE3)に外部の入力信号のデコード結果であり、画像プロセッサ GP、コマンド ' メモリ VRAM、描画メモリ FB0、 FB Iの各モジュールに入力され、テスト時の対象モジュールを決定する。なお、本実施例では、通常動作時、 STNBYモード時は「 0 0 0 0 0 0」とされる。

モード選択信号 TL は、通常動作モード、ロジックテストモード、メモリテストモードの各モードを設定する。第 1 8 図では、モード選択信号 TL が「 1 」のときは、通常動作モード、ロジックテストモードが設定され、「 0」のときはメモリテストモードが設定される。なお、本実施例では、通常動作モード、ロジックテストモード、メモリテス卜モードの他にスタンバイモードも設定できる。

なお、本実施例におけるテストモジュールは、第 1 8図に示すようにロジックテストモ一ドでは、 DRAM モジュール 2個の単位 ( MO-M K M2-M3、 M4-M5 ) でテストが行われ、メモリテストモード時では DRAMモジュール 1個の単位（M0、 M l、 M2、 M3、 M4、 M5 ) でテストが行われる。これは、ロジックテストモード、メモリテストモードのテス卜方法の相違に基づくものであり、ロジックテストモ一ド時は、 FB0、 FB I の単位でテスティングが行われるのに対し、メモリテス卜モード時では各 DRAMの単位でテスティングが行われるからである。

以上により、搭載されるメモリモジュール数、またはバンク数が增加しても、テスト制御ピン（TE0〜TE3)を増加させる必要がなく、また各テスト方法に合致したモジュールをテス卜する事が可能になる。

なお、このテスト制御ピン（TE0〜TE3)は、必ずしも本実施例のようなェンコ一ド化されている必要はなく、各テスト制御ピンが、それぞれ特定のメモリモジユールを直接選択する構成であつても良い _c たとえば、 TE2力「 1 J になれば、描画メモリ FB0の 1個のメモリモジュールが選択されて、テス卜が行われるような構成にしても良い。

第 1 9図には、第 1 6図の（c)のロジックテストモ一ド時の各端子の入出力を表したものが示される。

そのため、本実施例では、第 1 6図に示されるテス卜ポート NP を介して、外部のテス卜装 aあるいは外部の cpuに直結される状態にするとともに、図 1 9のように画像プロセッサ GP と、画像プロセッサ GPがアクセスする各メモリモジュールごとにテスティングできるようにされている。

本実施例における画像プロセッサ GPのテスティングは、通常端子 NTを通じて外部から入力されたテス卜用のコマンド及びテストパターンを、画像プロセッサ GPが実行することにより行う。したがって、画像プロセッサ GPは通常端子 NTを使用して、テストパターンに基づいて、通常の動作を実行すれば良く、通常動作時と異なるところはない。

具体的には、外部のデータ処理装置が、前述した CPUインタフースュニット CIUを介して、コマンド . メモリ VRAMにテス卜用のコマンド及びテストパターンを格納し、画像プロセッサ GPが外部のデータ処理装置の命令に基づいて、そのコマンドを実行することにより行われる。

本実施例においては、対象となる各メモリモジュールごとに面像プロセッサ GP はテストパターンを実行する。したがって、先ず描面メモリ FB0が対象になり、次いで描画メモリ FB 1、コマンド ·メモリ VRAM がロジックテストモ一ドの対象のメモリモジュールになる。また、どのメモリモジュールをロジックテストモードで観測するかは、テスト制御ピン（TE0〜TE3)に入力された外部の入力信号のデコード結果である観測切替信号 KS によって決められ、本実施例では、描画メモリ FB0 を観測するモード 1 、描画メモリ FB I を観測するモード 2、コマンド · メモリ VRAMを観測するモ一ド 3がある。

これにより、モード 1の時は、第 1 6図の（c)に示されるテストポート TPを通じて、通常ポート NPから描面メモリ FB0をアクセスしている状態が、モード 2の時は描画メモリ FB Iをアクセスしている状態が、モード 3の時はコマンド · メモリ VRAMをアクセスしている状態が、外部からそれぞれモニタすることができることになる。第 2 0図は、半導体集稹回路装置 SICのテス卜を主とした全体ブロック図が、第 2 I図〜第 2 3図には、半導体集積回路装置 SICの入出力ピンの内容をまとめたものが示される。

各メモリモジユールは共通テストバス TB に接銃されており、共通テス卜バス TB は、 1 1 ビットのアドレスバス A 、 8 ビッ十の力ラムノ、'ンクァドレスバス C 、 8 ビッ卜の口ウノンクァドレスバス R、 1 6 ビッ卜のバンクアクティブ信号 B E 、 1 6 ビッ卜のデータバス D Q、またはクロック C L K、アクティブコントロール A C、ロウアドレスコントロール CR、カラムアドレスコントロール CC、リ一ドライト RW等からなる。

半導体集積回路装置 SICは、通常時の画像プロセッサ GPに必要な入力 ' 出力 ' 入出力端子を 3 4、テス卜コントロール用の端子を 7、テスト専用の端子を 4 3、電源 · グラウンドの端子を 1 6の計 1 0 0の入力 · 出力 ' 入出力端子を有する。第 1 2図に示されるように、端子は 1辺に 2 5づっ配 Sされる。

また、アドレスデータバス VBUS、メモリバイトイネーブル TEBE、メモリバンクァドレス TERC はピン数を削減するため、それぞれマルチプレクスされている。例えば、ァドレス Zデータバス VBAS は通常動作時は外部のデータ処理装置から画像プロセッサ GP へのリード . ライトを行うアドレス/データバスであるが、テストモード時はテストバス TB のデータバス D Qに接銃されて、テストバス TB のデータバス D Qの内容の入出力を行うようにされている。

本実施例によつて得られる効果を簡単に説明すれば、以下の通りである。

(1)本実施例によると、フレー厶バッファとコマンド用のメモリと画像プロセッサをワンチップに内蔵した場合に、情報の流れに沿った最適な配置とすることにより、配線の引き回しが単純になり、配線長を短くすることができる。これにより配線領域が縮少し、チップ面積を小さくすることができる。さらに、配線長が短くなるため、信号遅延が小さくなり、高速動作が可能となる。

(2) また、フレー厶ノく、ッファとコマンド用のメモリと画像プロセッサをワンチップに内蔵した画像処理装置にテスト端子を設け、各メモリモジュールにテストポートを設けて、テストバスに接銃することにより、テス卜時に各内蔵メモリモジュールの内容を外部からモニタすることができる。したがって、混载によりメモリ用の外部端子がなくなっても、従来のテス卜方法がそのまま使用できる。

(3)さらに、面像処理装 Sに内蔵されるフレームバッファ、コマンド · メモリのそれぞれを、複数の同一構成のメモリモジュールから構成し、各メモリモジュールに同一のロウァドレスを割り付けることによりメモリアドレスの深さを増やすことができる。これにより、応力、ねじれ等の物理的な制約からメモリモジュールの電流ライン、すなわち電流容量が制限されるような場合であっても、上限を満たす範囲内で複数の同一構成とすることにより、画像用プロセッサからみて容量の大きなフレームバッファ、コマンド ' メモリを実現することができる。さらに同一構成のメモリモジユールから構成することにより、フレームノ、'ッファ、コマンド · メモリのそれぞれにおけるテスティング、リフレッシュを統一することができる。 (4) また、画像用のプロセッサの命令に基づく、フレー厶バッファ、コマンド · メモリのそれぞれのリード及びライト動作のレイテンシを等しくすることにより、ロジックのステートマシンの制御論理を容易することができる。すなわち、画像用のプロセッサはライ卜 · アドレスの出力後にノン · オペレーション命令を実行することにより、読み出し及び書き込み動作のレイテンシを等しくし、これによりステートマシン内でのリードとライ卜の処理を同一に扱うことができる。したがって、リード . ライト、ライト · リード、リード . リード、ライ卜 · ライ卜というアクセスの組み合わせをステ一卜マシン内で考慮する必要がなくなる。また、これにより、画像用プロセッサの論理ゲート数を減らすことができる。

産業上の利用可能性

本発明は、パーソナルコンピュータまたは、アミューズメント機器等の髙速グラフィック処理を実現するァーキテクチャに導入可能なものであり、グラフィック LSIの描画性能を髙めるために、フレームノぐッファとコマンド用のメモリとグラフィックスコントロ一ラをワンチップに内蔵した場合に、情報の流れに沿つた最適な配 Sとすること、又は、従来のメモリテスト、ロジックテス卜をそのまま使用できること、フレームパ'ッファとコマンド用のメモリのそれぞれを、複数の同一構成のメモリモジュールから構成すること等によつて、搭載基板上での占有面積の縮小又は使い勝手の良い画像処理装置の実現に適している。

Claims

請求の範囲

1 . 論理回路を集積した論理モジュールと該論理モジュールで必要な情報を記憶するメモリモジュールとを 1 つの半導体基板上に備え、上記論理モジュールと上記メモリモジュールとは、独立した形式でテスティングを行うことを特徴とする半導体集積装置。

2 . 上記半導体集積装置は、

通常動作時に使用される第 1の端子と、

テス卜動作時に使用される第 2の端子と、

通常動作時に使用される第 1のバスと、

テスト動作時に使用される第 2のバスとをそれぞれ備え、上記メモリモジュールは、

通常動作時に使用される第 1のポー卜と、

テスト動作時に使用される第 2のポー卜とを備えてなることを特徴とする請求の範囲第 1項記載の半導体集積装 S。

3 . 上記メモリモジュールのテス卜はメモリテスタによって、上記論理モジユールのテス卜はロジック用のテスタによって、該半導体集積装 Sの外部から、それぞれ上記第 1の端子又は第 2の端子を介して、テスティングを行うことを特徴とする請求の範囲第 2項記載の半導体集積装置。

4 . 請求の範囲第 1項に記載の半導体集穣装 fiは、複数の上記メモリモジュールを有し、

同一アドレスでアクティブにされるデータ線のビット数が、各メモリモジュールでそれぞれ等しいことを特徴とする請求の範囲第 1 項記載の半導体集積装置。

5 . 上記メモリモジュールのそれぞれは、ダイナミック型 R A Mで構成される複数のバンクから構成されることを特徴とする諝求の範囲第 2項記載の半導体集積装置。

6 . 上記第 2のバスは、上記複数のメモリモジュールに共通に接続されてなり、選択信号により選択されたメモリモジュールのみが、共通バスに出力されることを特徴とする請求の範囲第 5項記載の半導体集積装置。

7 . 上記選択信号は、外部のテスト装 Sあるいは、外部のプロセッザから入力されるテスト信号に基づいて、モード選択端子により生成され、上記モード選択端子は、上記テス卜信号に基づき、通常動作モード、上記論理モジュールのテストモード、上記メモリモジュールのテス卜モードの設定を行い、上記論理モジュール、上記複数のメモリモジュールのそれぞれが選択され、テストされることを特徴とする請求の範囲第 6項記載の半導体集積装置。

8 . 上記モード選択端子は、外部のテスト装 Sあるいは、外部のブ口セッサからェンコ一ド化されたテスト信号が入力される複数のテストピンを有し、

上記モード選択端子は、上記ェンコ一ド化されたテス卜信号に基づき、通常動作モード、上記論理モジュールのテストモ一ド、上記メモリモジュールのテストモ一ドの設定を行い、

上記論理モジユール、上記メモリモジュールのそれぞれを選択し、テストすることを特徴とする請求の範囲第 7項記載の半導体集積装 o

9 . 上記通常動作モードの時は、上記メモリモジュールは上記第 2 のポートをハイ · インピーダンス状態にし、上記第 1のポートにより、上記論理モジュール又は外部のプロセッサにアクセスされることを特徴とする請求の範囲第 2項記載の半導体集積装置。

1 0 . 上記メモリモジユールのテストモ一ドの時は、上記第 1のポ一トをハイインピーダンスにして、上記第 2のポー卜から上記メモリモジュールの内容を上記第 2のバスに出力し、第 2の端子を通して外部に出力されることを特徴とする特許請求の範囲第 2項記載の半導体集積装置。

1 1 . 上記論理モジュールのテス卜モード時は、

上記メモリモジユールは通常動作を実行し、

上記第 2のポートから上記メモリモジユールの內容を上記第 2のバスに出力し、

第 2の端子を通して、外部に出力されることを特徴とする請求の範囲第 2項記載の半導体集積装置。

1 2 . 上記論理モジュールのテストモード時は、

上記メモリモジュールのテストモードで対象とするかを、モード選択端子から出力される選択信号によつて決定し、

上記論理モジュールはテストパターンを実行し、対象となるメモリモジュールの接続されるバスの情報を外部に出力することを特徴とする特請求の範囲第 2項記載の半導体集積装置。

1 3 . 論理回路を集積した画像用のプロセッサと、

命令及びソースデータが格納される第 1 のダイナミック型 R A M と、

描画情報が格納される第 2のダイナミック型 R A Mとを 1つの半 #体基板上に備え、

上記第 1又は第 2のダイナミック型 R A Mは、ワイヤド論理回路を備え、選択信号に基づいてハイインピーダンス状態とされることを特徴とする半導体集積装 S。

1 4 . 上記半導体集積装 Sは、

通常動作時に使用される第 1の端子と、テスト動作時に使用される第 2の端子と、

通常動作時に使用される第 1のバスと、

テス卜動作時に使用される第 2のバスとをそれぞれ備え、上記第 1及び第 2のダイナミック型 R A Mは、

通常動作時に使用される第 1のポートと、

テス卜動作時に使用される第 2のポ一卜とを備えてなることを特徴とする請求の範囲第 1 3項記載の半導体集積装置。

1 5 . 上記第 2のバスは、上記複数のダイナミック型 R A Mと共通に接続されてなり、選択信号により選択されたダイナミック型 R A Mの出力のみが、共通バスに出力されることを特徴とする請求の範囲第 1 4項記載の半導体集積装置。

1 6 . 上記選択信号は、外部のテス卜装 Sあるいは、外部のプロセッサから入力されるテスト信号に基づいて、モード選択端子により生成され、

上記モード選択端子は、上記テス卜信号に基づき、通常動作モード、上記画像用のプロセッサのテストモ一ド、上記ダイナミック型 R A Mのテストモ一ドの設定を行い、上記画像用のプロセッサ、上記第 1又は第 2のダイナミック型 R A M のそれぞれが、選択され、テストされることを特徴とする特請求の範囲第 1 5項記載の半導体集積装 S。