WO1996020409A1 - Dispositif de transfert grande vitesse de gabarits d'essai pour l'essai des semi-conducteurs - Google Patents

Dispositif de transfert grande vitesse de gabarits d'essai pour l'essai des semi-conducteurs Download PDF

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Yoshiaki Kato
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Advantest Corporation
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    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
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    • G01R31/31724—Test controller, e.g. BIST state machine

Definitions

  • the present invention relates to an apparatus for transferring a semiconductor test pattern from a host computer to a pattern memory in a semiconductor test apparatus.
  • a test for semiconductor test is performed. This is performed by reading from the disk drive of the workstation where the turn is inserted and transferring a large amount of test patterns to the pattern memory.
  • the system configuration of this device is composed of EWS 12 as a workstation, test controller 13 and a buffer memory 14.
  • the three parties are installed at a distance and are connected by a bus cable that interfaces between them.
  • the workstation EWS 12 (Enginer Ing Work Station) is mainly used as a host computer to create and debug patterns to be tested, and to generate generated tests. It has a disk drive 11 which is a large-capacity storage medium for storing patterns.
  • the test controller 13 is a control processor for managing the semiconductor test equipment itself.
  • the turn memory 14b is a high-speed memory that stores a test pattern 100 for LSI test generated on the EWS 12 side, and applies a test pattern to a device under test.
  • the IZF12c, I / F13c, IZF13d, and IZF14a which are the interface circuits between the three parties, are subject to differences in format and speed between buses that transfer data. Corresponding interface.
  • the EWS 12 has a memory Al 2b for the hour buffer, and the test controller 13 has a memory B 13b for the temporary buffer.
  • test pattern 100 for semiconductor testing from the disk drive 11 of the workstation EWS 12 to the test memory 100 for the semiconductor memory. It is transferred to turn memory 14b via the following route.
  • the turn 100 is transferred to the memory Al2b of EWS ⁇ 2 via the interface I / F12a.
  • the tester controller 13 is connected from the memory A12b via the interface 1 / F12c and the interface I / F13c.
  • the test turn and the turn 100 are transferred to the memory B13b of the test.
  • test tone 100 is transferred to the pattern memory 14 b of 14.
  • Overnight data transfer via the path A15 is performed by reading data from the disk drive 11 to the memory A12b via the interface IZF12a.
  • Data is transferred overnight from the memory A l 2 b of the EWS 12 via the route C 42 to the memory B 13 b of the tester outlet through the read and write access from the memory A l 2 b.
  • data transfer by the program IZO uses the map register A13f.
  • the map register A13f holds the offset value for the memory B13b of the test controller 13 viewed from the CPU12 of EWS122.
  • this offset is added to the address coming from the EWS12 side, and the address is added.
  • the data is sent out to the address bus B, and the data in the memory A 12 b is transferred to the memory B 13 b.
  • data transfer by direct memory access uses the DMA address counter Al2e and the DMA address counter B13e.
  • the DMA address counter A12e is used for reading and writing access to EWS12 memory A12b.
  • the CPUA 12d stores the first address of memory A12b in DMA address counter A12e via bus A before performing direct memory access.
  • DMA address counter A12e hits address bus ⁇ once for each ⁇ transfer. Increment the address value corresponding to the number of words in this field, and control this operation until the set number of transfer words is completed.
  • an interrupt is issued to CPU A 12d, and the completion notification is performed, thereby completing the data transfer by DMA transfer.
  • DMA address counter B 13 e is the ⁇ re of the tester controller 13 Used to read B13b and access for harm.
  • the CPUA 12d of the EWS 12 stores the first address of the memory B13b via the data bus A before the DMA transfer, before performing the DMA transfer.
  • the CPUA 12d of the EWS 12 starts direct memory access, it synchronizes with the DMA address counter A 12e, and sends it to the address bus B every time a DMA transfer is completed.
  • the address value corresponding to the number of instructions per increment is incremented and the data is transferred.
  • the difference from the DMA address counter A12e is that there is no data size setting and the DMA address counter A12e completes the data transfer by DMA transfer with the control signal from the A12e. I do.
  • DMA address counter C 13 g and DMA address counter Dl 3 h force DMA address counter A 1 2 e and DMA address counter B in Fig. 4 respectively. Performs data transfer by DMA in the same way as 13 e.
  • the test turn 100 of the disk drive 11 is The data is read into the memory A l 2 b of the EW S 12 and transferred to the memory B l 3 b of the test controller 13, and then the pattern memory 14 b of the buffer memory 14. The data is transferred to When the size of the test pattern is small, the data transfer time is shorter than the test time of the LSI, so that the influence of the access time for the shift to the memory B13b and the read time is small.
  • test patterns have become larger with the increasing collection of LSIs, and the access time for writing and reading to and from the memory B13b during this transfer time has become larger than the test time for the LSI.
  • an object of the present invention is to simplify the test pattern transfer path in a semiconductor test apparatus, shorten the data transfer time, and improve the semiconductor test throughput. I do. Disclosure of the invention
  • the test transfer 100 of the EWS 12 is firstly transferred to the IZF 1a of the buffer memory 14 directly via the IZF 13a, and the data transfer is performed by the interface.
  • the I / F 13a for interfacing data transfer with the tester controller 13 is provided as a means for providing the tester controller 13 with the I / F 13a.
  • EWS 12 of the workstation, the tester controller 13 for control, and the buffer memory 14 are provided, and the tester controller 13 and the EWS 12 are provided on the EWS 12 side.
  • EW S1 of the workstation with IZF12c to interface, tester controller 13 and IZF14a to interface on the non-memory memory 14 side Test disk stored in 2 disk drive 1 1.
  • Direct pattern between Turn 100 and Knife Memory 14 without temporarily transferring data in Memory A to Memory B Data can be transferred to memory 14b, realizing a high-speed test pattern transfer device for semiconductor test equipment.
  • the IZF 13a includes an arbiter 13k that controls simultaneous access and data flow, and MU XA 13n and MU XB 13p multiplexers. Transfer the data in memory A of 2 to memory B 13 b of test controller 13, and then transfer the data of memory B to buffer memory 14.
  • Testno of memory A 12b of EWS 12 according to path B 16 according to the invention is performed as follows. That is, the map register C13m is used to set the address offset force for the address bus C as viewed from the program I0 of the EWS12 when data is transferred by the program 10. The program transfer is performed by and.
  • the DMA address counter E 13 r is used to access the non-volatile memory 14 b of the buffer memory 14, and the MUXA 13 n
  • (a) is selected, so that the test pattern data is transferred to memory B (13) of tester controller 13. Since the data is directly transferred to the buffer memory 14 ° and the turn memory (14b), high-speed data transfer can be realized.
  • Arbiter 13k and multiplexer MU XA 13n and MU XB 13p The EWS 12 and the tester controller 1 serve to control the simultaneous access and data flow of the data transfer route B 1.6, route C 42 and route D 43 simultaneously. 3 and the buffer memory 14 realize data transfer without affecting each other.
  • FIG. 1 is a configuration diagram showing a data transfer path according to the present invention.
  • FIG. 2 is a system diagram showing a specific example of the data transfer interface of the present invention.
  • FIG. 3 is a configuration diagram showing a conventional data transfer path.
  • FIG. 4 is a partial system diagram showing a specific example of an interface of a conventional data transfer.
  • FIG. 5 is a partial system diagram showing a specific example of a conventional data transfer interface. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a data transfer route B 16 according to the present invention, a route C 42, and a route.
  • Tester controller 13 Program data transfer by IZO program.
  • DMA Direct Memory Access
  • the same DMA address counter B13eZ DMA address counter C13g / DMA address counter D13h as the conventional configuration Map register A 13 3 Z map register ⁇ 13 j, newly added arbiter 13 k, DMA address counter E 13 r, and map register C 13 m Use a multiplexer consisting of MU XA1 3n and MU XB1 3p.
  • the arbiter 13k and the multiplexers MU XA 13n and MU XB 13p are controlled at the same time by the data transfer priorities (1) to (4), and are used for address and data flow. Control.
  • DMA address counter E13r is used for DMA transfer between memory Al2b of EWS12 and the buffer memory 14, and is the same as DMA address counter B13e. Function.
  • Map Regis Evening C 13m is a view from EWS 12 Program 1 Address offset for address bus C is set and used for data transfer by program I / O 0 in (2).
  • the MUXA 13n performs address multiplexing, selects (a) when performing overnight data transfer by 5 and ⁇ , and selects (a) when performing data transfer by 1 to 4. (B) is selected.
  • the MU XB13p performs multiplexing of data, (a) is selected when performing data transfer by 5 and ⁇ , and (b) is selected when performing data transfer by 1 to 4 .
  • (b) is selected for MUX A13 ⁇ and MUX B13 P of the multiplexer.
  • the configuration for performing data transfer according to 1 to 4 is a conventional DMA address counter Bl3e ZDMA address counter CI3g / DMA address counter Dl3h and map register Evening A13f / map register B13j is used, and each operates as described in the conventional technology.
  • Test noise loaded into memory A 12 b of EWS 12.
  • the path B 16 in FIG. 1 for transferring the turn 100 to the pattern memory 14 b of the no-fault memory 14 is performed by data transfer by 5 and 6. That is, in the case of the program I0 in (1), an offset of 13 m is added to the address of the memory A12b of the EWS12, and the MUXA13n has the following (a).
  • the selected MUXB 13p (a) is selected;
  • the test pattern 100 is transferred to the turn memory 14b at high speed.
  • the DMA address counter A 12 e is used to access the memory A 12 b of the EWS 12, and the DMA address counter E 13 1 "
  • the memory 14 is used to access the non-memory 14b, and the MUXA 13n is selected as (a), the MUXB 13p is selected as (a), and the test pattern is Data is transferred at high speed.
  • test pattern 10 ° as the transfer data
  • other data can be handled as the transfer target.
  • transfer destination of the data transfer is the pattern memory 14b of the buffer memory, but other information recording media may be used.
  • the present invention is configured as described above, and has the following effects.
  • the test pattern in the EWS memory of the host computer when a test pattern in the EWS memory of the host computer is transferred, the test pattern is first transferred to the memory of the test processor, and then transferred to the test processor. The data was transferred to the pattern memory of the memory. For this reason, when the test pattern of the LSI is large, the ratio of the transfer time to the test time is increasing. For this reason, in the present invention, in addition to the conventional transfer path, without accessing the memory of the test processor, the pattern memory of the buffer memory is directly transferred from the memory of the EWS of the host computer to the memory of the buffer memory. A transfer route was provided.

Description

明 細 書 半導体試験装置用テス 卜パターンの高速転送装置
技術分野
本発明は、 半導体試験装置において、 半導体試験用テス トパター ンを ホス ト コ ンピュータからパターンメモ リ へ高速転送する装置に関する。
背景技術
半導体試験装置では L S I の試験項目が変わる毎に、 半導体試験用の テス トノ、。ターンが入っているワークステーシ ョ ンのディ ス ク ドライ ブか ら読み出 し、 大量のテス トパターンをパターンメモリ に転送しておこな ラ。
従来の半導体試験装置における、 ワークステ一シ ョ ンのディ ス ク ドラ イブからノ ッ フ ァ メモリ のパターンメモリ へテス トパターンを転送する 方法について、 図 3 と、 図 4 と、 図 5 とを参照して説明する。
本装置のシステム構成は、 図 3 に示すよ う に、 ワークステーシ ョ ンで ある E W S 1 2 と、 テス夕コ ン ト ローラ 1 3 とノ ッ フ ァ メモ リ 1 4 とで 構成していて、 3者は距離を隔てて設置され、 この間をイ ンターフ エ一 スするバスケーブルによ り接統している。
ワークステーシ ョ ンの E W S 1 2 ( Eng i neer i ng Work S ta t i on ) は、 テス 卜するパターンの作成やデバ ッ グを行うホス ト コ ンピュータ と して 主に使用され、 生成したテス トパターンを格納する大容量の記憶媒体で あるディ スク ドライブ 1 1 を有している。
テス タ コ ン トローラ 1 3は、 半導体試験装置自身を管理する制御用プ 口セ ッサである。 ノヽ。ターンメモリ 1 4 b は、 EW S 1 2側で生成 した L S I テス ト用の テス トパターン 1 0 0を格納する高速メモ リ であり、 被試験デバイ スに 試験パターンを印加する。
3者間のイ ンタフ ェース回路部である I Z F 1 2 c、 I / F 1 3 c、 I Z F 1 3 d、 I Z F 1 4 aは、 データ転送されるバス間の形式の違い やスピー ドの違いに対応するイ ンターフ ェ ースである。 E W S 1 2 には —時ノ ッ フ ァ 用メモリ A l 2 bを有し、 テス夕 コ ン ト ローラ 1 3 には一 時ノ ッ フ ァ用メモ リ B 1 3 b を有 している。
ワークステーシ ョ ンの EW S 1 2のディ スク ドライ ブ 1 1 から半導体 試験用のテス トパターン 1 0 0はノ ッ フ ァ メモ リ 1 4のノヽ。ターンメモ リ 1 4 bへ以下の経路を通って転送される。
つま り、 経路 A 1 5と して、 デ ィ ス ク ドライブ 1 1 に格納されている テス トノ、。ターン 1 0 0はイ ンタフ ェースの I / F 1 2 aを介して E W S ί 2のメモリ A l 2 bに転送される。
また、 経路 C 4 2 と して、 メモ リ A 1 2 bからイ ン タフ ェースの 1 / F 1 2 c と イ ンタフ ェースの I / F l 3 c を介 してテス タ コン ト ローラ 1 3のメモリ B 1 3 bにテス 卜ノ、 °ターン 1 0 0が転送される。
また、 経路 D 4 3 と して、 メモ リ B 1 3 bからイ ン タフ ェースの 1 / F 1 3 d と イ ンタフ ヱ一スの I ノ F 1 4 aを介 してノ ッ フ ァ メモリ 1 4 のパターンメモリ 1 4 b にテス トノ 夕一ン 1 0 0が転送される。
経路 A 1 5 によるデ一夕転送は、 イ ンタフ —スの I Z F 1 2 aを経 由 してディ ス ク ドライブ 1 1 からメモ リ A 1 2 bへの読み出し をおこな ラ。
経路 C 4 2 による EW S 1 2のメモ リ A l 2 bから、 テスタ コ ン ト 口 —ラ 1 3のメモ リ B 1 3 bへの読み出 し と書き込みのアクセスによるデ 一夕転送をする場合は下記の①と②の 2通りがある。 ① EW S 1 2のプログラム I ノ Oによるプログラムでのデータ転送
② DMA (Direct Memory Access) ハ一 ドウ ヱ ァを使っ た E W S 1 2 とテスタ コ ン トロ一ラ 1 3間のデータ転送
①と②の場合についてのハー ドウ ヱ ァ構成を図 4 によ り説明する。 ①の場合のプログラム I ZOによるデータ転送は、 マ ップレジスタ A 1 3 f が使用される。 マ ップレジスタ A 1 3 f には、 E W S 1 2の C P U A 1 2 dから見たテス タコ ン ト ローラ 1 3のメモ リ B 1 3 b に対する オフセ ッ ト値が保持されている。 EW S 1 2の C P U A 1 2 dからテス 夕コ ン ト ローラ 1 3のメモリ B 1 3 bをアクセスする場合、 EW S 1 2 側から入って く るア ドレスにこのオフセ ッ トが加算されア ドレスバス B に送出され、 メモ リ A 1 2 bのデータがメモ リ B 1 3 b に転送される。
②の場合のダイ レク ト メモ リ アクセスによるデータ転送は、 DMAァ ド レスカウンタ A l 2 e と DMAア ド レスカウ ンタ B 1 3 e とが使用さ れる。
DMAア ド レスカウンタ A 1 2 eは EW S 1 2のメモ リ A 1 2 bの読 み出 し と書き込みのアクセスに使用される。 C P U A 1 2 dはダイ レク トメモ リ アクセスを行う まえにメモ リ A 1 2 bの先頭ア ド レスをデ一夕 バス Aを経由 して DMAア ド レスカウ ン夕 A 1 2 eに格納する と と もに 、 転送するデータのワー ド数を設定する。 C P U A 1 2 dがダイ レ ク ト メモ リ アクセスのスター トを力、けると DMAア ドレスカウ ンタ A 1 2 e は ϋλΙΑ転送を 1 回終了するごと にァ ドレスバス Αに対して 1 回当た り のヮー ド数に相当するァ ドレス値をィ ンク リ メ ン ト し、 設定された転送 ワー ド数が終了するまで、 この操作を統ける。 転送ワー ド数が終了する と C P U A 1 2 dに割り込みをかけ、 終了通知を行う こ と によ り DMA 転送によ るデータ転送が完了する。
DMAア ド レスカウ ン夕 B 1 3 eはテスタコ ン ト ローラ 1 3の ^ リ B 1 3 bの読み出 し と害き込みのアクセスに使用される。 E W S 1 2の C P U A 1 2 dは DMA転送を行う前に DMAア ド レスカウン夕 B 1 3 eヘメモ リ B 1 3 bの先頭ア ド レスをデータバス Aを経由 して格納する 。 E W S 1 2の C P U A 1 2 dがダイ レク トメモ リ アクセスのスター ト をかける と、 DMAア ド レスカウ ンタ A 1 2 e と同期し、 DMA転送を 1 回終了するごと にァ ド レスバス Bに対して 1 回当た り のヮ一 ド数に相 当するア ドレス値をイ ンク リ メ ン ト し、 データを転送する。 D MAア ド レスカウ ンタ A 1 2 e と異なる点は、 データサイ ズの設定が無く 、 DM Aア ド レスカウ ン 夕 A 1 2 eからの制御信号によ り DMA転送によるデ 一夕転送が完了する。
図 3に示す経路 D 4 3 によるテスタ コ ン ト ローラ 1 3のメモ リ B 1 3 bからノ ッ フ ァ メモ リ 1 4のノ、。ターンメモ リ 1 4 b間への読み出し と書 き込みのアクセスをする場合は下記の③と④の 2通りがある。
③ テスタコ ン ト ロ一ラ 1 3のプログラム I / 0によるプログラムでの データ転送。
④ DMA (Direct Memory Access) ノヽ一 ドウ エアを使っ てテスタ コ ン トロ一ラ 1 3 とノ^ソ フ ァ メモ リ 1 4間でのデ一夕の転送。
③と④の場合についてのハー ドウ ァ構成を図 5 によ り説明する。
③の場合は、 マ ップレジス 夕 B 1 3 j が図 4のマ ップレジス 夕 A 1 3 f と同様の動作をするこ と によ りプログラム I 0によるデータ転送を 行う。
④の場合は、 DMAア ド レスカウ ン 夕 C 1 3 g と DMAア ド レスカウ ン夕 D l 3 h力 それぞれ図 4の DMAア ド レスカウ ン夕 A 1 2 e と D MAア ド レスカウ ン夕 B 1 3 e と同様の方法で DMAによるデータ転送 を行う。
上記説明のよ う に、 ディ ス ク ドライブ 1 1 のテス トノ ターン 1 0 0は EW S 1 2のメモ リ A l 2 b に読み込まれて、 テス夕コ ン ト ローラ 1 3 のメモ リ B l 3 bに転送されてからノ ッ フ ァ メモリ 1 4のパターンメモ リ 1 4 bにデータ転送される。 テス トパターンのサイズが小さい場合は L S Iのテス ト時間に比較してデータの転送時間が短いためメモ リ B 1 3 bへの寄き込みと読み出 しのア クセス時間の影 «が少ない。 しか し、 近年 L S Iの高集穣化にと もないテス トパターンが大き く なり、 この転 送時間におけるメモリ B 1 3 bへの書き込みと読み出 しのアクセス時間 が L S I のテス ト時間に対して占める割合は大き く な り、 スループッ ト が低下する問題があつた。
そこで、 本発明が解決しょ う とする課題は、 半導体試験装置における テス トパターンの転送経路を簡略化してデータの転送時間を早 く して、 半導体試験のスループッ トを向上させるこ と を 目的とする。 発明の開示
本発明においては、 E W S 1 2のテス トノ ターン 1 00を、 第 1 に I ZF 1 3 aを経由 して直接バッ フ ァメモリ 1 4の I ZF 1 aとでデ一 夕転送をイ ンタフ ヱ一ス し、 第 2にテスタ コ ン ト ローラ 1 3とでデータ 転送をイ ン夕フェースする、 I /F 1 3 aをテスタコ ン ト ロ一ラ 1 3に 設ける構成手段にする。
これによ り、 ワークステーシ ョ ンの EW S 1 2と制御用のテスタコ ン トローラ 1 3とノ、'ッ フ ァ メモリ 1 4を有し、 EW S 1 2側にテスタ コン トローラ 1 3とイ ンタフ ェースする I ZF 1 2 cを有 し、 ノ ソ フ ァ メモ リ 1 4側にテスタ コン ト ローラ 1 3と イ ンタフ ェースする I Z F 1 4 a を有して、 ワークステーシ ョ ンの EW S 1 2のディ ス ク ドライ ブ 1 1 に 格納されているテス トノヽ。ターン 1 00とノ ッ フ ァ メモ リ 1 4 との間で、 メモ リ Aのデータをメモ リ Bに一時的に転送するこ と なく 直接パターン メモ リ 1 4 b にデータ転送可能と なり、 高速なる半導体試験装置用テス トパターンの転送装置を実現する。
この I ZF 1 3 a と しては、 同時アクセス時の制御とデータの流れの 制御を行う アービタ 1 3 kと、 マルチプレ クサの MU X A 1 3 n と MU X B 1 3 p とを設け、 E W S 1 2のメモ リ Aのデータをテス夕コン ト 口 ーラ 1 3のメモリ B 1 3 b に転送 し、 さ ら にメモ リ Bのデータをノ ッ フ ァメモ リ 1 4のパターンメモ リ 1 4 b に転送する DMAア ド レスカウ ン 夕 B 1 3 e Z DMAア ド レスカウ ン夕 C 1 3 g ZDMAア ドレスカウ ン タ D l 3 hとマップレジスタ A l 3 f /マ ップレジス タ B 1 3 j を設け 、 E W S 1 2のメ モ リ Aのデータ をノ ッ フ ァ メ モ リ 1 4のノ1？ターンメ モ リ 1 4 b に直接転送を行うために DMAァ ドレスカウ ンタ E 1 3 r とマ ップレジスタ C 1 3 mを設ける構成手段がある。
本発明による経路 B 1 6による EW S 1 2のメモリ A 1 2 bのテス ト ノ、。ター ン 1 0 0力、らノ ッ フ ァ メモ リ 1 4のノ ターンメ モ リ 1 4 bへの髙 速転送はつぎのよ う に行われる。 すなわちマ ッ プレジスタ C 1 3 mはプ ログラム 1 0によるデータ転送をする場合に、 EW S 1 2のプログラ ム I 0からみた と きのア ド レスバス Cに対するア ド レスオフセ ッ ト力 設定されるこ と によ りプログラム転送がおこなわれる。
また経路 B 1 6による DM A転送は、 DMAア ドレスカウ ンタ E 1 3 rがノ ッ フ ァ メモ リ 1 4のノヽ °ター ンメ モ リ 1 4 bのア クセスに使用され 、 M U X A 1 3 nは （ a ) が選択され、 M U X B 1 3 pは （ a ) が選択 されるこ と によ り、 テス トパターンのデータがテスタ コ ン トローラ 1 3 のメモ リ B ( 1 3 ) に転送されるこ とな く 直接バッ フ ァ メモ リ 1 4の ノ、 °ターンメモ リ （ 1 4 b ) に転送されるので、 高速のデータ転送が実現 できる。
アービタ 1 3 k とマルチプレクサの MU X A 1 3 n と MU X B 1 3 p は、 データ転送経路の経路 B 1.6 と経路 C 4 2 と経路 D 4 3 との同時ァ クセス時の制御とデータの流れの制御をおこなわせる役目 をするので E W S 1 2 とテスタ コ ン ト ローラ 1 3 とノ ッ フ ァ メモリ 1 4 とが互いに影 «するこ となく データ転送を実現している。 図面の簡単な説明
図 1 は、 本発明のデータ転送経路を示す構成図である。
図 2は、 本発明のデータ転送のイ ンタフ ェースの具体例を示す系統図 である。
図 3は、 従来のデータ転送の経路を示す構成図である。
図 4は、 従来のデータ転送のィ ン夕フ ェースの具体例を示す部分系統 図である。
図 5は、 従来のデータ転送のィ ン夕フェースの具体例を示す部分系統 図である。 発明を実施するための最良の形態
本発明の実施例について、 図 1 と図 2を参照して説明する。
図 1 に本発明によるデータ転送の経路 B 1 6 と、 経路 C 4 2 と、 経路
D 4 3 との関係を示す全体構成を示す。
従来技術の構成と異なるのはイ ンタフ X—スの I / F 1 3 aであり、 従来技術のイ ンタフ ヱースの I Z F 1 3 C と I ZF 1 3 dの機能を包含 している。
イ ンタフ ェースの I Z F 1 3 aによ り下記の①〜⑥のデータ転送がお こなえるよ う にした。 こ こで、 ①〜④は従来技術の経路 C 4 2 と経路 D 4 3 によるデータ転送で、 ⑤と⑥が本発明によ り追加された経路 B 1 6 による高速のデータ転送である。 ① EW S 1 2のプログラム I ZOによるプログラムでのデータ転送
② D M A (Direct Memory Access) ハー ドウ ェアを使って E W S 1 2 とテスタ コン ト ローラ 1 3間のデータ転送を行う。
③ テスタコ ン ト ローラ 1 3のプログラム I ZOによるプログラムでの データ転送。
④ DMA (Direct Memory Access) ハー ドウ ェ アを使っ たテスタ コ ン ト ローラ 1 3 とノ ッ フ ァ メモ リ 1 4間でのデータの転送。
⑤ E W S 1 2 とパターンメモ リ 1 4 b間のプログラム I /Oによるプ ログラムでのデータ転送。
⑥ E W S 1 2 とパターンメモ リ 1 4 b間の D MA転送によるデータ転 送。
本発明によるイ ンタフ ヱ一スの I Z F 1 3 aの構成について図 2 によ り説明する。
ィ ン夕フヱースの I / F 1 3 aの構成では、 従来の構成と同 じ DMA ア ド レスカウ ン夕 B 1 3 e Z DMAア ドレスカウ ンタ C 1 3 g / D M A ア ド レスカウ ンタ D 1 3 hとマ ッ プレジス タ A 1 3 ΐ Zマ ッ プ レ ジ ス タ Β 1 3 j と、 新規に追加したアービタ 1 3 k と DMAア ド レスカウ ン夕 E 1 3 r とマ ップレジスタ C 1 3 mとマルチプレクサの MU X A 1 3 n と MU X B 1 3 p とで構成する手段にする。
アービタ 1 3 k とマルチプレクサの MU X A 1 3 n と MU X B 1 3 p とは上記①〜⑥に示すデータ転送のプライ オ リ テ ィ によ る同時アクセス 時の制御とア ド レスやデータの流れの制御を行う。
DMAア ド レスカウ ン夕 E 1 3 rは EW S 1 2のメモ リ A l 2 b とノ ッ フ ァ メモリ 1 4間の DMA転送に使用され、 DMAア ド レスカウ ン夕 B 1 3 e と同一の機能を有している。
マ ップレジス夕 C 1 3 mは E W S 1 2のプログラム 1 〇からみた場 合のア ド レスバス Cに対するア ド レスオフセ ッ トが設定されて⑤のプロ グラム I ノ 0によるデータ転送に使用される。
M U X A 1 3 nはア ド レスのマルチプレ クスを行い、 ⑤と⑥によ るデ 一夕転送を行う と きは （ a ) が選択され、 ①〜④によ るデータ転送を行 う と きは （ b ) が選択される。
MU X B 1 3 pはデータのマルチプレクスを行い、 ⑤と⑥によるデ一 夕転送を行う ときは （ a ) が選択され、 ①〜④によるデータ転送を行う と きは （ b ) が選択される。
①〜④によるデータ転送をおこなう場合、 マルチプレ クサの MU X A 1 3 η と MU X B 1 3 P とはそれぞれ （ b ) が選択される。 また、 ①〜 ④によるデータ転送をおこなう ための構成と しては、 従来の DMAァ ド レスカウ ンタ B l 3 e ZDMAア ドレスカウ ンタ C I 3 g /DMAア ド レスカウ ン夕 D l 3 hとマップレジス 夕 A 1 3 f /マ ップレジスタ B 1 3 j が使用され、 それぞれ従来の技術で説明 した動作をする。
⑤と⑥によるデータ転送をおこなう場合、 マルチプレ クサの MU X A 1 3 n と MU X B 1 3 P とはそれぞれ （ a ) が選択される。 また、 ⑤と⑥ によるデータ転送をおこなう ための構成と しては、 DMAア ド レスカウ ン夕 E 1 3 r とマ ップレジスタ C 1 3 mが使用される。
本発明による上記⑤と⑥の転送について説明する。
E W S 1 2のメモリ A 1 2 b に読み込まれたテス トノ、。ターン 1 0 0を ノ ッ フ ァ メモ リ 1 4のパターンメモリ 1 4 bへ転送する図 1 の経路 B 1 6は、 ⑤と⑥によるデータ転送で行われる。 すなわち⑤のプログラム I 0の場合は、 E W S 1 2のメモ リ A 1 2 bのア ドレスにマ ップレジス 夕 C 1 3 mのオフセ ッ トが付加されて、 MU X A 1 3 nは （ a ) が選択 され、 M U X B 1 3 pは （ a ) が選択されて、 ノ、 *ッ フ ァ メモリ 1 4のノ、。 ターンメモ リ 1 4 bにテス トパターン 1 0 0が高速転送される。 また⑥ の D M A転送の場合は、 D M Aア ド レスカウ ンタ A 1 2 e が E W S 1 2 のメモ リ A 1 2 b のアクセスに使用され、 D M Aア ド レスカウ ン夕 E 1 3 1" カ； 'バ ッ フ ァ メモ リ 1 4 のノ ターンメモ リ 1 4 b のア クセスに使用さ れ、 M U X A 1 3 nは （ a ) が選択され、 M U X B 1 3 p は （ a ) が選 択されて、 テス トパターンのデータが高速に転送される。
上記実施例の説明では転送データ と してテス トパターン 1 0 ◦の場合 で説明 したが、 他のデータでも転送の対象と して扱う こ とができる。 ま た、 デ一夕の転送先をノ ッ フ ァ メモ リ のパターンメモ リ 1 4 b と したが 、 他の情報記録媒体でも良く 、 同様に して実施できる。 産業上の利用可能性
本発明は、 以上説明したよ う に構成されているので、 以下に示すよ う な効果を奏する。
つま り、 従来の半導体試験装置では、 ホス ト コ ンピュータの E W Sの メモ リ にあるテス トパターンを転送する場合に、 一旦テス トプロセ ッサ のメモ リ に転送してから、 さ らにノ ッ フ ァ メモ リ のパターンメモ リ に転 送していた。 その為に、 L S I のテス トパターンが大きい場合は試験時 間に対する転送時間のしめる割合が大き く なつてきた。 このため、 本発 明では、 従来の転送経路のほかに、 テス トプロセサのメモ リ にアクセス する こ と無く、 ホス ト コ ンピュータの E W Sのメモ リ からノ ッ フ ァ メモ リ のパターンメモ リ に直接転送できる経路を設けた。 テス トパターンの データを直接転送させるために、 ア ド レスカウ ン夕 とマ ッ プレジス 夕を 追加 し、 さ らに従来の転送経路と、 追加した転送経路のプライ オ リ テ ィ による同時アクセス時の制御と ア ド レスとデータの制御をする為にァー ビ夕 とマルチプレ クサと を設けたこ と によ りパターンデータの高速転送 を実現できた。 これによ り、 半導体試験装置におけるテス トパターンの転送経路を簡 略化してデータの転送時間を早く して、 半導体試験のスループッ 卜 の向 上効果が得られる。

Claims

請 求 の 範 囲
1. ワークステーシ ョ ンの E W S ( 1 2 ) と制御用のテスタ コ ン ト 口 ーラ （ 1 3 ) とバ ッ フ ァ メモ リ （ 1 4 ) を有し、 E W S ( 1 2 ) 側にテ ス夕 コ ン トローラ （ 1 3 ) と イ ンタフ ヱースする I / F ( 1 2 c ) を有 し、 ノ ッ フ ァ メモリ （ 1 4 ) 側にテス 夕 コ ン ト ローラ （ 1 3 ) と イ ン夕 フ ェースする I / F ( 1 4 a ) を有して、 ワークステーシ ョ ンの E W S ( 1 2 ) のディ ス ク ドライブ （ 1 1 ) に格納されているテス トパターン ( 1 0 0 ) とノ ッ フ ァ メモリ （ 1 4 ) との間でパタ ン転送する、 半導体 試験装置用テス トパターンの転送装置において、
E W S ( 1 2 ) のテス トパター ン （ 1 0 0 ) を、 第 1 に I / F ( 1 3 a ) を経由 して直接バッ フ ァ メモ リ （ 1 4 ) の I Z F ( 1 4 a ) とでデ 一夕転送をイ ンタフ —ス し、 第 2にテス 夕コ ン ト ローラ （ 1 3 ) とで デ一夕転送をイ ンタフェースする、 I / F ( 1 3 a ) をテスタ コ ン ト 口 ーラ （ 1 3 ) に設け、
以上を具備しているこ とを特徴と した半導体試験装置用テス トパター ンの高速転送装置。
2. 請求の範囲第 1項記載の I Z F ( 1 3 a ) と して、
同時ア クセス時の制御とデータの流れの制御を行う アービタ （ 1 3 k ) と、 マルチプレ クサの MU X A ( 1 3 η ) と MU X B ( 1 3 ρ ) とを 設け、
E W S ( 1 2 ) のメモ リ Αのデータをテスタ コ ン ト ローラ （ 1 3 ) の メモ リ B ( 1 3 b ) に転送し、 さ らにメモ リ Bのデータをバッ フ ァ メモ リ （ 1 4 ) のパターンメモリ （ 1 4 b ) に転送する DMAア ド レスカウ ン夕 B ( 1 3 e ) と DMAア ドレスカウ ンタ C ( 1 3 g ) と DMAア ド レスカウ ンタ D ( 1 3 h ) とマ ップレジス タ A ( 1 3 f ) とマ ップレジ ス夕 B ( 1 3 j ) を設け、
E W S ( 1 2 ) のメモリ Aのデ一夕をノ ツ フ ァメモ リ （ 1 4 ) のノ"？夕 ーンメモ リ （ 1 4 b ) に直接転送を行うために DMAア ド レスカウ ンタ E ( 1 3 r ) とマ ップレジス 夕 C ( 1 3 m) を設け、
以上を具備しているこ とを特徴と した半導体試験装置用テス トパター ンの高速転送装置。
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