JPH05126915A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 テストパターンのパターンメモリへの格納に
要する時間を短縮して試験時間を低減し、テストパター
ンのデータ量の増大に対応できる半導体試験装置を提供
する。 【構成】 テストパターンを圧縮されたフォーマットで
半導体メモリからなる外付パターンメモリ13に保持し、
外付パターンメモリ13から読み出したテストパターン
を、ＣＰＵ14にてそのフォーマットをパターンメモリ５
のフォーマットに変換した後、パターンメモリ５に転送
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、予め設定されたテスト
パターンに従って、各種の半導体デバイスの特性を試験
する半導体試験装置に関するものである。

【０００２】

【従来の技術】図１は、従来の半導体試験装置の構成図
である。図中１は大部分がテストパターンからなるテス
トプログラムを保持している磁気ディスク等の外部ディ
スク、２は半導体試験装置本体、12は試験対象の半導体
デバイスからなる被試験デバイスである。半導体試験装
置本体２はその動作を制御する制御部３を有しており、
制御部３は、ＣＰＵ４とテストパターンを格納するパタ
ーンメモリ５とから構成される。半導体試験装置本体２
は、制御部３に加えて、波形発生器６，波形検出器７，
直流測定器８，電源装置９，信号発生回路10も備えてい
る。波形発生器６，信号発生回路10は、ＣＰＵ４の制御
によりテストパターンに従って試験用の所定の波形信号
を発生する。ドライバ回路11は、半導体試験装置本体２
にて発生されたこのような試験信号を被試験デバイス12
に印加する。波形検出器７は、試験信号が印加された際
の被試験デバイス12の出力信号を検出する。電源装置９
は、制御部３及びドライバ回路11に電圧を供給する。

【０００３】次に、従来の半導体試験装置の動作につい
て説明する。

【０００４】半導体試験装置本体２の制御部３内のＣＰ
Ｕ４により、外部ディスク１に保持してあるテストプロ
グラム（大半はテストパターンである）が読み出され
る。ここで、一般に磁気ディスク等からなる外部ディス
ク１での検索はｍｓ (ミリ秒)のオーダで行われる。読
み出されたテストパターンは、ＣＰＵ４を介してパター
ンメモリ５へ転送される。テストパターン以外のテスト
プログラムは、ＣＰＵ４内部のメインメモリ（図示せ
ず）に格納される。

【０００５】ＣＰＵ４は、メインメモリに格納したテス
トプログラムに従い、波形発生器６，信号発生回路10を
制御し、パターンメモリ５に格納したテストパターンに
基づいて試験信号を発生させる。発生した試験信号はド
ライバ回路11を経て被試験デバイス12に印加される。そ
してＣＰＵ４は、被試験デバイス12の出力信号を波形検
出器７により検出し、検出した出力信号と基準出力信号
とを比較して被試験デバイス12の試験を行う。

【０００６】上述した試験工程において、すべてのテス
トパターンをパターンメモリ５に一度に格納できない場
合、外部ディスク１に一部のテストパターンを保持した
状態で試験を行わなければならない。１つの被試験デバ
イス12の試験に必要なテストパターンが外部ディスク１
に残存している場合には、パターンメモリ５に格納可能
な分ずつテストパターンを外部ディスク１からＣＰＵ４
を介してパターンメモリ５へ転送し、試験を続ける必要
がある。

【０００７】

【発明が解決しようとする課題】従来の半導体試験装置
は以上のように構成されているので、次のような問題点
がある。

【０００８】テストパターン量が増加し、パターンメモ
リ５にすべてのテストパターンを格納できない場合、外
部ディスク１にテストパターンの一部を保持した状態で
試験を行わなければならないので、１つの被試験デバイ
スの試験中に外部ディスク１に保持してあるテストパタ
ーンをパターンメモリ５に転送しなければならない。一
般に外部ディスク１のデータ転送速度は、前述したよう
にｍｓのオーダである。従って、パターンメモリ５に全
テストパターンが格納できない場合は何回も外部ディス
ク１からパターンメモリ５へテストパターンを転送する
ことになり、被試験デバイス12の試験に長時間を要する
結果になる。

【０００９】また、テストパターン量の増加に伴い、テ
ストパターンを保持しておくための外部ディスク１を大
容量化する必要がある。さらに、上述したような外部デ
ィスク１からパターンメモリ５へのテストパターンの転
送時間の問題を回避するためには、全テストパターンを
格納できるようなパターンメモリ５が必要となり、パタ
ーンメモリ５の大容量化も必要となる。

【００１０】本発明は上記のような問題点を解決するた
めになされたものであり、テストパターン量が多い場合
にあっても、テストパターンのパターンメモリ５への格
納時間を短縮して短時間にて試験を実行でき、しかも、
テストパターンとして記憶しておくデータ量を大幅に削
減できる半導体試験装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る半導体試験
装置は、従来の外部ディスクよりも高速にテストパター
ンの検索、転送が可能であって、テストパターンを圧縮
して保持しておく半導体メモリを備え、圧縮したフォー
マットで半導体メモリに保持されたテストパターンをパ
ターンメモリに適合するフォーマットに変換する機能を
ＣＰＵに付加したことを特徴とする。

【００１２】

【作用】本発明の半導体試験装置は、テストパターンを
記憶する際のデータ量を削減するために、圧縮したフォ
ーマットでテストパターンを半導体メモリに保持してお
く。半導体デバイスの試験中に、半導体メモリに保持し
たテストパターンを、パターンメモリに適合するフォー
マットに変換した後パターンメモリに転送する。動作速
度が速い半導体メモリにテストパターンが圧縮したフォ
ーマットで保持されているので、大量のテストパターン
を短時間にてパターンメモリに転送できる。また、テス
トパターンを記憶する際のデータ量も削減される。

【００１３】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。

【００１４】図２は本発明の一実施例である半導体試験
装置の構成図であり、図中図１と同番号を付した部分は
同一または相当部分を示す。図中１はテストパターン以
外のテストプログラムを保持している磁気ディスクから
なる外部ディスク、２は半導体試験装置本体、12は試験
対象の半導体デバイスからなる被試験デバイスである。
半導体試験装置本体２はその動作を制御する制御部３を
有しており、制御部３は、ＣＰＵ14とテストパターンを
格納するパターンメモリ５とから構成される。半導体試
験装置本体２は、制御部３に加えて、波形発生器６，波
形検出器７，直流測定器８，電源装置９，信号発生回路
10も備えている。波形発生器６，信号発生回路10は、Ｃ
ＰＵ14の制御によりテストパターンに従って試験用の所
定の波形信号を発生する。ドライバ回路11は、半導体試
験装置本体２にて発生されたこのような試験信号を被試
験デバイス12に印加する。波形検出器７は、試験信号が
印加された際の被試験デバイス12の出力信号を検出す
る。電源装置９は、制御部３及びドライバ回路11に電圧
を供給する。半導体試験装置本体２には、試験に用いる
テストパターンを圧縮したフォーマットで保持している
ＩＣカード等の半導体メモリからなる外付パターンメモ
リ13が接続されている。また、ＣＰＵ14は、従来の半導
体試験装置における機能に加えて、外付パターンメモリ
13にて保持されているテストパターンの圧縮フォーマッ
トをパターンメモリ５に適合するフォーマットへ変換す
るフォーマット変換機能を備えている。

【００１５】次に、このような構成をなす本発明の半導
体試験装置の動作について説明する。

【００１６】データ圧縮したフォーマットでテストパタ
ーンを保持した外付パターンメモリ（半導体メモリ）13
を半導体試験装置本体２に接続する。テストパターンを
含まないテストプログラムが外部ディスク１から制御部
３内のＣＰＵ 14 のメインメモリに転送される。従来の
テストプログラムは大量のテストパターンを含んでいる
ので、その転送には長時間を要するが、本発明ではテス
トプログラムにテストパターンが含まれていないためデ
ータ量が少なく短時間で転送できる。またデータ量が少
ないため外部ディスク１の大容量化を防ぐことも可能と
なる。

【００１７】外付パターンメモリ13に圧縮したフォーマ
ットで保持されているテストパターンがＣＰＵ14により
読み出される。ＣＰＵ14はそのフォーマット変換機能に
より、外付パターンメモリ13に圧縮したフォーマットで
保持されていたテストパターンを、パターンメモリ５に
適合するフォーマットに変換した後、パターンメモリ５
へ転送する。その後、従来の装置と同様に、ＣＰＵ14は
メインメモリに格納したテストプログラムに従い、波形
発生器６，信号発生回路10, ドライバ回路11を制御し、
パターンメモリ５に格納したテストパターンに基づいて
発生させた試験信号を被試験デバイス12に印加し、被試
験デバイス12の出力信号を波形検出器７により検出し、
検出した出力信号と基準出力信号とを比較して被試験デ
バイス12の試験を行う。

【００１８】上述の試験工程における外付パターンメモ
リ13からパターンメモリ５へのテストパターン格納動作
及び被試験デバイス12へのテストパターンに基づく試験
信号の印加動作のフローチャートを図３に示す。パター
ンメモリ５にテストパターンが格納されている場合に
は、そのテストパターンに応じた試験信号を被試験デバ
イス12に印加する（ステップＳ１）。格納されているす
べてのテストパターンに応じて試験信号を印加した場合
には（ステップＳ２：ＹＥＳ）、外付パターンメモリ13
からＣＰＵ14にテストパターンを読み込んでパターンメ
モリ５に適合するフォーマットに変換した後（ステップ
Ｓ３）、フォーマット変換されたテストパターンをパタ
ーンメモリ５に格納する（ステップＳ４）。

【００１９】外付パターンメモリ13の内容がすべて読み
出されたかを判断し（ステップＳ５）、すべてが読み出
されていない場合には、パターンメモリ５にまだテスト
パターンが格納可能か否かを判断する（ステップＳ
６）。そして、パターンメモリ５に余裕がある場合には
ステップＳ３に戻り、パターンメモリ５に余裕がない場
合にはステップＳ１に戻る。一方、外付パターンメモリ
13の内容がすべて読み出された場合には（ステップＳ
５：ＹＥＳ）、パターンメモリ５に格納したテストパタ
ーンに応じた試験信号を被試験デバイス12に印加して
（ステップＳ７）、終了する。

【００２０】パターンメモリ５に格納できるテストパタ
ーンの量は限られているので、以上のように、外付パタ
ーンメモリ13に保持してあるテストパターンをパターン
メモリ５に格納可能な分ずつ読み込むようにＣＰＵ14が
制御する。外付パターンメモリ13は半導体メモリである
ので、ｎｓ (ナノ秒) のオーダで動作する。このためパ
ターンメモリ５にすべてのテストパターンを格納でき
ず、外部ディスク１にテストパターンを保持してパター
ンメモリ５へ転送を繰り返す従来の装置に比べて、被試
験デバイス12を高速に試験することができる。また、外
部ディスク１からテストパターンを転送する必要がない
ため、テストパターンをパターンメモリ５へ格納する時
間が短縮される。

【００２１】次に、ＣＰＵ14におけるフォーマット変換
機能の動作（図３のステップＳ３）について説明する。
図４は外付パターンメモリ13に圧縮したフォーマットで
保持したテストパターンをテキストで表現した場合の一
記述例を示す図であり、図５はフォーマット変換動作の
フローチャートである。

【００２２】図４は、被試験デバイス12中の内蔵ＲＡＭ
の試験に必要なテストパターンを示している。図中キー
ワード＠ADではじまる行15は、キーワード＠が行18で表
現するまでの間に記述するテストパターンを内蔵ＲＡＭ
の何アドレス目に印加するかどうかに関する情報をテス
トパターンのテスト周期方向に対して圧縮した記述であ
る。この例は内蔵ＲＡＭのアドレス０番地から（WD−
１）番地（ＷＤ：内蔵ＲＡＭのワード数）まで、アドレ
スを１ずつインクリメントしながら、行16, 17のテスト
パターンを各アドレスに対して印加することを意味す
る。また、図中キーワードDI, DOからはじまる行16, 17
はそれぞれ入力パターンと出力パターンをピン方向に対
して圧縮した記述である。行16の場合、■01"を試験対
象である内蔵ＲＡＭの入力データピン数分繰り返して入
力パターンを生成する (例えば８ビットの内蔵ＲＡＭで
入力データピン８本ならばテストパターン“01010101”
を生成する）ことを意味する。

【００２３】図４に示す圧縮フォーマットでテストパタ
ーンを記述した一例に対するフォーマット変換動作（図
３のステップＳ３）について、図５を参照して説明す
る。フォーマット変換機能を備えたＣＰＵ14により、外
付パターンメモリ13のデータ１行をＣＰＵ14のメインメ
モリへ読み込み、その中のキーワードを取り出す（ステ
ップＳ11）。取り出されたキーワードが＠ADであるか否
かが判断される（ステップＳ12）。キーワードが＠ADで
ある場合には、アドレスシーケンスを設定し（ステップ
Ｓ13）、再び外付パターンメモリ13のデータ１行を読み
込んでキーワードを取り出した後（ステップＳ14）、そ
の取り出されたキーワードを調べる（ステップＳ15）。
一方、ステップＳ12において、取り出されたキーワード
が＠ADでない場合には、ステップＳ15に進み、そのキー
ワードを調べる。そして、キーワードの種類に応じた処
理を行う。具体的には、キーワードがDIまたはDOである
ときには入力パターンまたは出力パターンを生成し（ス
テップＳ16）、キーワードが＃であるときにはコメント
して読みとばし（ステップＳ17）、キーワードがその他
であるときには各キーワードに応じた処理を行い（ステ
ップＳ18）、キーワードが＠であるときには動作を終了
する。

【００２４】本発明では、パターンメモリ５に格納でき
ないテストパターンは従来のように外部ディスク１に保
持せず、ピン方向、テスト周期数方向に圧縮したフォー
マットで外付パターンメモリ（半導体メモリ）13に保持
できるので、テストパターンとして記憶しておくデータ
量は非常に少なくできる。

【００２５】なお、上記実施例では圧縮したフォーマッ
トでテストパターンを保持する半導体メモリが、半導体
試験装置本体に対して外部接続する外付パターンメモリ
である場合について述べたが、半導体試験装置の制御部
内のＣＰＵのメインメモリである場合でもよい。また、
上記実施例では圧縮したフォーマットが図４の記述であ
る場合について述べたが他の圧縮フォーマットである場
合でもよい。

【００２６】

【発明の効果】以上のように本発明によれば、半導体試
験装置におけるテストパターンの大容量化に対して、テ
ストパターンの保持に半導体メモリを用いているので、
外部ディスクからＣＰＵへ転送するデータ量の削減効果
と、全テストパターンをパターンメモリに格納できない
場合に１つの被試験デバイスの試験中にテストパターン
をパターンメモリに転送する時間の短縮効果とがある。
また、テストパターンを圧縮したフォーマットで半導体
メモリに保持しているので、テストパターンとして記憶
しておくデータ量の増大を抑える効果もある。

【図面の簡単な説明】

【図１】従来の半導体試験装置の構成図である。

【図２】本発明の半導体試験装置の構成図である。

【図３】本発明の半導体試験装置の動作手順を示すフロ
ーチャートである。

【図４】本発明の半導体試験装置における半導体メモリ
のデータ保持フォーマットの記述例を示す図である。

【図５】本発明の半導体試験装置におけるデータフォー
マットの変換動作手順を示すフローチャートである。

【符号の説明】

１ 外部ディスク ３ 制御部 ５ パターンメモリ 12 被試験デバイス 13 外付パターンメモリ (半導体メモリ) 14 ＣＰＵ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年３月３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】ＣＰＵ４は、メインメモリに格納したテス
トプログラムに従い、波形発生器６，信号発生回路10を
制御し、パターンメモリ５に格納したテストパターンに
基づいて試験信号を発生させる。発生した試験信号はド
ライバ回路11を経て被試験デバイス12に印加される。そ
してＣＰＵ４は、被試験デバイス12の出力信号を波形検
出器７により検出し、検出した出力信号と期待出力信号
とを比較して被試験デバイス12の試験を行う。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】外付パターンメモリ13に圧縮したフォーマ
ットで保持されているテストパターンがＣＰＵ14により
読み出される。ＣＰＵ14はそのフォーマット変換機能に
より、外付パターンメモリ13に圧縮したフォーマットで
保持されていたテストパターンを、パターンメモリ５に
適合するフォーマットに変換した後、パターンメモリ５
へ転送する。その後、従来の装置と同様に、ＣＰＵ14は
メインメモリに格納したテストプログラムに従い、波形
発生器６，信号発生回路10, ドライバ回路11を制御し、
パターンメモリ５に格納したテストパターンに基づいて
発生させた試験信号を被試験デバイス12に印加し、被試
験デバイス12の出力信号を波形検出器７により検出し、
検出した出力信号と期待出力信号とを比較して被試験デ
バイス12の試験を行う。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 テストパターンをパターンメモリに格納
   し、該パターンメモリに格納されたテストパターンに従
   って半導体デバイスの試験を行う半導体試験装置におい
   て、前記パターンメモリに格納すべきテストパターンを
   圧縮して保持する半導体メモリと、該半導体メモリに保
   持されたテストパターンを前記パターンメモリに適合す
   るフォーマットに変換する手段とを備えることを特徴と
   する半導体試験装置。