WO1995010789A1 - Capteur de faisceau lumineux a axes optiques multiples et surete integree - Google Patents

Capteur de faisceau lumineux a axes optiques multiples et surete integree Download PDF

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WO1995010789A1
WO1995010789A1 PCT/JP1993/001463 JP9301463W WO9510789A1 WO 1995010789 A1 WO1995010789 A1 WO 1995010789A1 JP 9301463 W JP9301463 W JP 9301463W WO 9510789 A1 WO9510789 A1 WO 9510789A1
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output
circuit
signal
light
scanning
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PCT/JP1993/001463
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Hiroji Anzai
Takashi Sugiyama
Tetsuya Ishioroshi
Masakazu Kato
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The Nippon Signal Co., Ltd.
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    • G—PHYSICS
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    • G01V—GEOPHYSICS; GRAVITATIONAL MEASUREMENTS; DETECTING MASSES OR OBJECTS; TAGS
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    • G01V8/10—Detecting, e.g. by using light barriers
    • G01V8/20—Detecting, e.g. by using light barriers using multiple transmitters or receivers
    • G—PHYSICS
    • G01—MEASURING; TESTING
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/94—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00 characterised by the way in which the control signal is generated
    • H03K2217/941—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00 characterised by the way in which the control signal is generated using an optical detector
    • H03K2217/94114—Optical multi axis

Definitions

  • a plurality of light-emitting elements and light-receiving elements arranged face-to-face with a risk area to be monitored are sequentially scanned and driven in synchronization with each other, and when a light beam from the light-emitting element is received by the light-receiving element, the risk area is detected.
  • a dangerous area hazard area
  • a safe area even if one exists (safe area)
  • the element and the light receiving element are arranged facing each other, and a light beam is emitted from the light emitting element toward the light receiving element.
  • a light beam is emitted from the light emitting element toward the light receiving element.
  • the input signal of the receiver R is an AC signal. B, — B in Fig. 1.
  • the output signal (light beam B) of the projector T is transmitted to the receiver R as an alternating signal in which the state with light (B,) and the state without light (B.) are output alternately. Is done.
  • This method when viewed from the receiver R side, means that the level of B, (with light) means that the light beam is not blocked by an obstacle (ie, safe).
  • a level of (no light) means that the light beam was blocked by an obstacle (ie, not safe).
  • the light receiving element and the amplifier constituting the light receiver R receive and amplify this alternating signal, so that when an obstacle actually enters the area X (the area where safety is to be confirmed), the alternating signal is not received. This alternating signal will be received when no obstacle is present. In other words, in this method, even when the obstacle is absent (safe), the signal indicating danger (B.) is included in the received signal indicating this.
  • capacitor C A has input signal level B. (Indicating danger) is received, the first charge of the polarity shown in FIG occurs via a diode D A. Then, the input signal level 8 (indicating safety) is superimposed on this charging voltage and is stored as the output voltage V DC of the DC to the capacitor C B via the diode D B. This stored voltage V DC is the input signal level B. No long as the capacitor C A is not charged by. That is, the DC output signal V DC indicating safety is the input signal level B indicating danger. This will only occur when we can receive
  • the alternating light beam B transmitted from the transmitter T checks whether there is an obstacle in the dangerous area X and at the same time checks whether the light receiving element and the amplifier of the receiver R are operating normally. This is an inspection signal for inspecting the data.
  • the output signal is output at a level higher than the power supply potential.
  • the voltage doubler rectifier circuit is clamped at the power source potential V cc using the diode D A, the signal y is rectified output voltage V DC is output by being superimposed on the power source potential V cc.
  • Output signal referred to as a power source outside the frame potential
  • the reason for this output signal superimposed on the power source potential Vcc is generated, as indicated by the dotted line in FIG, event, occurs a short circuit fault in the capacitor C A This is so that even if the power supply potential Vcc is directly output to the output side, it can be distinguished from the output potential VDC on the output side. That is, in the figure, assuming that the output potential of the voltage doubler rectifier circuit is V, the binary output signal y is determined as follows.
  • the signal y 1 indicating safety is generated by mistake. There is no such thing.
  • a fail-safe multi-optical axis beam sensor that employs the above-described fail-safe signal processing principle and periodically drives and scans each light-emitting element and light-receiving element facing each other.
  • Japanese patent application Japanese Patent Application No. 5-30068
  • c This is a scan output signal that is continuous on the time axis from the light-emitting side and light-receiving side scanning circuits. Are generated in synchronization with each other, the light emitting element and the light receiving element are sequentially scanned and driven, and a light beam is sequentially emitted from the light emitting element side to the light receiving element side to detect an object in a dangerous area.
  • the normal state is set, and two or more scanning output signals are simultaneously overlapped on the time axis, or during one scanning cycle.
  • the sensor output is stopped as an abnormal state.
  • An error detection method based on a fail-safe multi-valued logical operation by addition is employed for detecting an abnormal state of the scanning output signal.
  • the voltage levels of the scanning output signals generated for scanning the light emitting element and the light receiving element are sequentially added by using a voltage doubler rectifier circuit, and the added voltage level is subjected to a threshold operation by a safe window comparator. . And that there is always one scan output signal on the time axis, By setting the respective added value levels to detect that all the scanning output signals are generated in one scanning cycle, when each added value is within a predetermined range, the window comparator generates the scanning output signal. An output voltage (logical value 1) indicating that the state is normal is generated. When the output voltage is out of the predetermined range, the output voltage is set to zero (logical value 0) to indicate that the generation state of the scan output signal is not normal.
  • N additions are required for all scan output signal (N) detections, and the sum of the voltage levels of the N scan output signals is required.
  • the voltage change for one scan output signal with respect to the sum is 1 ZN.
  • the number N of scanning output signals the number of optical axes
  • the setting of the threshold value becomes delicate, and it becomes difficult to make a determination by threshold value calculation.
  • the added voltage value increases.Therefore, it is necessary to increase the withstand voltage of the capacitor used for the addition operation, and the shape of the capacitor used increases. There is a problem such as burning out.
  • scanning circuits are separately provided on the light-emitting side and the light-receiving side, and the scanning of the light-emitting side and the scanning of the light-receiving side are synchronized with the final light-emitting element.
  • Configuration to transmit to the light-receiving side that the scan output signal is the same, and verify that they are synchronized by checking that they match the scan output signal of the last light-receiving element on the light-receiving side.
  • the synchronization of the scanning on the light-emitting side and the light-receiving side is checked by another system. Therefore, the circuit configuration of the sensor is complicated.
  • the present invention is an improvement of the above-described multi-optical axis light beam sensor, and aims at facilitating the calculation of the threshold value of the added value irrespective of the increase in the scanning output signal and simplifying the circuit configuration of the sensor. I do. [Disclosure of the Invention]
  • the file safe multi-optical axis light beam type sensor includes a scanning signal generating circuit for generating a scanning signal including a clock signal at a fixed interval, and a clock signal input from the scanning signal generating circuit every time a clock signal is input from the scanning signal generating circuit.
  • a shift register for sequentially generating an output; a scan output signal for sequentially switching and driving a plurality of light emitting elements based on the output of the shift register for generating a scan output signal;
  • a light-emitting side scanning circuit for emitting light, and a shift register for sequentially generating an output each time the same cross-talk signal is input to the light-emitting side scanning circuit, based on the output of the shift register.
  • a scanning output signal for sequentially switching and driving the same number of light receiving elements arranged facing the plurality of light emitting elements is generated, and an AC light receiving output signal is generated when the light receiving element receives a light beam from the light emitting element.
  • a light-receiving-side scanning circuit that performs amplifying, level-testing, and rectifying the received-light output signal when an alternating-current light-receiving output signal is generated from the light-receiving-side scanning circuit to generate a logical 1 output and output when a circuit failure occurs Is a logical value of 0, and the sum of the scan output signal levels of the light emitting side scanning circuit and the above-mentioned scan output signal is always one when the logical level of the added value is 1.
  • a fail-safe scan output signal that outputs a logical value of 0 as at least one of the abnormal conditions in which a scan output signal does not occur and that outputs a logical value of 0 when a circuit fails And ⁇ path, the light-emitting side and the output of each shift register evening of the last stage of the light receiving side and add operations, the logical level of the sum is synchronized output of the last stage when 1 And outputs a logical value of 1, and when the logical level of the added value is 2 or 0, it is determined that the output of the final stage is asynchronous and generates an output of logical value 0 and a circuit failure.
  • the output of the fail-safe coincidence detection circuit whose output becomes a logical value 0, and the outputs of the amplification / level test circuit, the scanning output signal inspection circuit, and the coincidence detection circuit are logically operated, and all of these outputs have the logical value 1
  • a fail-safe AND operation circuit that generates an output of logical value 1 at the time of output and outputs a logical value 0 in the event of a circuit failure; and outputs the output of logical value 0 when the output of the AND operation circuit is logical value 0.
  • At least one scan period of the scan output signal is held, and a fail-safe sample-hold circuit is provided that outputs a logical value of 0 when the circuit fails.
  • the circuit configuration of the sensor can be simplified, the threshold value of the added value can be easily calculated even when the number of optical axes increases, and the withstand voltage of the capacitor used in the addition circuit can be reduced. There is no need to worry about the increase in size.
  • the light emitting side scanning circuit inputs a shift register composed of a plurality of DK flip-flops corresponding to the number of light emitting elements, and a scanning signal from the scanning signal generating circuit, and receives the scanning signal.
  • a monostable multivibrator output to the input terminal of the flip-flop at the first stage of the shift register after extending the pulse width for a predetermined time, and a non-inverting output terminal of each flip-flop.
  • a plurality of first NOT circuits connected to each other, a plurality of light emitting elements having a power source connected to the output side of each of the NOT circuits, and a plurality of light emitting elements connected to the anode side of each of the light emitting elements via respective resistors;
  • a carrier signal generating circuit for generating a carrier signal having a predetermined frequency, and an input side connected between each of the light-emitting elements and a resistor, and an output side connected to a flip-flop of the next stage.
  • a plurality of second negation circuits connected to an input terminal, wherein a clock signal from a scanning signal generation circuit is input to a clock input terminal of each of the DK flip-flops, An output signal to the scanning output signal inspection circuit is extracted from an intermediate point between each second NOT circuit and each flip-flop input terminal.
  • the light receiving side scanning circuit is provided with a shift register including a plurality of DK flip-flops corresponding to the number of light receiving elements, and a scanning signal from the scanning signal generating circuit, and receives the scanning signal as a predetermined signal.
  • a monostable multivibrator that extends the time pulse width and outputs it to the input terminal of the flip-flop at the first stage of the shift register, and is connected to the inverting output terminal of each flip-flop.
  • the same clock signal as that of the light-emitting side scanning circuit is input to the clock input terminal of each DK flip-flop, and the output side of the third NOT circuit is connected to the AC amplifier circuit. After connecting to the output line, the AC amplifier circuit It is configured to connect to the de Isseki input of the next full re Ppufuro-up via the output line.
  • the scanning output signal inspection circuit includes a plurality of coupling capacitors connected in series to a plurality of input terminals to which a plurality of scanning output signals sequentially input from a shift register of the light emitting side scanning circuit are input, A plurality of first diodes for clamping the output side of each of the coupling capacitors to the power supply potential, and an output of the coupling capacitor clamped to the power supply potential by each of the first diodes.
  • An adder circuit composed of a second diode for rectifying and transmitting to one output terminal; a threshold value operation of the output level of the adder circuit; Generate output, When the output level is a logical value of 0 or 2 or more, a logical value of 0 is generated outside the threshold range, and a full-safe first window comparator that outputs a logical value of 0 upon a failure. It is a structure provided with.
  • the coincidence detection circuit outputs the output of the last-stage flip-flop of the shift register of the light-emitting side scanning circuit and the output of the last-stage flip-flop of the shift register of the light-receiving side scanning circuit.
  • a coupling capacitor connected in series to each input terminal to which an output is input, a third diode for clamping the output side of each coupling capacitor to a power supply potential, and a third diode
  • An adder circuit composed of a fourth diode for rectifying and transmitting the output of each coupling capacitor clamped to the power supply potential to one output terminal by the diode of the third diode, and performing a threshold operation on the output level of the adder circuit When the output level is a logical value 1, an output of a logical value 1 is generated within the threshold range, and when the output level is a logical value 0 or 2, an output of a logical value 0 is generated outside the threshold range.
  • a first window comparator for fail-safe operation wherein the output of the flip-flop at the last stage of the shift register of the light emitting side scanning circuit and the shift register of the light receiving side scanning circuit are provided. In this configuration, the outputs of the flip-flops at the final stage are input to the adder circuit in a complementary manner.
  • sample-and-hold circuit is constituted by a fail-safe on-delay circuit whose output becomes a logical value 0 at the time of failure.
  • FIG. 1 is a circuit diagram showing the configuration principle of a full-safe light beam type sensor.
  • FIG. 2 is an overall configuration diagram showing one embodiment of a full-safe multi-optical axis light beam type sensor according to the present invention.
  • FIG. 3 is a time chart for explaining the operation of the embodiment.
  • FIG. 4 is a circuit diagram of a scanning output signal inspection circuit.
  • FIG. 5 (A) is a time chart for explaining the operation of the scanning output signal inspection circuit when the output of the scanning output signal is normal.
  • Fig. 5 (B) is a time chart illustrating the operation of the scanning output signal inspection circuit when an abnormality occurs in which the output of the scanning output signal overlaps.
  • FIG. 6 is a circuit diagram of a light emitting side scanning circuit.
  • FIG. 7 (A) is a time chart illustrating the operation of the shift register of the light emitting side scanning circuit.
  • FIG. 7 (B) is a time chart for explaining the signal transmission process between shift registers.
  • FIG. 8 is a circuit diagram of the light-receiving-side scanning circuit.
  • Fig. 9 (A) is a time chart explaining the operation of the shift circuit of the light-receiving side running circuit in the same as above.
  • FIG. 9 (B) is a time chart for explaining a signal transmission process between shift registers.
  • Fig. 9 (C) is a circuit diagram explaining the principle of the wiring structure during the shift register.
  • FIG. 10 is a circuit diagram of the coincidence detection circuit.
  • Fig. 11 is a time chart explaining the operation of the match detection circuit.
  • FIG. 2 shows a schematic configuration diagram of the multi-optical axis light beam type sensor of the present embodiment.
  • a scanning signal generation circuit 1 includes a clock generation circuit that generates a clock signal at regular intervals, a start signal generation circuit that generates a start signal for starting scanning, and A scanning signal (start signal and clock signal) for sequentially driving each shift register of a light-emitting side scanning circuit 2 and a light-receiving side scanning circuit 6, which will be described later, comprises a logical sum circuit for generating a logical sum output of a signal generation circuit. (OR output of the lock signal).
  • the light emitting side scanning circuit 2 includes a light emitting circuit 3 that sequentially emits an AC light beam in a time-division manner using a plurality of light emitting elements in a dangerous area, and an AC light beam that emits a plurality of light beams emitted from the light emitting circuit 3. And a light emitting circuit 3 based on a clock signal sequentially input at predetermined intervals from the scanning signal generating circuit 1 at a predetermined interval.
  • Light receiving circuit 7 and light emitting side shift Light receiving side shift register 8 that generates a scan output signal that enables multiple light receiving elements of the light receiving circuit 7 to sequentially receive light on the time axis based on the same clock signal as the clock signal input to the register 3.
  • the c- scan output signal inspection circuit 9 includes an addition circuit and a conventionally known fail-safe window connector (U.S. Patent No. 4, 661.880, etc.). .
  • the added value becomes the logic level corresponding to the logic value 2 or 0, and the sum is outside the threshold range of the window comparator and the output of the window comparator becomes It is zero (logical value 0).
  • the coincidence detection circuit 10 inputs the shift register output of the last stage of the light-emitting side shift register 5 and the light-receiving side shift register 8 in a complementary relationship to each other, and outputs both outputs to the scan output signal inspection circuit 9. Similarly, a circuit that checks whether the light-emitting side and the light-receiving side are synchronized by adding the values and calculating the threshold value using the window comparator. When both outputs are synchronized, the logical level of the added value is calculated. Becomes 1 and falls within the threshold range of the wind comparator, an output (logical value 1) is generated from the wind comparator, and when both outputs are not synchronized, the added value is the logical value corresponding to the logical value 0 or 2. A level occurs and the output falls outside the window comparator threshold range, and the output of the window comparator becomes zero (logical value 0).
  • the amplification / level test circuit 11 amplifies the received signal generated from the light receiving circuit 7, performs level test, rectifies it, and generates it as a DC output in the same manner as the configuration shown in FIG. If the danger area is safe (no objects), an output level of logical value 1 is generated. If even one of the light receiving elements does not receive light from the light emitting side or a circuit failure occurs, it is considered dangerous. Output becomes zero level (logical value 0).
  • An AND gate 12 as an AND operation circuit has been conventionally known (U.S. Pat. nt No. 4, 757, 417), which is a fail-safe AND gate 35.
  • the outputs of the amplification / level test circuit 11, the match detection circuit 10 and the scan signal test circuit 9 are all logical 1 Occasionally, a logical 1 output is generated, and if any one of them outputs a logical 0, a logical 0 output is generated.
  • the sample / hold circuit 13 is configured to hold the output of the logical value 0 for at least one scan period when the output of the AND gate 12 has the logical value 0. Then, it is a file-safe configuration in which the output becomes a logical value 0 in the event of a circuit failure.
  • Such a sample-and-hold circuit 13 can be constituted by a fail-safe on-delay circuit (see PCTZJP93 / 004111).
  • the output amplifier circuit 14 amplifies the AC output signal of the sample-and-hold circuit 13 and then rectifies it to generate a DC detection output.
  • the light beam is blocked by an object while the sensor is operating normally. Otherwise, it will output a logical 1 indicating safety, and if the sensor is abnormal or at least one of the light beams is shut off, it will output a logical 0 indicating danger.
  • the operation of the light beam type sensor shown in FIG. 2 will be described with reference to the time chart of FIG. 3 by taking as an example the case where the number of optical axes is eight (the number of light emitting elements and light receiving elements is eight).
  • the clock signal generation circuit of the scanning signal generation circuit 1 generates serial clock signals on the time axis at fixed intervals as shown in the figure, and the start signal generation circuit generates one clock signal for every eight clock signals.
  • the start signal is generated at the rate of the number.
  • a scan signal in which the clock signal and the start signal are mixed is sent from the scan signal generation circuit 1 via the OR circuit, and the light receiving side shift register 5 of the light emitting side scanning circuit 2 and the light receiving side of the light receiving side scanning circuit 6 receive light. Side shift Input to register 8.
  • the light-emission-side shift register 5 uses the signal obtained by extending the falling component of the start signal in the scanning signal as a pulse width as a data input signal of the shift register, and when this data input signal is generated.
  • the operation starts with this clock signal, and then the scan output signal is sequentially generated in synchronization with the input of the clock signal, and eight light emitting elements are sequentially emitted in one scanning cycle, and this operation is repeated.
  • the light emitting element is driven by an AC carrier signal from the carrier signal generating circuit 4 in synchronization with the generation of the scanning output signal, as shown by CH1, CH2,..., CH8 in FIG. A light beam is emitted toward the danger area.
  • the light-receiving-side shift register 8 starts operating in synchronism with the light-emitting-side shift register 5 in response to the input of the scanning signal from the scanning signal generating circuit 1 to correspond to each light-emitting element.
  • AC reception output from the light-receiving circuit 7 is generated in series on the time axis and amplified. Then, the output is amplified and level-tested by the level test circuit 11 1, and a serial logical 1 output is generated as shown in the figure and input to the AND gate 12.
  • the scanning output signal from the light emitting side scanning circuit 2 is normal, and one signal is always generated on the time axis as shown in the figure. Also, the light emitting side shift register 5 and the light receiving side shift If the output of the last stage of the register 8 is synchronized, both the outputs of the scanning output signal inspection circuit 9 and the coincidence detection circuit 10 have a logical value of 1, and the output of the AND gate 12 has a logical value of 1.
  • a detection output indicating the safety of logic value 1 is generated from the output amplification circuit 14 via the hold circuit 13 to indicate that there is no object in the dangerous area and that the safety is maintained.
  • the output of the sample-and-hold circuit 13 is held at the logical value 0, and the output of the output amplifier circuit 14 is also as shown by the dotted line in FIG.
  • a logical value of 0 indicates that an object exists in the danger area and is dangerous.
  • the scanning output signal inspection circuit 9 detects this abnormal state and the output of the scanning inspection circuit 9 becomes logical.
  • the output of the match detection circuit 10 becomes the logical value 0, and both are AND gated.
  • the output of 12 becomes a logical value 0, and a detection output indicating danger is generated from the output amplifier circuit 14.
  • FIG. 4 shows a circuit configuration of the scanning output signal inspection circuit 9.
  • the scanning output signal inspection circuit 9 includes a resistor R 1 connected to a plurality of input terminals to which a plurality of scanning output signals F sl to F s8 described later sequentially input from the light emitting side shift register 5 of the light emitting side scanning circuit 2 are input. Through R8, a plurality of coupling capacitors C1 to C8, which are connected in series.
  • the scan output signals Fsl, Fs2, ⁇ , Fs8 of the light-emitting side shift register 5 are output to the diodes D21 to D28 via the capacitors C1 to C8 and the resistors R1 to R8. Are clamped to the power supply potential Vcc by using, and are output from the diodes D11 to D18 to the window comparator WC1.
  • the time chart in FIG. 7A shows a case where the scan output signal of the light-emitting side shift register 5 is normal.
  • the time chart in FIG. 3B shows an abnormal case in which the scan output signal Fs8 of the light-emitting side shift register 5 does not occur at the time when the scan output signal Fs8 should be output, and the scan output signal Fsi occurs erroneously. I will show you.
  • the addition signal ⁇ Fsi of the addition circuit 21 is always a logical value.
  • the logic level is 1 (output in which the scanning output signal Fsi is superimposed on the power supply potential Vcc of the wind comparator).
  • the addition signal ⁇ Fsi is at the time t 8 when the scan output signal Fs8 is to be generated, the scan output signal Fs8 does not exist, and the logic level 0 is the logical level b (the power supply potential Vcc). And generate the scanning output signal F si. At time t, the scan output signal Fs8 overlaps to produce a logic level a of logic value 2.
  • the upper and lower threshold values of the wind comparator WC1 are set lower than the logical value 2 and higher than the logical value 0 with the logical level of the logical value 1 interposed therebetween, as indicated by HT and LT in FIG. Therefore, in the case of Fig. (A), a test output indicating that the logical value of 1 is normal is generated from the window comparator WC1, and as shown in Fig. (B), the addition signal ⁇ F si is the logical value of the logical value of 0 and 2 At the level, a test output indicating an abnormality of logical value 0 is generated from the wind comparator WC1.
  • the circuit configuration of the scanning output signal inspection circuit 9 has the following features.
  • Capacitor C 1 -C 8 and Daio de D 11 ⁇ D 18 and adder circuit 21 consists of D21 ⁇ D28 is a capacitor coupling, moreover, the power source potential V cc using Daio one de D21 ⁇ D28 Since it is clamped (coupling due to the potential outside the power supply frame), the signal is transmitted only when a positive signal change occurs in the scanning output signals Fsl to Fs8. For this reason, when a fixed failure occurs in which the scan output signal F si is fixed to 1 or 0 at the light-emitting side shift register 5, the output of the logical value 1 does not occur in the adder circuit 21 (light-emitting side shift).
  • the running output signal inspection circuit 9 has another important failure inspection function. Since the shift register is composed of C-M ⁇ SIC, for example, the data input line of the light-emitting side shift register 5 is disconnected; if a failure occurs, the flip-flop that constitutes the shift register 5 For circuit noise Error output occurs.
  • the time chart in FIG. 5 (A) is for the case where the output signals F si to F s8 of the shift register are normally output, and the addition signal ⁇ Fsi always has a logic level of 1.
  • FIG. 9B when the scanning output signal Fs8 occurs at (t) instead of (or instead of) time t8, at time t, when the scanning output signal Fsi occurs.
  • the added signal ⁇ Fsi becomes a logical level obtained by adding the two scan output signals at the time t ,.
  • the scan output signal Fsi overlaps due to the failure of the light-emitting side shift register 5, and a failure occurs in the adder circuit 21 that should transmit this overlapped signal, that is, the light-emitting side shift register 5 and the adder circuit 21 If two faults occur simultaneously, a logical 1 output signal may occur.
  • the circuit that transmits the signal Fsi or the circuit that transmits the signal Fs8 at the time t, in the time chart of FIG. 5 (B) fails (for example, a disconnection failure occurs in the capacitor C1 or the capacitor C8). Occurs, the logic level of the addition signal ⁇ Fsi becomes 1. This is a drawback of the circuit of FIG. 5, but this drawback can be compensated for by the circuit configuration of the light emitting side scanning circuit 2 described later. If the adder circuit 21 fails while the light emitting side shift register 5 is operating normally, the addition signal ⁇ F si The logic level is 0.
  • FIG. 6 shows a circuit configuration of the light emitting side scanning circuit 2.
  • DK flip-flops FF1 to FF8 constitute shift registers.
  • the single multivibrator MM 1 receives the scanning signal from the scanning signal generation circuit 1, extends the pulse width for a predetermined time, and outputs it to the data input terminal of the flip-flop FF 1 of the first stage of the shift register. .
  • the non-inverting output terminals of the D—K flip-flops FF 1 to FF 8 are connected to the negation circuits IVll to IV81, which are the first negation circuits, and the output sides of these negation circuits IVll to IV81.
  • the power source side of the light emitting elements LD1 to LD8 is connected to this.
  • the anode sides of the light emitting elements LD1 to LD8 are connected to a carrier signal generating circuit 4 for generating a carrier signal CRY of a predetermined frequency via current reducing resistors R1 to R8.
  • a negative circuit IV12 to IV82 which is a second negative circuit, is connected to an intermediate point between each of the light emitting elements LD1 to LD8 and the current reducing resistors R1 to R8, and a negative circuit IV12 to The output side of the IV72 is connected to the data input terminal of the flip-flop of the next stage.
  • a negation circuit IV is for inverting the output of the flip-flop FF8 of the last stage and outputting the inverted flip-flop FF8 to the coincidence detection circuit 10.
  • the shift register consisting of flip-flops FF1 to FF8 is used to demultiplex the scan signal IN with the pulse width extended by the monostable multivibrator MM1 for the first flip-flop FF1. It is the evening input signal.
  • the start signal PN included in the scan signal IN is detected and the first clock is detected.
  • FIG. 7 (B) is a time chart showing the operation of the coupling circuit between flip-flops. In the figure, the description is made between the flip-flops FF1 and FF2.
  • the output of the NOT circuit IVII goes low and the carrier signal CRY flows into the light emitting element LD1 to emit an AC light beam, and the light emission results.
  • the input side of the NOT circuit IV12 becomes L level
  • the output of the NOT circuit IV12 becomes H level
  • the flip-flop of the next stage FF2 H level signal is input.
  • the configuration is such that the scanning output signal F si input to the addition circuit 21 is generated as an input signal of the flip-flop FF 2.
  • the basic concept of failure detection of the light-emitting side scanning circuit in Fig. 6 using the shift register is as follows. First, a logical value of 0 (L level) is fixed to the flip-flop input signal. If a failure occurs, no logical value 1 (H level) is generated in the output signal of the flip-flop FF8 of the last stage. Second, if a fixed failure with a logical value of 1 occurs in the input signal of the flip-flop (including the case where the light-emitting element emits light continuously), all of the flip-flops at the subsequent stage It is based on the fact that it is fixed at logical value 1.
  • the output i of the last flip-flop FF 8 Does not occur, and at the same time, the input signal of the adding circuit 21 is not generated.
  • the output signal of the last flip-flop FF8 is usually fixed. However, if the flip-flop is reset for any reason, multiple flip-flops operate simultaneously, and this simultaneous operation is propagated to the subsequent flip-flop. For this reason, the signal overlap shown on the time chart in FIG. 5 (B) usually occurs at a plurality of points, and the scan output signal inspection circuit 9 in FIG. This can compensate for the drawback of the occurrence of blemishes.
  • the output of the addition circuit 21 has a logical value of 0, and the output of the scanning output signal inspection circuit 9 has a logical value of 0, thereby notifying the abnormality. Also, if a short-circuit or a disconnection fault occurs in the capacitor C1, a test output indicating an abnormality is also generated.
  • the carrier signal CRY never occurs as the output of the logical value 1 (H level) of the NOT circuit IV12.
  • the carrier signal CRY becomes the input of the negation circuit IV12, and is based on this input.
  • the output signal of the NOT circuit IV12 becomes the input signal of the flip-flop FF2 and the capacitor C1.
  • the light emitting element L D1 does not emit light, so that the output of the sensor indicates danger.
  • FIG. 8 shows a circuit configuration of the light receiving side scanning circuit 6. .
  • the monostable multivibrator MM 2 and the shift register The D—K flip-flops FF1 to FF8 constituting the light-emitting side scanning circuit 2 shown in FIG. Negation circuits IV1 to IV8, which are third negation circuits, are connected to the inverting output terminals of the flip-flops FF1 to FF8.
  • the light-receiving elements PD1 to PD8 are arranged to face the light-emitting elements LD1 to LD8 with a dangerous area therebetween, and the light beam reception signals output from the light-receiving elements PD1 to PD8 are fail-safe AC amplification.
  • the shift register using the flip-flops FF1 to FF8 is a monostable multivibrator based on the scanning signal IN based on the scanning signal IN, as in the case of the light emitting side scanning circuit 2.
  • the output signal of 2 is the data-side input signal of the first flip-flop FF1.
  • the first flip-flop FF 1 is synchronized with the input of the first clock signal by the start signal included in the run signal IN. Operates, and thereafter, output signals are generated in the flip-flops FF2 to FF8 in synchronization with the generation of the clock signal.
  • Fig. 9 (B) shows the signal transmission process of flip-flops FF1 and FF2.
  • the negation circuit is shown.
  • the output of IV 1 becomes H level (logical value 1)
  • An AC output based on the light beam reception of the light receiving element PD 1 is output as an output signal F rl.
  • the connections a, b, and c are connected as shown so that the control of the output signal Frl by the NOT circuit IV1 is always transmitted to the output line of the amplifier circuit A1. .
  • the connection c precedes the connection b, and the shift register does not advance even if either connection a or b is disconnected.
  • the signal Frl on the output line of the amplifier circuit A1 can be similarly controlled using the output signal of the NOT circuit IV1 ( however, If the connection c is broken in Fig. (C), the shift register will operate normally, even though the output signal of the NOT circuit IV1 does not affect the output signal Frl. Cannot be configured for failsafe.
  • the circuit of FIG. 8 firstly does not always output the received output signals Frl to Fr8 when the AC amplifier circuits A1 to A8 fail. Secondly, it includes the connection a and the control line. It is based on two logics: if a failure occurs in the elements that make up the shift register, the effect always appears on the last flip-flop.
  • the output signal R-SCAN of the shift register 8 on the light-receiving side is compared with the output signal of the shift register on the light-emitting side, and the error-free check (fail-safe check) is performed with the circuit shown in Fig. 8. Then, the following error (2) is allowed.
  • connection a is given priority over connection b via the output terminal of the amplifier A1. Therefore, if the connection a or the connection b is broken, the output signal of the NOT circuit IV1 will not be transmitted to the flip-flop FF2).
  • the shift register output R—SCAN output is fixed to a logical value of 1 (H level) or 0 (L level)
  • the light emitting side shift register output signal ' ⁇ -CAN does not match the light receiving side shift register output signal R-SCAN because the period is significantly extended or cannot be generated in a normal period.
  • FIG. 10 shows a circuit configuration of the coincidence detection circuit 10.
  • Tsu output of flop FF 8 is the output signal T one S is inverted by the NOT circuit IV 1 AN (serial From the light-receiving-side shift register 8, the inverted output of the final-stage flip-flop FF8 is inverted by the rejection circuit IV8, and the shift on the light-emitting side is performed.
  • the output signal of the register T ⁇ S (the output signal R complementary to JAN is generated as R ⁇ SCAN ⁇ these two output signals' ⁇ SCAN and R ⁇ SCAN are the same as in Fig. 4.
  • Addition is performed using an adder circuit 22 consisting of diodes D10 to D40 and resistors RIO, R20. (Resistors R10, R20 are connected before capacitors CIO, C20. Then, the addition output is subjected to threshold calculation by a fail-safe window comparator WC2.
  • the level of the logical value 0 is below the fail-safe window control, and the level of the logical value 2 is below the lower threshold of WC2. Is greater than the upper threshold, and the output signal has a logical value of 0 (indicating a mismatch between the two signals).
  • the failure mode of the coincidence detection circuit 10 is the same as that shown in FIG. 4. In the event of a circuit failure, the output of the addition signal X is stopped or the power supply potential V cc (both correspond to the logical value 0), and the window comparator WC It is outside the threshold range of 2 and outputs a logical value of 0.
  • scanning is performed using a shift register.
  • the sensor output signal is generated and the scan output signal is inspected only on the light-emitting side, and the output of the last stage of the shift register is monitored for coincidence / mismatch, simplifying the configuration of the sensor system. can do. Further, the addition operation for judging whether the scanning output signal is generated normally or abnormally is easy, and the withstand voltage of the capacitor can be reduced. [Industrial applicability]
  • the present invention in a system in which a machine and a human work in a common workspace, can significantly improve the safety of a worker working in the common workspace with the machine and prevent an accident caused by the machine of the worker. Therefore, industrial utility is great.

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Description

明 糸田 書
フ エ ー ル セ ー フ 多 光軸光線式 セ ン サ
〔技術分野〕
本発明は、 監視する危険領域を挟んで対面配置した多数の発光素 子と受光素子とを順次同期させて走査駆動し、 発光素子からの光ビ 一ムが受光素子で受光された時に危険領域に物体なしとして論理値
1 の出力を発生して安全を示し、 光ビームが受光されなかった時危 険領域に物体有り として論理値 0の出力を発生して危険を示す安全 性の高いフェールセ一フな多光軸光線式センサに関する。
〔背景技術〕
例えば、 プレス機械等の産業機械の運転を作業者の手動操作で行 う場合、 作業者の安全を確保するための 1 つ.の方法として、 例えば 多光軸の光線式センサが採用されている （U. S. Pa t en t No. 4, 309 , 6 96) 。
かかる多光軸光線式センサでは、 機械運転時に作業者が存在して は危険な領域 （危険領域） と存在しても安全な領域 （安全領域） と を定め、 その境界部分に、 多数の発光素子と受光素子とを対面配置 し発光素子から受光素子に向かって光ビームを放射させる。 そして、 作業者の身体の一部で、 光ビームの少なく とも一部が遮られ受光素 子からの受光出力が発生しない時、 作業者が危険領域に侵入したと 判断して機械を停止させて作業者の安全を確保するという ものであ る。
ここで、 フエ一ルセ一フな光線式センサを構成するための 3つの 重要な信号処理を以下に述べる。
( 1 ) 受光器 Rの入力信号を交流信号とする。 第 1図の B , — B。 の振幅で示すように、 投光器 Tの出力信号 （ 光ビーム B) は光ありの状態 （B , ) と光なしの状態 （B。 ) とが 交互に出力される交番信号として受光器 Rへ送信される。 この方法 は、 受光器 R側から見ると、 B , (光あり） のレベルが障害物で光 ビームが遮断されていない状態 （即ち、 安全） を意味し、 B。 （光 なし） のレベルが障害物で光ビームが遮断された状態 （即ち、 安全 でない） を意味している。 受光器 Rを構成する受光素子と増幅器は この交番信号を受信して増幅することにより、 領域 X (安全を確認 すべき領域） に現実に障害物が進入したときこの交番信号は受信さ れず、 障害物が不在のときこの交番信号は受信されることになる。 換言すると、 この方法は、 障害物が不在である （安全である） とき にも、 これを示す受信信号の中に危険を示す信号 （B。 ） が含まれ ることになる。
( 2 ) 安全を示す信号 y = 1 は交流信号の整流出力信号とする。 第 1図における交流増幅器の出力信号は倍電圧整流回路で整流さ れて直流出力信号 y = 1を生じる。 図でコンデンサ C A には、 入力 信号レベル B。 （危険を示す） が受信されて、 はじめて図で示す極 性の充電がダイオー ド DA を介して起こる。 そして、 入力信号レべ ル8 , (安全を示す） はこの充電電圧に重畳し、 ダイオー ド DB を 介してコンデンサ CB に直流の出力電圧 VDCとして蓄積される。 こ の蓄積電圧 VDCは、 入力信号レベル B。 によってコンデンサ CA が 充電されない限り生じない。 即ち、 安全を示す直流出力信号 VDCは 危険を示す入力信号レベル B。 を受信できるときのみ生じるこ とに る。
図に示す受信方法は、 安全を示す信号 （VDC) を生成するとき、 受光素子と交流増幅器が危険を示すこ とができることを確認して生 じているこ とになる。 この動作を論理的に表現すれば 「領域 Xが安 全であることと、 受光器 Rが危険を示すことができることの論理積 で出力信号 y = 1 が生じる」 という ことになる。 そして、 もし、 入 力信号レベル B , が受信されないとき、 直流出力 VDCは生じないの で危険を示すことになる。 図で投光器 Tから送信される交番の光ビ —ム Bは危険な領域 Xに障害物があるか否かを検査すると同時に、 受光器 Rの受光素子と増幅器が正常に動作しているか否かを検査す るための検査信号となつている。
( 3 ) 出力信号は電源電位より高いレベルで出力される。
第 1 図で、 倍電圧整流回路は、 ダイオー ド DA を用いて電源電位 Vccにクランプされており、 信号 yは電源電位 Vccに整流出力電圧 V DCが重畳して出力される。 このように電源電位 Vccに重畳して出 力信号が生成される （電源枠外電位の出力信号と呼ぶ） 理由は、 図 の点線で示すように、 万一、 コンデンサ C A に短絡故障が生じて出 力側に電源電位 Vccが直接出力されるようなこ とがあっても、 出力 側で出力電位 V DCとこれを区別できるようにするためである。 即ち、 図で、 倍電圧整流回路の出力電位を Vとすると、 2値の出力信号 y は次のように判断されるようにする。
y = 1 , V > V cc
= 0， V≤ V c c
即ち、 電源電位 Vccより高い出力電位 （V〉 VCC) が出力される ときを安全を示す信号 y = l とし、 電源電位 Vccと等しいか， 若し く は電源電位 Vccより低い出力電位 （V≤ VCC) で出力されるとき を危険を示す信号 y = 0 とする。 このように、 信号 yを 2値化することによって、 万一、 コンデン サ C A に短絡故障が生じて電源電位 V c cが出力側に出力されても、 誤って安全を示す信号 y = 1 が生じるようなことがない。
ところが、 前述した従来の多光軸光線式センサ （U. S. Pa t en t No. 4 , 309 , 696) は、 前記 （ 1 ) 〜 （ 3 ) の信号処理原理を有しておら ずフェールセーフな構成ではない。
そこで、 本発明者の一人は、 上述のフヱールセーフな信号処理原 理を採用すると共に、 互いに対面する各発光素子と受光素子を周期 的に駆動走査するようにしたフェールセーフな多光軸光線式センサ を先に提案している （日本国特許出願 ： 特願平 5 — 3 0 0 6 8号） c このものは、 発光側と受光側の各走査回路から時間軸上で連続的 な走査出力信号を互いに同期させて発生させ発光素子と受光素子と を順次走査駆動し、 発光素子側から受光素子側へ順次光ビームを発 光させて危険領域における物体を検出するようにしている。 その際 に、 走査回路からの走査出力信号が、 時間軸上で常に 1 つであると きを正常状態とし、 時間軸上で同時に 2つ以上の走査出力信号が重 なったり、 1走査周期において 1 つ以上の走査出力信号が欠落する ような場合には異常状態としてセンサ出力を停止するような構成と なっている。 そして、 走査出力信号の異常状態の検出に、 加算によ るフェールセーフな多値論理演算に基づく誤り検出方法を採用して いる。
即ち、 発光素子及び受光素子の走査のために発生する走査出力信 号の電圧レベルを順に倍電圧整流回路を用いて加算し、 加算された 電圧レベルをフヱールセーフなウイ ン ドコ ンパレータで閾値演算す る。 そして、 走査出力信号が時間軸上で常に 1 つであることと、 全 ての走査出力信号が 1走査周期で発生していることをそれぞれの加 算値レベルを設定して検出し各加算値が所定の範囲内にあるときゥ ィ ン ドコンパレー夕は走査出力信号の発生状態が正常であることを 示す出力電圧 （論理値 1 ) を生成し、 所定の範囲外にあるとき出力 電圧を零 （論理値 0 ) として走査出力信号の発生状態が正常でない こ とを示す。
しかしながら、 このような走査出力信号の誤り検出方法において は、 全ての走査出力信号 （N個とする） 発生検出において N個の加 算が必要となり、 N個の走査出力信号の電圧レベルの加算値の総和 Σ Νに対する 1個の走査出力信号分の電圧変化は 1 Z Nとなる。 こ のため、 走査出力信号数 N (光軸数） が増加すると、 閾値の設定が 微妙となり閾値演算による判定が難しくなる。 また、 走査出力信号 数が増加して加算数が増加すると、 加算された電圧値が上昇するた め、 加算演算に用いるコンデンサの耐圧を大き くする必要があり、 使用するコ ンデンサの形状が大き くなつてしまう等の問題がある。 更に、 このフェールセーフな多光軸光線式センサでは、 発光側と 受光側にそれぞれ別個に走査回路を設けており、 また、 発光側の走 査と受光側の走査の同期を、 最終の発光素子の走査出力信号である こ とを受光側に送信し、 受光側の最終の受光素子の走査出力信号と 一致したこ とを照合することによって両者が同期しているこ との確 認を行う構成を採用しており、 発光側と受光側の走査の同期を別系 で検査している。 このため、 センサの回路構成が複雑である。
本発明は上記の多光軸光線式センサの改良であって、 走査出力信 号の増加に関係なく加算値の閾値演算を容易とし、 且つ、 センサの 回路構成を簡略化するこ とを目的とする。 〔発明の開示〕
このため本発明のフヱールセーフ多光軸光線式センサは、 一定間 隔のクロッ ク信号を含む走査信号を発生する走査信号発生回路と、 該走査信号発生回路からのク口ッ ク信号の入力毎に順次出力を発生 するシフ ト レジス夕を備え、 該シフ ト レジス夕の出力に基づいて複 数の発光素子を順次切替え走査駆動する走査出力信号を発生させて 複数の発光素子から順次交流の光ビームを発光させる発光側走査回 路と、 該発光側走査回路と同一のク口ッ ク信号の入力毎に順次出力 を発生するシフ ト レジス夕を備え、 該シフ ト レジス夕の出力に基づ いて前記複数の発光素子と対面して配置される同数の受光素子を順 次切替え走査駆動する走査出力信号を発生し、 受光素子が発光素子 からの光ビームを受光した時に交流の受光出力信号を発生する受光 側走査回路と、 該受光側走査回路から交流の受光出力信号が発生し たときにこの受光出力信号を増幅且つレベル検定し整流して論理値 1 の出力を発生すると共に回路故障時に出力が論理値 0 となるフニ ールセーフな増幅 ' レベル検定回路と、 前記発光側走査回路の複数 の走査出力信号レベルを加算し、 加算値の論理レベルが 1 の時に前 記走査出力信号が常時 1 つだけ発生している正常状態として論理値 1 の出力を発生し、 前記加算値の論理レベルが 2以上又は 0の時に 走査出力信号が時間軸上で重なる状態及び 1走査周期において少な く とも 1 つの走査出力信号が発生しない状態の少なく ともどちらか 一方の異常状態として論理値 0の出力を発生すると共に回路故障時 に出力が論理値 0 となるフエールセーフな走査出力信号検査回路と、 前記発光側と受光側の各シフ ト レジス夕の最終段の出力を加算演算 し、 加算値の論理レベルが 1 のとき前記最終段の出力が同期してい ると判定して論理値 1 の出力を発生し、 前記加算値の論理レベルが 2又は 0の時に前記最終段の出力が非同期であると判定して論理値 0 の出力を発生すると共に回路故障時に出力が論理値 0 となるフエ ールセーフな一致検出回路と、 前記増幅 · レベル検定回路、 走査出 力信号検査回路及び一致検出回路の各出力の論理積演算を行いこれ ら出力が全て論理値 1 の時に論理値 1 の出力を発生すると共に回路 故障時に出力が論理値 0 となるフエールセーフな論理積演算回路と- 該論理積演算回路の出力が論理値 0の時にこの論理値 0の出力を少 なく とも走査出力信号の 1走査周期以上ホール ドすると共に回路故 障時に出力が論理値 0 となるフエ一ルセーフなサンプルホ一ルド回 路とを備えて構成した。
かかる構成により、 センサの回路構成を簡素化できると共に、 光 軸数が増大した場合でも加算値の閾値演算が容易にできる共に、 加 算回路に使用するコンデンサの耐圧を大きせずに済みコ ンデンサの 大型化を招く心配がない。
具体的には、 前記発光側走査回路は、 発光素子数に対応した複数 の D— Kフ リ ップフロップからなるシフ ト レジス夕と、 前記走査信 号発生回路からの走査信号を入力し当該走査信号を所定時間パルス 幅延長して前記シフ ト レジス夕の初段のフ リ ップフ口ップのデ一夕 入力端に出力する単安定マルチバイブレー夕と、 各フ リ ップフロ ッ プの非反転出力端に接続され複数の第 1 の否定回路と、 該各否定回 路の出力側に力ソー ド側が接続された複数の発光素子と、 該各発光 素子のァノ一 ド側に各抵抗を介して接続され所定周波数のキヤ リァ 信号を発生するキヤ リア信号発生回路と、 入力側が前記各発光素子 と抵抗との間に接続され出力側が次段のフ リ ップフ口ップのデータ 入力端に接続された複数の第 2の否定回路とを備え、 前記各 D— K フ リ ップフロ ップのクロ ッ ク入力端に走査信号発生回路からのク口 ッ ク信号を入力し、 前記各第 2の否定回路と各フ リ ップフロ ップデ —夕入力端との中間点から前記走査出力信号検査回路への出力信号 を取り出す構成である。
また、 前記受光側走査回路は、 受光素子数に対応した複数の D— Kフ リ ップフロ ップからなるシフ ト レジスタと、 前記走查信号発生 回路からの走査信号を入力し当該走査信号を所定時間パルス幅延長 して前記シフ ト レジス夕の初段のフ リ ップフロ ップのデ一夕入力端 に出力する単安定マルチバイブレー夕と、 各フ リ ップフロ ップの反 転出力端側に接続され複数の第 3 の否定回路と、 前記発光素子と危 険領域を挟んで対面配置される複数の受光素子と、 該各受光素子か らの光ビーム受信信号を増幅する複数の交流増幅回路とを備え、 各 D— Kフ リ ップフロ ップのクロ ッ ク入力端に発光側走査回路と同一 のクロ ッ ク信号を入力し、 前記第 3 の否定回路の出力側を、 前記交 流増幅回路の出力線に結線した後前記交流増幅回路の出力線を介し て次段のフ リ ップフロ ップのデ一夕入力端に接続する構成である。
また、 前記走査出力信号検査回路は、 発光側走査回路のシフ ト レ ジス夕から順次入力される複数の走査出力信号が入力する複数の入 力端に各々直列接続される複数の結合コ ンデンサ、 該各結合コ ンデ ンサの出力側を電源電位にク ラ ンプする複数の第 1 のダイォー ド、 及び該各第 1 のダイオー ドで電源電位にクラ ンプされた結合コ ンデ ンサの出力を 1 つの出力端に整流伝達する第 2のダイォー ドで構成 される加算回路と、 該加算回路の出力レベルを閾値演算し前記出力 レベルが論理値 1 の時に閾値範囲内と して論理値 1 の出力を発生し、 前記出力 レベルが論理値 0 又は 2以上の時に閾値範囲外と して論理 値 0 の出力を発生する と共に故障時に論理値 0 の出力となるフ 一 ルセーフな第 1 のウイ ン ドコ ンパレ一夕 とを備える構成である。
また、 前記一致検出回路は、 前記発光側走査回路のシフ ト レジス 夕の最終段フ リ ップフ口 ップの出力と前記受光側走査回路のシフ ト レジス夕の最終段フ リ ップフ口 ップの出力とがそれぞれ入力する各 入力端に各々直列に接続される各結合コ ンデンサ、 該各結合コ ンデ ンサの出力側を電源電位にク ラ ンプする各第 3のダイオー ド及び該 各第 3のダイオー ドで電源電位にクラ ンプされた各結合コ ンデンサ の出力を 1 つの出力端に整流伝達する各第 4 のダイオー ドで構成さ れる加算回路と、 該加算回路の出力 レベルを閾値演算し前記出力レ ベルが論理値 1 の時に閾値範囲内と して論理値 1 の出力を発生し、 前記出力レベルが論理値 0又は 2の時に閾値範囲外と して論理値 0 の出力を発生すると共に故障時に論理値 0 の出力となるフェールセ 一フな第 1 のウィ ン ドコ ンパレ一夕 とを備え、 前記発光側走査回路 のシフ ト レジス夕の最終段フ リ ップフ口 ップの出力と前記受光側走 査回路のシフ ト レジス夕の最終段フ リ ップフ口 ップの出力を互いに 相補の関係を持たせて前記加算回路に入力する構成である。
また、 前記サンプル · ホール ド回路は、 故障時に出力が論理値 0 となるフヱールセーフなオン · ディ レー回路で構成する。
〔図面の簡単な説明〕
第 1 図はフ ールセ一フな光線式センサの構成原理を示す回路図 である。
第 2図は本発明のフ ールセ一フ多光軸光線式センサの一実施例 を示す全体構成図である。 第 3図は同上実施例の動作を説明するタイムチヤ 一 トである。 第 4図は走査出力信号検査回路の回路図である。
第 5図 （A ) は走査出力信号の出力が正常時の走査出力信号検査 回路の動作を説明するタイムチヤ一トである。
第 5図 （ B ) は走査出力信号の出力に重なりが生じた異常時の走 查出力信号検査回路の動作を説明するタイムチャー トである。
第 6図は発光側走査回路の回路図である。
第 7図 （A ) は同上発光側走査回路のシフ ト レ ジスタの動作を説 明するタイムチヤ一 トである。
第 7図 （ B ) はシフ ト レジスタ間の信号伝達過程を説明するタイ ムチヤー トである。
第 8図は受光側走査回路の回路図である。
第 9図 （A ) は同上受光側走查回路のシフ ト レ ジス夕の動作を説 明するタイムチャー トである。
第 9図 （ B ) はシフ ト レ ジスタ間の信号伝達過程を説明するタイ 厶チヤ一 トである。
第 9図 （ C ) はシフ ト レジス夕間の結線構造の原理を説明する回 路図である。
第 10図は一致検出回路の回路図である。
第 1 1図は同上一致検出回路の動作を説明するタイムチャー トであ る
〔発明を実施するための最良の形態〕
以下に本発明のフニールセーフ多光軸光線式センサの実施例を図 面に基づいて詳細に説明する。
第 2図は本実施例の多光軸光線式センサの概略構成図を示す。 第 2図において、 走査信号 ¾生回路 1 は、 クロッ ク信号を一定間 隔で発生するクロッ ク発生回路と、 走査開始のためのスター ト信号 を発生するスター ト信号発生回路と、 これら 2つの信号発生回路の 論理和出力を発生する論理和回路とからなり、 後述する発光側走査 回路 2 と受光側走査回路 6の各シフ ト レジス夕を順次駆動するため の走査信号 （スター ト信号とクロ ッ ク信号の論理和出力） を発生す るものである。
前記発光側走査回路 2は、 危険領域に複数の発光素子を用いて時 分割で順次交流の光ビームを発光する発光回路 3 と、 該発光回路 3 から発光する複数の光ビームを交流の光ビームにするための交流の キャ リ ア信号を発生させるキャ リ ア信号発生回路 4 と、 走査信号発 生回路 1 から所定の間隔で順次直列に入力するクロッ ク信号に基づ いて発光回路 3の複数の発光素子を時間軸上で順次発光させる走査 出力信号を発生する発光側シフ ト レ ジス夕 5 とを備えて構成される c 前記受光側走査回路 6 は、 発光回路 3の各発光素子と危険領域を 挟んで互いに対面する複数の受光素子を有し、 各発光回路 3から順 次発光された交流の光ビームを時分割に同期して受信し、 この受信 信号を直列信号に変換して出力する受光回路 7 と、 発光側シフ ト レ ジス夕 3に入力するクロ ッ ク信号と同一のクロッ ク信号に基づいて 受光回路 7の複数の受光素子を時間軸上で順次受光可能とする走査 出力信号を発生する受光側シフ ト レジスタ 8 とを備えて構成される c 走査出力信号検査回路 9 は、 後述するように加算回路と従来公知 ( U . S . Pa t e n t No. 4 , 661 . 880等） のフ ェールセーフウィ ン ドコ ンノ、。レ 一夕を備え、 発光側走査回路 2の走査出力信号の正常. ' 異常をフ ニ —ルセーフな加算演算と閾値演算によつて検査する回路で、 発光側 走査回路 2 の走査出力信号が時間軸上で常に 1 個発生している正常 時には加算値の論理レベルが 1 となってウィ ン ドコ ンパレータの閾 値範囲内となり、 ウィ ン ドコ ンパレータから出力 （論理値 1 ) が発 生し、 走査出力信号が時間軸上で重なりを生じたり、 発光回路 3 の
1 走査周期において走査出力信号が欠落したりする異常'時には、 加 算値は論理値 2又は 0 に対応する論理レベルとなりウィ ン ドコ ンパ レ一夕の閾値範囲外となりウィ ン ドコ ンパレータの出力が零 （論理 値 0 ) となる。
一致検出回路 1 0は、 発光側シフ ト レジスタ 5 と受光側シフ ト レジ ス夕 8 の最終段のシフ ト レジス夕出力を互いに相補の関係で入力し、 両出力を走査出力信号検査回路 9 と同様に加算演算しウィ ン ドコ ン パレー夕で閾値演算するこ とにより、 発光側と受光側が同期してい るこ とを確認する回路で、 両出力が同期している時には加算値の論 理レベルが 1 となってウィ ン ドコ ンパレータの閾値範囲内となり、 ウィ ン ドコ ンパレータから出力 （論理値 1 ) が発生し、 両出力が同 期していない時加算値は論理値 0 又は 2 に対応する論理レベルが発 生しウィ ン ドコ ンパレータの閾値範囲外とな り ウィ ン ドコ ンパレ一 夕の出力が零 （論理値 0 ) となる。
増幅 · レベル検定回路 1 1は、 第 1 図に示す構成と同様にして受光 回路 7から発生する受信信号を増幅してレベル検定し整流して直流 の出力と して生成するものである。 そして、 危険領域が安全 （物体 なし） であれば論理値 1 の出力 レベルが発生し、 受光素子の 1 つで も発光側からの光を受信しない時及び回路故障は発生した時は危険 と して出力が零レベル （論理値 0 ) となる。
論理積演算回路と しての A N Dゲ一 ト 12は、 従来公知（U. S . Pa t e n t No. 4， 757, 41 7等） のフェールセーフな A N Dゲー ト 35であり、 増幅 · レベル検定回路 1 1、 一致検出回路 1 0及び走査信号検査回路 9 の出力がいずれも論理値 1 の時に論理値 1 の出力を発生し、 いずれ か 1 つでも論理値 0の出力の時は論理値 0の出力を発生する。
サンプル · ホール ド回路 13は、 A N Dゲ一 ト 12の出力が論理値 0 の時に、 この論理値 0の出力を少なく とも 1走査周期の時間幅だけ ホール ドするように構成される。 そして、 回路故障時には出力が論 理値 0 となるフヱ一ルセーフな構成である。 このようなサンプル · ホール ド回路 13は、 フェールセーフなオン ' ディ レー回路 （ P C T Z J P 9 3 / 0 0 4 1 1参照） によつて構成するこ とができる。
出力増幅回路 14は、 サンプル · ホールド回路 1 3の交流の出力信号 を増幅した後、 整流して直流の検知出力を生成するもので、 センサ が正常動作している状態で光ビームが物体によって遮断されなけれ ば安全を示す論理値 1 の出力を発生し、 センサが異常若しく は光ビ ー厶の少なく とも 1 つが遮断された時は危険を示す論理値 0 の出力 を発生する。
次に第 2図の光線式センサの動作を、 光軸数が 8個 （発光素子と 受光素子がそれぞれ 8個） の場合を例として第 3図のタイムチヤ一 トを参照しながら説明する。
走査信号発生回路 1 のクロッ ク信号発生回路からは図示のように 時間軸上で直列なクロ ッ ク信号が一定間隔で発生し、 スター ト信号 発生回路からはクロッ ク信号 8個に対して 1個の割合でスター ト信 号が発生する。 そして、 論理和回路を介してクロッ ク信号とスター ト信号が混在した走査信号が走査信号発生回路 1 から.発光側走査回 路 2の発光側シフ ト レジス夕 5 と受光側走査回路 6の受光側シフ ト レ ジスタ 8 に入力する。 この走査信号が入力すると、 発光側シフ ト レジスタ 5では、 走査信号におけるスター ト信号の立ち下がり成分 をパルス幅延長した信号をシフ ト レジス夕のデータ入力信号とし、 このデータ入力信号が発生した時のクロッ ク信号で動作を開始し、 以後クロッ ク信号の入力に同期して走査出力信号を順次発生し、 1 走査周期丁で 8個の発光素子を順次発光させ、 この動作を繰り返し 行う。 発光素子は、 前記走査出力信号の発生に同期してキヤ リァ信 号発生回路 4からの交流のキャ リア信号によって第 3図の C H 1 , C H 2 , · · · ， C H 8で示すように交流の光ビームを危険領域に 向けて発光する。 受光側走査回路 6では、 前記走査信号発生回路 1 からの走査信号の入力によって発光側シフ ト レジス夕 5 と同期して 受光側シフ ト レジス夕 8が動作を開始して各発光素子と対応してい る各受光素子を順次駆動し、 危険領域に物体が存在せず各光ビーム が順次受光素子で受光されると受光回路 7から交流の受信出力が時 間軸上で直列に発生し、 増幅 ， レベル検定回路 1 1によって増幅 · レ ベル検定ざれ整流されて図示のような直列な論理値 1 の出力が発生 して A N Dゲ一 ド 12に入力する。
このとき、 発光側走査回路 2における走査出力信号が正常で、 図 示のように時間軸上で常に 1個発生する状態であり、 また、 発光側 シフ ト レ ジス夕 5 と受光側シフ ト レ ジスタ 8の最終段の出力が同期 していれば、 走査出力信号検査回路 9及び一致検出回路 1 0の両出力 も論理値 1 となり、 A N Dゲー ト 12の出力が論理値 1 となり、 サン プル · ホール ド回路 1 3を介して出力増幅回路 1 4から論理値 1 の安全 を示す検知出力が発生して、 危険領域に物体が存在せず安全である ことを示す。 一方、 光ビームの少なく とも 1 つ、 例えば C H 2が遮断されて受 光素子で受信されなかつた場合には、 第 3図の点線で示すように増 幅 · レベル検定出力の C H 2に対応する期間が論理値 0 となり、 A N Dゲー ト 12の出力も論理値 0 となる。 この論理値 0 の A N Dゲ一 ト出力がサンプル · ホールド回路 13に入力すると、 サンプル · ホー ル ド回路 13の出力も論理値 0 になると共に、 この論理値 0 の出力を 光ビーム C H i ( i = l 〜 8 ) の 1走査周期 T以上ホール ドする。 これにより、 前記光ビーム C H 2が周期的に受光されなければ、 サ ンプル · ホールド回路 13の出力は論理値 0 に保持され、 出力増幅回 路 14の出力も第 3図の点線で示すように論理値 0 となって、 危険領 域に物体が存在し危険であることを示す。
また、 発光側走査回路 2の走査出力信号が、 時間軸上で重なりを 生じたり、 欠落した異常状態では、 走査出力信号検査回路 9がこの 異常状態を検出して走査検査回路 9 の出力が論理値 0 となり、 発光 側シフ ト レジスタ 5 と受光側シフ ト レジス夕 8の最終段の出力に同 期ずれが発生した場合も、 一致検出回路 10の出力が論理値 0 となり、 いずれも A N Dゲー ト 12の出力が論理値 0 となって出力増幅回路 14 から危険を示す検知出力が発生する。
次に、 発光側走査回路 2、 受光側走査回路 6、 走査出力信号検査 回路 9及び一致検出回路 10の具体的な回路構成を示し説明する。
第 4図に走査出力信号検査回路 9 の回路構成を示す。
走査出力信号検査回路 9は、 発光側走査回路 2の発光側シフ ト レ ジス夕 5から順次入力される後述する複数の走査出力信号 F s l〜 F s8 が入力する複数の入力端に抵抗 R 1 〜R 8を介して各.々直列接続さ れる複数の結合コンデンサ C 1 〜 C 8、 これら結合コンデンサ C 1 〜C 8の各出力側を電源電位 Vccにクラ ンプする複数の第 1 のダイ ォー ドとしてのダイォー ド D21〜D28、 これらダイォー ド D21〜D 28で電源電位 Vccにクラ ンプされた結合コ ンデンサ C 1 〜C 8 の出 力を 1 つの出力端に整流伝達する第 2のダイオー ドと してのダイォ — ド D 11〜D 18を備えた加算回路 21と、 この加算回路 21の出カレべ ルを閾値演算するフヱールセーフなウィ ン ドコ ンパレータ WC 1 と で構成される。
発光側シフ ト レジスタ 5の走査出力信号 Fsl， Fs2， · ·， F s8 は、 各コ ンデンサ C 1 〜C 8及び各抵抗 R 1 〜R 8 を介して各ダイ ォー ド D 21〜D 28を用いて電源電位 Vccにクラ ンプされ、 ダイォー ド D 11〜D 18よりウィ ン ドコ ンパレータ WC 1 に出力される。
第 5図 （A) , (B) の夕ィ厶チャー トを参照しながら動作を説 明する。
同図 （A) のタイムチャー トは発光側シフ ト レジスタ 5の走査出 力信号が正常な場合を示す。 同図 （B) のタイムチャー トは発光側 シフ ト レジスタ 5の走査出力信号 Fs8がその出力されるべき時刻に 発生せず、 誤って走査出力信号 F siの発生時刻に生じた異常な場合 を示めす。
図 （A) のように、 走査出力信号 F si ( i = 1 〜 8 ) が正常に発 生し時間軸上で常に 1 個の場合には、 加算回路 21の加算信号∑ Fsi は常に論理値 1 の論理レベル （ウィ ン ドコ ンパレータの電源電位 Vcc に走査出力信号 Fsiが重畳された出力） となる。
一方、 同図 （B) の場合には、 加算信号∑ Fsiは走査出力信号 Fs8 の発生すべき時刻 t 8 で走査出力信号 Fs8が存在せず論理値 0の論 理レベル b (電源電位 Vcc) を生じ、 走査出力信号 F siの発生すベ き時刻 t , で走査出力信号 Fs8が重なって論理値 2の論理レベル a を生じる。
ウィ ン ドコ ンパレータ WC 1 の上限と下限の閾値は同図 （ B ) の HT, L Tで示すように、 論理値 1 の論理レベルを挟んで論理値 2 より低く論理値 0 よ り高く 設定されているので、 図 （A) の場合は ウィ ン ドコ ンパレータ WC 1 から論理値 1 の正常を示す検査出力が 発生し、 図 （ B) のように加算信号∑ F siが論理値 0 と 2の論理レ ベルではウィ ン ドコ ンパレータ WC 1から論理値 0の異常を示す検 査出力が発生する。
この走査出力信号検査回路 9の回路構成は次の特徴を持つ。
コ ンデンサ C 1 〜C 8 とダイォー ド D 11〜D 18と D21〜D28で構 成される加算回路 21はコンデンサ結合であって、 しかも、 ダイォ一 ド D21〜D28を用いて電源電位 Vccにクラ ンプされている （電源枠 外電位による結合） ので、 走査出力信号 F sl〜Fs8に正の信号変化 が起こ つたときだけ信号が伝達される。 このため、 発光側シフ ト レ ジス夕 5 に走査出力信号 F siが 1 又は 0 に固定される固定故障が起 こ つたときは加算回路 21に論理値 1 の出力が生じない （発光側シフ ト レジス夕 5の出力が変化して初めて走査出力信号 F siが電源電位 V ccに重畳された論理値 1 の出力が発生する） 。 このため、 発光側 シフ ト レジスタ 5に固定故障が起こる とウィ ン ドコ ンパレー夕 WC 1 の出力は論理値 0 となる。
この走查出力信号検査回路 9 にはもう 1 つ重要な故障検査機能が ある。 シフ ト レジスタは C一 M〇 S I Cで構成されているため、 例えば発光側シフ ト レジス夕 5のデータ入力線に断線.故障が生じた とき、 シフ ト レジス夕を構成するフ リ ップフ口 ップ回路に雑音等に よる誤り出力が生じる。 第 5図 （A) のタイムチャー トはシフ ト レ ジス夕の出力信号 F si〜F s8が正常に出力されている場合で、 加算 信号∑ Fsiは常に論理レベルが 1であるが、 第 5図 （B) のタイム チヤ一卜で示すように、 走査出力信号 Fs8が時刻 t 8 の他に （若し く は代わりに） 走査出力信号 Fsiの発生する時刻 t , においても発 生した場合 （通常上のような誤りは複数の時刻で生じる） 、 加算信 号∑ Fsiは時刻 t , で 2つの走査出力信号を加算した論理レベルに なる。 ウィ ン ドコ ンパレータ WC 1 は、 論理レベル 2より低く 0 よ り高い上限と下限の閾値 HTと L Tを持ち、 入力信号がこの閾値範 囲内の時に論理値 1の出力を生じるので、 加算信号∑ Fsiに 2若し く は 0の論理レベルが生じたときウイ ン ドコ ンパレータ WC 1 の出 力は零 （論理値 0 ) となる。 また、 コンデンサ C i ( i = 1〜 8 ) に断線故障が生じた場合も加算信号∑ Fsiが論理レベル 0 となり、 ウィ ン ドコ ンパレータ WC 1の出力が論理値 0 となる。
ただし、 発光側シフ ト レジスタ 5の故障で走査出力信号 Fsiに重 なりが生じて、 この重なりの信号を伝達すべき加算回路 21に故障が 起こる、 即ち、 発光側シフ ト レジスタ 5 と加算回路 21とが同時に故 障する 2重の故障が起こると、 論理値 1の出力信号となる場合があ る。 例えば、 第 5図 （B) のタイムチャー トの時刻 t , で信号 Fsi を伝達する回路か若しく は信号 Fs8を伝達する回路に故障 （例えば コ ンデンサ C 1若しくはコ ンデンサ C 8に断線故障） が起こると、 加算信号∑ Fsiは論理レベルが 1 となる。 これは、 第 5図の回路の 欠点であるが、 この欠点は後述する発光側走査回路 2の回路構成に よって補う こ とができる。 発光側シフ ト レジスタ 5が正常に動作し ている状態で加算回路 21に故障が起こ つた場合は加算信号∑ F siの 論理レベルは 0 となる。
次に第 6図に発光側走査回路 2の回路構成を示す。
第 6図において、 D— Kフ リ ップフ口 ップ F F 1〜 F F 8はシフ ト レジスタを構成する。 単マルチバイブレータ MM 1 は走查信号発 生回路 1からの走査信号を入力して所定時間パルス幅延長して前記 シフ ト レジス夕の初段のフ リ ップフロ ップ F F 1のデータ入力端に 出力する。 D— Kフ リ ップフロ ップ F F 1〜F F 8の非反転出力端 には第 1の否定回路である否定回路 I Vll〜 I V 81が接続し、 これ ら否定回路 I Vll〜 I V 81の出力側に発光素子 L D 1〜L D 8の力 ソ一 ド側が接続される。 発光素子 L D 1〜L D 8のァノ ー ド側は減 流抵抗 R 1〜R 8を介して所定周波数のキヤ リァ信号 C R Yを発生 するキャ リ ア信号発生回路 4に接続される。 また、 前記各発光素子 L D 1〜L D 8 と減流抵抗 R 1〜R 8 との中間点に第 2の否定回路 である否定回路 I V12〜 I V 82の入力側が接続し、 否定回路 I V 12 〜 I V72の出力側は次段のフ リ ップフ口 ップのデ一夕入力端に接続 している。 そして、 前記否定回路 I V12〜 I V82の出力側から前記 走査出力信号検査回路 9へ出力する走査出力信号 F si ( i = 1〜 8 ) を取り出すようにしている。 I Nは走査信号発生回路 1から出力さ れる走査信号、 否定回路 I Vは最終段のフ リ ップフロ ップ F F 8の 出力を反転して一致検出回路 10に出力させるためのものである。
フ リ ップフロ ップ F F 1〜F F 8で構成されるシフ ト レジスタは 走査信号 I Nを単安定マルチバイブレ一夕 MM 1でパルス幅延長し た信号を最初のフ リ ップフロ ップ F F 1 のデ一夕側入力信号と して いる。 これにより、 第 7図 （A) のタイムチャー トで示すように、 走査信号 I Nに含まれるスター ト信号 PNを検出して最初のク ロ ッ ク信号の入力に同期して初段のフ リ ップフロ ップ F F 1 が動作し、 以後、 順にクロ ッ ク信号の発生に同期してフ リ ップフロ ップ F F 2 〜F F 8で走査出力信号 F s i ( i = 1 〜 8 ) が生成される。
第 7図 （ B ) はフ リ ップフロ ップ間の結合回路の動作を示すタイ 厶チャー トである。 図では、 フ リ ップフロ ップ F F 1 と F F 2の間 で説明している。
フ リ ップフロ ップ F F 1 から H レベルの出力が発生する と、 否定 回路 I V I Iの出力が L レベルとなり発光素子 L D 1 にキヤ リ ァ信号 C R Yが流れ込み交流の光ビームを発光し、 この発光の結果 （発光 素子 L D 1 ： O Nの結果） 、 否定回路 I V 12の入力側が L レベルと なり否定回路 I V 12の出力が Hレベルとなって次段のフ リ ップフ口 ップ F F 2のデ一夕側入力に Hレベルの信号が入力する。 この状態 で次のク口 ッ ク信号がフ リ ップフロ ップ F F 2 に入力するとフ リ ツ プフロ ップ F F 2の出力が Hレベルとなる。 このように、 加算回路 21に入力する走査出力信号 F s iが、 フ リ ップフロ ップ F F 2の入力 信号と して発生する構成をとつている。
ここで、 シフ ト レジス夕を用いた第 6図の発光側走査回路の故障 検出の基本的考え方は、 第 1 に、 フ リ ップフロ ップの入力信号に論 理値 0 ( L レベル） の固定故障が生じた場合は最終段のフ リ ップフ ロ ップ F F 8の出力信号に論理値 1 ( Hレベル） が生じない。 第 2 に、 フ リ ップフロ ップの入力信号に論理値 1 の固定故障が生じた場 合 （このときは発光素子が連続的に発光する場合を含む） 、 後段の フ リ ップフロ ップが全て論理値 1 に固定される、 という事象に基づ いている。
上述の第 1 の場合は最終段のフ リ ップフ口 ップ F F 8 の出力 i 号 が生じないと同時に加算回路 21の入力信号も生成されない。 第 2の 場合は最終段のフ リ ップフロップ F F 8の出力信号が固定されるの が普通である。 しかし、 何らかの原因でフ リ ップフロップがリセッ 卜された場合、 複数のフ リ ップフロップが同時に動作し、 この同時 動作は後段のフ リ ップフロップに伝播される。 このため、 第 5図 （ B ) のタイムチャー ト上で示した信号の重なりは通常複数の箇所で 起こるこ とになり、 第 4図の走査出力信号検査回路 9 において 2重 故障で論理値 1 が発生するという欠点を補う こ とができる。
更に、 フ リ ップフロップ F F 1 と F F 2間の結合回路部分の各否 定回路 I V I I， I V 12や結線の断線故障で次段のフ リ ップフ口ップ F F 2の入力信号の固定故障が発生した場合は、 前述したように加 算回路 21の出力が論理値 0 となり、 走査出力信号検査回路 9 の出力 が論理値 0 となって異常を知らせることができる。 また、 コンデン サ C 1 に短絡若しく は断線の故障が生じた場合も同様に異常を示す 検査出力が発生する。 また、 否定回路 I V I Iの出力が論理値 0で発 光素子 L D 1 が正常である時、 決してキャ リア信号 C R Yは否定回 路 I V 12の論理値 1 ( Hレベル） の出力として生じない。 万一、 否 定回路 I V I Iの出力が論理値 1 に故障するか若しく は発光素子 L D 1 に断線故障が生じた場合は、 キヤ リァ信号 C R Yが否定回路 I V 12の入力となり、 この入力に基づく否定回路 I V 12の出力信号がフ リ ップフロップ F F 2 とコンデンサ C 1 の入力信号となる。 しかし、 このときは発光素子 L D 1 は発光しないからセンサの出力は危険を 示すこ とになる。
次に第 8図に受光側走査回路 6の回路構成を示す。 .
図において、 単安定マルチバイブレータ M M 2 とシフ ト レジスタ を構成する D — Kフ リ ップフロ ップ F F 1 〜 F F 8 は第 6図の発光 側走査回路 2 と同様の構成である。 各フ リ ップフロ ップ F F 1 〜F F 8の反転出力端側に第 3の否定回路である否定回路 I V 1 〜 I V 8が接続する。 受光素子 P D 1 〜P D 8 は、 前記発光素子 L D 1 〜 L D 8 と危険領域を挟んで対面配置され、 これら受光素子 P D 1 〜 P D 8から出力される光ビーム受信信号はフェールセーフな交流増 幅回路 A 1 〜A 8 ( P C T / J P 9 3 / 0 0 4 1 1 参照） で増幅さ れる。 そして、 否定回路 I V 1 〜 I V 7の出力線 aを、 交流増幅回 路 A 1 〜A 8 の出力線 c に結線した後に交流増幅回路 A 1 〜 A 8 の 出力線 cを介して次段のフ リ ップフ口 ップのデータ入力端に接続す るよう構成している。 F r 1 〜F r 8 は各交流増幅回路 A 1 〜A 8 の出力信号 （受光素子 P D 1 〜P D 8 の受信信号） であり、 次段の 増幅 ' レベル検定回路 11の入力となる。
フ リ ップフロ ップ F F 1 〜 F F 8 を用いたシフ ト レジス夕は、 発 光側走査回路 2 と同様に、 走査信号 I Nをクロ ッ ク信号とし、 走査 信号 I Nに基づく単安定マルチバイブレー夕 M M 2の出力信号を最 初のフ リ ップフロ ップ F F 1 のデータ側入力信号としている。 これ により、 第 9図 （A ) のタイムチャー トで示すように、 走查信号 I Nに含まれるスター ト信号によって最初のクロ ッ ク信号の入力に同 期して初段のフ リ ップフロ ップ F F 1 が動作し、 以後、 順にクロ ッ ク信号の発生に同期してフ リ ップフロ ップ F F 2〜 F F 8 に出力信 号が発生するこ とになる。
第 9図 （ B ) はフ リ ップフロ ップ F F 1 と F F 2の信号伝達の過 程を示しており、 フ リ ップフロ ップ F F 1 の出力が L レベル （論理 値 0 ) の時、 否定回路 I V 1 の出力が Hレベル （論理値 1 ) となり、 受光素子 P D 1 の光ビームの受光に基づく交流出力が出力信号 F r l として出力される。 そして、 第 8図では出力信号 F rlに対する否定 回路 I V 1 による制御が増幅回路 A 1 の出力線に必ず伝達されるよ うに結線 a， b , cを図示のように接続する構成をとつている。 こ の結線構造は結線 cが結線 bに先行する構成をとつており、 結線 a , bいずれが断線してもシフ ト レジスタは進まなくなる。 結線 a , b， cを例えば第 9図 （ C ) のように接続しても否定回路 I V 1 の出力 信号を用いて増幅回路 A 1 の出力線の信号 F r lは同様に制御できる ( しかし、 図 （ C ) で結線 cが断線すると否定回路 I V 1 の出力信号 が出力信号 F r lに影響しない状態になっているにも拘わらず、 シフ ト レジス夕が正常に動作してしまうことになり、 フェールセーフに 構成できない。
第 8図の回路は、 第 1 に、 交流増幅回路 A 1 〜A 8の故障時必ず 受信の出力信号 F r l〜F r8が出力されない、 第 2に、 結線 a , わの 制御線を含んでシフ ト レジスタを構成する要素に故障が生じた場合 必ず最終段のフ リ ップフ口 ップにその影響が現れる、 という 2つの 論理に基づいて構成されている。
次に受光側走査回路の故障検出について説明する。
受光側シフ ト レジスタ 8の出力信号 R— S C A Nを発光側シフ ト レジス夕の出力信号' Γ— Sじ A Nと誤りのない照合 （フェールセ一 フ照合） を行うこ とにして第 8図の回路では、 以下の①②の誤りを 許す。
①交流増幅回路 A i ( i = 1 〜 8 ) の出力信号 F r iは否定回路 I V i ( i = 1 〜 8 ) からの信号が入力されない （増幅回路 A i の出 力信号は時間軸上で全て出力される） ような故障を許す。 ②シフ ト レジスタを構成するフ リ ップフロ ップ F F i ( i = 1〜 8 ) で同時に複数の論理値 1 の出力が発生しても構わない。
ただし、 否定回路 I V i ( i = 1 〜 7 ) とフ リ ップフロ ップ F F i 一 1 ( i = 2〜 8 ) の結線を第 8図のような結線 cが結線 bに優 先するような結線構成とする。
上記①は例え否定回路 I V 1 に論理値 1 ( L レベル） の出力の故 障が起こ つたり、 結線 aが断線したり して交流増幅回路 A 1 の出力 信号 F r lが連続して出力されてもシフ ト レジスタ出力 R— S C A N の周期が変わってしまって故障を検出できるこ とによる。 ただし、 否定回路 I V 1 とフ リ ップフロ ップ F F 2の結合は結線 a， bで示 すような結線構成としている （結線 aが増幅回路 A 1 の出力端子を 経て、 結線 bに優先しているので結線 a若しく は結線 bが断線した ら否定回路 I V 1 の出力信号はフ リ ップフロ ップ F F 2 に伝達され ない） 。
上記②はマルチバイブレータ M M 2ゃフ リ ップフロ ップ F F i ( i = l 〜 8 ) や I V i ( i = 1 〜 8 ) の出力に論理値 1 ( Hレベル） 又は 0 ( L レベル） の固定故障が起こった場合、 シフ ト レ ジス夕出 力 R— S C A Nの出力が論理値 1 ( Hレベル） 又は 0 ( L レベル） に固定されるか、 若しく は頻繁に 1 と 0 を繰り返すか、 周期が著し く 延長されるかして、 正常な周期で発生し得ないので発光側シフ ト レジス夕出力信号 'Γ - C A N と受光側シフ ト レ ジスタ出力信号 R 一 S C A Nとは一致しないこ とになる。
次に第 10図に一致検出回路 10の回路構成を示す。
発光側シフ ト レジスタ 5 からは最終段フ リ ップフ口.ップ F F 8 の 出力が否定回路 I Vを介して反転されて出力信号 T 一 S し1 A N (記 号 —— は T一 S C ANの否定を表す） として発生し、 受光側シフ ト レジスタ 8からは最終段フ リ ップフロップ F F 8の反転出力が否 定回路 I V 8で反転されて前記発光側のシフ ト レジス夕の出力信号 T— S (J ANと相補の関係の出力信号 R一 S C ANとして発生する < この両出力信号' Γ— S C ANと R— S C ANは第 4図と同様に、 コ ンデンサ C IO, C 20. ダイオー ド D 10〜D40及び抵抗 RIO, R20で 構成される加算回路 22を用いて加算される （抵抗 R 10， R20はコン デンサ C IO, C20の前に接続してもよい） 。 そして、 加算出力がフ エールセーフなウィ ン ドコンパレータ WC 2で閾値演算される。
この回路の動作は、 第 11図のタイムチャー トで示すように、 2つ の信号の周期が一致しているときは加算信号 X ('Γ - S C AN + R - S C AN) は常に論理値 1 のレベルとなる。 もし、 受光側シフ ト レジスタ 8の出力信号 R— S C ANの発生が Pの位置から P ' の位 置に変化し発生周期 Tが T ' に延びる （Τ ' > Τ) と、 発光側の出 力信号 'Γ一 (J ANの論理値 0が T秒後 （ Pの位置） に加算信号 X に現れ （ Qで示す） 、 P ' の位置で発生した受光側信号 R _ S C A Nの論理値 1 が T ' 秒後に加算信号 Xに論理値 2のレベルとして現 れる。 論理値 0のレベルはフェールセーフウィ ン ドコ ンノ、。レ一夕 W C 2の下限の閾値以下になり、 論理値 2のレベルは上限の閾値以上 になって出力信号が論理値 0 (両信号の不一致を示す） となる。
かかる一致検出回路 10の故障モー ドは第 4図と同様であり、 回路 故障時には、 加算信号 Xの出力が停止又は電源電位 Vcc (いずれも 論理値 0 に相当） となり、 ウィ ン ドコ ンパレータ WC 2の閾値範囲 外となって論理値 0の出力となる。
以上説明したように本発明によれば、 シフ ト レジスタを用いて走 査出力信号を生成して走査出力信号の検査を発光側だけで行う と共 に、 シフ ト レジス夕の最終段の出力の一致 · 不一致を監視するよう にしたので、 センサシステムの構成を簡素化することができる。 ま た、 走査出力信号の発生状態の正常 · 異常判断のための加算演算が 容易であり、 コンデンサの耐圧も小さいものにすることができる。 〔産業上の利用可能性〕
本発明は、 機械と人間とが共通の作業空間で作業するシステムに おいて、 機械と共通の作業空間で働く作業者の安全性を格段に向上 させ作業者の機械による事故を未然に防止できるので、 産業上の利 用性は大である。

Claims

請求 の 範 囲
( 1 ) 一定間隔のクロッ ク信号を含む走査信号を発生する走查信号 発生回路と、 該走査信号発生回路からのク口 ッ ク信号の入力毎に順 次出力を発生するシフ ト レジスタを備え、 該シフ ト レジス夕の出力 に基づいて複数の発光素子を順次切替え走査駆動する走査出力信号 を発生させて複数の発光素子から順次交流の光ビームを発光させる 発光側走査回路と、 該発光側走査回路と同一のク口ッ ク信号の入力 毎に順次出力を発生するシフ ト レジス夕を備え、 該シフ ト レジス夕 の出力に基づいて前記複数の発光素子と対面して配置される同数の 受光素子を順次切替え走査駆動する走査出力信号を発生し、 受光素 子が発光素子からの光ビームを受光した時に交流の受光出力信号を 発生する受光側走査回路と、 該受光側走查回路から交流の受光出力 信号が発生したときにこの受光出力信号を増幅且つレベル検定し整 流して論理値 1 の出力を発生すると共に回路故障時に出力が論理値
0 となるフェールセーフな増幅 ' レベル検定回路と、.前記発光側走 查回路の複数の走査出力信号レベルを加算し、 加算値の論理レベル が 1 の時に前記走査出力信号が常時 1 つだけ発生している正常状態 として論理値 1 の出力を発生し、 前記加算値の論理レベルが 2以上 又は 0 の時に走査出力信号が時間軸上で重なる状態及び 1 走査周期 において少なく とも 1 つの走査出力信号が発生しない状態の少なく ともどちらか一方の異常状態として論理値 0の出力を発生すると共 に回路故障時に出力が論理値 0 となるフ ールセーフな走査出力信 号検査回路と、 前記発光側と受光側の各シフ ト レジス夕の最終段の 出力を加算演算し、 加算値の論理レベルが 1 のとき前記最終段の出 力が同期していると判定して論理値 1 の出力を発生し、 前記加算値 の論理レベルが 2又は 0 の時に前記最終段の出力が非同期である と 判定して論理値 0の出力を発生する と共に回路故障時に出力が論理 値 0 となるフェールセーフな一致検出回路と、 前記増幅 · レベル検 定回路、 走査出力信号検査回路及び一致検出回路の各出力の論理積 演算を行いこれら出力が全て論理値 1 の時に論理値 1 の出力を発生 する と共に回路故障時に出力が論理値 0 となるフ ールセーフな論 理積演算回路と、 該論理積演算回路の出力が論理値 0 の時にこの論 理値 0 の出力を少なく とも走査出力信号の 1 走査周期以上ホール ド する と共に回路故障時に出力が論理値 0 となるフェールセーフなサ ンプルホール ド回路とを備えて構成したこ とを特徴とするフェール セ一フ多光軸光線式センサ。
( 2 ) 前記発光側走査回路は、 発光素子数に対応した複数の D - K フ リ ップフ口 ップからなるシフ ト レジスタ と、 前記走查信号発生回 路からの走査信号を入力し当該走査信号を所定時間パルス幅延長し て前記シフ ト レジス夕の初段のフ リ ップフ口 ップのデータ入力端に 出力する単安定マルチバイブレータ と、 各フ リ ップフロ ップの非反 転出力端に接続され複数の第 1 の否定回路と、 該各否定回路の出力 側に力 ツー ド側が接続された複数の発光素子と、 該各発光素子のァ ノ一ド側に各抵抗を介して接続され所定周波数のキヤ リ ァ信号を発 生するキヤ リ ァ信号発生回路と、 入力側が前記各発光素子と抵抗と の間に接続され出力側が次段のフ リ ップフ口 ップのデータ入力端に 接続された複数の第 2の否定回路とを備え、 前記各 D— Kフ リ ップ フロ ップのクロ ッ ク入力端に走査信号発生回路からのクロ ッ ク信号 を入力し、 前記各第 2の否定回路と各フ リ ップフロ ップデータ入力 端との中間点から前記走査出力信号検査回路への出力信号を取り出 す構成である請求の範囲第 1 項記載のフェールセーフ多光軸光線式 センサ。
( 3 ) 前記受光側走査回路は、 受光素子数に対応した複数の D - K フ リ ップフロップからなるシフ ト レジス夕と、 前記走査信号発生回 路からの走査信号を入力し当該走査信号を所定時間パルス幅延長し て前記シフ ト レジスタの初段のフ リ ップフ口ップのデータ入力端に 出力する単安定マルチバイブレー夕と、 各フ リ ップフロップの反転 出力端側に接続され複数の第 3の否定回路と、 前記発光素子と危険 領域を挟んで対面配置される複数の受光素子と、 該各受光素子から の光ビーム受信信号を増幅する複数の交流増幅回路とを備え、 各 D 一 Kフ リ ップフロ ップのクロッ ク入力端に発光側走査回路と同一の クロッ ク信号を入力し、 前記第 3の否定回路の出力側を、 前記交流 増幅回路の出力線に結線した後前記交流増幅回路の出力線を介して 次段のフ リ ップフ口ップのデータ入力端に接続する構成である請求 の範囲第 1項記載のフ ールセ一フ多光軸光線式センサ。
( 4 ) 前記走査出力信号検査回路は、 発光側走査回路のシフ ト レ ジ ス夕から順次入力される複数の走査出力信号が入力する複数の入力 端に各々直列接続される複数の結合コンデンサ、 該各結合コ ンデン ザの出力側を電源電位にクランプする複数の第 1 のダイオー ド、 及 び該各第 1 のダイォ一 ドで電源電位にクランプされた結合コンデン ザの出力を 1 つの出力端に整流伝達する第 2のダイォ一 ドで構成さ れる加算回路と、 該加算回路の出力レベルを閾値演算し前記出カレ ベルが論理値 1 の時に閾値範囲内として論理値 1 の出力を発生し、 前記出力レベルが論理値 0又は 2以上の時に閾値範囲.外として論理 値 0の出力を発生すると共に故障時に論理値 0の出力となるフ ー ルセーフな第 1 のウィ ン ドコ ンパレータ とを備える構成である請求 の範囲第 1 項記載の多光軸光線式センサ。
( 5 ) 前記一致検出回路は、 前記発光側走査回路のシフ ト レジス夕 の最終段フ リ ップフ口 ップの出力と前記受光側走査回路のシフ ト レ ジス夕の最終段フ リ ップフロ ップの出力とがそれぞれ入力する各入 力端に各々直列に接続される各結合コ ンデンサ、 該各結合コ ンデン ザの出力側を電源電位にクラ ンプする各第 3 のダイオー ド及び該各 第 3 のダイォー ドで電源電位にクラ ンプされた各結合コ ンデンサの 出力を 1 つの出力端に整流伝達する各第 4 のダイォー ドで構成され る加算回路と、 該加算回路の出力レベルを閾値演算し前記出力レべ ルが論理値 1 の時に閾値範囲内として論理値 1 の出力を発生し、 前 記出力 レベルが論理値 0又は 2の時に閾値範囲外として論理値 0 の 出力を発生する と共に故障時に論理値 0 の出力となるフ 一ルセ一 フな第 1 のウィ ン ドコ ンパレータ とを備え、 前記発光側走查回路の シフ ト レジス夕の最終段フ リ ップフ口 ップの出力と前記受光側走査 回路のシフ ト レジス夕の最終段フ リ ップフ口 ップの出力を互いに相 補の関係を持たせて前記加算回路に入力する構成である請求の範囲 第 1 項記載の多光軸光線式センサ。
( 6 ) 前記サンプル · ホール ド回路は、 故障時に出力が論理値 0 と なるフェールセーフなオン · ディ レー回路で構成する請求の範囲第 1 項記載の多光軸光線式センサ。
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