JPH0681998A - フェールセーフ走査回路及び多光軸光線式センサ - Google Patents

フェールセーフ走査回路及び多光軸光線式センサ

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JPH0681998A
JPH0681998A JP5030068A JP3006893A JPH0681998A JP H0681998 A JPH0681998 A JP H0681998A JP 5030068 A JP5030068 A JP 5030068A JP 3006893 A JP3006893 A JP 3006893A JP H0681998 A JPH0681998 A JP H0681998A
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circuit
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input
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scan
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JP5030068A
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English (en)
Inventor
Koichi Yomogihara
弘一 蓬原
Masakazu Kato
雅一 加藤
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Nippon Signal Co Ltd
Original Assignee
Nippon Signal Co Ltd
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Publication date
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    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16P—SAFETY DEVICES IN GENERAL; SAFETY DEVICES FOR PRESSES
    • F16P3/00—Safety devices acting in conjunction with the control or operation of a machine; Control arrangements requiring the simultaneous use of two or more parts of the body
    • F16P3/12—Safety devices acting in conjunction with the control or operation of a machine; Control arrangements requiring the simultaneous use of two or more parts of the body with means, e.g. feelers, which in case of the presence of a body part of a person in or near the danger zone influence the control or operation of the machine
    • F16P3/14—Safety devices acting in conjunction with the control or operation of a machine; Control arrangements requiring the simultaneous use of two or more parts of the body with means, e.g. feelers, which in case of the presence of a body part of a person in or near the danger zone influence the control or operation of the machine the means being photocells or other devices sensitive without mechanical contact
    • F16P3/144—Safety devices acting in conjunction with the control or operation of a machine; Control arrangements requiring the simultaneous use of two or more parts of the body with means, e.g. feelers, which in case of the presence of a body part of a person in or near the danger zone influence the control or operation of the machine the means being photocells or other devices sensitive without mechanical contact using light grids

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Abstract

(57)【要約】 【目的】故障検出回路の回路構成を簡略したフェールセ
ーフな走査回路とこの走査回路を使用してフェールセー
フな多光軸光線式センサを提供する。 【構成】フェールセーフ走査回路を、クロック信号ＣＫ
を駆動対象物の１走査周期で発生する走査出力数と同数
だけ周期的に計数する計数回路10と、計数出力信号を時
間軸上で連続する高周波信号に変換して各駆動対象物の
駆動用走査出力信号Ｐ1 として生成する走査出力生成回
路20と、複数のＰi が正常に発生している時に高エネル
ギ状態に相当する論理値１の出力ｋを発生し、Ｐi が時
間軸上で異常な発生形態となった時に及び回路自体の故
障発生時に低エネルギ状態に相当する論理値０の出力ｋ
となり異常を知らせるフェールセーフな故障検出回路30
とを備えて構成した。多光軸光線式センサは、２つの走
査回路を用いて一対の発光素子と受光素子とを同期して
駆動走査する構成とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数ある駆動対象物の
駆動出力を順次切替えて発生し駆動対象物を周期的に走
査駆動する際に、駆動出力の異常状態等を検出できるフ
ェールセーフ走査回路、及び、このフェールセーフ走査
回路を用いたフェールセーフな多光軸光線式センサに関
する。
【０００２】
【従来の技術及び発明の解決しようとする課題】例え
ば、プレス機械の運転を作業者の手動操作で行う場合、
作業者の安全を確保するための１つの方法として、例え
ば多光軸の光線式センサが採用されている（U.S. Paten
t NO.4,309,696）。かかる多光軸光線式センサは、プレ
ス機械の運転時に作業者が存在しては危険な危険領域と
存在しても安全な安全領域とを定め、その境界部分に、
多数の発光素子と受光素子とを対面配置し発光素子から
受光素子に向かって光ビームを放射させる。そして、作
業者の身体の一部で、光ビームの少なくとも一部が遮ら
れ受光素子からの受光出力が発生しない時、作業者が危
険領域に侵入したと判断してプレス機械を停止させると
いうものである。
【０００３】この場合、垂直方向に多数列設する発光素
子や受光素子の間隔は、例えば２cm程度の狭い間隔で設
けられ、また、発光素子からの光ビームは有る程度の拡
がりを有するため、発光素子からの光ビームは対応して
いる受光素子だけでなく隣接する他の受光素子にも入射
してしまう。このため、対応する発光素子以外の他の発
光素子からの光ビームの入射で受光出力が発生しないよ
うに、各発光素子の光ビーム周波数を異ならせ、且つ、
対応する発光素子の光ビーム周波数のみを抽出するフィ
ルタを各受光素子側に設けるようにする。
【０００４】しかしながら、上述の回路構成では、発光
素子及び受光素子の数が増加するにつれて使用周波数が
増大し、それにつれてフィルタの数も増大する。この問
題を解消するため、互いに対応する各発光素子と受光素
子を順次切替えて走査駆動することで、各発光素子を時
間を異ならせて連続的に順次発光させ、これを周期的に
繰り返す走査駆動方式が考えられる。
【０００５】しかし、発光素子及び受光素子等の駆動対
象物に対して走査出力を発生する従来の走査回路では、
同時に複数の走査出力が発生して同時に複数の光ビーム
が発生する等の異常が生じてもこれを検出できなかっ
た。そこで、本発明者らは、駆動対象物に対して周期的
に走査出力を発生する走査回路であって、しかも、上述
のような異常が発生した時にこれを検出して出力を停止
するフェールセーフな構成の走査回路を先に提案してい
る（ＰＣＴ／ＪＰ９２／００６３１参照）。
【０００６】このものは、入力するクロック信号を駆動
対象物の数と同数だけ周期的に計数する計数回路と、こ
の計数回路の計数出力信号に基づいて時間軸上で時間を
異ならせて連続的に駆動対象物と同数の走査出力信号を
発生する走査出力生成回路と、この走査出力生成回路か
ら発生する複数の走査出力信号の出力が正常の時に高エ
ネルギ状態に相当する論理値１の出力を発生し、複数の
走査出力信号の出力が時間軸上で重なったり１走査周期
において１つ以上の走査出力信号が欠落するような異常
状態が発生した時には低エネルギ状態に相当する論理値
０の出力を発生するフェールセーフな故障検出回路とを
備え、前記故障検出回路の論理値０の出力で駆動を停止
するように構成してある。
【０００７】本発明は上記のフェールセーフな走査回路
の改良であって、特に、故障検出回路の回路構成を簡略
したフェールセーフな走査回路を提供することを第１の
目的とする。また、走査出力生成回路から生成される走
査出力信号に異常状態が生じ、且つ、故障検出回路に故
障が起こるような多重の故障が発生した場合にも、低エ
ネルギ状態に相当する論理値の出力を発生する故障検出
回路を提供することを第２の目的とする。また、これら
改良したフェールセーフな走査回路を使用したフェール
セーフな多光軸光線式センサを提供することを第３の目
的とする。
【０００８】
【課題を解決するための手段】このため本発明は、入力
するクロック信号を複数の駆動対象物の数と同数だけ周
期的に計数する計数回路と、該計数回路の計数出力信号
に基づいて時間軸上で時間を異ならせて連続的に前記駆
動対象物と同数の走査出力信号を発生する走査出力生成
回路と、該走査出力生成回路から発生する複数の走査出
力信号の出力が正常の時高エネルギ状態に相当する論理
値１の出力を発生し、複数の走査出力信号の出力が時間
軸上で重なる状態及び１走査周期において少なくとも１
つの走査出力信号が発生しない状態の少なくともどちら
か一方の異常状態の時低エネルギ状態に相当する論理値
０の出力となるフェールセーフな故障検出回路とを備
え、前記複数の駆動対象物を連続的に切替えて駆動し、
これを周期的に繰り返し走査するフェールセーフな走査
回路であって、前記故障検出回路が、前記走査出力生成
回路から順次出力され時間軸上で隣合う信号が互いにπ
の位相差を持った複数の走査出力信号が各々入力する複
数の入力端子に各々直列接続され当該入力端子から入力
される走査出力信号を１つの出力端子側に伝達する伝達
機能及び時間軸上で次に入力される走査出力信号の平滑
機能を有する各コンデンサ、該各コンデンサの出力側を
各々所定電圧にクランプする各クランプダイオード、前
記１つの出力端子を前記所定電圧にクランプするクラン
プダイオード及び前記出力端子に表れる電圧を平滑化す
る平滑コンデンサで構成されて各走査出力信号をそれぞ
れ倍電圧整流して加算すると共に倍電圧整流の充放電時
定数を１つの走査出力信号の発生周期に対応して設定し
た第１加算回路を備えてこの第１加算回路の出力に基づ
いて前記走査出力生成回路の複数の走査出力信号が時間
軸上で重なっているか否かを検出し重なっている時に異
常と判断して論理値０の出力となる第１検出機能部と、
前記走査出力生成回路の複数の走査出力信号が１走査周
期において全て発生したか否かを検出し少なくとも１つ
の走査出力信号が発生しない時に異常と判断して論理値
０の出力となる第２検出機能部と、第１検出機能部と第
２検出機能部の両出力信号の論理積演算を行う論理積演
算回路と、該論理積演算回路から論理値１の出力信号が
入力された時に少なくとも走査出力信号の１走査周期以
上の遅延時間を持って走査出力信号が正常であることを
示す論理値１の出力を発生するオン・ディレー回路とを
備えて構成した。
【０００９】また、前記走査出力生成回路は、計数回路
の計数出力信号に基づいて時間軸上で時間を異ならせて
連続する矩形波信号を出力する駆動対象物と同数のＡＮ
Ｄゲートからなる第１ＡＮＤゲート群と、高周波信号を
常時出力する高周波信号発生回路と、該高周波信号発生
回路の出力を反転するインバータ回路と、駆動対象物と
同数のＡＮＤゲートからなり各ＡＮＤゲートの一方の入
力端子に前記第１ＡＮＤゲート群の各ＡＮＤゲートの矩
形波出力が入力され、時間軸上で１つおきの矩形波出力
が入力するＡＮＤゲートの他方の入力端子に前記高周波
信号発生回路からの出力が入力され残りのＡＮＤゲート
の他方の入力端子に前記インバータ回路の出力が入力さ
れ前記第１ＡＮＤゲート群の対応するＡＮＤゲートから
の矩形波信号が論理値１の間に他方の入力端子に印加さ
れる信号を走査出力信号として出力する第２ＡＮＤゲー
ト群とを備えて構成した。
【００１０】また、前記故障検出回路の第１検出機能部
は、前記第１加算回路と、該第１加算回路の出力レベル
が１つの走査出力信号の倍電圧整流レベルと略等しいレ
ベルの範囲内にある時に論理値１の出力を発生する第１
ウインドコンパレータと、該第１ウインドコンパレータ
の出力を整流して前記論理積演算回路に出力する第１整
流回路とを備えて構成した。
【００１１】また、前記第２検出機能部は、各走査出力
信号をそれぞれ倍電圧整流して加算すると共に、倍電圧
整流の充放電時定数を全ての走査出力信号の１走査周期
に対応して設定した第２加算回路と、該第２加算回路の
出力レベルが全ての走査出力信号の倍電圧整流レベルの
加算値と略等しいレベルの範囲内にある時に論理値１の
出力を発生する第２ウインドコンパレータと、該第２ウ
インドコンパレータの出力を整流して前記論理積演算回
路に出力する第２整流回路とを備えて構成した。
【００１２】また、フェールセーフな走査回路における
故障検出回路として、前記走査出力生成回路から発生す
る走査出力信号を位相反転する位相反転回路を前記走査
出力信号と同数備えた位相反転回路群と、該位相反転回
路群で位相反転され２つのグループに分割された各走査
出力信号の各グループ毎の走査出力信号の出力レベルを
それぞれ加算する第３及び第４加算回路と、第３加算回
路の加算値が入力する第１入力端子と第４加算回路の加
算値が入力する第２入力端子の２つの入力端子を有し、
各入力端子に入力する加算値レベルが各グループ内の走
査出力信号数に基づいて設定された互いに異なるそれぞ
れの所定レベル範囲内にある時のみ論理値１の出力を発
生する第３ウインドコンパレータと、第４加算回路の加
算値が入力する第１入力端子と第３加算回路の加算値が
入力する第２入力端子の２つの入力端子を有し、各入力
端子に入力する加算値レベルが前記第３ウインドコンパ
レータと同じに設定された所定レベル範囲内にある時の
み論理値１の出力を発生する第４ウインドコンパレータ
と、第３ウインドコンパレータと第４ウインドコンパレ
ータの出力を整流すると共に時定数が全ての走査出力信
号の１走査周期に対応して設定され両ウインドコンパレ
ータの出力が正常で交互に発生している時のみ両ウイン
ドコンパレータの加算値に対応するレベルの出力を発生
する第３整流回路と、第３ウインドコンパレータと第４
ウインドコンパレータの出力を整流すると共に時定数が
１つの走査出力信号の発生周期に対応して設定され少な
くともどちらが一方のウインドコンパレータの出力を入
力している時に論理値１の出力を発生し両ウインドコン
パレータがどちらも出力を発生しないときに出力が論理
値０となる第４整流回路と、第３整流回路から入力する
入力レベルが両ウインドコンパレータの加算値レベルと
略同等のレベル範囲にあり、且つ第４整流回路から論理
値１の出力が入力している時のみ論理値１の出力を発生
する第５ウインドコンパレータと、第５ウインドコンパ
レータから論理値１の出力が入力した時に少なくとも走
査出力信号の１走査周期以上の遅延時間を持って走査出
力信号が正常であることを示す論理値１の出力を発生す
るオン・ディレー回路とを備えて構成するようにしても
よい。
【００１３】また、別の故障検出回路として、前記走査
出力生成回路から発生する走査出力信号を検波且つ位相
反転する検波・位相反転回路を前記走査出力信号と同数
備えた検波・位相反転回路群と、該検波・位相反転回路
群で検波・位相反転され２つのグループに分割された走
査出力信号のそれぞれのグループ内の走査出力信号数と
同数の入力端子を有し、該複数の入力端子と１つの出力
端子間に、コンデンサ、該コンデンサと直列接続する抵
抗及び前記コンデンサの出力側を所定電圧にクランプす
るクランプダイオードからなる回路を互いに並列に接続
し、複数の入力端子に印加される走査出力信号数に基づ
いた電圧レベルの出力を発生する第５及び第６加算回路
と、第５加算回路の加算値が入力する第１入力端子と第
６加算回路の加算値が入力する第２入力端子の２つの入
力端子を有し、各入力端子に入力する加算値レベルが各
グループ内の走査出力信号数に基づいて設定された互い
に異なるそれぞれの所定レベル範囲内にある時のみ論理
値１の出力を発生する第６ウインドコンパレータと、第
６加算回路の加算値が入力する第１入力端子と第５加算
回路の加算値が入力する第２入力端子の２つの入力端子
を有し、各入力端子に入力する加算値レベルが前記第６
ウインドコンパレータと同じに設定された所定レベル範
囲内にある時のみ論理値１の出力を発生する第７ウイン
ドコンパレータと、第６ウインドコンパレータと第７ウ
インドコンパレータの出力をそれぞれ整流すると共に時
定数が１つの走査出力信号の発生周期に対応して設定さ
れた第５及び第６整流回路と、第５整流回路と第６整流
回路の両整流出力の論理和を演算する論理和演算回路
と、該論理和演算回路から論理値１の出力が入力した時
に少なくとも走査出力信号の１走査周期以上の遅延時間
を持って走査出力信号が正常であることを示す論理値１
の出力を発生するオン・ディレー回路とを備えて構成し
てもよい。
【００１４】上記のようなフェールセーフな走査回路を
使用する本発明の多光軸光線式センサは、互いに共通の
クロック信号で駆動する請求項１記載の第１及び第２フ
ェールセーフ走査回路と、第１フェールセーフ走査回路
から時間軸上で時間を異ならせて連続的に出力される複
数の高周波の走査出力信号で順次切替え走査駆動され光
ビームを発生する複数の発光素子と、該各発光素子と対
面して配置されて発光素子からの光ビームを受光した時
に論理値１の受光出力を発生する複数の受光素子と、該
各受光素子毎に対応して設けられ受光素子からの受光出
力を増巾すると共に、前記第２フェールセーフ走査回路
から時間軸上で時間を異ならせて連続的に且つ第１フェ
ールセーフ走査回路の走査出力信号と同期して発生する
矩形波信号を電源として入力する複数の増巾器と、該複
数の増巾器からの各増巾出力の論理和出力と前記第２フ
ェールセーフ走査回路における故障検出回路の出力との
論理積演算を行う第１論理積演算回路と、該第１論理積
演算回路から論理値１の出力が入力した時に少なくとも
走査出力信号の１走査周期以上の遅延時間を持って論理
値１の出力を発生するオン・ディレー回路とを備えて構
成した。
【００１５】また、第１及び第２フェールセーフ走査回
路の前記共通クロック信号の周波数が所定値以上となっ
た時に論理値０の出力を発生するローパスフィルタ回路
を設け、該ローパスフィルタ回路の出力を、前記第１論
理積演算回路に入力する構成とした。また、前記ローパ
スフィルタ回路が、プログラマブル・ユニジャンクショ
ン・トランジスタと、電源電圧を分圧して前記プログラ
マブル・ユニジャンクション・トランジスタのゲート電
圧を設定する分圧抵抗と、電源電圧とプログラマブル・
ユニジャンクション・トランジスタのアノード側との間
に直列接続される抵抗と、プログラマブル・ユニジャン
クション・トランジスタに対して並列接続され前記抵抗
と共にプログラマブル・ユニジャンクション・トランジ
スタの発振時定数を設定するコンデンサと、該コンデン
サと抵抗との間にコレクタが接続しエミッタがアースに
接続し前記クロック信号と相関関係のある信号がベース
に入力する前記コンデンサと並列接続されトランジスタ
と、プログラマブル・ユニジャンクション・トランジス
タの発振出力の閾値判定を行うフェールセーフなウイン
ドコンパレータと、該ウインドコンパレータの出力を整
流する整流回路とを備えて構成される。
【００１６】また、第１フェールセーフ走査回路から各
発光素子に与える走査出力信号の周波数を、走査周期の
最後に走査される発光素子とその他の発光素子とで異な
らせる構成とする一方、前記その他の発光素子に対応す
る受光素子の増巾受光出力の論理和出力を入力し対応す
る発光素子に与えられる周波数の信号を抽出する第１フ
ィルタと、前記最後に走査される発光素子に対応する受
光素子の増巾受光出力を入力し対応する最後に走査され
る発光素子に与えられる周波数の信号を抽出する第２フ
ィルタとを設け、これら第１フィルタと第２フィルタの
論理和出力を前記第１論理積演算回路に入力する構成と
した。
【００１７】また、第１フェールセーフ走査回路におけ
る故障検出回路の出力と前記複数の発光素子の電源入力
との論理積演算を行う第２論理積演算回路を設け、該第
２論理積演算回路の出力を発光素子の電源入力とする構
成とした。また、第１フェールセーフ走査回路における
故障検出回路の出力と走査周期最後の走査出力信号との
論理積演算を行う第３論理積演算回路と、受光素子に対
応する複数の増巾器からの増巾受光出力の論理和出力と
第２フェールセーフ走査回路の走査周期最後の矩形波信
号との論理積演算を行う第４論理積演算回路と、前記第
３論理積演算回路の出力と前記第４の論理積演算回路の
出力の論理積演算を行う第５論理積演算回路と、該第５
論理積演算回路から論理値１の出力が停止した時に少な
くとも走査出力信号の１走査周期以上の遅延時間を持っ
て論理値１の出力が停止するオフ・ディレー回路とを備
え、該オフ・ディレー回路の出力を第１論理積演算回路
に入力する構成とした。
【００１８】
【作用】本発明のフェールセーフ走査回路によれば、駆
動対象物に対して連続的且つ周期的に走査出力信号を出
力する走査出力生成回路が故障等によってその走査出力
信号の出力状態が異常になった場合、故障検出回路がこ
れを検出して故障検出回路からの出力を論理値０として
走査回路の異常を知らせることができると共に、前記故
障検出回路の構成が簡単化できる。
【００１９】本発明の多光軸光線式センサによれば、走
査回路から正常に走査出力信号が発生されて発光素子か
ら光ビームが正常に走査されていれば、第１論理積演算
回路を介してオン・ディレー回路の出力は、発光素子か
らの光ビームが受光素子で受光されているときに物体が
存在しないとして論理値１の出力を発生し、光ビームが
受光素子で受光されない時に物体有りとして論理値０の
出力を発生する。
【００２０】一方、走査回路が正常でも発光素子等の故
障で受光出力が連続的且つ周期的に発生しないときは、
オン・ディレー回路の出力が論理値０となり、この状態
が継続される。また、走査回路側が故障すると第１論理
積演算回路の出力が論理値０となり、オン・ディレー回
路の出力も論理値０に固定される。従って、オン・ディ
レー回路の論理値１の出力で機械に駆動許可を与え、論
理値０の出力で機械の駆動を停止する構成とすれば、機
械と人間とが共通の作業空間で作業するシステムにおい
て、人間の安全を確実に確保できるマン・センサを実現
できる。
【００２１】また、フェールセーフ走査回路のクロック
信号の周波数が所定値以上になった時に論理値０の出力
を発生するローパスフィルタ回路を設け、クロック信号
の発生が必要以上に高速になったことを監視することに
より、走査出力信号の抜けを確実に検出できるようにな
る。また、第１フェールセーフ走査回路から各発光素子
に与える走査出力信号の周波数を、走査周期の最後に走
査される発光素子とその他の発光素子とで異ならせる構
成とすれば、１走査周期毎に最後の発光素子と受光素子
との同期を確認することができる。
【００２２】また、走査回路の故障検出出力と発光素子
側の電源入力との論理積出力を発光素子の電源入力とす
る構成とすれば、走査回路が正常であるときのみ発光素
子の駆動を可能とする構成にできる。更に、第１フェー
ルセーフ走査回路における故障検出回路の出力と走査周
期最後の走査出力信号と論理積演算を行う第３論理積演
算回路と、受光素子に対応する複数の増巾器からの増巾
受光出力の論理和出力と第２フェールセーフ走査回路の
走査周期最後の矩形波信号との論理積演算を行う第４論
理積演算回路と、前記第３論理積演算回路の出力と前記
第４論理積演算回路の出力の論理積演算を行う第５論理
積演算回路と、該第５論理積演算回路から論理値１の出
力が停止した時に少なくとも走査出力信号の１走査周期
以上の遅延時間を持って論理値１の出力が停止するオフ
・ディレー回路とを備え、該オフ・ディレー回路の出力
を第１論理積演算回路に入力する構成とすれば、異なる
周波数信号を使用しなくとも、１走査周期毎に最後の発
光素子と受光素子との同期を確認することが可能にでき
る。
【００２３】
【実施例】以下、本発明のフェールセーフ走査回路の一
実施例について図面に基づいて詳細に説明する。図１に
おいて、複数の駆動対象物を連続的に切替えて駆動し、
これを周期的に繰り返し走査する本実施例のフェールセ
ーフ走査回路は、入力するクロック信号ＣＫを駆動対象
物の１走査周期で発生する走査出力数に対応する数（後
述するように本実施例では８個）だけ周期的に計数する
計数回路10と、該計数回路10の計数出力信号を時間軸上
で連続する高周波信号に変換しこれら高周波信号を各駆
動対象物を駆動させる走査出力信号Ｐi （ｉ＝１〜８）
として生成する走査出力生成回路20と、該走査出力生成
回路20の複数の走査出力信号Ｐi が正常に発生している
時に高エネルギ状態に相当する論理値１の出力ｋを発生
し、走査出力信号Ｐ i が時間軸上で重なる状態になって
いる、若しくは１走査周期において少なくとも１つの走
査出力信号が発生しない状態になっているかのいずれか
一方の異常状態を検出したとき及び回路自体に故障が発
生した時に低エネルギ状態に相当する論理値０の出力ｋ
となり異常を知らせるフェールセーフな故障検出回路30
とを備えて構成されている。
【００２４】次に図２で前記計数回路10の詳細を示す。
図において、本実施例の計数回路10は、３つのフリップ
フロップＦＦ1,ＦＦ2,ＦＦ3 でバイナリカウンタを構成
し、クロック信号ＣＫの８個を１周期として周期的にク
ロック信号ＣＫを計数してその計数値をフリップフロッ
プＦＦ1,ＦＦ2,ＦＦ3 の正端子Ｑ1,Ｑ2,Ｑ3 と反転端子
Ｑ1 バー ,Ｑ2 バー, Ｑ3 バーの組み合わせで０，１の
２進数で出力する。尚、前記フリップフロップＦＦ1,Ｆ
Ｆ2,ＦＦ 3 の動作タイミングを図３のタイムチャートで
示す。
【００２５】次に図４に走査出力生成回路20の構成を示
す。図において、本実施例の走査出力生成回路20は、計
数回路の計数出力信号を時間軸上で連続する矩形波信号
ｔi （ｉ＝１〜８）にするための複数の３入力ＡＮＤゲ
ートＧＡi （ｉ＝１〜８）からなる第１ＡＮＤゲート群
21と、周波数ｆ1 の高周波信号を常時出力する高周波信
号発生回路22と、該高周波信号発生回路22の出力を反転
（位相をπずらす）するインバータ回路23と、駆動対象
物と同数の２入力ＡＮＤゲートＧＢi （ｉ＝１〜８）か
らなり各ＡＮＤゲートＧＢi （ｉ＝１〜８）の一方の入
力端子に前記第１ＡＮＤゲート群21の各ＡＮＤゲートＧ
Ａi の矩形波出力ｔi が入力され、時間軸上で１つおき
の矩形波出力ｔi （ｉ＝１，３，５，７）が入力するＡ
ＮＤゲートＧＢi （ｉ＝１，３，５，７）の他方の入力
端子に前記高周波信号発生回路22からの出力が入力され
残りのＡＮＤゲートＧＢ i （ｉ＝２，４，６，８）の他
方の入力端子に前記インバータ回路23の出力が入力され
前記第１ＡＮＤゲート群21の対応するＡＮＤゲートＧＡ
i からの矩形波信号ｔi を、各々周波数ｆ1 の高周波信
号に変換して駆動対象物を走査駆動するための走査出力
信号Ｐi （ｉ＝１〜８）を生成する第２ＡＮＤゲート群
24とを備えて構成されている。
【００２６】この走査出力生成回路20の動作は次のよう
である。計数回路10の６個の出力は、そのうちの３つの
出力の組み合わせで８個の信号を作り第１ＡＮＤゲート
群21の各ＡＮＤゲートＧＡi にそれぞれ入力されてい
る。そして、各ＡＮＤゲートＧＡi は、図３に示す計数
回路の各出力の動作タイミングに基づいて、計数回路10
に最初のクロック信号ＣＫが入力すると、まず、ＡＮＤ
ゲートＧＡ1 の出力が高い論理レベル（論理値１）とな
り、次のクロック信号ＣＫによってＡＮＤゲートＧＡ1
の出力が低い論理レベル（論理値０）となると共に、Ａ
ＮＤゲートＧＡ2 の出力が論理値１となる。以後、クロ
ック信号ＣＫが入力する毎にこの動作が行われ、順次、
ＡＮＤゲートＧＡ3 ・・・ＡＮＤゲートＧＡ8 の出力が
論理値１に切り替わり、第１ＡＮＤゲート群21は、図５
に示すように時間軸上で連続する矩形波信号ｔ1 〜ｔ8
を出力する。そして、リセットされた後、９個めのクロ
ック信号ＣＫで最初の状態に戻り、ＡＮＤゲートＧＡ1
が再び論理値１の出力を発生する。従って、クロック信
号ＣＫの８個を１周期として周期的に連続して矩形波信
号ｔi を発生する。
【００２７】第２ＡＮＤゲート群24の各ＡＮＤゲートＧ
Ｂi は、入力する矩形波信号ｔi の出力が論理値１の状
態のとき、この矩形波信号ｔi を高周波信号発生回路22
及びインバータ回路23を介して反転された周波数ｆ1 の
高周波信号に変換して出力する。従って、第２ＡＮＤゲ
ート群24からは、図５に示すような時間軸上で連続する
高周波の走査出力信号Ｐi が連続的に繰り返し発生する
ことになる。そして、これら走査出力信号Ｐi は、時間
軸上で隣合う出力の位相が互いにπずれている。即ち、
走査出力信号Ｐi （ｉ＝１，３，５，７）は高周波信号
発生回路22の出力と同相であり、走査出力信号Ｐi （ｉ
＝２，４，６，８）は前記走査出力信号Ｐi （ｉ＝１，
３，５，７）に対して逆相（位相がπずれている）とな
っている。
【００２８】次に図６に本発明の特徴である故障検出回
路30の第１の実施例の構成を示す。図において、故障検
出回路30は、コンデンサＣAi（ｉ＝１〜８）, ＣB とダ
イオードＤAi（ｉ＝１〜８），ＤB とを用いた倍電圧整
流回路で構成される本発明の特徴である第１加算回路31
と、コンデンサＣCi，ＣDi（ｉ＝１〜８）とダイオード
ＤCi，ＤDi（ｉ＝１〜８）とを用いた同様の倍電圧整流
回路で構成される第２加算回路32と、従来公知(U.S.Pat
ent NO.4,661,880等）の図７に示すような構成のフェー
ルセーフな第１及び第２ウインドコンパレータＷＣ１，
ＷＣ２と、これらウインドコンパレータＷＣ１，ＷＣ２
の出力を整流する第１及び第２整流回路33，34と、該第
１及び第２整流回路33，34の各整流出力を入力とする従
来公知(U.S. Patent NO.4,757,417等）のフェールセー
フな論理積演算回路としてのＡＮＤゲート35と、該ＡＮ
Ｄゲート35の整流回路36を介した整流出力を入力として
故障の有無を判定して出力信号ｋを生成するためのフェ
ールセーフなオン・ディレー回路37と、該オン・ディレ
ー回路37の出力を整流する整流回路38とを備えて構成さ
れている。前記オン・ディレー回路37は、信号が入力し
たとき所定のディレー時間遅れて出力が立ち上がり、故
障時に、前記ディレー時間が延長されるか、若しくは出
力が発生しないフェールセーフな特性を有する。
【００２９】前記第１加算回路31では、入力する走査出
力信号Ｐi は、それぞれ直列に挿入されたコンデンサＣ
Aiを介してダイオードＤAiで電源電圧Ｖccにクランプさ
れる。また、前記コンデンサＣAiは、入力する走査出力
信号Ｐi をウインドコンパレータＷＣ１に接続する１つ
の出力端子に伝達する伝達機能に加えて、時間軸上で走
査出力信号Ｐi の次に入力される走査出力信号Ｐi+1 の
出力を平滑する平滑機能を有している。
【００３０】ここで、前記フェールセーフなウインドコ
ンパレータＷＣ１，ＷＣ２の動作について簡単に説明す
る。このウインドコンパレータＷＣ１，２は、図に示す
ように多数の抵抗とトランジスタとで構成されており、
その動作は次のようである。尚、図中、ＶCCは電源電圧
を示す。
【００３１】２つの入力端子Ａ，Ｂに入力がない場合、
トランジスタＴ1 はＯＦＦ、トランジスタＴ2 はＯＮ、
トランジスタＴ3 はＯＮ、トランジスタＴ4 はＯＦＦ、
トランジスタＴ5 はＯＦＦ、トランジスタＴ6 はＯＮ、
トランジスタＴ7 はＯＮとなる。次に、入力端子Ａ，Ｂ
に、所定レベル範囲、即ち、入力端子Ｂでは、 （Ｒ1 ＋Ｒ2 ＋Ｒ3 ）ＶCC／Ｒ3 ＜Ｖin＜（Ｒ4 ＋
Ｒ5 ）ＶCC／Ｒ5 入力端子Ａでは、 （Ｒ6 ＋Ｒ7 ＋Ｒ8 ）ＶCC／Ｒ8 ＜Ｖin＜（Ｒ9 ＋
Ｒ10）ＶCC／Ｒ10 の範囲内にある入力信号Ｖinが入力すると、トランジス
タＴ2 ＯＦＦ→トランジスタＴ3 ＯＦＦ→トランジスタ
Ｔ4 ＯＮ→トランジスタＴ5 ＯＦＦ→トランジスタＴ6
ＯＦＦ→トランジスタＴ7 ＯＦＦ→トランジスタＴ1 Ｏ
Ｎ→トランジスタＴ2 ＯＮ→トランジスタＴ3 ＯＮ→ト
ランジスタＴ4 ＯＦＦ→トランジスタＴ5 ＯＮ→トラン
ジスタＴ6 ＯＮ→トランジスタＴ7 ＯＮ→トランジスタ
Ｔ1 ＯＦＦ→トランジスタＴ2 ＯＦＦ→・・・と各トラ
ンジスタがＯＮ・ＯＦＦを繰り返し、トランジスタＴ8
をＯＮ・ＯＦＦさせて出力端子ＯＵＴに発振出力（論理
値１に相当）が発生する。この発振は走査出力信号Ｐi
（ｉ＝１〜８）の発生幅ｔに比較して十分小さい周期で
例えば100 ＫＨｚ程度以上である。
【００３２】即ち、入力端子Ａ，Ｂに所定レベル範囲内
の入力信号が入力した時のみ発振出力を発生するもので
ある。次に、上記第１加算回路31の動作について説明す
る。もし、走査出力信号Ｐi が１個だけ独立して入力さ
れたとすれば、電源電圧Ｖ ccに走査出力信号Ｐi の入力
レベルが重畳されてウインドコンパレータＷＣ１に入力
される。
【００３３】また、走査出力信号Ｐi が、少なくとも複
数同時に入力された場合（例えばＰ 1 とＰ2 が入力され
た場合）は、走査出力信号Ｐ1 とＰ2 とは互いに逆相で
あり、走査出力信号Ｐ2 がＬレベルの時は走査出力信号
Ｐ1 がＨレベルとなり、この時にはコンデンサＣA2には
電源電圧ＶCCが充電されコンデンサＣA1を介して電源電
圧ＶCCに走査出力信号Ｐ1 の出力レベルが重畳されたレ
ベルの電圧が加算回路31の出力端子に出力される。次
に、走査出力信号Ｐ2 がＨレベルに、走査出力信号Ｐ1
がＬレベルにそれぞれなると、コンデンサＣA2の充電電
圧ＶCCに走査出力信号Ｐ2 の出力レベルが重畳された電
圧がコンデンサＣA1に充電される。次に、走査出力信号
Ｐ2 がＬレベルに、走査出力信号Ｐ1 がＨレベルにそれ
ぞれなると、コンデンサＣA2は電源電圧ＶCCに充電され
ると共に、走査出力信号Ｐ1 の出力レベルが重畳された
電圧がコンデンサＣA1に充電され、加算回路31の出力端
子には、コンデンサＣA1の充電電圧に走査出力信号Ｐ1
の出力レベルが重畳された電圧、即ち、Ｖccに走査出力
信号Ｐ1 とＰ2 の出力レベルが加わった電圧が発生す
る。
【００３４】従って、複数の走査出力信号Ｐi が同時に
発生した場合には、走査出力信号Ｐ i が独立して１つ発
生した場合に比べて出力端子に発生する電圧が上昇する
ようになっている。尚、同相の走査出力信号Ｐi とＰ
i+2 が同時に発生した場合も、その間に存在するコンデ
ンサＣA(i+1)が平滑コンデンサとして機能するため、同
様に出力端子には正常時よりも高いレベルの出力が発生
する。
【００３５】そして、第１加算回路31におけるコンデン
サＣAi，ＣB で定まる充放電時定数を走査出力信号Ｐi
の周波数ｆ1 に対して定めている。即ち、１つの走査出
力信号Ｐi の発生周期１／ｆ1 の周期信号をサンプルホ
ールドするようにコンデンサＣAi，ＣB の静電容量を定
めている。従って、第１加算回路31では、１つの走査出
力信号Ｐi が入力されるとこれを蓄積するためのコンデ
ンサＣB の出力は即座に立ち上がり、１つの走査出力信
号Ｐi が消滅すると即座に消滅する。このため、ウイン
ドコンパレータＷＣ１の入力レベルは、走査出力信号Ｐ
i が正常に時間軸上で連続的に順次発生している場合に
は順次入力される１つの走査出力信号Ｐ i の入力レベル
と電源電圧Ｖccとの和となる。
【００３６】また、第２の加算回路32では、入力する走
査出力信号Ｐi は、それぞれ直列に挿入されたコンデン
サＣCiを介してダイオードＤCiで電源電圧Ｖccにクラン
プされ、更に、それぞれコンデンサＣDiにその入力レベ
ルが蓄積される。従って、もし、走査出力信号Ｐi が１
個だけ独立して入力されたとすれば、電源電圧Ｖccに走
査出力信号Ｐi の入力レベルが重畳されてウインドコン
パレータＷＣ２に入力される。また、走査出力信号Ｐi
が、少なくとも複数同時に入力された場合（例えばＰi
とＰj （ｊ＝ｉ＋１）が入力された場合）は、走査出力
信号Ｐi がコンデンサＣDiに電源電圧Ｖccに重畳して蓄
積され、更に、コンデンサＣDj（ｊ＝ｉ＋１）には、走
査出力信号Ｐj がコンデンサＣDiに蓄積された走査出力
信号Ｐi の出力レベルに重畳されて蓄積され、この重畳
された信号（加算信号）がウインドコンパレータＷＣ２
に入力される。
【００３７】ここで、第２加算回路32におけるコンデン
サＣCi，ＣDiで定まる時定数を、走査出力信号Ｐi が一
巡するまで、即ち、走査出力信号Ｐi の１周期に対して
定めている。即ち、走査出力信号Ｐ1 〜Ｐ8 の入力レベ
ルの和をサンプルホールドするようにコンデンサＣCi，
ＣDiの静電容量を定めている。従って、第２加算回路32
では、走査出力信号Ｐi が順次入力され一巡するまでの
間は、これを蓄積する（サンプルホールドする）ための
コンデンサＣDiには走査出力信号Ｐi の入力レベルが蓄
積される。このため、ウインドコンパレータＷＣ２の入
力レベルは、走査出力信号Ｐi が一巡した時の走査出力
信号Ｐi の全ての入力レベルの加算値と電源電圧Ｖccの
和となる。即ち、走査出力信号Ｐi の論理レベルをｅi
とすれば、ウインドコンパレータＷＣ１には、Ｖcc＋ｅ
i の論理レベルが入力され、ウインドコンパレータＷＣ
２には、Ｖcc＋８×ｅi の論理レベルが入力される。
【００３８】また、フェールセーフなＡＮＤゲート35
は、２つの入力端子に所定レベル（本実施例では電源電
圧Ｖccより高いレベル）の入力信号があるときのみ交流
の出力信号を発生する特性を有している。そして、この
ＡＮＤゲートの２つの入力端子（図７における入力端子
Ａ，Ｂ）を共通にすることでウインドコンパレータＷＣ
１，ＷＣ２が構成され、この場合、上述したように共通
の入力端子の入力レベルが所定範囲のときのみ交流出力
信号が発生する特性を持つ。そして、本実施例では、前
記ウインドコンパレータＷＣ１の所定範囲をＶcc＋ｅi
±Δｅ（ｅi ＞Δｅ）とし、ウインドコンパレータＷＣ
２の所定範囲をＶcc＋８ｅi ±Δｅとなるように各抵抗
Ｒ1 〜Ｒ5 の抵抗値を設定してある。
【００３９】従って、走査出力信号Ｐi が時間軸上で異
なる時間に１個のみが連続して発生しているときのみ第
１加算回路31からの入力レベルが所定範囲内となり、ウ
インドコンパレータＷＣ１は論理値１の出力を連続して
発生し、複数の走査出力信号Ｐi が同時に発生した場合
には、第１加算回路31からの入力レベルがＶcc＋２ｅ i
以上となって所定範囲外となり、ウインドコンパレータ
ＷＣ１の出力は消滅して論理値０となる。かかる第１加
算回路31とウインドコンパレータＷＣ１と、第１整流回
路33とで、複数の走査出力信号Ｐi が時間軸上で重なっ
たか否かを検出する第１検出機能部を構成している。
【００４０】また、ウインドコンパレータＷＣ２は、走
査出力信号Ｐi の１走査周期の間に全ての走査出力信号
Ｐi が発生したときのみ第２加算回路32からの入力レベ
ルが所定範囲内となり論理値１の出力を連続して発生す
る。１走査周期の間に少なくとも１つの走査出力信号Ｐ
i が発生しなかった場合は、第２加算回路32からの入力
レベルがＶcc＋７ｅi 以下となって所定範囲外となり、
ウインドコンパレータＷＣ２の出力は消滅して論理値０
となる。かかる第２加算回路32とウインドコンパレータ
ＷＣ２と第２整流回路34とで、１走査周期において全て
の走査出力信号Ｐi が発生したか否かを検出する第２検
出機能部を構成している。
【００４１】また、ＡＮＤゲート35は、両ウインドコン
パレータＷＣ１，ＷＣ２が共に論理値１の出力状態のと
きに論理値１の出力を整流回路36を介してオン・ディレ
ー回路37に出力する。オン・ディレー回路37は、少なく
とも走査出力信号Ｐi の１周期の時間以上のディレー時
間を持たせて構成してある。
【００４２】次に、これら各回路によって構成されるフ
ェールセーフ走査回路の動作を説明する。まず、走査回
路が正常の場合について説明する。リセット信号ＲＥＳ
で計数回路10が初期状態にセットされる。その後、クロ
ック信号ＣＫが入力する毎に、走査出力生成回路20の第
１ＡＮＤゲート群21の各ＡＮＤゲートＧＡ1,ＧＡ2 ・・
・ＧＡ8 から、図５に示すように時間軸上で異なる時間
に連続して矩形波信号ｔ1,ｔ2 ・・・ｔ8 が出力され、
同期して第２ＡＮＤゲート群の各ＡＮＤゲートＧＢ1,Ｇ
Ｂ2 ・・・ＧＢ8 からも図５に示すように周波数ｆ1 の
高周波の走査出力信号Ｐ1,Ｐ2 ・・・Ｐ8 （１つおきに
位相がπずれている）が連続して発生する。この動作が
クロック信号ＣＫの８個を１周期として連続的に繰り返
し行われる。
【００４３】そして、前記走査出力信号Ｐi は、故障検
出回路30の第１及び第２加算回路31，32に入力する。走
査出力信号Ｐi が正常に連続して異なる時間で発生して
いれば、走査出力信号Ｐ1 が発生した時点で第１加算回
路31の出力レベルがＶcc＋ｅ i ±Δｅの範囲内となり第
１ウインドコンパレータＷＣ１が論理値１の出力を発生
し整流回路33の整流出力がＡＮＤゲート35に入力する。
また、第２加算回路32では、走査出力信号Ｐi が一巡し
た時点で出力レベルがＶcc＋８ｅi ±Δｅの範囲内とな
り、第２ウインドコンパレータＷＣ２が論理値１の出力
を発生し整流回路34の整流出力がＡＮＤゲート35に入力
する。これにより、ＡＮＤゲート35が論理値１の出力を
発生し整流回路36からの整流出力がオン・ディレー回路
37に入力する。そして、オン・ディレー回路37では、整
流回路36からの整流出力が入力してから次に走査出力信
号Ｐi が一巡するまではその出力が遅延され、一巡した
後に初めてオン・ディレー回路37から出力が発生し整流
回路38からの整流出力ｋが発生する。この整流出力ｋは
走査回路が正常であるときのみ高エネルギ状態に相当す
る論理値１の出力となる。
【００４４】次に走査回路が故障した場合について説明
する。計数回路10と第１及び第２ＡＮＤゲート群21，22
の故障パターンとしては、フリップフロップＦＦ1,ＦＦ
2,ＦＦ3 と各ＡＮＤゲートＧＡi ，ＧＢi の出力信号が
論理値１又は０に固定されるモードと、各ＡＮＤゲート
ＧＡi ，ＧＢi に故障が生じ論理演算機能がなくなり１
つのゲート入力信号が入力されただけでその入力信号が
直接走査出力信号Ｐi となって出力されるモード等が考
えられる。
【００４５】このような故障が各ＡＮＤゲートＧＡi ，
ＧＢi 等の１つまたは複数で生じた場合、複数の走査出
力信号Ｐi ，Ｐj （ｉ≠ｊ）が同時に生じたり、複数の
走査出力信号Ｐi ，Ｐj （ｉ≠ｊ）が一部で重なった
り、更に、これらに加えて走査出力信号Ｐi の１つが生
じない故障が重なったりする故障モードが考えられる。
その他に、計数回路10の出力信号が１に固定故障した
り、ＡＮＤゲートＧＢi の矩形波信号ｔi 側の入力レベ
ルが常に論理値１となった場合、高周波信号発生回路22
の高周波信号（インバータ回路23の反転出力も含む）が
走査出力信号Ｐi として連続して発生する故障モードが
ある。
【００４６】これらの故障モードに対して故障検出回路
30は次のように動作する。計数回路10若しくはＡＮＤゲ
ートＧＡi の少なくとも１つに論理値１の故障が生じて
高周波信号発生回路22の周波数ｆ1 の高周波信号が走査
出力信号Ｐi として常に出力された場合、その他の走査
出力出力信号Ｐi がいずれも出力されていれば、第１加
算回路31からのウインドコンパレータＷＣ１への入力レ
ベルはＶcc＋２ｅi 以上となり、ウインドコンパレータ
ＷＣ１の出力が停止する。
【００４７】また、走査出力生成回路20のＡＮＤゲート
ＧＢi の１つ又は複数に論理値０の固定故障が生じて走
査出力信号Ｐi の１つ又は複数が出力しなくなった場
合、第２加算回路32からのウインドコンパレータＷＣ２
への入力レベルはＶcc＋７ｅi以下となり、ウインドコ
ンパレータＷＣ２の出力が停止する。また、ＡＮＤゲー
トＧＡi ，ＧＢi の故障で複数の走査出力信号Ｐi が重
なって出力される場合、第１加算回路31からのウインド
コンパレータＷＣ１への入力レベルが、Ｖcc＋２ｅi 以
上となる時間が存在し、ウインドコンパレータＷＣ１の
出力が停止する時間が存在する。
【００４８】また、ＡＮＤゲートＧＡi ，ＧＢi の故障
で複数の走査出力信号Ｐi が一部分重なって出力される
場合、同じく第１加算回路31からのウインドコンパレー
タＷＣ１への入力レベルが、Ｖcc＋２ｅi 以上となる時
間が存在し、ウインドコンパレータＷＣ１の出力が停止
する時間が存在する。従って、計数回路10又は走査出力
生成回路20に故障が生じた場合には、少なくとも１走査
周期の間にＡＮＤゲート35の出力が停止する時間が存在
する。しかも、この状態が１走査周期毎に繰り返され
る。そして、オン・ディレー回路37のディレー時間を１
走査周期の時間より長く設定してあるので、一旦、ＡＮ
Ｄゲート35の出力が停止すると、オン・ディレー回路37
からの出力は停止されたままとなり、出力ｋが低エネル
ギ状態に相当する論理値０の出力となって故障が検出で
きる。
【００４９】即ち、故障検出回路30は走査出力信号Ｐi
（ｉ＝１〜８）に関して、Ｐi の１つ若しくは複数が入
力されない場合、２つ以上が同時に発生する場合及び２
つ以上の信号が一部が重なっている場合のいずれの場合
も出力信号ｋは零（論理値０）となる。尚、図２ではフ
リップフロップを用いてバイナリカウンタを構成し、図
４のように３入力ＡＮＤゲートを用いて順次周期的に発
生する信号ｔi （ｉ＝１〜８）を生成したが、図８に示
すような構成のシフトレジスタ10′と、図９に示す２入
力ＡＮＤゲートを用いた走査出力生成回路20′とを組み
合わせても、順次周期的に発生する信号ｔi （ｉ＝１〜
８）及びこの出力信号ｔi （ｉ＝１〜８）を用いて図４
と同様に走査出力信号Ｐi （ｉ＝１〜８）をそれぞれ生
成することができる。そして、この場合の走査出力信号
Ｐi （ｉ＝１〜８）に関しても故障検出回路30は同様に
作用する。
【００５０】また、第１加算回路31のコンデンサＣA8と
ダイオードＤA8で構成される倍電圧整流回路に関して
は、コンデンサＣA8に短絡故障が生じると、電源電圧Ｖ
ccと走査出力信号Ｐ8 の入力側とがダイオードＤA8で短
絡状態となりコンデンサＣB からの出力は零となる。更
に、ダイオードＤA8に断線故障が生じても出力は零とな
る。コンデンサＣA8の故障がなく、ダイオードＤA8に断
線故障が生じた場合は、コンデンサＣA8の放電経路が断
たれ出力は生じない。勿論、コンデンサＣA8に断線故障
が生じたり、ダイオードＤA8に短絡故障が生じた場合は
交流信号が出力側に伝達されないから出力は生じない。
即ち、コンデンサＣA8, ダイオードＤA8に断線若しくは
短絡の故障が生じても直流の出力は生じないことにな
る。
【００５１】従って、このような倍電圧整流回路で構成
した第１及び第２加算回路31，32は、整流回路の各々に
ついて走査出力信号Ｐi （入力信号）がないのに、故障
で誤って出力が生じてしまうことのない回路である。ま
た、両ウインドコンパレータＷＣ１，ＷＣ２及びＡＮＤ
ゲート35の出力側に設けた整流回路33，34，38も同様で
ある。また、両ウインドコンパレータＷＣ１，ＷＣ２、
ＡＮＤゲート35及びオン・ディレー回路37も、故障で誤
って出力を生じない特性を持つ。
【００５２】これにより、図６に示す故障検出回路30は
走査出力信号Ｐi が入力されないのに故障で誤って出力
ｋを生じないフェールセーフな回路である。このような
フェールセーフな特性を持つ故障検出回路30によって、
図１及び図２の計数回路10と走査出力生成回路20の故障
状態を検出しているので、計数回路10や走査出力生成回
路20のいずれかに故障が生じたり、故障検出回路30自体
に故障が発生した場合、故障検出回路30の出力ｋが停止
して故障検出ができ、従って、これらによって構成され
る本実施例の走査回路はフェールセーフな構成である。
【００５３】そして、本実施例の故障検出回路30の第１
加算回路31では、入力する走査出力信号Ｐi を、時間軸
上で隣合う出力が互いに位相がπずれるようにすること
により、先に提案したフェールセーフ走査回路（ＰＣＴ
／ＪＰ９２／００６３１）の第１加算回路のものに比べ
て、コンデンサ及びダイオードの数を略半分に減らすこ
とができ、第１加算回路31の構成が簡略化される。
【００５４】次に、故障検出回路の第２の実施例を図10
〜図16を参照しながら説明する。図10は本実施例の故障
検出回路の構成を示す図である。図10において、本実施
例の故障検出回路100 に入力する走査出力信号Ｐi （ｉ
＝１〜８）は、図４や図９に示す走査出力生成回路20，
20′において、インバータ回路を取り除き、第２ＡＮＤ
ゲート群24の全てのＡＮＤゲートＧＢi （ｉ＝１〜８）
に高周波信号発生回路22からの出力を直接入力して得ら
れたものであり、全て同相のものとする。
【００５５】かかる走査出力生成回路から得られた走査
出力信号Ｐi は検波・位相反転回路群101 に入力され
る。該検波・位相反転回路群101 は、図11（Ａ）に示す
ようなコンデンサＣS1、可変容量ダイオードＤS1、抵抗
ＲS1，ＲS2で構成される検波回路を介して抵抗ＲS3とト
ランジスタＱS1による位相反転回路によって前記走査出
力信号Ｐi の位相を反転して、前述の矩形波信号ｔi と
位相が反転した矩形波信号バーｔi を出力する検波・位
相反転回路が、入力する走査出力信号Ｐi 毎に設けられ
ているもので、各走査出力信号Ｐ1 〜Ｐ8 が順次入力す
る毎に矩形波信号バーｔi 〜ｔ8 を順次出力する。
【００５６】ここで、前記検波・位相反転回路におい
て、コンデンサＣS1が、入力する走査出力信号Ｐi を電
源電位ＶCCに重畳して可変容量ダイオードＤS1に入力す
るためのものである。そして、可変容量ダイオードＤS1
で走査出力信号Ｐi を電源電位ＶCCにクランプすると共
に、ダイオードの端子の静電容量で走査出力信号Ｐi が
検出され、この検波された信号は抵抗ＲS1，ＲS2で分圧
されてトランジスタＱS1のベース入力となる。抵抗ＲS3
はトランジスタＱS1のコレクタ抵抗である。検波された
信号が抵抗ＲS1と抵抗ＲS2で分圧されているのは、電源
電位ＶCCに重畳された検波信号（電源電位ＶCCより高い
電位）でトランジスタＱS1をスイッチイングできるよう
に、検波信号が低レベル（電源電位ＶCCのレベル）のと
きトランジスタＱS1がＯＮし、検波信号が高レベル（電
源電位ＶCCより高いレベル）のときトランジスタＱS1が
ＯＦＦするようにするためである。
【００５７】図11（Ａ）による検波・位相反転回路は、
コンデンサＣS1に短絡又は断線の故障が起こっても可変
容量ダイオードＤS1に短絡又は断線の故障が起こって
も、電源電位ＶCCより高い電位の検波信号が生成されな
いから、トランジスタＱS1はスイッチイングされない。
勿論、抵抗ＲS1，ＲS2，ＲS3に断線故障が起こってもト
ランジスタＱS1に故障が起こっても、トランジスタＱS1
にはスイッチイング信号が生成されない。
【００５８】また、図11（Ｂ）は、検波・位相反転回路
の別の例を示すもので、ＣＭＯＳを用い、ＣＭＯＳの出
力をインバートする構成とした検波・位相反転回路であ
る。ＣＭＯＳは入力側に抵抗を挿入するとゲート−ソー
ス間に存在する静電容量によって高い周波数に応答でき
なくなる。図11（Ｃ）は図11（Ｂ）における入力抵抗Ｒ
INの抵抗値を変えた場合に応答できる周波数ｆを測定し
たものである。このために、入力側に図11（Ｂ）のよう
に抵抗ＲINを入れることにより、図11（Ｂ）中の入出力
信号波形で示すように検波特性を持つ。
【００５９】図11（Ｂ）の検波・位相反転回路はＣＭＯ
Ｓに故障が起こるとスイッチイングの出力信号が生成さ
れなくなる。また、万一、ＣＭＯＳの入力端子が直接出
力側に接続された場合、ＣＭＯＳの出力側に接続される
負荷抵抗（ＲL ）が入力側の抵抗ＲINに比べて十分小さ
い場合（ＲIN＞＞ＲL ）、入力信号は出力側に殆ど現れ
ない。
【００６０】検波・位相反転回路群101 から出力された
矩形波信号バーｔi 〜ｔ8 は、それぞれ対応するＡＮＤ
ゲートＧＣi （ｉ＝１〜８）の一方の入力端子に入力
し、ＡＮＤゲートＧＣi の他方の入力端子に入力する高
周波信号発生回路102 からの周波数ｆ3 の高周波信号に
よって図４又は図９と同様な方法（インバータを使用）
で変調され、走査出力信号Ｐi ′（ｉ＝１〜８）が生成
される。尚、前記高周波信号発生回路102 の周波数ｆ3
は前述した高周波信号発生回路22の周波数ｆ1 より高く
（ｆ3 ＞ｆ1 ）設定してある。
【００６１】図12に検波・位相反転回路群101 とＡＮＤ
ゲートＧＣi からの出力波形を示す。そして、前記ＡＮ
ＤゲートＧＣi から発生する走査出力信号Ｐi ′は、例
えば４個づつ２つのグループに分割され、Ｐ1 ′〜
Ｐ4 ′までを第３加算回路103 に入力し、Ｐ5 ′〜
Ｐ8 ′までを第４加算回路104 にそれぞれ入力する。
【００６２】前記第３及び第４加算回路103 ，104 は、
図６に示すように、前述した第１加算回路31と同様にそ
れぞれ複数のコンデンサとダイオードとで構成されてい
る。その動作は第１加算回路31と同様で、入力する各４
つの走査出力信号Ｐi の加算値を出力するものである。
これら加算回路103 ，104 の加算出力は、前述のウイン
ドコンパレータと同様に図７に示すように構成されるフ
ェールセーフな第３及び第４ウインドコンパレータＷＣ
３，ＷＣ４の各第１及び第２入力端子Ａ，Ｂに図10に示
すようにそれぞれ入力される。即ち、第３ウインドコン
パレータＷＣ３の第１入力端子Ａには、第３加算回路10
3 の出力を、第２入力端子Ｂには、第４加算回路104 の
出力を入力し、第４ウインドコンパレータＷＣ４に対し
ては、第３ウインドコンパレータＷＣ３とは逆に、第１
入力端子Ａには第４加算回路104 の出力を、第２入力端
子Ｂには、第３加算回路103 の出力を入力している。
【００６３】ここで、第３加算回路103 と第４加算回路
104 の出力関係について説明する。図12から判るよう
に、走査出力信号Ｐi ′の１走査周期（走査出力信号Ｐ
i の１走査周期と同じ）をＴとすると、その前半の半周
期Ｔ／２においては、第３加算回路103 では、走査出力
信号Ｐ1 ′〜Ｐ4 ′のいずれか１つが低レベルとなって
おり、この時第４加算回路104 では、全ての走査出力信
号Ｐ5 ′〜Ｐ8 ′が高レベルとなっている。また、後半
の半周期Ｔ／２では、逆に、第３加算回路103では、走
査出力信号Ｐ1 ′〜Ｐ4 ′のいずれもが高レベルとなっ
ており、この時第４加算回路104 では、走査出力信号Ｐ
5 ′〜Ｐ8 ′のいずれか１つが低レベルとなってる。
【００６４】従って、１つの走査出力信号Ｐi ′の出力
レベル（論理レベル）をｅとすると、前半の半周期で
は、第３加算回路103 の出力レベルは３ｅであり、第４
加算回路104 の出力レベルは４ｅとなり、後半の半周期
では、第３加算回路103 の出力レベルは４ｅであり、第
４加算回路104 の出力レベルは３ｅとなり、走査出力信
号Ｐi ′の発生に伴って、第３及び第４加算回路103 ，
104 の出力Ｘ1,Ｘ2 は図13のようなる。
【００６５】ここで、前記第３及び第４ウインドコンパ
レータＷＣ３，ＷＣ４が発振する入力信号Ｖinの入力レ
ベル条件を、次のように設定する。即ち、第３ウインド
コンパレータＷＣ３では、第１入力端子Ａにおいては、
その入力レベル範囲を、ＶCC＋３ｅ±Δｅ（Δｅ＜ｅ）
の所定レベル範囲に設定し、第２入力端子においては、
ＶCC＋４ｅ±Δｅ（Δｅ＜ｅ）に設定する。一方、第４
ウインドコンパレータＷＣ４では、逆に、第１入力端子
Ａにおいては、その入力レベル範囲を、ＶCC＋４ｅ±Δ
ｅ（Δｅ＜ｅ）の所定レベル範囲に設定し、第２入力端
子においては、ＶCC＋３ｅ±Δｅ（Δｅ＜ｅ）に設定す
る。
【００６６】従って、第３及び第４ウインドコンパレー
タＷＣ３，ＷＣ４の出力をＹ1,Ｙ2とすると、Ｙ1 が論
理値１の発振出力を発生する入力条件は、Ｐ1 ′〜
Ｐ4 ′のいずれか１つが低レベルで、且つ、Ｐ5 ′〜Ｐ
8 ′のいずれもが高レベルの時のみである。また、Ｙ2
が論理値１の発振出力を発生する入力条件は、Ｐ1 ′〜
Ｐ 4 ′のいずれもが高レベルで、且つ、Ｐ5 ′〜Ｐ8 ′
のいずれか１つが低レベルの時のみであり、第３及び第
４加算回路103 ，104 の出力と第３及び第４ウインドコ
ンパレータＷＣ３，ＷＣ４の出力との関係は、図13に示
すような関係となっている。
【００６７】前記第３及び第４ウインドコンパレータＷ
Ｃ３，ＷＣ４の発振出力Ｙ1,Ｙ2 は、図10に示すよう
に、第３整流回路105 と第４整流回路106 にそれぞれ入
力している。第３整流回路105 は、図14に示すようにコ
ンデンサとダイオードとで構成され、その時定数を走査
周期Ｔ対して定めてあり、両ウインドコンパレータＷＣ
３，ＷＣ４の出力Ｙ1,Ｙ2 が正常に交互に発生している
時に、両出力Ｙ1,Ｙ2 の加算値レベルの出力Ｚ1 を発生
する。
【００６８】また、第４整流回路106 は、図15に示すよ
うにコンデンサとダイオードとで構成され、その時定数
は、第３整流回路105 より小さく、ウインドコンパレー
タＷＣ３，ＷＣ４の発振周波数に対して定めてあり（第
３又は第４ウインドコンパレータＷＣ３又はＷＣ４の発
振出力Ｙ1,Ｙ2 が生じない時のパルス幅Ｔ／８で少なく
とも後述する出力信号Ｚ2 が０となるように定める）、
両ウインドコンパレータＷＣ３，ＷＣ４の出力Ｙ1,Ｙ2
のどちらか一方が発生している時に、両出力Ｙ 1,Ｙ2 の
ワイヤードオア出力として論理値１の出力信号Ｚ2 を発
生する。
【００６９】これら両整流回路105,106 の出力Ｚ1,Ｚ2
は、前述と同様のフェールセーフな構成の第５ウインド
コンパレータＷＣ５に入力している。そして、この第５
ウインドコンパレータＷＣ５は、第３整流回路105 の出
力Ｚ1 が入力する側の入力レベルに窓を設けてあり、入
力する第３整流回路105 の出力Ｚ1 のレベルが、両ウイ
ンドコンパレータＷＣ３，ＷＣ４の加算値レベル（各ウ
インドコンパレータの出力を論理値１とした時に論理値
２に相当するレベル）の時で、第４整流回路10６ の出
力Ｚ2 が論理値１である時のみ発振出力を発生するよう
に構成されている。
【００７０】前記第５ウインドコンパレータＷＣ５の出
力は、図６に示す故障検出回路30と同様にして、整流回
路107 を介して整流された後、オン・ディレー回路108
において走査周期Ｔ以上の遅れを持たせて出力ｋが発生
するようになっている。次にかかる構成の図10に示す故
障検出回路100 の動作について説明する。まず、走査回
路が正常な場合について説明する。
【００７１】正常な場合は、走査出力生成回路から８つ
の走査出力信号Ｐi が順次時間軸上で連続的且つ周期的
に発生し、検波・位相反転回路群101 によって位相反転
されて図12に示す、矩形波信号バーｔi （ｉ＝１〜８）
を発生し、ＡＮＤゲート群ＧＣi （ｉ＝１〜８）を介し
て走査出力信号Ｐi よりも高周波の変調された走査出力
信号Ｐi ′（ｉ＝１〜８）が発生し、それぞれ４個づつ
第３加算回路103 と第４加算回路104 に入力する。
【００７２】このようにして走査出力信号Ｐi ′が正常
に順次連続的に入力すると、走査出力信号Ｐi ′の前半
の半周期Ｔ／２では、図12に示すように、第３加算回10
3 に入力する４つの走査出力信号Ｐ1 ′〜Ｐ4 ′はいず
れか１つが低レベルであり、第４加算回路104 に入力す
る４つの走査出力信号Ｐ5 ′〜Ｐ8 ′は全て高レベルで
あるため、第３加算回路103 からの出力Ｘ1 は、３ｅ＋
ＶCCとなり、第４加算回路104 からの出力Ｘ2 は４ｅ＋
ＶCCとなる。また、後半の半周期Ｔ／２では、図12に示
すように、第３加算回103 に入力する４つの走査出力信
号Ｐ1 ′〜Ｐ4′は全て高レベルであり、第４加算回路1
04 に入力する４つの走査出力信号Ｐ5′〜Ｐ8 ′はいず
れか１つが低レベルであるため、前半とは逆に、第３加
算回路103 からの出力Ｘ1 は、４ｅ＋ＶCCとなり、第４
加算回路104 からの出力Ｘ2 は３ｅ＋ＶCCとなる。
【００７３】従って、前半の半周期では、第３ウインド
コンパレータＷＣ３の発振条件が成立し、出力Ｙ1 が発
生し、後半の半周期では、第４ウインドコンパレータＷ
Ｃ４の発振条件が成立するので、図13に示すように、走
査出力信号Ｐi ′の１走査周期毎に、第３ウインドコン
パレータＷＣ３と第４ウインドコンパレータＷＣ４から
交互に発振出力Ｙ1 とＹ2 が発生する。
【００７４】このように、第３及び第４ウインドコンパ
レータＷＣ３，ＷＣ４からの出力Ｙ 1 とＹ2 が交互に出
力されている時には、第３整流回路105 はその出力Ｚ1
が論理値２に相当するレベルになり、第４整流回路106
からは論理値１に相当するレベルの出力Ｚ2 が発生する
ので、第５ウインドコンパレータＷＣ５の発振条件が満
足され、発振出力を発生し、整流された後にオン・ディ
レー回路108 に入力する。そして、オン・ディレー回路
108 では、整流回路107 からの整流出力が入力してから
次の走査出力信号Ｐi ′が一巡するまではその出力が遅
延され、一巡した後に初めてオン・ディレー回路108 か
ら出力が発生し、その整流出力ｋが発生する。この出力
ｋは前述の故障検出回路と同様に、走査回路が正常であ
るときのみ高エネルギ状態に相当する論理値１の出力と
なる。
【００７５】次に走査回路が故障した場合について説明
する。例えば、前半の周期において、走査出力信号
Ｐ1 ′〜Ｐ8 ′のいずれかの低レベル期間が重なった場
合、走査出力信号Ｐ1 ′〜Ｐ4 ′で重なると第３加算回
路103 の出力Ｘ1 が３ｅ＋ＶCCから２ｅ＋ＶCC以下とな
り、走査出力信号Ｐ5 ′〜Ｐ8 ′のいずれかが低レベル
となると、第４加算回路104 の出力Ｘ1 が４ｅ＋Ｖ CCか
ら３ｅ＋ＶCCとなる期間が存在する。この場合、第３ウ
インドコンパレータＷＣ３の発振条件が成立せず、出力
Ｙ1 がその期間だけ一時的に停止する。また、後半の半
周期においても同様のことが言え、この時には第４ウイ
ンドコンパレータＷＣ４の出力Ｙ2 がその期間だけ一時
的に停止する。そして、第３整流回路105 の時定数を走
査周期Ｔに対して定めてあるため、第３整流回路105 の
出力Ｚ 1 は必ずしも停止しないが、第４整流回路106 の
時定数はウインドコンパレータＷＣ３，ＷＣ４の発振周
波数に対して定めてあるため、第４整流回路106 の出力
Ｚ2 は必ず一時的に停止する期間が生じ、第５ウインド
コンパレータＷＣ５の出力が一時的に停止する。そし
て、この状態が走査出力信号Ｐi ′の１走査周期毎に繰
り返された場合には、オン・ディレー回路108 の遅延動
作によってその出力ｋは論理値０の出力が継続し、故障
が発生したことを知ることができる。
【００７６】また、走査出力信号Ｐi ′のいずれか１つ
が発生し続けた場合、その走査出力信号が低レベルとな
るべき期間において、この走査出力信号が入力するどち
らか一方の加算回路103 又は104 の出力Ｘ1 又はＸ
2 が、３ｅ＋ＶCCであるべき時に４ｅ＋ＶCCとなり、第
３ウインドコンパレータＷＣ３の出力Ｙ1 又は第４ウイ
ンドコンパレータＷＣ４の出力Ｙ2 が論理値０の出力と
なる時が存在する。この時も、前述の故障モードと同様
で第５ウインドコンパレータＷＣ５の出力が一時的に停
止する期間が存在し、この状態が継続すれば、オン・デ
ィレー回路108 の遅延動作によってその出力ｋは論理値
０の出力が継続し、故障が発生したことを知ることがで
きる。
【００７７】また、例えば、走査出力信号Ｐ1 ′〜
Ｐ4 ′側のみで周期的に低レベル期間が発生し、走査出
力信号Ｐ5 ′〜Ｐ8 ′側は高レベルの出力が発生し続け
る故障の場合、第３ウインドコンパレータＷＣ３の発振
入力条件は常に満足されるので第３ウインドコンパレー
タＷＣ３の出力Ｙ1 は常時発生する。一方、第４ウイン
ドコンパレータＷＣ４側では、発振入力条件が満足され
ず、その出力Ｙ2 は発生しない。この時は、第４整流回
路106 側では、その出力Ｚ2 は第３ウインドコンパレー
タＷＣ３の出力Ｙ1 によって常時、論理値１となるが、
第３整流回路105 では、第３ウインドコンパレータＷＣ
３の出力Ｙ1 が半周期毎に入力するだけで、第４ウイン
ドコンパレータＷＣ４の出力Ｙ2 は入力せず、第３整流
回路105 の出力Ｚ1 のレベルが論理値２とはならず、第
５ウインドコンパレータＷＣ５の発振入力条件が満足さ
れず、出力が発生しない。従って、オン・ディレー回路
108 からの出力ｋは論理値０の出力となり、この場合
も、故障が発生したことを知ることができる。
【００７８】また、走査出力信号Ｐi ′のいずれかが発
生しないような故障モードに対しても、第３及び第４ウ
インドコンパレータＷＣ３，ＷＣ４の発振入力条件が満
足されず、オン・ディレー回路108 の出力ｋは論理値０
となり、故障が検出できる。尚、本実施例では、走査出
力信号Ｐi ′を４個づつに分割したが、これに限らず、
３個と５個又は２個と６個等に分割しても同様の効果を
有することができる。
【００７９】また、高周波信号発生回路102 の出力周波
数ｆ3 を高くとれば、図15等の整流回路の結合用コンデ
ンサに可変容量ダイオードを用いて図16に示すように構
成することができる。図中、Ｄv が可変容量ダイオード
を示す。ここで、図10の回路は、加算回路の出力レベル
が４ｅであるとき、４つの入力信号の全てが発生してい
ることを示し、３ｅであるとき４つの入力信号に重なり
が生じていないことを示している。従って、２つの加算
回路103,104 を用いて各々１／２周期づつ、出力レベル
４ｅは、１走査周期内で少なくとも１回の走査出力信号
が生成されたことを検出し、出力レベル３ｅは、走査出
力信号が時間軸上で重なりのないことを検出しているこ
とになる。即ち、出力レベル３ｅを検出するウインドコ
ンパレータＷＣ３，ＷＣ４の入力端子Ａが重なりを検出
する第１検出機能部に相当し、出力レベル４ｅを検出す
るウインドコンパレータＷＣ３，ＷＣ４の入力端子Ｂが
１周期内で全ての走査信号が発生したことを検出する第
２検出機能部に相当し、両検出機能はウインドコンパレ
ータＷＣ３，ＷＣ４でそれぞれ論理積演算されることに
なる。
【００８０】図10で、万一２つの加算回路103,104 の入
力信号Ｐ1 ′, Ｐ2 ′, ・・・, Ｐ 8 ′に、例えばその
中の１つが入力されなくて、その他の７つの信号が常に
発生した場合、２つのウインドコンパレータＷＣ，ＷＣ
４のどちらか一方に連続的に発振出力Ｙ1 もしくはＹ2
が生じる。このような故障は、例えばＡＮＤゲートＧＣ
1 が故障して信号Ｐ1 ′が生成されず、その他の７つの
ＡＮＤゲートＧＣ2 〜ＧＣ8 まで高周波信号が直接連続
的に生成されるような故障である。このような故障が起
こると、整流回路106 には常に出力信号Ｚ2 が発生す
る。一方、整流回路105 には論理値２に相当するレベル
が生じないためウインドコンパレータＷＣ５は発振しな
い。整流回路105,106 はこのような故障状態を配慮して
備えられている。
【００８１】図17は、整流回路105,106 とウインドコン
パレータＷＣ５を用いる代わりに、ＡＮＤゲートＧＣ1,
ＧＣ2,・・・, ＧＣ8 で高周波信号を直接連続的に発生
するような故障を検波・位相反転回路を用いて検出する
構成の第３の実施例である故障検出回路を示している。
尚、図17において、図10と同一機能を有するものには同
一符号を付してある。
【００８２】図17では、図11の検波・位相反転回路（こ
こではＣＭＯＳを用いた図11（Ｂ）の回路としている）
を用いて、ＡＮＤゲートＧＣ1,ＧＣ2,・・・, ＧＣ8 の
出力信号の検波と位相反転を行って元の矩形波信号
ｔ1 ，ｔ2 ，・・・，ｔ8 を再生し、結合コンデンサＣ
Ei（ｉ＝１〜８）とダイオードＤEi（ｉ＝１〜８）を用
いて、この矩形波信号ｔi （ｉ＝１〜８）を電源電位Ｖ
CCに重畳し、そのワイヤードオア出力を２入力ウインド
コンパレータＷＣ８の一方の入力信号Ｚ3 としている。
そして、ウインドコンパレータＷＣ８のもう一方の入力
端子には、ウインドコンパレータＷＣ３，ＷＣ４の整流
出力の論理和出力、即ち、整流回路106 の出力Ｚ2 を入
力している。
【００８３】図17の検波・位相反転回路は、順に発生す
る検波出力信号である矩形波信号ｔ 1 ，ｔ2 ，・・・，
ｔ8 が正常に再生されておれば、電源電位ＶCCより高い
レベルの入力信号を連続的にウインドコンパレータＷＣ
８の入力端子に入力し、整流回路106 に正常を示す信号
Ｚ2 （＝１）が発生しておれば、ウインドコンパレータ
ＷＣ８が発振してオン・ディレー回路108 に入力信号が
供給される。万一、ＡＮＤゲートＧＣi （ｉ＝１〜８）
のいずれかに高周波信号が連続的に発生してしまうよう
な故障が起こると、そのゲートで再生されるべき信号ｔ
i が検波・位相反転回路で再生されないので、ウインド
コンパレータＷＣ８の発振は時間軸上で停止する時が生
じ、この停止はオン・ディレー回路108 でサンプリング
ホールドされる。図17で検波・位相反転回路と、コンデ
ンサＣEi（ｉ＝１〜８）とダイオードＤEi（ｉ＝１〜
８）の機能は、図10の整流回路105 の機能に対応し、ウ
インドコンパレータＷＣ８の機能は図10のウインドコン
パレータＷＣ５に対応している。
【００８４】ここで、図10と図17における高周波信号発
生回路102 は２つの目的を持っている。１つは加算回路
を図６の第１加算回路31と同じ回路の構成とすること。
もう１つは加算回路の時定数を小さくして加算回路の応
答を速くするためである。しかし、もし、走査の周期Ｔ
が長く。そして、走査信号のパルス幅ｔ（図12のパルス
幅ｔ）が比較的大きくとれれば（光軸の数が少ないなら
ば）、ＡＮＤゲートＧＣ i （ｉ＝１〜８）を用いて信号
を高周波信号で変調する必要はない。この場合の故障検
出回路は図18のように簡単になる。この場合の加算回路
は図19に示すようになる。
【００８５】単純な構成となった第４の実施例を示す図
18の故障検出回路を参照して図10又は図17の故障検出の
原理を改めて考察してみる。加算回路103 ，104 の出力
レベルは入力信号（走査出力信号）Ｐi （ｉ＝１〜８）
に重なりが生じた場合、３ｅの出力レベルがもっと低い
レベル（＜３ｅ）に必ずなるが、４ｅの出力レベルは必
ずしも低レベルとならない（出力レベル３ｅの時間帯で
走査出力信号が発生しさえすれば４ｅレベルは保たれ
る）。従って、重なりは２入力のウインドコンパレータ
ＷＣ３又はＷＣ４の入力端子Ａで検出されることにな
る。また、加算回路103 ，104 の出力レベルは、入力信
号Ｐi ′（ｉ＝１〜８）の１つが発生しなかった場合、
出力レベル３ｅも低い値が生じるが、明らかに４ｅのレ
ベルは必ず低下する（＜４ｅ）。従って、図10（Ｃ）で
は、入力信号Ｐi の１つが発生しなかったとき、加算回
路は交流結合であるから、２入力のウインドコンパレー
タＷＣ３又はＷＣ４の入力端子Ｂはこの事象を必ず検出
することができる。
【００８６】図10と図17では、入力信号Ｐi の１つが発
生しないとき、高周波信号が連続的に発生することにな
るので、これを補うために加算回路の出力レベル３ｅの
検出に窓ＶCC＋３ｅ±Δｅ（ｅ＞Δｅ）を持たせてレベ
ル検定を行っているだけである。入力信号Ｐi ′の重な
りを検出する機能を第１の検出機能、入力信号Ｐi ′の
１つが発生しないことを検出する機能を第２の検出機能
とすれば、２入力のウインドコンパレータＷＣ３，ＷＣ
４は両機能の論理積演算を行って各々出力信号Ｙ 1,Ｙ2
を生成していることになる。整流回路106 は、図15で示
すように、入力信号Ｙ1,Ｙ2 の論理和演算回路を構成し
ている。
【００８７】しかし、入力信号Ｙ1,Ｙ2 は、時間軸上で
異なる時間で発生し、入力信号Ｙ1,Ｙ2 のいずれかが発
生しないとき、出力信号Ｚ2 は低レベル（論理値０）と
なる。従って、機能的には論理積演算を行っている。よ
って、図18のウインドコンパレータＷＣ３，ＷＣ４と整
流回路106 は加算回路103 ，104 の出力レベル３ｅ，４
ｅに対して論理積演算回路を構成していることになるの
である。
【００８８】次に、図６と図10、図17、図18の故障検出
回路の特性上の違いについて述べる。図６の構成では、
走査信号Ｐi とＰj （ｉ≠ｊ）に重なり生じ、しかも、
この信号Ｐi もしくはＰj を伝達する加算回路の結合コ
ンデンサ（ＣAi）に断線故障が生じるような２重の故障
が起こると、加算の出力レベルは上昇しないので、検出
されないことになる。図10、図17、図18の構成では、走
査信号Ｐi とＰj （ｉ≠ｊ）に重なりが生じて、万一、
この信号を伝達する加算回路の結合コンデンサに断線故
障が生じても、加算回路の出力レベル４ｅが必ず低下す
るので、異常を示す信号（論理値０）が必ず出力される
ことになる。
【００８９】次に、故障検出回路の第５の実施例を図20
を参照して説明する。図20に示す故障検出回路110 で
は、故障検出に使用する照査信号としては、図10の検波
・位相反転回路101 で検波・位相反転された変調する以
前の矩形波信号バーｔi （ｉ＝１〜８）を使用する。こ
の矩形波信号バーｔi は、走査出力信号と同期するもの
で、走査出力信号と見做すことできる。これら矩形波信
号バーｔ i を、前述の故障検出回路100 と同様に４個づ
つ２つのグループに分割する。そして、各グループ毎に
第５及び第６加算回路111 ，112 に入力する。
【００９０】第５及び第６加算回路111 ，112 は同じ構
成であり、各矩形波信号バーｔi が入力する４つの入力
端子と、該４つの入力端子と１つの出力端子間に、コン
デンサＣ1 〜Ｃ4 , Ｃ5 〜Ｃ8 と、該コンデンサＣ1 〜
Ｃ4 とＣ5 〜Ｃ8 と直列接続する抵抗Ｒ1 〜Ｒ4 , Ｒ5
〜Ｒ8 と、前記コンデンサＣ1 〜Ｃ4 とＣ5 〜Ｃ8 の出
力側を所定電圧にクランプするクランプダイオードＤ1
〜Ｄ4 とＤ5 〜Ｄ8 からなる回路を互いに並列に接続
し、複数の入力端子に印加される走査出力信号数に基づ
いた電圧レベルの出力を発生するよう構成されている。
【００９１】これら加算回路111 ，112 の加算出力は、
前述の第３及び第４ウインドコンパレータＷＣ３，ＷＣ
４と同様の構成の第６及び第７ウインドコンパレータＷ
Ｃ６，ＷＣ７の各第１及び第２入力端子Ａ，Ｂに図20に
示すようにそれぞれ入力される。即ち、第６ウインドコ
ンパレータＷＣ６の第１入力端子Ａには、第５加算回路
111 の出力を、第２入力端子Ｂには、第６加算回路112
の出力を入力し、第７ウインドコンパレータＷＣ７に対
しては、第６ウインドコンパレータＷＣ６とは逆に、第
１入力端子Ａには第６加算回路112 の出力を、第２入力
端子Ｂには、第５加算回路111 の出力を入力している。
【００９２】また、第５加算回路111 と第６加算回路11
2 の出力関係は第３及び第４加算回路103 ，104 と同様
の関係になっている。従って、１つの矩形波信号バーｔ
i の出力レベルを例えば５Ｖとした場合、前半の半周期
では、第５加算回路111 の出力電圧レベルは、矩形波信
号バーｔi が入力している回路の並列合成抵抗値と矩形
波信号バーｔi が入力していない回路の抵抗値との分圧
値となり、第６加算回路112 の出力レベルは、５Ｖとな
る。また、後半の半周期では、逆に第５加算回路111 の
出力電圧レベルは５Ｖであり、第６加算回路112 の出力
レベルは矩形波信号バーｔi が入力している回路の並列
合成抵抗値と矩形波信号バーｔi が入力していない回路
の抵抗値との分圧値となり、矩形波信号バーｔi の順次
連続的且つ周期的な発生に伴って、第５及び第６加算回
路111 ，112 の出力Ｘ3,Ｘ4 は、半周期毎にそのレベル
が交互に変化するようになっている。
【００９３】そして、前記第６及び第７ウインドコンパ
レータＷＣ６，ＷＣ７が発振する入力信号Ｖinの入力レ
ベル条件を、第３及び第４ウインドコンパレータＷＣ
３，ＷＣ４と同様に設定することで、第６及び第７ウイ
ンドコンパレータＷＣ６，ＷＣ７の出力をＹ3,Ｙ4 とし
た時、Ｙ3 が論理値１の発振出力を発生する入力条件
は、バーｔ1 〜バーｔ4 のいずれか１つが低レベルで、
且つ、バーｔ5 〜バーｔ8のいずれもが高レベルの時の
みである。また、Ｙ4 が論理値１の発振出力を発生する
入力条件は、バーｔ1 〜バーｔ4 のいずれもが高レベル
で、且つ、バーｔ5〜バーｔ8 のいずれか１つが低レベ
ルの時のみである。そして、これら両ウインドコンパレ
ータＷＣ６，ＷＣ７の出力は、それぞれ第５整流回路11
5 と第６整流回路116 に入力する。
【００９４】これら第５及び第６整流回路115 ，116
は、図15に示したものと同様であり、その時定数を、１
つの矩形波信号バーｔi の発生周期に対して定めてあ
り、各ウインドコンパレータＷＣ６，ＷＣ７の出力Ｙ3,
Ｙ4 が発生している時に、出力Ｚ 3 , Ｚ4 をそれぞれ発
生する。これら両出力Ｚ3 , Ｚ4 は、論理和演算回路と
してのワイヤードオア回路117 を介してオン・ディレー
回路118 に入力し、オン・ディレー回路108 において走
査周期Ｔ以上の遅れを持たせて出力ｋが発生するように
なっている。
【００９５】次にかかる構成の図20に示す故障検出回路
110 の動作について説明する。まず、走査回路が正常な
場合について説明する。正常な場合は、走査出力生成回
路から８つの走査出力信号Ｐi が順次時間軸上で連続的
且つ周期的に発生し、検波・位相反転回路群101 によっ
て位相反転されて図12に示す、矩形波信号バーｔi （ｉ
＝１〜８）を発生し、それぞれ４個づつ第５加算回路11
1 と第６加算回路112 に入力する。
【００９６】このようにして矩形波信号バーｔi が正常
に順次連続的に入力すると、矩形波信号バーｔi の前半
の半周期Ｔ／２では、図12に示すように、第５加算回11
1 に入力する４つの矩形波信号バーｔ1 〜ｔ4 はいずれ
か１つが低レベルであり、第６加算回路112 に入力する
４つの矩形波信号バーｔ5 〜ｔ8 は全て高レベルであ
る。また、後半の半周期Ｔ／２では、図12に示すよう
に、第５加算回111 に入力する４つの矩形波信号バーｔ
1 〜ｔ4 は全て高レベルであり、第６加算回路112に入
力する４つの矩形波信号バーｔ5 〜ｔ8 はいずれか１つ
が低レベルである。従って、前半の半周期と後半の半周
期とで、両加算回路111 ，112 の出力Ｘ3 ，Ｘ4 がそれ
ぞれ第６ウインドコンパレータＷＣ６と第７ウインドコ
ンパレータＷＣ７の発振入力条件を満足し、矩形波信号
ｔi の１走査周期毎に、交互に発振出力Ｙ3 , Ｙ4 を発
生する。
【００９７】これにより、第５及び第６整流回路115 ，
116 から交互に出力Ｚ3 ，Ｚ4 が発生し、そのワイヤー
ドオア回路117 から連続的に論理値１の出力が発生しオ
ン・ディレー回路118 に入力する。オン・ディレー回路
118 では、次の矩形波信号バーｔi が一巡するまではそ
の出力が遅延され、一巡した後に初めてオン・ディレー
回路118 から出力が発生し、その整流出力ｋが発生す
る。この出力ｋは走査回路が正常であるときのみ高エネ
ルギ状態に相当する論理値１の出力となる。
【００９８】次に走査回路が故障した場合について説明
する。矩形波信号バーｔi が重なったり、欠落したする
故障モードでは、図10に示す故障検出回路100 と同様
に、第６及び第７ウインドコンパレータＷＣ６，ＷＣ７
のどちらか一方が出力Ｙ3 ，Ｙ4 を発生しない期間が存
在し、第５及び第６整流回路115 ，116 のどちらか一方
の出力Ｚ3 ，Ｚ4 が一時的に停止するため、ワイヤード
オア回路117 の出力が一時的に停止する。そして、この
状態が矩形波信号バーｔi の１走査周期毎に繰り返され
た場合には、オン・ディレー回路118 の遅延動作によっ
てその出力ｋは論理値０の出力が継続し、故障が発生し
たことを知ることができる。
【００９９】また、矩形波信号バーｔi のいずれか１つ
が発生し続けた場合、この故障検出回路110 では、加算
回路111,112 に入力する信号が変調されていない図12に
示す矩形波信号バーｔi であるため、コンデンサＣi に
よって出力側に伝達されることなく遮断される。このた
め、第６及び第７ウインドコンパレータＷＣ６，ＷＣ７
のの出力Ｙ3 ，Ｙ4 が必ず停止する期間が生じるので、
故障検出ができる。
【０１００】次に上述のフェールセーフ走査回路を用い
た本発明の多光軸光線式センサの実施例について説明す
る。多光軸光線式センサの第１実施例を第21図及び第22
図に示す。本実施例の多光軸光線式センサは、フェール
セーフ走査回路を備えた図21に示す走査出力発生回路
と、物体の通過検出を行う図22に示すセンサ回路とで構
成される。
【０１０１】図21の走査出力発生回路40は、上述した故
障検出回路を備えた第１及び第２フェールセーフ走査回
路41，42と、これら走査回路41，42にクロック信号ＣＫ
を供給するクロック信号発生回路43と、同じく走査回路
41，42にリセット信号ＲＥＳを供給するリセット信号発
生回路44及び第１フェールセーフ走査回路41に周波数ｆ
2 の高周波信号を供給する高周波信号発生回路45とで構
成される。
【０１０２】第１フェールセーフ走査回路41の走査出力
信号Ｐi （ｉ＝１〜８）は、図22に示すセンサ回路の複
数のトランジスタＴｒi （ｉ＝１〜８）のベースに入力
される。ただし、トランジスタＴｒ1 〜Ｔｒ7 には周波
数ｆ1 の高周波信号が与えられるが、最終のトランジス
タＴｒ8 に対しては、図６に示す故障検出回路30を用い
たものでは図４の第２ＡＮＤゲート群24の最終段のＡＮ
ＤゲートＧＢ8 の入力にインバータ回路23の出力に代え
て、また、故障検出回路100 ，110 等では、インバータ
回路23の無いＡＮＤゲート群の最終段のＡＮＤゲート
に、高周波信号発生回路45の出力を接続することで周波
数ｆ2 の高周波信号が与えられる。
【０１０３】第２フェールセーフ走査回路42の矩形波信
号ｔi （ｉ＝１〜８）は、図22に示すセンサ回路の複数
の受光素子ＰＤi （ｉ＝１〜８）にそれぞれ接続するプ
リアンプＰＡi （ｉ＝８）に電源として印加される。
尚、図22に示す故障検出回路110 を使用したフェールセ
ーフ走査回路を用いた場合には、投光側のフェールセー
フ走査回路41では走査出力信号Ｐi から生成した矩形波
信号バーｔi を故障検出回路の入力として用い、受光側
のフェールセーフ走査回路42では故障検出回路の入力と
なる矩形波信号バーｔi を第ＡＮＤゲート群21から出力
されるプリアンプＰＡi 駆動用の矩形波信号ｔi から生
成するようにしている。
【０１０４】また、フェールセーフ走査回路41，42の出
力ｋ1,ｋ2 は、上述した故障検出回路の故障検出用の出
力ｋに相当している。図22のセンサ回路50は、前述の第
１フェールセーフ走査回路41からの走査出力信号Ｐi に
よってトランジスタＴｒ1 〜Ｔｒ8 を介して走査駆動さ
れる駆動対象物としての発光素子ＰＴ1 〜ＰＴ8 と、こ
れに対向して設けられ第２フェールセーフ走査回路42か
らの矩形波信号ｔ1 〜ｔ8 の印加によって駆動されるプ
リアンプＰＡ1 〜ＰＡ8 にそれぞれ接続されて順次走査
され発光素子ＰＴi からの光ビームを受光して出力する
駆動対象物としての受光素子ＰＤ1 〜ＰＤ8 と、第１フ
ェールセーフ走査回路41の出力ｋ1 と電源Ｖccとの論理
積演算を行い故障時出力がなくなる前述と同様なフェー
ルセーフな第２論理積演算回路としてのＡＮＤゲート51
と、プリアンプＰＡ1 〜ＰＡ7 の出力信号のワイヤード
オアで接続された出力から周波数ｆ1 の信号を抽出する
第１フィルタ回路52と、最終のプリアンプＰＡ8 の出力
から周波数ｆ2 の信号を抽出する第２フィルタ回路53
と、第１フィルタ回路52と第２フィルタ回路53の各出力
をそれぞれ増巾するメインアンプＭＡ１，ＭＡ２と、各
メインアンプＭＡ１，ＭＡ２の出力を整流する整流回路
54，55と、これら整流回路54，55のワイヤードオア出力
と第２フェールセーフ走査回路42の出力ｋ2 との論理積
演算を行う前述同様のフェールセーフな第１論理積演算
回路としてのＡＮＤゲート56と、該ＡＮＤゲート56から
の入力に対して出力を一定時間遅延させる前述の走査回
路30に含まれるオン・ディレー回路37と同様の構成のオ
ン・ディレー回路57とを備えて構成される。Ｒ21〜Ｒ28
は抵抗である。
【０１０５】次に本実施例の多光軸光線式センサの動作
について説明する。第１及び第２フェールセーフ走査回
路41，42は、クロック信号発生回路43とリセット信号発
生回路44からのクロック信号ＣＫとリセット信号ＲＥＳ
とに基づいて前述の如く周期的に同時に走査出力信号Ｐ
i と、矩形波信号ｔi とを発生する。そして、各走査回
路41，42が正常であれば、その出力ｋ1,ｋ2 がそれぞれ
ＡＮＤゲート51とＡＮＤゲート56に入力する。従って、
第１フェールセーフ走査回路41が正常の時のみ、発光素
子ＰＴi 側に電源電圧Ｖccが供給される。電源電圧Ｖ cc
の供給が実行されると、発光素子ＰＴ1 〜ＰＴ8 は第１
フェールセーフ走査回路41からの周波数ｆ1 の走査出力
信号Ｐ1 〜Ｐ7 及び周波数ｆ2 のＰ8 の出力に同期して
時間軸上で順次連続的に走査され発光する。
【０１０６】一方、受光素子ＰＤi 側のプリアンプＰＡ
1 〜ＰＡ8 は、第２フェールセーフ走査回路42からの矩
形波信号ｔ1 〜ｔ8 に基づいて時間軸上で順次連続的に
電源の入力が実行される。そして、前記第１及び第２フ
ェールセーフ走査回路41，42の走査出力信号Ｐiと矩形
波信号ｔi が正常に同期していれば、前記発光素子ＰＴ
1 〜ＰＴ7 からの光ビームは対応する受光素子ＰＤ1 〜
ＰＤ7 で受光され、対応するプリアンプＰＡi を介して
第１フィルタ52で周波数ｆ1 の信号がフィルタリングさ
れ、メインアンプＭＡ１で増巾された後、整流回路54で
整流される。また、発光素子ＰＴ8からの光ビームは対
応する受光素子ＰＤ8 で受光され、対応するプリアンプ
ＰＡ 8 を介して第２フィルタ52で周波数ｆ2 の信号がフ
ィルタリングされ、メインアンプＭＡ２で増巾された
後、整流回路55で整流される。そして、これら整流回路
54,55 のワイヤードオア出力がＡＮＤゲート56に入力さ
れる。
【０１０７】従って、これら各回路が正常に動作してい
れば、ＡＮＤゲート56の２つの入力は、高いレベルの論
理値１の信号が入力し、その出力は論理値１となってオ
ン・ディレー回路57に入力し、所定時間遅延してオン・
ディレー回路57の出力ＯＵＴが立ち上がれば、センサ回
路50が正常であることになる。この状態で、発光素子Ｐ
Ｔi と受光素子ＰＤi との間に物体が存在すれば、受光
素子ＰＤi からの受光出力が発生せず、オン・ディレー
回路57の出力が停止して物体の存在を知らせる。
【０１０８】また、１周期の間で一部の受光出力が周期
的に発生しないような故障が発生しても、オン・ディレ
ー回路57の遅延時間が１走査周期よりも長く設定してあ
るので、かかる故障が発生した時には、オン・ディレー
回路57の出力が停止状態（論理値０）に保持される。そ
して、オン・ディレー回路57の出力が一旦停止した場合
には、例えば再度スイッチ操作をしなければプレス等の
機械可動部が駆動しないよにしておけばよい。
【０１０９】また、最後の発光素子ＰＴ8 の発光周波数
を他の発光素子ＰＴ1 〜ＰＴ7 と異ならせているので、
発光素子ＰＴ8 と受光素子ＰＤ8 が同期していない時に
は、メインアンプＭＡ２の出力が発生しないので、これ
により、１走査周期における最終の発光素子ＰＴ8 と受
光素子ＰＤ8 とが同期しているか否かを判定できる。ま
た、本実施例の光線式センサを１ユニットとして複数の
ユニットを接続して構成する際に、隣接する他のユニッ
トからの光ビームによって最終の受光素子ＰＤ 8 から受
光出力が発生することを防止できる。
【０１１０】次に、図23に多光軸光線式センサの第２実
施例を示す。この実施例は、発光素子ＰＴ1 〜ＰＴ8 ま
でを同一の周波数ｆ1 で発光させるようにしたものであ
る。図23において、本実施例のセンサ回路60では、発光
素子ＰＴi 側には直接電源電圧Ｖccを供給し、また、受
光素子ＰＤ8 の出力を他の受光素子ＰＤ1 〜ＰＤ7とワ
イヤードオア接続して周波数ｆ1 をフィルタリングする
フィルタ57に入力している。
【０１１１】そして、第１フェールセーフ走査回路41の
走査出力信Ｐ8 の整流回路61による整流出力と第１フェ
ールセーフ走査回路41の出力ｋ1 の論理積演算を行う第
３論理積演算回路としてのＡＮＤゲート62と、該ＡＮＤ
ゲート62の出力を整流する整流回路63と、第２フェール
セーフ走査回路42の矩形波信号ｔ8 を交流結合で入力さ
せるためのコンデンサＣa と、該コンデンサＣa の出力
とメインアンプＭＡ１の整流出力との論理積演算を行う
第４論理積演算回路としてのＡＮＤゲート64と、このＡ
ＮＤゲート64の出力を整流する整流回路65と、各整流回
路63と65の両整流出力の論理積演算を行う第５論理積演
算回路としてのＡＮＤゲート66及びオフ・ディレー回路
67とを備えており、該オフ・ディレー回路67の出力をＡ
ＮＤゲート56に入力している。
【０１１２】ここで、前記各ＡＮＤゲート63，64，66
は、前述の各ＡＮＤゲートと同様で故障時に出力を発生
しないフェールセーフな構成である。また、オフ・ディ
レー回路67は、正常時に周期的に発生するＡＮＤゲート
66の出力を少なくとも１走査周期は保持する構成であ
り、このようなオフ・ディレー回路66は、フェールセー
フなＡＮＤゲートの入力側にダイオードＤとコンデンサ
Ｃとを図24に示すように挿入すれば実現できる。
【０１１３】かかる構成のセンサ回路60では、発光素子
ＰＴ8 と受光素子ＰＤ8 が同期している時のみオフ・デ
ィレー回路67からの出力が論理値１となり、全てが正常
であればＡＮＤゲート56の出力が発生してオン・ディレ
ー回路57から出力が発生し、センサ回路60が正常である
ことを知らせる。そして、このセンサ回路60によれば、
図22における第２フィルタとメインアンプＭＡ２が不要
になる。
【０１１４】また、多光軸光線式センサを図25に示すよ
うな構成としてもよい。図25に示すセンサ回路70は、図
23のセンサ回路60において、最終のプリアンプＰＡ8 の
出力を他のスリアンプＰＡ1 〜ＰＡ7 から独立させて図
22の示すセンサ回路50と同様の第２フィルタ回路53、メ
インアンプＭＡ２及び整流回路55とを設けると共に、前
記整流回路55の出力とＡＮＤゲート62の整流出力との論
理積をＡＮＤゲート66で演算しその論理積出力をオフ・
ディレー回路67に出力し、該オフ・ディレー回路67の出
力を、メインアンプＭＡ１の整流出力と第２フェールセ
ーフ走査回路の出力ｋ2 と共にＡＮＤゲート56に入力す
る構成としている。
【０１１５】かかる構成のセンサ回路70は、１走査周期
における最終の発光素子ＰＴ8 と受光素子ＰＤ8 とが同
期しており、且つ、発光素子駆動側の走査出力が正常で
ある時のみ、オン・ディレー回路57から出力が発生し、
センサ回路70が正常であることを知らせる。ところで、
図21に示す走査出力発生回路40のクロック信号の周波数
が異常に高くなった場合、フェールセーフ走査回路41，
42の故障検出回路部分において走査出力信号が欠落した
ことが見落とされる虞れがある。
【０１１６】このために、前記クロック信号の周波数が
所定値以上になった場合に論理値０の出力を発生する図
26に示すようなローパスフィルタ回路80を設け、このロ
ーパスフィルタ回路80の出力ＫC を図22、図23及び図25
の各センサ回路50，60，70におけるＡＮＤゲート56に破
線で示すように入力させる構成とし、クロック信号の周
波数が所定値以上になった時に異常と判断してＡＮＤゲ
ート56の出力を発生させない構成にするとよい。
【０１１７】図26のローパスフィルタ回路80について説
明する。図26の本実施例のローパスフィルタ回路80は、
プログラマブル・ユニジャンクション・トランジスタ
（以下、ＰＵＴとする）81と、クロック信号ＣＫの周波
数に関連する矩形波信号ｔ8 がベースに入力するトラン
ジスタＴｒ10と、前記矩形波信号ｔ8 が設定した所定周
波数より低い場合に前記ＰＵＴ81から発振出力が発生す
るようＰＵＴ81の発振時定数を設定する抵抗ＲＴ及びコ
ンデンサＣＴと、電源電圧Ｖccを分圧してＰＵＴ81がタ
ーン・オンするゲート電圧Ｖg を設定するための分圧抵
抗Ｒ31，Ｒ32と、ＰＵＴ81の出力が抵抗Ｒ33を介して入
力する前述と同様のフェールセーフなウインドコンパレ
ータＷＣと、該ウインドコンパレータＷＣの出力を整流
する整流回路82とを備え、この整流回路82の出力Ｋ
C を、矩形波信号ｔ8 の周波数監視出力としてＡＮＤゲ
ート56に入力する構成である。
【０１１８】かかるローパスフィルタ回路80の動作につ
いて説明する。トランジスタＴｒ10がＯＦＦ状態にある
と、コンデンサＣＴは、抵抗ＲＴを介して電源電圧ＶCC
に徐々に充電される。コンデンサＣＴの充電電圧が分圧
抵抗Ｒ 31，Ｒ32の分圧値で決まるゲート電圧Ｖg を越え
るとＰＵＴ81が導通し発振パルスが発生してウインドコ
ンパレータＷＣに発振出力が入力する。その後、トラン
ジスタＴｒ10が矩形波信号ｔ8 の入力によってＯＮさ
れ、ＰＵＴ81のアノード側がアースに短絡されるとＰＵ
Ｔ81が非導通状態に復帰する。この動作の繰り返しによ
ってＰＵＴ81ら発振パルスが出力される。
【０１１９】そして、トランジスタＴｒ10に入力する矩
形波信号ｔ8 が許容範囲の周波数の時は、矩形波信号ｔ
8 が入力してトランジスタＴｒ10がＯＮした後、次の矩
形波信号ｔ8 が入力してトランジスタＴｒ10がＯＮする
までの間にコンデンサＣＴがゲート電圧Ｖg 以上に十分
充電されるので、ＰＵＴ81から発振パルスが出力される
が、矩形波信号ｔ8 が予め設定した許容範囲の周波数よ
り高い場合には、矩形波信号ｔ8 が入力してトランジス
タＴｒ10がＯＮした後、次の矩形波信号ｔ8 が入力して
トランジスタＴｒ10がＯＮするまでの間にコンデンサＣ
Ｔがゲート電圧Ｖg 以上には充電されず、ＰＵＴ81が導
通する以前にコンデンサＣＴの充電電圧が、トランジス
タＴｒ10のＯＮ動作によって放電され、ＰＵＴ81からは
発振パルスが出力されない。
【０１２０】従って、矩形波信号ｔ8 、即ち、クロック
信号ＣＫが所定周波数以上高くなった時には、ウインド
コンパレータＷＣの出力が停止するため整流回路82の出
力Ｋ c はなくなり（論理値０に相当）、ＡＮＤゲート56
の出力が停止して異常を知らせる。また、前記ローパス
フィルタ回路80は、各抵抗ＲＴ，Ｒ31，Ｒ32，Ｒ33の断
線故障やコンデンサＣＴ、トランジスタＴｒ10及びＰＵ
Ｔ81自身に断線や短絡故障が発生した時には、ＰＵＴ81
の発振パルスが発生しない。また、コンデンサＣＴの断
線故障とＰＵＴ81の短絡故障が重なった場合には、ウイ
ンドコンパレータＷＣの入力インピーダンスと抵抗ＲＴ
とによってウインドコンパレータＷＣのレベル判定範囲
の下限値が電源電圧Ｖccよりも高くなるため、ウインド
コンパレータＷＣの出力はない。従って、このローパス
フィルタ回路80は故障時に出力が発生しないフェールセ
ーフな構成である。
【０１２１】
【発明の効果】以上説明したように本発明によれば、複
数の駆動対象物を周期的に走査駆動する際に、駆動対象
物が同時に駆動する等の異常時に確実に出力が停止して
異常を知らせることができるフェールセーフな走査回路
を実現できると共に、フェールセーフ走査回路の回路構
成を簡素化できる。
【０１２２】また、かかるフェールセーフな走査回路を
用いた多光軸光線式センサによれば、走査駆動に異常が
発生したり故障時には必ず出力が停止するので、例えば
安全性の高いフェールセーフなマン・センサを実現でき
る。更に、ローパスフィルタ回路でクロック信号の周波
数を監視する構成とすることで、走査駆動方式の多光軸
光線式センサのフェールセーフ性をより一層高めること
ができる。
【図面の簡単な説明】
【図１】本発明のフェールセーフ走査回路の一実施例を
示す全体構成図
【図２】同上実施例の計数回路の構成例を示す図
【図３】計数回路の出力タイムチャート
【図４】同上実施例の走査出力生成回路の構成図
【図５】走査出力生成回路の矩形波信号と走査出力信号
のタイムチャート
【図６】同上実施例の故障検出回路の第１の実施例を示
す構成図
【図７】フェールセーフなウインドコンパレータの回路
図
【図８】計数回路の別の実施例の回路構成図
【図９】図７の計数回路を使用した場合の走査出力生成
回路の回路構成図
【図10】本発明のフェールセーフ走査回路に使用する故
障検出回路の第２の実施例を示す全体構成図
【図11】同上故障検出回路に適用される検波・位相反転
回路の回路例を示す図
【図12】検波・位相反転回路群と出力及びこの出力を変
調して得られた走査出力信号のタイムチャート
【図13】同上故障検出回路における加算回路とウインド
コンパレータとの出力関係を示すタイムチャート
【図14】同上故障検出回路における第３整流回路の回路
図
【図15】同上故障検出回路における第４整流回路の回路
図
【図16】同上整流回路の別の回路図
【図17】故障検出回路の第３の実施例を示す全体構成図
【図18】故障検出回路の第４の実施例を示す全体構成図
【図19】同上故障検出回路における加算回路の回路図
【図20】故障検出回路の第５の実施例を示す全体構成図
【図21】本発明の多光軸光線式センサの第１実施例の走
査出力発生回路の構成図
【図22】同上第１実施例のセンサ回路の構成図
【図23】多光軸光線式センサの第２実施例のセンサ回路
の構成図
【図24】同上第２実施例のセンサ回路に使用されるオフ
・ディレー回路の構成例を示す図
【図25】多光軸光線式センサの第３実施例のセンサ回路
の構成図
【図26】ローパスフィルタ回路の構成図
【符号の説明】
10 計数回路 20 走査出力生成回路 30，101 ，110 故障検出回路 21 第１ＡＮＤゲート群 22，45，102 高周波信号発生回路 23 インバータ回路 24 第２ＡＮＤゲート群 31，32，103 ，104 ，111 ，112 加算回路 35 ＡＮＤゲート 37，108 ，118 オン・ディレー回路 41 第１フェールセーフ走査回路 42 第２フェールセーフ走査回路 43 クロック信号発生回路 50，60，70 センサ回路 52 第１フィルタ回路 53 第２フィルタ回路 56 ＡＮＤゲート 57 オン・ディレー回路 80 ローパスフィルタ回路 101 検波・位相反転回路 ＷＣ１〜ＷＣ８ ウインドコンパレータ ＣAi，ＣB ，ＣCi，ＣDi，Ｃ1 〜Ｃ8 コンデンサ ＤAi，ＤB1，ＤCi，ＤDi，ＤD1，Ｄ1 〜Ｄ8 ダイオ
ード Ｒ11〜Ｒ18 抵抗 ＰＤ1 〜ＰＤ8 受光素子 ＰＴ1 〜ＰＴ8 発光素子 ＰＡi プリアンプ ＭＡ１，ＭＡ２ メインアンプ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】入力するクロック信号を複数の駆動対象物
    の数と同数だけ周期的に計数する計数回路と、該計数回
    路の計数出力信号に基づいて時間軸上で時間を異ならせ
    て連続的に前記駆動対象物と同数の走査出力信号を発生
    する走査出力生成回路と、該走査出力生成回路から発生
    する複数の走査出力信号の出力が正常の時高エネルギ状
    態に相当する論理値１の出力を発生し、複数の走査出力
    信号の出力が時間軸上で重なる状態及び１走査周期にお
    いて少なくとも１つの走査出力信号が発生しない状態の
    少なくともどちらか一方の異常状態の時低エネルギ状態
    に相当する論理値０の出力となるフェールセーフな故障
    検出回路とを備え、前記複数の駆動対象物を連続的に切
    替えて駆動し、これを周期的に繰り返し走査するフェー
    ルセーフな走査回路であって、前記故障検出回路が、前
    記走査出力生成回路から順次出力され時間軸上で隣合う
    信号が互いにπの位相差を持った複数の走査出力信号が
    各々入力する複数の入力端子に各々直列接続され当該入
    力端子から入力される走査出力信号を１つの出力端子側
    に伝達する伝達機能及び時間軸上で次に入力される走査
    出力信号の平滑機能を有する各コンデンサ、該各コンデ
    ンサの出力側を各々所定電圧にクランプする各クランプ
    ダイオード、前記１つの出力端子を前記所定電圧にクラ
    ンプするクランプダイオード及び前記出力端子に表れる
    電圧を平滑化する平滑コンデンサで構成されて各走査出
    力信号をそれぞれ倍電圧整流して加算すると共に倍電圧
    整流の充放電時定数を１つの走査出力信号の発生周期に
    対応して設定した第１加算回路を備えてこの第１加算回
    路の出力に基づいて前記走査出力生成回路の複数の走査
    出力信号が時間軸上で重なっているか否かを検出し重な
    っている時に異常と判断して論理値０の出力となる第１
    検出機能部と、前記走査出力生成回路の複数の走査出力
    信号が１走査周期において全て発生したか否かを検出し
    少なくとも１つの走査出力信号が発生しない時に異常と
    判断して論理値０の出力となる第２検出機能部と、第１
    検出機能部と第２検出機能部の両出力の論理積演算を行
    う論理積演算回路と、該論理積演算回路から論理値１の
    出力が入力された時に少なくとも走査出力信号の１走査
    周期以上の遅延時間を持って走査出力信号が正常である
    ことを示す論理値１の出力を発生するオン・ディレー回
    路とを備えて構成したことを特徴とするフェールセーフ
    走査回路。
  2. 【請求項２】前記走査出力生成回路は、計数回路の計数
    出力信号に基づいて時間軸上で時間を異ならせて連続す
    る矩形波信号を出力する駆動対象物と同数のＡＮＤゲー
    トからなる第１ＡＮＤゲート群と、高周波信号を常時出
    力する高周波信号発生回路と、該高周波信号発生回路の
    出力を反転するインバータ回路と、駆動対象物と同数の
    ＡＮＤゲートからなり各ＡＮＤゲートの一方の入力端子
    に前記第１ＡＮＤゲート群の各ＡＮＤゲートの矩形波出
    力が入力され、時間軸上で１つおきの矩形波出力が入力
    するＡＮＤゲートの他方の入力端子に前記高周波信号発
    生回路からの出力が入力され残りのＡＮＤゲートの他方
    の入力端子に前記インバータ回路の出力が入力され前記
    第１ＡＮＤゲート群の対応するＡＮＤゲートからの矩形
    波信号が論理値１の間に他方の入力端子に印加される信
    号を走査出力信号として出力する第２ＡＮＤゲート群と
    を備えて構成した請求項１記載のフェールセーフ走査回
    路。
  3. 【請求項３】前記故障検出回路の第１検出機能部は、前
    記第１加算回路と、該第１加算回路の出力レベルが１つ
    の走査出力信号の倍電圧整流レベルと略等しいレベルの
    範囲内にある時に論理値１の出力を発生する第１ウイン
    ドコンパレータと、該第１ウインドコンパレータの出力
    を整流して前記論理積演算回路に出力する第１整流回路
    とを備えて構成した請求項１記載のフェールセーフ走査
    回路。
  4. 【請求項４】前記第２検出機能部は、各走査出力信号を
    それぞれ倍電圧整流して加算すると共に、倍電圧整流の
    充放電時定数を全ての走査出力信号の１走査周期に対応
    して設定した第２加算回路と、該第２加算回路の出力レ
    ベルが全ての走査出力信号の倍電圧整流レベルの加算値
    と略等しいレベルの範囲内にある時に論理値１の出力を
    発生する第２ウインドコンパレータと、該第２ウインド
    コンパレータの出力を整流して前記論理積演算回路に出
    力する第２整流回路とを備えて構成した請求項１記載の
    フェールセーフ走査回路。
  5. 【請求項５】入力するクロック信号を複数の駆動対象物
    の数と同数だけ周期的に計数する計数回路と、該計数回
    路の計数出力信号に基づいて時間軸上で時間を異ならせ
    て連続的に前記駆動対象物と同数の走査出力信号を発生
    する走査出力生成回路と、該走査出力生成回路から発生
    する複数の走査出力信号の出力が正常の時高エネルギ状
    態に相当する論理値１の出力を発生し、複数の走査出力
    信号の出力が時間軸上で重なる状態及び１走査周期にお
    いて少なくとも１つの走査出力信号が発生しない状態の
    少なくともどちらか一方の異常状態の時低エネルギ状態
    に相当する論理値０の出力となるフェールセーフな故障
    検出回路とを備え、前記複数の駆動対象物を連続的に切
    替えて駆動し、これを周期的に繰り返し走査するフェー
    ルセーフな走査回路であって、前記故障検出回路が、前
    記走査出力生成回路から発生する走査出力信号を位相反
    転する位相反転回路を前記走査出力信号と同数備えた位
    相反転回路群と、該位相反転回路群で位相反転され２つ
    のグループに分割された各走査出力信号の各グループ毎
    の走査出力信号の出力レベルをそれぞれ加算する第３及
    び第４加算回路と、第３加算回路の加算値が入力する第
    １入力端子と第４加算回路の加算値が入力する第２入力
    端子の２つの入力端子を有し、各入力端子に入力する加
    算値レベルが各グループ内の走査出力信号数に基づいて
    設定された互いに異なるそれぞれの所定レベル範囲内に
    ある時のみ論理値１の出力を発生する第３ウインドコン
    パレータと、第４加算回路の加算値が入力する第１入力
    端子と第３加算回路の加算値が入力する第２入力端子の
    ２つの入力端子を有し、各入力端子に入力する加算値レ
    ベルが前記第３ウインドコンパレータと同じに設定され
    た所定レベル範囲内にある時のみ論理値１の出力を発生
    する第４ウインドコンパレータと、第３ウインドコンパ
    レータと第４ウインドコンパレータの出力を整流すると
    共に時定数が全ての走査出力信号の１走査周期に対応し
    て設定され両ウインドコンパレータの出力が正常で交互
    に発生している時のみ両ウインドコンパレータの加算値
    に対応するレベルの出力を発生する第３整流回路と、第
    ３ウインドコンパレータと第４ウインドコンパレータの
    出力を整流すると共に時定数が１つの走査出力信号の発
    生周期に対応して設定され少なくともどちらが一方のウ
    インドコンパレータの出力を入力している時に論理値１
    の出力を発生し両ウインドコンパレータがどちらも出力
    を発生しないときに出力が論理値０となる第４整流回路
    と、第３整流回路から入力する入力レベルが両ウインド
    コンパレータの加算値レベルと略同等のレベル範囲にあ
    り、且つ第４整流回路から論理値１の出力が入力してい
    る時のみ論理値１の出力を発生する第５ウインドコンパ
    レータと、第５ウインドコンパレータから論理値１の出
    力が入力した時に少なくとも走査出力信号の１走査周期
    以上の遅延時間を持って走査出力信号が正常であること
    を示す論理値１の出力を発生するオン・ディレー回路と
    を備えて構成したことを特徴とするフェールセーフ走査
    回路。
  6. 【請求項６】入力するクロック信号を複数の駆動対象物
    の数と同数だけ周期的に計数する計数回路と、該計数回
    路の計数出力信号に基づいて時間軸上で時間を異ならせ
    て連続的に前記駆動対象物と同数の走査出力信号を発生
    する走査出力生成回路と、該走査出力生成回路から発生
    する複数の走査出力信号の出力が正常の時高エネルギ状
    態に相当する論理値１の出力を発生し、複数の走査出力
    信号の出力が時間軸上で重なる状態及び１走査周期にお
    いて少なくとも１つの走査出力信号が発生しない状態の
    少なくともどちらか一方の異常状態の時低エネルギ状態
    に相当する論理値０の出力となるフェールセーフな故障
    検出回路とを備え、前記複数の駆動対象物を連続的に切
    替えて駆動し、これを周期的に繰り返し走査するフェー
    ルセーフな走査回路であって、前記故障検出回路が、前
    記走査出力生成回路から発生する走査出力信号を検波且
    つ位相反転する検波・位相反転回路を前記走査出力信号
    と同数備えた検波・位相反転回路群と、該検波・位相反
    転回路群で検波・位相反転され２つのグループに分割さ
    れた走査出力信号のそれぞれのグループ内の走査出力信
    号数と同数の入力端子を有し、該複数の入力端子と１つ
    の出力端子間に、コンデンサ、該コンデンサと直列接続
    する抵抗及び前記コンデンサの出力側を所定電圧にクラ
    ンプするクランプダイオードからなる回路を互いに並列
    に接続し、複数の入力端子に印加される走査出力信号数
    に基づいた電圧レベルの出力を発生する第５及び第６加
    算回路と、第５加算回路の加算値が入力する第１入力端
    子と第６加算回路の加算値が入力する第２入力端子の２
    つの入力端子を有し、各入力端子に入力する加算値レベ
    ルが各グループ内の走査出力信号数に基づいて設定され
    た互いに異なるそれぞれの所定レベル範囲内にある時の
    み論理値１の出力を発生する第６ウインドコンパレータ
    と、第６加算回路の加算値が入力する第１入力端子と第
    ５加算回路の加算値が入力する第２入力端子の２つの入
    力端子を有し、各入力端子に入力する加算値レベルが前
    記第６ウインドコンパレータと同じに設定された所定レ
    ベル範囲内にある時のみ論理値１の出力を発生する第７
    ウインドコンパレータと、第６ウインドコンパレータと
    第７ウインドコンパレータの出力をそれぞれ整流すると
    共に時定数が１つの走査出力信号の発生周期に対応して
    設定された第５及び第６整流回路と、第５整流回路と第
    ６整流回路の両整流出力の論理和を演算する論理和演算
    回路と、該論理和演算回路から論理値１の出力が入力し
    た時に少なくとも走査出力信号の１走査周期以上の遅延
    時間を持って走査出力信号が正常であることを示す論理
    値１の出力を発生するオン・ディレー回路とを備えて構
    成したことを特徴とするフェールセーフ走査回路。
  7. 【請求項７】互いに共通のクロック信号で駆動する請求
    項１、５及び６記載の第１及び第２フェールセーフ走査
    回路と、第１フェールセーフ走査回路から時間軸上で時
    間を異ならせて連続的に出力される複数の高周波の走査
    出力信号で順次切替え走査駆動され光ビームを発生する
    複数の発光素子と、該各発光素子と対面して配置されて
    発光素子からの光ビームを受光した時に論理値１の受光
    出力を発生する複数の受光素子と、該各受光素子毎に対
    応して設けられ受光素子からの受光出力を増巾すると共
    に、前記第２フェールセーフ走査回路から時間軸上で時
    間を異ならせて連続的に且つ第１フェールセーフ走査回
    路の走査出力信号と同期して発生する矩形波信号を電源
    として入力する複数の増巾器と、該複数の増巾器からの
    各増巾出力の論理和出力と前記第２フェールセーフ走査
    回路における故障検出回路の出力との論理積演算を行う
    第１論理積演算回路と、該第１論理積演算回路から論理
    値１の出力が入力した時に少なくとも走査出力信号の１
    走査周期以上の遅延時間を持って論理値１の出力を発生
    するオン・ディレー回路とを備えて構成されることを特
    徴とする多光軸光線式センサ。
  8. 【請求項８】第１及び第２フェールセーフ走査回路の前
    記共通クロック信号の周波数が所定値以上となった時に
    論理値０の出力を発生するローパスフィルタ回路を設
    け、該ローパスフィルタ回路の出力を、前記第１論理積
    演算回路に入力する構成とした請求項７記載の多光軸光
    線式センサ。
  9. 【請求項９】前記ローパスフィルタ回路が、プログラマ
    ブル・ユニジャンクション・トランジスタと、電源電圧
    を分圧して前記プログラマブル・ユニジャンクション・
    トランジスタのゲート電圧を設定する分圧抵抗と、電源
    電圧とプログラマブル・ユニジャンクション・トランジ
    スタのアノード側との間に直列接続される抵抗と、プロ
    グラマブル・ユニジャンクション・トランジスタに対し
    て並列接続され前記抵抗と共にプログラマブル・ユニジ
    ャンクション・トランジスタの発振時定数を設定するコ
    ンデンサと、該コンデンサと抵抗との間にコレクタが接
    続しエミッタがアースに接続し前記クロック信号と相関
    関係のある信号がベースに入力する前記コンデンサと並
    列接続されトランジスタと、プログラマブル・ユニジャ
    ンクション・トランジスタの発振出力の閾値判定を行う
    フェールセーフなウインドコンパレータと、該ウインド
    コンパレータの出力を整流する整流回路とを備えて構成
    された請求項８記載の多光軸光線式センサ。
  10. 【請求項10】第１フェールセーフ走査回路から各発光素
    子に与える走査出力信号の周波数を、走査周期の最後に
    走査される発光素子とその他の発光素子とで異ならせる
    構成とする一方、前記その他の発光素子に対応する受光
    素子の増巾受光出力の論理和出力を入力し対応する発光
    素子に与えられる周波数の信号を抽出する第１フィルタ
    と、前記最後に走査される発光素子に対応する受光素子
    の増巾受光出力を入力し対応する最後に走査される発光
    素子に与えられる周波数の信号を抽出する第２フィルタ
    とを設け、これら第１フィルタと第２フィルタの論理和
    出力を前記第１論理積演算回路に入力する構成とした請
    求項７記載の多光軸光線式センサ。
  11. 【請求項11】第１フェールセーフ走査回路における故障
    検出回路の出力と前記複数の発光素子の電源入力との論
    理積演算を行う第２論理積演算回路を設け、該第２論理
    積演算回路の出力を発光素子の電源入力とする構成とし
    た請求項７記載の多光軸光線式センサ。
  12. 【請求項12】第１フェールセーフ走査回路における故障
    検出回路の出力と走査周期最後の走査出力信号との論理
    積演算を行う第３論理積演算回路と、受光素子に対応す
    る複数の増巾器からの増巾受光出力の論理和出力と第２
    フェールセーフ走査回路の走査周期最後の矩形波信号と
    の論理積演算を行う第４論理積演算回路と、前記第３論
    理積演算回路の出力と前記第４の論理積演算回路の出力
    の論理積演算を行う第５論理積演算回路と、該第５論理
    積演算回路から論理値１の出力が停止した時に少なくと
    も走査出力信号の１走査周期以上の遅延時間を持って論
    理値１の出力が停止するオフ・ディレー回路とを備え、
    該オフ・ディレー回路の出力を第１論理積演算回路に入
    力する構成した請求項７記載の多光軸光線式センサ。
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