WO1993013555A1 - Semiconductor device - Google Patents

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WO1993013555A1
WO1993013555A1 PCT/JP1988/000972 JP8800972W WO9313555A1 WO 1993013555 A1 WO1993013555 A1 WO 1993013555A1 JP 8800972 W JP8800972 W JP 8800972W WO 9313555 A1 WO9313555 A1 WO 9313555A1
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film
metal
semiconductor device
hillock
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PCT/JP1988/000972
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Tadahiro Ohmi
Tadashi Shibata
Masaru Umeda
Original Assignee
Tadahiro Ohmi
Tadashi Shibata
Masaru Umeda
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    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device, for example, through an ultra-high density integrated circuit.
  • AJ2-based alloys such as A-Si and AJ2-Cu-Si are widely used as metal wiring materials for LSIs, but these materials are used for wiring.
  • Fig. 2 shows the observation of the AJZ-Si surface formed by DC magnetron sputtering, which has been widely used, using a Nomarski differential interference microscope. The result. The film is formed while the substrate temperature is heated to 250 ° C., and the film thickness is about 1 m.
  • (A) is the surface immediately after the sputter deposition, and (b) is the surface after annealing for 30 minutes in a forming gas of 400.
  • Figure 3 Ho (a), a two-layer wiring structure all SANYO showing in I Ri schematically in cross section, 3 0 1, 3 0 2, 3 0 3 in absolute ⁇ such as, for example, S i 0 2 is there.
  • 3 0 4 and 3 0 4 ′ are the first layer — Si wiring, 3 0 5 the second layer wiring, and the first layer and the second layer wiring are each formed by the interlayer insulating film 3 0 2.
  • Reference numeral 36 denotes a hole opened in the interlayer insulating film 302 so as to electrically connect the first layer wiring 304 'and the second layer wiring 304. , Through holes or vias.
  • Reference numeral 307 indicates a hillock generated on the upper surface of the first layer wiring 304. In the portion where the hill and the hill occur, the film thickness of the interlayer insulating film 302 is shown. Therefore, it is expected that the withstand voltage at this portion will be lower than that at the portion where no open mouth occurs.
  • T be the thickness of the interlayer film 302 at the portion where no hillock is generated
  • H be the height of the hillock
  • E be the magnitude of the electric field at which the dielectric breakdown of the interlayer film 302 occurs.
  • V b ' E b (T-H)-(1)
  • Vb '/ Vb 1-H / T-(3), and it can be seen that the hillock becomes very small as the thickness of the interlayer insulating film approaches T. .
  • FIG. 4 (a) is an example of experimental data showing the breakdown voltage distribution of the interlayer insulating film
  • FIG. 4 (b) shows the cross-sectional structure of the sample subjected to the measurement.
  • the thickness of the plasma SiO 2 film 404 at the flat portion was set to 1.2 ⁇ m.
  • an AJ-Si film 405 as a second layer was deposited, and was subjected to notching to a size of 20 Om square.
  • the first layer A-Si film 403 is a solid film on which no patterning has been performed. Measuring the breakdown voltage is a DC voltage is applied to the top and bottom of the metal film 4 0 5 4 0 3, plasma S i 0 2 film 4 0 4 was determined voltage to conduct Ri by the Zemmidori destruction.
  • the breakdown voltage is large in the range of 100 V to 700 V, but this is because the height of the hillock is distributed.
  • the withstand pressure is determined at the highest mouth portion in the model of the vehicle.
  • the highest withstand voltage of 700 V is considered to be a value when the hill height is sufficiently low and has little effect on the withstand voltage.
  • Withstand voltage Vb Withstand voltage Vb .
  • the lowest withstand voltage of 100 V corresponds to the withstand voltage V b ′ at the part with the highest hillock.
  • the first layer of AJ £ -Si film increased the temperature of the wafer to 250 at the time of deposition, This is a film formed by trans sputtering, and does not include any heating step of 250 t or more after deposition.
  • the surface is the same as the state shown in Fig. 2 (a), and the occurrence of hillocks is small when the sample is subjected to the heat treatment of 40 (Fig. 2 (b)). Nevertheless, the breakdown voltage deteriorates in this way.
  • a heat treatment of 400 ° C was performed, and a sample similar to that shown in Fig. 4 (b) was prototyped. The withstand voltage was 0 V in every sample.
  • the hirok causes a problem of deteriorating the withstand voltage of the interlayer insulating film in the multilayer wiring structure.
  • there is a method of increasing the thickness of the interlayer insulating film 302 but in this case, the stress of the film becomes large, and cracks are generated. This causes poor greening.
  • stress increases the stress migration effect on metal interconnects, resulting in shorter interconnect life.
  • the depth of the through hole 306 becomes thick with a thick film, making it difficult to perform fine processing, and the thickness of the through hole is reduced. Numerous problems occur, such as disconnection of metal wiring.
  • the current technology has not realized the wiring formation technology that does not generate hillocks, and the wiring technology for submicron VLSI, which has excellent reliability and yield, is extremely insufficient. Situation.
  • the present invention has been made in view of the above points, and it is an object of the present invention to provide a semiconductor device that is harmful to the production of Submicron LSI and does not generate hillocks.
  • a hillock whose height is equal to or larger than the minimum line width is formed on the surface of the metal wiring.
  • FIG. 1 (a) is a conceptual diagram of the device used in the first embodiment of the sword
  • Fig. 1 (b) is a cross-sectional view of the pump used in the first embodiment
  • Fig. 1 (C) and (d) are Nomarski differential interference microscope photographs of the AJ thin film according to the first embodiment
  • FIG. 1 (e) is a breakdown voltage distribution of the AJ2 thin film according to the first embodiment. It is a graph shown.
  • Figure 2 shows the conventional A
  • FIG. 1 is a cross-sectional view and a perspective view of a wiring structure according to a conventional example.
  • FIG. 4 (a) is a graph showing a breakdown voltage distribution of a conventional interlayer insulating film
  • FIG. 4 (b) is a cross-sectional view thereof.
  • 5 and 6 are diagrams for explaining the concept of the present invention
  • FIG. 5 is a graph showing the relationship between Vb′ZVb and the average life.
  • FIG. 6 is a sectional view showing a wiring structure.
  • FIG. 8 is a sectional view showing a wiring structure according to the second embodiment.
  • 105, 111, and 801 are silicon substrates
  • 106.403 and 405 are AJ & Thin 8 Mo
  • 304 and 305 are AJ2 wiring
  • 805 is a non-metal.
  • FIG. 1 (a) is a conceptual diagram of a DC-RF coupling type bias sputter device which has already been filed by the present inventor (Japanese Patent Application No. 6-131188).
  • the feature of this device is that the Ar gas introduced into the chamber 102 by the high-frequency power supply 101 of 100 MHz is efficiently discharged, and the Ar gas generated by this is efficiently discharged. + Ions are applied to the -103 target of AJ2, and the target is sputtered. Jumped out by a spatter ⁇ £ atomic
  • the silicon thin film installed on the dam 104 lands and adsorbs on the surface of the silicon dioxide 105 to grow the A thin film 106.
  • the potential of the target can be set to an arbitrary value with the DC power supply 107, and in practice, it can be set to a value of 500 to 100 V to improve the efficiency. Get spattering is done.
  • the potential of the holder also Ri Contact to Te summer can be set by the DC power source 1 0 8, A the surface of the A J2 film 1 0 6 to grow Ri by the and this is set in an appropriate negative r Irradiation of ions is possible.
  • this device refers to Japanese Patent Application No. 61-131188 and IEICE Technical Report, Vol. 86, No. 13 && SSD 86-55. It is stated and reviewed.
  • the feature of this equipment is that the A film formation process can be precisely controlled from outside by a high-frequency power supply 101 and two DC power supplies 107.108.
  • the concentration of Ar ions in the plasma is determined by the high-frequency power, and the energy of the ions for irradiating the target and the wafer is controlled by DC power, respectively.
  • the deposition rate of AJi on the wafer and the energy and total amount of ions irradiated on the Ar surface during deposition can be set independently of each other. .
  • FIG. 1 (b) is a cross-sectional view of the wafer used in this example, in which only the main parts related to the formation of the metal wiring are drawn.
  • 1 1 1 is, for example, an n-type silicon wafer, The g resistance is, for example, 5 to 10 ⁇ cm.
  • We eight backside 1 1 to 2 Ri Contact with if example embodiment the concentration of the n-type impurity 1 X 1 0 19 cm _ 3 on more than n + layer 1 1 3 is formed, on the surface of that example
  • the tungsten sulfide layer (WSia) 114 is formed to a thickness of about 0.05 to l ⁇ m.
  • a SiO 2 film 115 is provided about 1 / Im.
  • the opening at 116 shows the wafer scribing line, where the sputtered AJ2 and the silicon substrate come into contact, and the AJ2 thin film Is maintained at the same potential as the substrate silicon. Further, the potential of the wafer is controlled by the wafer holder via the silicide layer 114.
  • the wafer of this structure was fixed on the wafer holder 104 of the bias sputter device shown in FIG. 1 (a), and an AJ2 thin film was formed.
  • the wafer holder used in this case is an electrostatic adsorption type wafer holder which can arbitrarily control the wafer potential according to the invention of the present inventor. -1 3 1 1 8 8).
  • the conditions for forming the A J2 thin film are, for example, that the deposition rate is 500 AZ min, the energy of the Ar ion that irradiates the A J2 surface during the deposition is 40 V, and The irradiation amount of the Ar ion is such that a high-frequency power source 101 and two DC power sources 107 are used so that 6 to 8 Ar atoms are irradiated per deposited A atom. , 108 was adjusted.
  • the film thickness is about 1.2 m, and the temperature of the wafer holder during the film formation is about 100.
  • ⁇ Figures 1 (c) and 1 (d) show Nomarski differential interference microscopy photographs of the surface of the A thin film prepared under the above conditions.
  • (c) is the surface immediately after film formation
  • (d) is the surface photograph after heat treatment at 400 ° C. Even after the heat process, no hillocks are generated and the surface is extremely flat. You can see that the surface is obtained. Furthermore, it can be seen that the flatness of the surface immediately after film formation is much higher than that of the surface of the A-Si film formed by the conventional technique (FIG. 2 (a)).
  • FIG. 1 (e) shows the results.
  • a sample of 90% or more indicates a withstand voltage of 700 V.
  • a samble with a withstand voltage of 650 V can be seen with a few percent of the sample, but this is not due to the occurrence of a hillock, but a thin portion occurs in the interlayer insulation film, and the withstand voltage is thereby reduced. It was found that it had deteriorated by about 50 V. This result is almost the same with or without heat treatment.
  • the film formation rate, the energy and irradiation amount of the Ar ion for irradiating the A surface, etc. By controlling the heat treatment, it becomes possible to form a hillock-free pure AJ wiring without hillocks even if heat treatment is performed.
  • FIG. 6 (a) shows a cross section of a structure in which a metal wiring 600 having a wiring width and a wiring interval of W is covered with an interlayer insulating film 602 having a thickness T on a metal wiring 601.
  • T ⁇ W / 2 must be satisfied in order for the area between wires to be completely filled with greenery. In other words, even if T is the thinnest, T ⁇ W, 2 is required.
  • the height of the hero must not be higher than the minimum line width.
  • Fig. 6 (b) shows the case where the hiroloc is located exactly at the same position between the adjacent wires.
  • the withstand voltage Vb 'and the dielectric strength between the adjacent wires without hiroku are shown.
  • Vb ′ / Vb (W ⁇ 2H) / W (6) Since it is considered that the same relationship as in Fig. 5 has been established for the reliability of the interlayer insulating film between wirings, it is necessary that Vb '/ Vb > 1 ⁇ 2. (6) ⁇ Substituting the expression
  • the reliability of the insulating film between the upper and lower wiring layers and the reliability of the insulating film between adjacent wiring layers It can be seen that there is almost no deterioration in any of the cases when there is no open mouth. In other words, it is an essential condition for forming a highly reliable LSI wiring that no hills having a height larger than the minimum line width are generated on the surface of the LSI metal wiring.
  • the use of the DC-RF coupled bias spatter technology makes it possible to form an A thin film with no hillock. It is possible (Fig. 1 (d)). Therefore, wiring can be formed with sufficiently high reliability even if it is applied to an LSI with a design rule of 1.0 m or less. Moreover, the resistance of the pure AJ2 thin film formed by this method is 2.8 ⁇ cm, which is almost the same as the resistance of Nork. It shows the lowest value. In addition, as shown in FIG. 7, cooling to liquid nitrogen temperature lowers the resistance to about 1Z10, which is very advantageous for high-speed operation.
  • FIG. 8 (a) is a cross-sectional view of a wiring structure showing a second embodiment of the present invention, showing the structure of a contact hole.
  • 8 0 1 p Shi Li co down substrate, 8 0 2 11 + expand goldenrod, 8 0 3 is absolute ⁇ .
  • Reference numeral 804 denotes a pure free AJ thin film of a hillock free formed using the noise separator device shown in FIG. 1 (a).
  • n + layer 800 is formed, for example, by forming W (tungsten) into approximately 500 A, and A atoms are diffused into the substrate S i (801) by a heat process, so that the n + layer 800 is formed. This is a parimeter that was set up to prevent the spikes of AJ £ from causing a short shot.
  • the barrier metal is provided on the entire lower surface of the A wiring 804. However, as shown in FIG. 8 (b), the barrier metal is provided only in the contact hole portion. Is also good. Also, the contact holes may be formed so as to be buried as shown in FIG.
  • the pure A thin film formed in the embodiment of the present invention has a thermal Even after the treatment, the interface between AJ £ and Si was stable, and no spike was observed.
  • any other metal thin film for example, a material such as Cu, W, Mo, Ti, Au, Ag, etc. may be used for the invention.
  • the effect does not change.
  • it is not limited to using an alloy material when the phenomenon of resistance due to low temperature is not required.
  • the height is equal to ⁇ of the minimum line width, or a certain level is larger than the minimum line width. Since there is no lock on the surface of the metal wiring, it is possible to provide a semiconductor device that is harmless in the production of submicron LSIs and free of hillocks. As a result, the yield is reduced. As a result, it has become possible to provide an ultra-high-density integrated circuit with excellent reliability.

Description

明 細 書
半導体装置
技術分野
本'発明は例えば超高密度集積回路に通した半導体装置 に関する。
背景技術
近年、 S i の集積度は、 · 目 ざま しい勢いで増大してお り、 素子の最小寸法は 1 mから 0 . 5 ^ m、 あるレ、は それ以下の寸法への微細化に向けて盛んに研究開発が進 められてい る 。 素子の微細化、 L S I の超高集積化と と も に L S I の中で信号の伝幡を司る、 金属配線に も、 益々微細化、 高密度化が求められている。
現在、 L S I の金属配線材料と し て は、 A ー S i , A J2 - C u - S i などの A J2 をベース と した合金が広く 用いられているが、 こ れ ら の材料は、 配線の微細化、 高 密度化に際し、 様々 な問題点を持っ ている。 第 2図は、 従来よ り広く 用いられている D C マグネ 卜 ロ ンス パ ヅ タ リ ン グ に よ り 形成された A JZ — S i 表面を 、 ノ マ ルス キー微分干渉顕微鏡を用いて観察した結果である。 成膜 は基板温度を 2 5 0 °C に加熱した状態で行ない、 膜厚は 約 1 ^ mである。 同図 ( a ) はス パ ッ タ成膜直後の表面 であ り 、 ( b ) は 4 0 0 でのフ ォ ーミ ングガス中で 3 0 分ァニールした後の表面である。 同図の写真よ り 明らか なよ う に、 熱処理を行なう こ と によ っ て、 A J2薄膜の表 面に激しい凹凸の現れている こ とが分る。 これはヒ ロ ヅ ク と呼ばれ、 その大きさは 0 . 5 〜 l ^ m、 さ ら に大き なものも存在している。 このよう なヒ ロ ッ クが生じる と L S I の歩留り が著しく 低下する理由を第 3 図に示した 模式図を用いて説明する。
第 3図 ( a ) ほ、 二層配線構造を断面図によ り模式的 に示したものであ り 、 3 0 1 , 3 0 2 , 3 0 3 は例えば S i 0 2 等の絶緣膜である。 3 0 4 , 3 0 4 ' は一層目 の — S i 配線であ り 、 3 0 5 ほ二層 目 の配線であ り 、 一層巨、 二層目の配線はそれぞれ層間絶緣膜 3 0 2 によって絶縁されている。 また、 3 0 6 は第一層目の配 線 3 0 4 ' と二層目の配線 3 0 5 を電気的に接続するた めに、 層間絶縁膜 3 0 2 に開口された穴であ り 、 スルー ホールあるいはヴィ ァ と ti?ばれている。 さて、 3 0 7 は 第一層目の配線 3 0 4 の上面に発生したヒ ロ ッ ク を示 しているが、 ヒ ロ 、ジ ク の発生した部分では層間絶緣膜 3 0 2 の膜厚が薄く なつ てお り 、 こ のため、 この部分で の絶縁耐圧が、 他のヒ 口 ッ クの発生していない部分に比 ベて低く なる こ とが予想される。
今、 ヒロ ッ クの発生していない部分での層間膜 3 0 2 の厚さ を T 、 ヒ ロ ッ ク の高さ を H 、 層間膜 3 0 2 の 絶縁破壊の生じる電界の大き さを E b と する と、 配線 3 0 4 , 3 0 5間の絶縁耐圧 V b ' は
V b ' = E b ( T - H ) - ( 1 )
と表される。 一方、 ヒ ロ ッ ク が存在しない場合の耐圧 V b は V = E b T ( 2 )
と なる ため
V b ' / V b = 1 - H / T - ( 3 ) と な り 、 ヒ ロ ッ ク の高さが層間絶緣膜の膜厚 T に近づ く につれて非常に小さ く なる こ と が分る。
第 4 図 ( a ) は、 層間絶緣膜の耐圧分布を示した実験 データ の一例であ り 、 測定を行な つ たサ ン ブルの断面 構造を同図 ( b ) に示す。 シ リ コ ン基板 4 0 1 上に約 1 i mの熱酸化膜 4 0 2 を介 して第一層 目 の A J¾ — S i 膜 4 0 3 を形成した後、 全面に プラ ズマ S i 0 2 膜 4 0 4 を約 1 . 6 m堆積さ せ た。 そ の後全面 に レ ジス ト を 約 1 mス ピ ン塗布 し、 ベーキ ン グ硬化さ せ た後、 レ ジス ト と S i 0 2 ( 4 0 4 ) が同 じエ ッ チ ング速度 と なる よ う な条件で全面の異方性エ ツ チ ングを行ない表面 の平坦化工程を行なっ た。 こ の と き平坦部でのプラズマ S i 0 2 膜 4 0 4 の膜厚が 1 . 2 ^ m と な る よ う に し た。 そ の後、 第二層 目 の A J£ — S i 膜 4 0 5 を堆積さ せ、 2 0 O m角の大き さ にノぺターニングした。 なお、 第一層 目 の A 一 S i 膜 4 0 3 は パ タ ーユ ン グの行な われて い ないベタ 膜であ る 。 耐圧測定は上下の金属膜 4 0 5 , 4 0 3 に直流電圧を印加 し、 プラズマ S i 0 2 膜 4 0 4 が絶緑破壊に よ り 導通する電圧を求めた。
さて、 第 4図 ( a ) をみる と耐圧は 1 0 0 V〜 7 0 0 V の範囲で大き く ノ ラついてレヽるが、 こ れは ヒ ロ ッ ク の 高さが分布している ためであ り 、 1 5 0 m角のサ ン ブ Λ
4
ルの範图内で最も高いヒ 口 ッ ク部で耐圧が決つ ている と 考えられる。 今、 7 0 0 Vの最も高い耐圧は、 ヒ ロ ッ ク の高さが十分に低く 、 ほとんど耐圧に影響を与えていな い場合の値である と考え、 これをヒ ロ ッ クのない場合の 耐圧 V b とする。 これに対し、 最も低い 1 0 0 Vの耐圧 は最も高いヒ ロ ッ ク のある部分での耐圧 V b ' に対応 し、 ( 3 ) 式より —
1 0 0 / 7 0 0 = 1 - H / T
T = 1 . 2 /ζ πιとする.と Hは約 l ^ m と なる。 こ のこ とから、 最も高さの高いヒ ロ ッ ク は Ι μ πι程度である こ とが分る。
なお、 こ こ で評価した第 4図 ( b ) のサンブルにおい て、 第一層目の A J£— S i 膜は、 堆積時に ウ ェハの温度 を 2 5 0 に上昇させて、 D C—マグネ ト ロ ンスパ ッ タ リ ングにより形成した膜であり 、 堆積後は 2 5 0 t以上 の加熱工程ほ一切含まれていない。 すなわち表面ほ第 2 図 ( a ) に示した状態と同じであ り 、 4 0 の熱処理 を行なっ たサンブル (第 2 図 ( b ) ) に く らべる と ヒ ロ ッ クの発生は少ないが、 それでも このよ う に耐圧の劣 化が生じるのである。 第一層目の A 一 S i 層 4 0 3 を 堆積させた後、 4 0 0 ΐ の熱処理を行ない第 4図 ( b ) と同様のサンプルを試作して耐圧測定をした結果、 ほと んどのサンブルで耐圧が 0 Vであっ た。
以上一例を示したよ う に、 ヒ ロ ッ クは多層配線構造に おいて層間絶縁膜の耐圧を劣化させる という問題を生じ る 。 こ の問題を解決す る に は層間絶緑膜 3 0 2 を厚 く する方法があるが、 こ の場合、 膜のス ト レ ス が大き く な り 、 ク ラ ッ ク が生 じ、 こ れが絶緑不良の原因 と な る。 さ ら にス ト レス は金属配線に おけるス 卜 レスマイ グ レー シ ヨ ン効果を大き く し、 配線の寿命を短 く する結果と な る。 ま たス ト レスを十分小さ く する こ と がで き て も、 厚 い膜ではスルーホール 3 0 6 の深さが深 く な り 、 微細加 ェが困難と なつ た り、 スルーホール部で金属配線の断線 が生じる な ど数々 の問題を生じ る。
以上、 D C マグネ ト ロ ンスパ ッ タ リ ング法で形成した — S i 膜に関して、 ヒ ロ ッ ク の発生と 、 それに よ つ て生 じ る問題 に ついて説明 し たが、 ヒ ロ ッ ク は A 一 C u — S i 膜、 純 A J2 膜等で も同様 に生 じ る 。 ま た、 R f スパ ッ タ法、 真空蒸着法、 C V D法その他のいかな る方法を用いて作成しても ヒ ロ ッ ク発生のない A JZ ベー スの薄膜は現在の と こ ろ未だ実現されていない。 ヒ 口 ッ ク発生のメ 力ニズム に関しては ま だよ く 解明されていな いが、 結晶粒界に沿っ ての A J2原子の移動に よっ て生じ る と考え られてお り 、 こ れを防止する 目的で T i 等の高 融点金属を A J2膜中に導入し、 こ れ に よ つ て結晶粒界で の A J2原子の拡散を抑え る等の方法が試み られている。 しか しなが ら こ の方法は完全ではないばか り か、 金属中 に不純物を導入するや り 方は、 将来の超高速 L S I 実現 に は不利であ り 採用する こ と はでき ない。 その理由は、 L S I の高速化の鍵は配線抵抗の減少であ り 、 純金属で あれば低温化によ り フ オ ノ ン散乱が小さ く な り 、 絶対温 度にほぽ比例して抵抗が下がるが、 合金配線や不純物を 導入した材料の場合、 低温では不純物散乱が支配的と なっ て、 低温化による抵抗低減の効果が期待できないか らである。
以上説明した通り 、 現行の技術では ヒ ロ ッ ク発生のな い配線の形成技術は実現されておらず、 信頼性、 歩留り とも にすぐれたサブミ ク ロ ン超 L S I 用配線技術は極め て不十分な状況にある。
本発明は以上の点に鑑みさなれたも のであ り、 サブミ ク ロ ン L S I 製造上有害な、 ヒ ロ ッ ク発生のない半導体 装置を提供するこ とを目的と している。
発明の開示
本発明は、 最小線幅が 1 mよ り小なる金属配線を有 する半導体装置において、 その高さが前記最小線幅の に等しいが、 あるいはそれよ り大なる ヒロッ クが金属配 線表面に 1 つも存在しないこ とを特徴と している。
図面の簡単な説明
第 1 図 ( a ) は术癸明の第 1 の実施例において使用す る装置の概念図、 第 1 図 ( b ) は第 ί の実施例に用いた ゥュ八の断面図、 第 1 図 ( c ) 、 および ( d ) は、 第 1 の実施例に係る A J£薄膜のノ マルスキー微分干渉顕微鏡 写真、 第 1 図 ( e ) は第 1 実施例に係る A J2薄膜の耐圧 - 分布を示すグラフである。 第 2図は、 従来例に係る A
薄膜のノ マルスキー微分干渉顕微鏡写真である。 第 3 図 は、 従来例に係る配線構造の断面図お よび斜視図であ る。 第 4図 ( a ) は従来例に係る層間絶綠膜の耐圧分布 を示すグラ フ、 第 4図 ( b ) はその断面図である。 第 5 図お よび第 6 図は本発明概念を説明す る ための図であ り 、 第 5図は V b ' Z V b と平均寿命との関係を示すグ ラ フ である。 第 6図は配線構造を示す断面図である。 第 7 図は 3 1 ( 3 ) ぉょび 3 1 0 2 ( b ) 上に D C R F 結合型バイ アススパ ッ タ方で形成した A 薄膜の抵抗の 温度依存性の測定結果であ る 。 第 8図は第 2 の実施例に 係る配線構造を示す断面図である。
なお、 図面に おいて、 1 0 5 , 1 1 1 , 8 0 1 はシ リ コ ン基板、 1 0 6 . 4 0 3 , 4 0 5 は A J& 薄 8莫、 3 0 4 , 3 0 5 , 6 0 1 , 8 0 4 は A J2配線、 8 0 5 は ノ リ ヤメ タルである。
発明を実施するための最良の形態
本発明の第一の実施例を第 1 図 ( a ) 〜 ( e ) の図面 を用いて説明する。
第 1 図 ( a ) は、 本発明者が既に出願した D C — R F 結合方式のバイ アススパ ツ タ装置の概念図である (特願 昭 6 1 - 1 3 1 1 8 8号) 。
本装置の特徴は、 1 0 0 M H z の高周波電源 1 0 1 に よ っ てチ ャ ン バ 1 0 2内に導入された A r ガスを効率よ く 放電させ、 それによ り 発生した A r + イオンを A J2 の - タ ーゲ ッ 卜 1 0 3 にぶ け、 ターゲ ッ 卜 をスパ ッ タ す る。 スパッ タ によっ て飛び出した Α £原子ほ ウ ェハホル ダ 1 0 4上に設置されている シ リ コ ン ウ エノヽ 1 0 5表面 に飛来して吸着し、 A 薄膜 1 0 6 を成長させる。 ター ゲッ 卜の電位は直流電源 1 0 7 で任意の値に設定できる よう になつ てお り 、 実際には 5 0 0 〜 1 0 0 0 V に設定 するこ と によ り効率よ く タ一ゲッ トのスパ ッ タが行われ るよ う にしてある。 ま た ウエノ、ホルダの電位も直流電源 1 0 8 で設定できるよう になつ てお り 、 これを適当な負 の値に設定する こ と に よ り 成長する A J2 薄膜 1 0 6 の 表面に A r イ オ ンを照射する こ とが可能になっ ている。 なお、 こ の装置の詳しい説明は、 特願昭 6 1 — 1 3 1 1 8 8 号および電子通信学会技術報告、 V o l . 8 6 , N o . 1 3 & , S S D 8 6 — 5 5 に述べられてレヽる。
この装置の特徴は、 A 成膜のプロセスを外部よ り、 高周波電源 1 0 1 および 2つの直流電源 1 0 7 . 1 0 8 によって精密にコ ン ト ロールできる こ と である。 すなわ ち、 高周波のパワーによっ てプラズマ中の A r イオンの 濃度を決め、 ターゲッ 卜-およびウェハを照射するイ オ ン のエネルギほそれぞれ直流電源でコ ン ト ロールするので ある。 その結果、 ウ ェハ上への A Jiの成膜速度、 および 成膜中の A r表面へ照射されるイ オ ンのエネルギおよび 総量をそれぞれ独立に設定でき る よ う に なつ たのであ る。
第 1 図 ( b ) は本実施例に用 たウ ェハの断面図であ り 、 金属配線形成に関 し た主要部分のみが描かれてい る。 1 1 1 は例えば n型シ リ コ ン ウ ェハであ り 、 比抵 g 抗は例 え ば 5 〜 1 0 Ω c m であ る 。 ゥ ヱ 八裏面 1 1 2 に は n 型の不純物の濃度が例 え ば 1 X 1 0 19 c m _ 3以 上の n + 層 1 1 3 が形成さ れて お り 、 そ の表面に は例 え ばタ ン グス テ ン シ リ サ イ ド層 ( W S i a ) 1 1 4 が約 0 . 0 5 〜 l ^ m程度の厚さ形成されている。 ま た ゥ ェ ハの表面に は S i 0 2 膜 1 1 5 が約 1 /I m設け られてい る。 1 1 6 の開口部は、 ウ ェハのスク ラ イ ブラ イ ンを示 してお り 、 こ の部分でスパ ッ タ された A J2 と シ リ コ ン基 板が接触 し、 A J2 薄膜の電位が、 基板シ リ コ ン と同電位 に保たれる。 さ ら に、 ウ ェハの電位は、 ゥ ヱハホルダよ り シ リ サイ ド層 1 1 4 を介して制御される。
こ の構造の ゥ ヱハを第 1 図 ( a ) に示したバイ アス . スパ ッ タ装置の ゥ ュハホルダ 1 0 4上に固定し、 A J2薄 膜の形成を行っ た。 こ め と き使用 した ウ ェハホルダは、 本発明者の発明に よ る ウ ェハ電位を任意に制御でき る静 電吸着方式の ウ ェハサセ ブタ である ( ウ ェハサセ ブタ装 置、 特願昭 6 1 - 1 3 1 1 8 8 号) 。
A J2薄膜の成膜の条件は、 例えば成膜速度が 5 0 0 0 AZ m i n であ り 、 成膜中の A J2表面を照射する A r ィ オ ン のエネ ルギが 4 0 V 、 そ して A r イ オ ン の照射量 は、 堆積 し た A 原子 1 個当 り 6 〜 8 個の A r が照射 さ れる よ う に高周波電源 1 0 1 お よ び 2 つ の直流電源 1 0 7 , 1 0 8 を調整 し た。 な お、 膜厚は、 約 1 . 2 mであ り 、 成膜中の ゥ ヱハホルダの温度は約 1 0 0 で である。 丄 。 以上の条件で作成 した A 薄膜表面のノ マ ルスキー 微分干渉顕微鏡写真を第 1 図 ( c ) , ( d ) に示す。
( c ) は成膜直後の表面であ り ( d ) は 4 0 0 'Cの熱処 理後の表面写真であるが、 熱プロセスの後でも ヒ ロ ッ ク が一切発生せず極めて平坦な表面の得られているのが分 る。 さらに、 成膜直後の表面も従来技術によ り形成した A - S i 膜表面 (第 2図 ( a ) ) に較べ非常に表面の 平坦性の増しているのが分かる。
この A J2薄膜に対し、 第 4図 ( b ) と同様の構造を作 成し、 その耐圧分布を測定した結果を第 1 図 ( e ) に示 す。 9 0 %以上のサンブルが 7 0 0 Vの耐圧を示してい る。 数%のサンブルで 6 5 0 Vの耐圧のサンブルがみら れるが、 これはヒ ロ ッ ク発生による ものではなく、 層間 絶緣膜厚に部分的に薄い部分が生じ、 これによ り耐圧が 5 0 V程度劣化したものである こ とが分っ た。 この結果 は熱処理の有無にかか らず、 ほとんど同じである。 以上説明 したよ う に、 本発明者の発明 に よ る D C — R F結合バイ ア ス * スパ ッ タ装置を用い、 成膜速度、 A 表面を照射する A r イ オ ンのエネルギおよび照射量 等をコ ン ト ロールする こ と に よ り熱処理を行っ ても、 ヒ ロ ッ クの発生しない、 ヒ ロ ッ ク フ リ ーの純 A J 配線を形 成する こ とが可能と なっ た。
このよ う な A 配線を用いて超高密度 L S I 配線を形 成すれば、 熱処理の有無にかかわらずヒ ロ V クが存在し ないため、 層間絶緑膜の耐圧が劣化する こ とがなく 、 信 1 J 頼性、 歩留 り と も にす ぐれたサブミ ク ロ ンデザィ ンルー ルの L S I が実現でき る。
ヒ ロ ッ ク の発生は、 ゼロ である こ と が望ま しいが、 そ の大き さが素子の信頼性に悪影響を与えない程度に小さ ければ存在してもかまわない。 どの程度の大き さ ま での ヒ 口 ッ ク なら存在しても よいか調べた実験について述べ る。 第 4図 ( b ) と同様のキ ャ パシタ構造を有するサ ン ブルで、 上部電極 4 0 5 の大き さが 1 c m四方の大き な ものを用い、 2 つの電極 4 0 5 , 4 0 3 の間に絶緣耐圧 よ り十分低い 5 0 V の電圧を加え、 かつ温度を 1 0 0 で に上げた加速試験を行い、 破壊に至る までの平均寿命を 数多く のサンブルについて測定した と こ ろ、 以下のよ う な結果が得られた。 すなわち、 2 0 0 m四方の電極出 4 0 5 をもつサ ン ブルの耐厚分布が大き く ノ ラ ツイ てい る もの程、 平均寿命の短いこ と が分っ たのである。 こ の こ と は、 も つ と も高い ヒ ロ ッ ク の部分で層間絶緑膜の 信頼性が決められている こ と を意味する。 今、 耐圧のバ ラ ツキを表すパラメ タ と して、 耐圧分布における最も高 い値 V b と最も低い値 V b ' の比 V b , / V b を と る も の とする。 例えば第 4図 ( a ) の分布では V b ' / V b = 1 ノ 7 であ り 、 第 4図 ( e ) の分布では V b ' / V b = 0 . 9 3 である。 実験の結果、 層間絶緣膜の平均寿命 と V b ' / V b の間には半定量的な関係のある こ と が見 出されたのである。 すなわち V b ' / V b の値が 0 . 5 以上で は、 寿命はほぼ一定であるが、 V b ' / V b = 1.2
0 4〜 0 . 5 を境と して急激に減少し、 V b ' / V b = 0 . 4以下でほ、 V b ' / V b 〉 0 . 5 のサンブルに く らべ寿命が 1 ケタ以上劣化する こ とが分つ た。 こ の関 係を定性的に示したものを第 5図に示す。 こ の図でたて 軸の平均寿命は V b ' / V b 1 のサ.ンブルの平均寿命 で規格化した値で示してある。 印加電圧、 温度等の加速 試験の条件をかえても、 略々同様の関係が得られる。 こ の原因はまだ明らかではないが、 大きなヒ ロ ックの存在 している部分では電界集中などの効果によ り 、 層間絶縁 膜のレ、わゆる time dependent breakdown 現象が促進さ れたものである と推察される。
従っ て、 層間絶縁膜の信頼性を十分高く保っためには V b ' / V b > を満た している こ とがどう しても必要 である。 すなわち、 ( 3 ) 式よ り
Hノ T < ··· ( 4 )
である こ とが要求される。
第 6図 ( a ) は、 配線幅と配線間隔がいずれも Wの金 属配線 6 0 1 上に、 厚さ Tの層間絶縁膜 6 0 2 を被服し た構造の断面を示してい.る。 配線間の領域が完全に絶緑 で埋め込まれるためには T≥ W / 2 でなけれけばならな い。 すなわち、 Tほ最も薄く ても T≥ W, 2程度は必要 である。 これを ( 4 ) 式に入れる と、
H Z W < .♦· ( 5 )
と なる。 すなわち ヒ ロ ッ クの高さは最小線幅の よ り高 く てはいけないのである。 丄 o
第 6 図 ( b ) は隣接配線間に ヒ ロ ッ クが丁度同じ位置 に出た場合を示しているが、 こ の場合の耐圧 V b ' と ヒ ロ ッ ク のない隣接配線間の絶縁耐圧 V b と の比は、
V b ' / V b = ( W - 2 H ) / W ··· ( 6 ) と あ らわされる。 配線間の層間絶縁膜の信頼性に関して も第 5 図 と 同様の関係が成 り たっ と 考え ら れるか ら、 V b ' / V b > ½である こ と が必要である。 ( 6 )· 式を 代入する と
Hノ Wく ½♦.· ( 7 )
と なる。
以上の考察よ り 、 ヒ ロ ッ クの高さ Hが最小の線幅の ½ よ り低ければ上下 2層の配線間の絶縁膜の信頼性、 およ び隣接配線間の絶縁膜の信頼性のいずれに対しても、 ヒ 口 ヅ クが存在しない場合に く らべほとんど劣化のないこ とが分る。 すなわち、 L S I の金属配線表面に最小線幅 の よ り大き な高さをもつヒ ロ ヅ ク を 1 つも生じさせな い こ とが高信頼性 L S I 配線を形成する必須の条件と な る。
本発明の第一の実施例でも明 らかなよ う に、 D C — R F結合型バイ ア ス ス パ ウ タ技術をつか う こ と に よ り ヒ ロ ッ ク発生の全く ない A 薄膜の形成が可能である (第 1 図 ( d ) ) 。 従っ て 1 . 0 m以下のデザイ ン ルール の L S I に付しても十分高い信頼性で配線を形成する こ とができ る。 しかも こ の方法で形成した純 A J2薄膜の抵 抗値は、 2 . 8 Ω c mであ り ノ ルクの抵抗値と ほぼ同 じ低い値を示している。 また第 7図に示すよ う に、 液体 窒素温度に冷却する こ と によ り約 1 Z 1 0 に抵抗が下が り 、 高速動作に対して非常に有利と なる。
第 8図 ( a ) は本究明の第 2の実施例を示す配線構造 の断面図を示すもので、 コ ンタク ト ホール部の構造を示 している。 8 0 1 は p シ リ コ ン基板、 8 0 2 は 11 + 拡 散層、 8 0 3 は絶緣膜である。 8 0 4 は第 1 図 ( a ) の ノ ィ ァススバ ヅ タ装置を用いて形成したヒ ロ ッ ク フ リ ー の純 A J£薄膜である。
8 0 5 は、 例えば W (タ ングステン) を約 5 0 0 A形 成したも の で、 熱工程に よ っ て、 A 原子が基板 S i ( 8 0 1 ) に拡散し n + 層 8 0 2 をシ ョ ー 卜 させる、 レ、 わゆる A J£のスパイ ク発生を防止するために設けられて いだパリ ヤメ タルである。
このよう なパリ ヤメタルは A 8 0 4中に拡散し、 合 金を形成する こ とはないので、 低温での A の抵抗が合 金散乱によって高く なるこ とはない。 第 8図 ( a ) では バリ ヤメタルは A 配線 8 0 4の下全面に設けられてい. るが、 これほ例えば同図 ( b ) の如く 、 コ ンタ ク ト ホー ル部のみに設けられていてもよい。 また同図 ( c ) のよ う にコ ンタク トホールを埋め込む形に形成されていても よい。
さ ら にノ リ ヤメ タルは W以外に、 T i Nの他いかなる 材料を用いてもよく 、 あるいは一切用いなく てもよい。 本発明の実施例で形成した純 A 薄膜は約 5 0 0 での熱 処理に対 して も A J£ と S i の界面は安定であ り 、 スパイ ク の発生は認め られなか っ た。
本発明の実施例では純 A 薄膜配線につい て のみ述べ たが、 他のいかなる金属薄膜、 例えば C u , W , M o , T i , A u , A g な どの材料に よ っ て も発明の効果が変 化する も の ではない。 ま た特に、 低温化に よ る抵抗の現 象を必要と しない場合は合金材料を用いて も よい こ と は レヽ ぅ ま でも ない。
発明の効果
本発明に よれば、 最小線幅が 1 m よ り 小なる金属配 線を有する半導体装置に おいて、 その高さが前記最小線 幅の ½に等しいか、 あるレヽはそれよ り 大なる ヒ ロ ッ ク が 金属配線表面に 1 つも存在しないので、 サブミ ク ロ ン L S I 製造上有害な、 ヒ ロ ッ ク発生のない半導体装置を提 供する こ と が可能と な り 、 そ の結果、 歩留 り 、 信頼性と も に優れた超高密度集積回路を提供す る こ と が可能に なっ た。

Claims

言青 求 の 範 图
( 1 ) 最小線幅が 1 mよ り小なる金属配線を有する 半導体装置において、 その高さが前記最小線幅の ½に等 しいか、 あるいはそれよ り大なる ヒ ロ ッ クが金属配線表 面に 1 つも存在しないこ とを特徴とする半導体装置。
( 2 ) 前記金属配線の主要部分が純金属よ り 形成され ている こ とを特徴とする前記特許請求の範 ffl第 1 項に記 載の半導体装置。
( 3 ) 前記金属配線の主要部分が純金属によ り形成さ れ、 配線と半導体基板との接続部においては、 前記純金 属と半導体基板との間に、 前記金属原子が半導体基板中 が拡散する こ とを防止するためのパリ ャ層が設けられて いる こ とを特徵とする前記特許請求の範函第 2項に記載 の半導体装置。
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