WO1989012280A1 - Analog operation circuit - Google Patents

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WO1989012280A1
WO1989012280A1 PCT/JP1989/000588 JP8900588W WO8912280A1 WO 1989012280 A1 WO1989012280 A1 WO 1989012280A1 JP 8900588 W JP8900588 W JP 8900588W WO 8912280 A1 WO8912280 A1 WO 8912280A1
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analog
circuit
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PCT/JP1989/000588
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Inventor
Kaoru Takasuka
Ken'ichi Takahashi
Original Assignee
Asahi Kasei Microsystems Co., Ltd.
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
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    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

Definitions

  • the present invention relates to an analog operation circuit, and more particularly, to an analog operation circuit suitable for multiplication, division, compression, decompression, and a combination operation thereof. It relates to arithmetic circuits.
  • I I s -e k
  • I is a logarithmic function of a current I and a voltage V at a PN junction.
  • I s saturation current
  • V voltage of the PN junction
  • k constant
  • the voltage at the time of conduction of the PN junction is about Q.6 V, and the size of the analog input signal is limited. could not be multiplied. However, the multiplication in this case was easily affected by noise, and high-precision multiplication could not be expected. In addition, it has been difficult to reduce the circuit to M0S-LSI.
  • the first input voltage Ex and its inverted voltage-Ex The switching is performed alternately, and the duty of the switching is output.
  • the pulse width modulation of the ratio is performed by the second input voltage Ey, and the output E is obtained by averaging the pulse width modulation output.
  • a time-division type multiplication circuit for obtaining x ⁇ E y has been proposed (for example, Japanese Patent Application Laid-Open No. 55-82375).
  • the pulse width modulation output is obtained by the level ratio between the analog input signal Ey and the triangular wave signal
  • the pulse width of the output is determined by the triangular signal. Even if the frequency is constant, it will be any value as long as the analog input signal takes any value. In other words, such pulse widths are analogously continuous. In other words, since the duty ratio of the pulse width modulation circuit changes continuously, high-speed operation is required to accurately follow the original ratio of the duty ratio. A highly accurate analog circuit is required.
  • a circuit that generates a triangular wave signal in a pulse width modulation circuit since the amplitude and frequency of the triangular wave signal greatly affect the modulation characteristics, a high-precision circuit must be used.
  • a high-precision circuit in order to realize such a high-precision circuit, there is a disadvantage in OSS-LSI, and it is susceptible to noise.
  • the method using the non-linear element characteristics of the noise-polar transistor has a problem in that the characteristics of the elements vary, so the LSI is not suitable. It is difficult to reduce the size.
  • the method using the diode clamp broken line approximation circuit has to use a large number of resistance elements, so that it is essentially difficult to perform LSI.
  • An object of the present invention is to provide a new analog arithmetic circuit that solves the problem of a conventionally known analog arithmetic circuit.
  • Another object of the present invention is to provide an analog arithmetic circuit having a simple circuit configuration and good stability.
  • Still another object of the present invention is to provide an analog arithmetic circuit which can be reduced in size by using MOSS-LSI.
  • Still another object of the present invention is to provide a universal-type analog operation circuit capable of performing various operations by using a basic common circuit.
  • the present invention relates to an analog arithmetic circuit which inputs a signal to be operated on and a signal to be operated and outputs a result of the operation.
  • a / D conversion means for sampling a sampling frequency to output a digital signal, and inputting the digital signal and responding to the first reference signal to indicate whether the signal is positive or negative ⁇ ⁇ ⁇ modulating means having a first D / A converting means for outputting the first analog signal of the first analog signal and feeding back the analog signal as a differential input of the A / D converting means;
  • the second digital signal inputting the above digital signal and outputting a positive / negative second analog signal in response to the second reference signal.
  • a conversion means and the second analog signal are input, and the A low-pass filter for outputting a negative signal, wherein at least one of the first reference signal and the second reference signal is an arithmetic signal.
  • the digital signal output from the ⁇ modulation means can be used as a 1-bit digital signal.
  • first and second D / A conversion means can be composed of an operational amplifier and a switch capacitor.
  • the low-pass filter can be composed of an operational amplifier and a switch capacitor.
  • a second reference signal as a calculation signal and output a product signal of the signal to be calculated and the calculation signal.
  • the first reference signal as an arithmetic signal and output a quotient signal obtained by dividing the signal to be operated by the arithmetic signal.
  • a signal obtained by rectifying and averaging the quotient signal is used as a first reference ie " ⁇ 5", and a compressed signal is output by using the signal as an operation signal. Is also possible.
  • FIG. 1 is a block diagram showing a basic configuration of an analog operation circuit of the present invention.
  • 2A to 2K are diagrams showing signal waveforms at various parts of the analog operation circuit of the present invention.
  • FIG. 3 is a block diagram showing an example of the first or second D / A converter in the analog operation circuit of the present invention.
  • FIG. 4A is a block diagram showing an example of a ⁇ modulator in the analog operation circuit of the present invention.
  • FIG. 4B is a block diagram showing an example of the analog arithmetic circuit according to the present invention in which the second H / A connector and the low-pass filter are constituted by an integrated circuit. It is a figure.
  • FIG. 5 is a block diagram showing an example in which the analog operation circuit of the present invention is used as a multiplication circuit.
  • FIG. 6 is a block diagram showing an example in which the analog operation circuit of the present invention is used as a division circuit.
  • FIG. 7 is a block diagram showing an example in which the analog operation circuit of the present invention is used as a decompression circuit.
  • FIG. 8 shows the analog operation circuit of the present invention as a compression circuit.
  • FIG. 5 is a block diagram showing an example used in the above.
  • FIG. 9 is a conceptual block diagram showing an example of a rectifying and averaging circuit used in the analog operation circuit of the present invention. '
  • FIG. 10 is a block diagram showing an example of a more concrete example of the block diagram shown in FIG.
  • FIGS. 11A to 11D are diagrams showing signal waveforms of respective parts in FIG.
  • FIG. 12 is a block diagram showing an example in which a minimum output setting unit is provided in the compression circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a basic configuration of an analog arithmetic circuit according to the present invention.
  • This analog arithmetic circuit is composed of a memory module 10 and a second! ) / A Constructs a connector 20 and a low-nos filter 30.
  • the basic circuit of the module modulator 10 itself is known, and generally converts an analog signal into a pulse density modulation signal corresponding to the analog signal. Equations and circuits are known.
  • Fig. 1 uses a second-order modulation type modulator, where 11 and 12 are operational amplifiers, 13 and 14 are adders, and 15 and And 16 are feedback capacitors for each of the operational amplifiers 11 and 12, and each of the operational amplifiers 11 and 12 acts as an integrator by this capacitor.
  • 17 is Comparator
  • 18 Flip-off port, which takes in the output of comparator 17 at the clock pulse of sampling frequency (is)
  • 19 is the 1 D / A converter (1-bit D / A converter)
  • line a is the input line of the signal to be operated (analog signal)
  • line b is the Line 1 for supplying the reference signal to the D / A connector 19
  • a line c is a line for supplying a reference electric signal to the second D / A converter 20, and a line 0 is an output line of the analog operation circuit.
  • the frequency of the Cro-V pulse supplied from the line s is set to a value of 10 times or more, preferably 50 to 1000 times the highest frequency of the signal to be operated. If the ratio is 10 times or less, it is not preferable because the SN ratio decreases.
  • the quantization noise increases rapidly at the high frequency side.
  • integrators using operational amplifiers may be connected in cascade in multiple stages, or in an integrator. ) / A How to multivalue the connector 19 to 2 bits instead of 1 bit.
  • the line a of the module 10 is provided with a signal to be operated (a) in the form of a sine wave having a beak value A, for example, as shown in FIG. 2A. Signal is input.
  • the operation signal (FIG. 2A) and the output from the first D / A converter 19 are supplied to the adder 13, and the added output is performed. Supplied to the inverting input terminal of the operational amplifier 11.
  • the output of the operational amplifier 11 and the output of the D / A converter 19 are supplied to the adder 14, and the added output is supplied to the inverting input terminal of the operational amplifier 12.
  • the analog ground potential is applied to the non-inverting input terminals of the operational amplifiers 11 and 12.
  • the output from the operational amplifier 12 is compared with the analog ground potential, and when the output is larger than the analog ground potential, Outputs "1", otherwise outputs "0".
  • the binary output "0” or “1” from the computer 17 is supplied to the data input terminal of the flip-flop 18 and the line is similarly connected.
  • s by Ri supplies also One click lock pulse f s to several tens of times more support down Prin grayed frequency of the frequency of the operation signal, co-down in synchronization with its clauses lock Roh Angeles The data "0" or "1" from the cup 17 is taken.
  • the signal to be operated on (FIG. 2A) is sampled at a high speed by the clock pulse f s , for example, as shown in FIG. 2B. For example, it is converted to a 1-bit digital output and extracted.
  • the condenser 17 and the flip-flop 18 can be used not only for 1-bit A / D conversion but also for multi-bit A / D conversion. . However, for the sake of simplicity, the following description is based on the case of 1-bit A / D conversion.
  • This digital signal (Fig. 2B) has a pulse density that is proportional to the instantaneous value of each signal (Fig. 2A) at the time of each sampling. It becomes a norse train of degrees. It's been, full re-blanking off Russia V blanking 1 8 is to work with click and Russia Uz Kupa pulse f s, De Di data Lumpur output of the pulse width that written l / f s (in seconds) It is only an integral multiple and is a digitally discrete quantity. That is, as shown in Fig. 2B, the pulse density changes in accordance with the amplitude and polarity of the signal to be operated (Fig. 2A), and the pulse density changes as compared with the case of positive input. The density of "0" is higher when the direction is input. Also, when the amplitude is zero, that is, when there is no signal, the pulse densities of “0” and “1” are equal.
  • the reference signal is converted into a positive or negative analog signal by the digital signal of the free V-blob 18;
  • the analog output is sent to the operational amplifiers 11 and 12 via adders 13 and 14 as the difference from the signal to be operated from the line a, respectively. I will return.
  • the difference between the signal to be operated on at that time and the analog signal corresponding to the digital signal immediately before that is always integrated.
  • the adders 13 and 14 send the signals to the operational amplifiers 11 and 12 respectively.
  • the difference output of is as follows. That is, when the output of the flip-flop 18 is "1", the output is 1 V (operated signal), and when it is "0", the output is (operated signal) + V.
  • the reference signal V i of the first D / A converter 13 has a level V 2 corresponding to the line b of FIG.
  • the output of the modem module 10 becomes a digital signal of one bit and a source as shown in FIG. 2D.
  • the reference signal value is V
  • the corresponding digital signal the left half in FIG.
  • the value of the signal to be operated (FIG. 2A) and the reference signal V ! A / V!
  • the pulse signal sequence has a pulse density proportional to the pulse density.
  • the reference signal value-out Oh Ru preparative V 2 is the pulse density proportional to A / V 2 Roh pulse signal train and ing.
  • the reference signal V is an example of a signal in the positive direction (voltage or current), but a signal in the negative direction may be considered according to this.
  • the output signal of the module controller 10 is a signal to be processed or It goes without saying that is a pulse signal train with a pulse density proportional to it.
  • the output of the module controller 10 is input to the second D / A connector 20.
  • the operated signal input to line a be a signal like VO.-Vz as shown in Fig. 2E, and Assuming that the reference signal supplied to the inverter also has a constant value, the output signal of the ⁇ modulator 10 is as shown in FIG. 2F.
  • the operation of the second D / A converter 20 is the same as the operation of the first D / A converter 19, and if the reference signal is set to a constant value, the second D / A converter The output of the converter 20 ⁇ The digital output of the modulator 10 becomes the value converted to analog as it is.
  • the output of the second D / A converter 20 is then input to a low-pass filter 30 where the high frequency components of the signal are removed.
  • the mouth-pass filter 30 is, for example, a noisy filter using a well-known CR (capacitor and resistor), or a GR and an operational amplifier.
  • the resulting active filters can be used in general.
  • the mouth filter 30 can be constituted by a switch capacitor filter. Normally, when a switch canister filter is used as a mouth filter, the turn-back noise is a problem. There is an advantage that such a problem does not occur in the logic operation circuit.
  • the switch capacitor filter uses the sampling clock to sample and process the input signal.
  • the signal in the frequency range of the earth (the normal band of the filter) is returned to the pass band as it is. Therefore, in the analog multiplication circuit using the conventional pulse width modulation circuit, As described above, since the width of the output pulse is arbitrary, the frequency spectrum may be spread over the entire band, and the components of the entire band may be folded back. Therefore, an anti-folding filter (Antialiasing Filter) is inserted in front of the switch-capacitor filter to prevent it from being folded back. As a result, the area higher than the passing area is cut off.
  • Antialiasing Filter Antialiasing Filter
  • the sampling clock frequency f s of the modem 10 and the mouth-to-mouth filter are described.
  • the frequency of the sampling clock of the switch canon filter is sufficiently high by setting the frequency of the sampling clock to an integer multiple of 10 times or more with respect to the pass band. It is not necessary to precede the folded filter because it is specified.
  • first D / A converter 19 and the second D / A converter 20 can also be configured by a switch capacitor system. it can .
  • FIG. 3 shows an example in which the first D / A converter 19 is configured by a switch capacitor system (the second D / A converter 20). The same is true for).
  • the first D / A connector 19 includes a first switch capacitor circuit 21, a second switch capacitor circuit 22, and a second switch capacitor circuit 22. It is composed of a first gate 23 and a second gate 24 provided on the output side.
  • the reference electric signal is input from line b, and the analog output is output from output line 25.
  • the first switch canister circuit 21 includes a capacitor. It comprises C 2 , a pair of switches 0 i for charging and discharging thereof, and another pair of switches 0 2. This 0 1 and
  • the reference signal input from line b is converted to a positive or negative analog signal and output from output line 25.
  • FIG. 4A is a diagram showing a module modulator using a D / A converter composed of the switch cano and the switch shown in FIG. This is an example.
  • ⁇ motor di Yu regulator 100 includes a first sub emission Prin grayed portion 106 of the operation signal, the operational amplifier 102 Contact good beauty 103, your feedback co emissions Devon Sa C 4 of the computation amplifier C 6 , a comparator 104, a D-type flip-flop 105, a first D / A converter 19, and a second sampling section 107. And an addition circuit 108. Note that 0 ⁇ 0 2 and Q, Q in the figure have the same effect as that described in FIG.
  • the signal to be operated input from line a is sent to the first sampling section 106 (the capacitor C! Is charged when 6! is Sa down Prin grayed, 0 2 on-Ri input to the operational amplifier 102 and through a summing junction 109 at the time, the output of Ru is integrated here.
  • the operational amplifier 102, phi ⁇ during on- is charged to co emissions Devon Sa C 5 of the second sub emission blanking Li in g portion 107 is sub emission blanking Li in g, is it in the to et input to operational amplifier 103 during ⁇ 2 on- Is integrated.
  • the output of the operational amplifier 103 Charge the co emissions Devon Sa C 7 of the adding circuit 108 during 0 2 on-.
  • the addition circuit 108 receives the output of the operational amplifier 102 and Charge the emissions Devon Sa G e.
  • Co emissions output of Pas les over data 104 is input to the off Clip off Lock flop 105, La click lock Pas Lee emission s or et Sa emissions Prin grayed frequency supplied (f s) Latching occurs at the rising edge of the pulse, and a 1-bit digital signal of Q and " ⁇ " is output.
  • FIG. 4B The second in Fig. 1! This is an example in which a switch capacitor is used to combine the connector 20 and the robust filter 30 with a switch capacitor, and as a circuit.
  • the second D / A connector 110 including the switch capacitors 111 and 112 is connected to the first D / A converter 19 shown in FIG. It has the same configuration.
  • the output of the second D / A converter 110 is supplied to the inverting input terminal of the operational amplifier 113, and the analog ground voltage is applied to the non-inverting input terminal.
  • a capacitor C-switch and a switch canister 114 are connected between the output line 0 of the operational amplifier 113 and the inverting input terminal.
  • the second D / A connector 110 directly outputs the reference electric signal from the line c in accordance with the outputs Q and Q of the module controller 10. It is inverted and output to the inverting input terminal of the operational amplifier 113.
  • the first and second operations are performed in performing each of the multiplication, division, decompression, and compression operations and a combination thereof.
  • Various calculations are performed by inputting a calculation signal (analog signal) as at least one of the reference signals at least during the second D / A connection. be able to .
  • the signal A to be operated is input to line a, and a signal obtained by processing the signal A to be processed by a rectifying Z averaging circuit (described later) is input as an operation signal to line b.
  • a constant reference voltage to c By applying a constant reference voltage to c, a constant analog signal can be obtained as an output from line o even if the average level of the signal A to be operated changes. be able to .
  • the analog arithmetic circuit according to the present invention can perform various arithmetic operations in this way, but if two or more arithmetic signals are transmitted to the first or second D signal, / A
  • each of the signals it is possible to input to the lines a to c, and also to input either the voltage signal or the current signal depending on the circuit configuration.
  • FIG. 5 is a block diagram showing a basic configuration of the multiplication circuit.
  • the reference signal of the first D / A converter 19 is supplied inside the circuit at a constant value (not shown), and the reference signal of the second D / A converter 20 is provided. Then, a calculation signal of a sine wave G as shown in FIG. 2G is input to line c.
  • FIG. 6 is a block diagram showing a basic configuration of a division circuit.
  • the reference signal of the second D / A converter 20 is internal to the circuit.
  • V i and V 2 as shown in FIG. 2G are supplied to the line b as a reference signal of the first D / A converter 19. Input the current calculation signal.
  • Fig. 7 is a block diagram showing the basic structure of the decompression circuit.
  • the signal to be operated which is input from line a is further processed by the rectifying / averaging circuit 40, and the second signal is input from line c. ) / A Input as the reference electrical signal for converter 20.
  • the reference signal of the first D / A converter 19 is supplied at a constant value inside the circuit.
  • the reference electric signal and the digital signal from the flip-flop 18 form a pulse signal train having positive and negative pulse densities. It is converted, and the expanded signal of the operated signal is obtained from line o as the output of the low-pass filter 30.
  • FIG. 9 is a block diagram showing a basic configuration of a rectifying Z-averaging circuit.
  • the rectifying / averaging circuit is composed of a rectifying circuit 201 and an averaging circuit 202 connected to its output side. ing .
  • the rectifier circuit 201 for example, a full-wave or half-wave rectifier circuit using a diode or the like can be used.
  • the operational amplifier 205 with a co emissions Devon Sa C 3 and the resistor do we such that the feedback unit to the power sale good in Figure 9 if example embodiment It can be configured in this way.
  • FIG. 10 shows an example in which the rectifying and averaging circuit shown in FIG. 9 is configured using a switch capacitor.
  • the circuit configuration shown in FIG. 4B is used in place of the output Q of the modulator 10 which is the gate signal of the switch 'capacitor.
  • the output of the data 204 is used as a gate signal.
  • the rectifying Z averaging circuit identifies the input signal from the input line d by the comparator 203, and if the signal is positive, passes through the switch capacitor 207. Then, the signal is output to the operational amplifier 205 side, and only the low-frequency component is output by the switch * canister 208 and the capacitor C17.
  • the signal from the input line d is negative, the output of the comparator 203 is inverted by the inverter 204, and the switch * Turn on the output gate. Then, the signal from the input line d by the switch * canisters 206 and 208, the capacitor Ci 7 and the operational amplifier 205. Is inverted, and only the low frequency components are output.
  • the rectifier averaging circuit has a higher input line d. If these signals are positive, they remain positive; if they are negative, they are inverted and made positive to perform rectification, and output low-frequency components for averaging. U. In addition, as the characteristics of the low-pass filter, a lower power-off frequency than in the case of FIG. 4B is desirable.
  • FIG. 7 when an analog signal having a maximum amplitude X as shown in FIG. 11A is input to line a as a signal to be operated, for example, As shown in Fig. 11B, a pulse signal having a pulse density proportional to the analog signal (Fig. 11A) is obtained from the output of the user 10.
  • the analog signal having the same maximum amplitude X (Fig. 11A) is also applied to the rectifying and averaging circuit 4Q, and an analog signal output represented by the amplitude ⁇ is obtained. (Not shown).
  • the output of the second D / A converter 20 has a pulse density proportional to the amplitude of the analog signal having the maximum amplitude X, and the amplitude is rectified.
  • a pulsating waveform represented by the amplitude ⁇ averaged by the averaging circuit 40 is obtained.
  • the waveform is the same as the original analog signal, and the amplitude is represented by X. Such an output signal is obtained.
  • the pulse density of the output of the ⁇ modulator 10 is also changed, and becomes Y times X times.
  • the pulse density is not shown as being changed, but it is actually changed.
  • the amplitude of the analog signal having the maximum amplitude Y obtained by passing through the low-pass filter 30 is smaller than that of the analog signal having the maximum amplitude X, as compared with the case of the analog signal having the maximum amplitude X. ⁇ times a times, and the pulse density is ⁇ ⁇ X times, so
  • the amplitude ratio has the square of the amplitude ratio of the first maximum amplitude X to the analog signal.
  • X and ⁇ have been described as having constant amplitudes, and thus ⁇ and ⁇ are also constant.
  • X and ⁇ have arbitrary amplitudes, respectively.
  • ⁇ and j3 also have corresponding amplitudes and pulse densities, so that the relationship of the above equation is maintained and the dynamics of the input signal is maintained.
  • the function of the decompression circuit is fulfilled by enlarging the range.
  • FIG. 8 is a block diagram showing a base configuration of the compression circuit.
  • the signal to be operated is input from line a.
  • the analog output signal output to line o is further rectified.
  • the signal is processed by the averaging circuit 50 and is input as a reference signal of the first D / A converter 19 from the line b.
  • the reference signal of the second D / A converter 20 is supplied at a constant value in the circuit.
  • the rectifying / averaging circuit 50 the same one as used in the expansion circuit can be used.
  • the analog signal with the maximum amplitude A shown in Fig. 2A is input to the input line a, for example, and the reference electric signal of the first D / A converter 19 is input.
  • the modulator 10 outputs a pulse signal having a pulse density proportional to A / B as shown in FIG. 2D.
  • the output line o is A signal such as the maximum amplitude a shown in FIG.
  • the output signal from line ⁇ also approaches zero, so the reference signal input to the first D / A converter is also When it approaches zero, the operation may be unstable.
  • a minimum output setting circuit 300 (see Fig. 12) is provided separately from the rectifying Z averaging circuit 5D so that the output of the rectifying and averaging circuit 50 is lower than the output of the minimum output setting circuit 300.
  • the output of the rectifying / averaging circuit 50 input to the first D / A converter 19 is switched to the output of the minimum output setting circuit 300, the above-described operation is performed. Unstable operation can be avoided.
  • the minimum output setting circuit 300 shown in FIG. 12 will be described in more detail below.
  • the module modulator 10, the second D / A connector 20, the port-pass filter 30 and the rectifying and averaging circuit 50 are as described above. .
  • the minimum output setting circuit 300 sets a voltage at which the output of the rectification / averaging circuit 50 becomes small and the arithmetic circuit starts to become unstable. In this case, for example, if it is set to 1 OraV, the comparator 301 compares the output voltage of the rectification averaging circuit 50 with the output voltage of the minimum output setting circuit 3QQ. When the output voltage of the rectifying Z averaging circuit 50 becomes 10 mV or less, the switch 302 is switched by the signal from the condenser 301, and the switch 302 is switched.
  • the signal input to the input line b of the parter 19 (see FIG. 8) is switched from the output of the rectified Z averaging circuit 50 to the output of the minimum output setting circuit 300. While the output of the minimum output setting circuit 300 is being input to the input line b, the output of the analog operation circuit is a signal proportional to the signal to be operated, and the analog operation circuit is stable. .
  • the use of a modem module, a D / A con- verter, and a rovers filter is particularly desirable.
  • the multiplication, division, decompression, and compression are performed by adding an operation signal to one or both of them as a reference signal for the first and second D / A converters. It is also possible to perform operations on that combination.
  • an analog arithmetic circuit which has a simple circuit configuration and can be reduced in size to an M0S-LSI.
  • various arithmetic circuits can use the same circuit, it is possible to shorten the design time and realize a system by combining with other circuits by using a library. Become .

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Description

明 細 ア ナ ロ グ演算回路
技術分野 本発明 は ア ナ ロ グ演算回路 に関す る も の で、 さ ら に 詳 し く は乗算， 除算， 圧縮， 伸長お よ び こ れ ら の組合 せ 演算 に 適 し た ア ナ ロ グ演算回路 に 関す る も の で あ る 。 背景技術 従 来 の ア ナ ロ グ 乗算 回 路 と し て ほ 、 た と え ば P N 接 合 に お け る 電 流 I と 電圧 V と の 対数 関数 で あ る I = Is - ek (I : PN 接合に流れ る電流、 Is : 飽和電流、 V: PN接合の電圧、 k:定数） を利用 し、 対数の加算 に よ り 乗算を実行す る も の があ る 。
し か し 、 P N接合の導通時の電圧 ほ約 Q .6 V程度 で あ り 、 ア ナ ロ グ入力信号の大 き さ が制限 さ れ て い る の で、 大振幅の ア ナ ロ グ信号の乗算を行 う こ と がで き な か っ た。 し か も 、 こ の場合の乗算 は ノ イ ズ に影響さ れ やす く 、 高精度の乗算を期待で き なか っ た。 加え て、 回路を M0S-LSI ィ匕す る こ と も 困難で あ つ た。
こ の他 に第 1 入力電圧 Exと その反転 し た電圧 - Ex を 交互 に ス イ ッ チ ン グ し、 そのス イ ッ チ ングのデ ューテ ィ ♦ レ シオを第 2 入力電圧 E yでパルス幅変調 し、 その パルス幅変調出力を平均化す る こ と で出力 E x · E y を得 る時分割型の乗算回路が提案さ れてい る （例え ば特開 昭 5 5 - 8 2 3 7 5号） 。
しか し、 こ の場合に は、 パルス幅変調出力 ほ ア ナ 口 グ入力信号 E yと三角波信号 と の レベル比数で得ている ので、 かか る'出力のパ ルス幅は、 三角波信号の周波数 が一定であ っ て も、 ア ナ ロ グ入力信号が任意の値を と る 限り 、 任意の値と なる 。 すなわ ち 、 かか る パ ル ス幅 は ア ナ ログ的 に連続な量 と な る 。 つ ま り 、 パルス幅変 調回路の デ ュ ー テ ィ · レ シ オ が連続的 に 変化す る の で、 デ ューテ ィ · レ シオ を正確に原信号に追従さ せる ため に は、 高速で精度の よ い ア ナ ロ グ回路が必要であ つ Ί: 。
加え て、 パルス幅変調回路 に おいて三角波信号を発 生す る 回路ほ、 その三角波信号の振幅 と 周波数が変調 特性 に大き く 影響す る ので、 高精度の回路を用い な け ればな ら ず、 その高精度の回路を実現す る ため に は、 0 S - L S I ィ匕に不都合があ り 、 しか も ノ イ ズの影響も受 けやすい。
従来の ア ナ ロ グ除算回路 は 、 対数 ア ン プ に よ る 方 式、 ま た は、 ア ナ ロ グ乗算器を演算増幅器の帰還ルー ブ に入れ る乗算帰還方式が知 ら れてい る 。 しか し なが ら 、 前者は本質的 に演算速度が遅い う え に 、 被演算信 号 と 演算信号の両者が共 に正 ま た は負の同一符号の演 算 し か で き ない と い う 問題があ っ た。 ま た、 後者は回 路 に乗算器を含む帰還ループを有 し て い る の で、 発振 し ゃす く 安定性がよ く ない と い う 問題点があ っ た。 従来 の ア ナ ロ グ伸長回路 ま た は圧縮回路 は 、 バ イ ポー ラ ト ラ ン ジ ス タ の非線形素子特性を利用 し た利得 制御回路を使用す る方式、 ま た は、 抵抗 と ダイ オー ド の回路網を用い たダイ オー ド · ク ラ ン プ折線近似回路 を使用す る方式があ り 、 いずれの場合も 、 伸長回路の 場合は非線形要素を増幅回路の入力側に入れ、 圧縮回 路 の 場 合 は 非線形要素 を 帰還 ル ー ブ側 に 入 れ て い る 。
し か し な が ら 、 ノ イ ポー ラ ト ラ ン ジ ス タ の非線形素 子特性を利用す る方式は、 素子特性のバ ラ ツ キ の問題 があ る う え に、 L S I ィ匕 し て小型化す る こ と が困難で あ る 。 ま た、 ダイ オー ド ク ラ ン プ折線近似回路を使用 す る方式は、 多数の抵抗素子を使用 し な ければな ら ない の で、 本質的 に L S I ィヒが困難であ る 。
以上述べた従来の種々 の ア ナ ロ グ演算回路は、 そ れ ぞれ欠点を持っ て い る が、 さ ら に 、 そ れ ら は一般 に演 算 目 的毎 に著 し く 異な っ た回路構成 と な る の で 、 共通 化 ま た はユニバーサル化す る こ と が難 し い。 そ れ故、 例え L S I ィヒが可能 に な っ た と し て も 、 多種の L S I の製 造 を 必要 と し 、 大 量生産 の メ リ ッ ト 享受 で き な い 0 発明の開示 本発明の 目 的は、 従来か ら知 ら れてい る ア ナ ロ グ演 算回路の問題を解決 し た新しい ア ナ ログ演算回路を提 供す る も の で あ る 。
本発明の他の 目 的 は、 回路構成が簡単で安定性の良 好な ア ナ ロ グ演算回路を提供す る も の で あ る 。
本発明の さ ら に他の 目 的は、 M O S - L S I ィヒ し て小型化 す る こ と の で き る ア ナ ロ グ演算回路を提供す る も の で あ る 。
本発明の さ ら に ま た他の 目 的 は、 基术の共通回路を 使用 して、 種々 の演算が可能なユニバーサルタ イ ブの ア ナ ロ グ演算回路を提供する も のであ る 。
かか る 目 的を達成す る ため に、 本発明 は被演算信号 と 漬算信号を入力 し、 演算結果を出力す る ア ナ ロ グ演 算回路 に お い て、 被演算信号を所定のサ ン プ リ ン グ周 波数 に よ り サ ン ブル し てデジタ ル信号を出力す る A / D 変換手段 と 、 その デ ジ タ ル信号を入力 し第 1 の基準信 号 に応答 し て正負の第 1 ア ナ ログ信号を出力 し、 該ァ ナ Π グ信号を A / D 変換手段の差分入力 と し て帰還する 第 1 の D / A 変換手段 と を有す る Δ Σ 変調手段 と 、 上述 のデジタ ル信号を入力 し、 第 2 の基準信号に応答 し て 正負の第 2 ア ナ ロ グ信号を出力す る第 2 の！) / A 変換手 段 と 、 第 2 ァ ナ ロ グ信号を入カ し、 演算結果であ る ァ ナ ロ グ信号を出力す る ロ ーパ ス フ ィ ルタ と を備え、 第 1 の基準信号お よ び第 2 の基準信号の う ち少な く と も 一方を演算信号 と し た も の で あ る 。
こ こ で 、 Δ ∑ 変調手段か ら 出力さ れ る デ ジ タ ル信号 を 1 ビ ッ ト の デ ジ タ ル信号 と す る こ と がで き る 。
ま た 、 第 1 お よ び第 2 の D / A 変換手段は、 演算増幅 器お よ びス ィ ッ チ ト キ ャ パ シ タ か ら構成す る こ と が で き る 。
ロ ーパ ス フ ィ ル タ は、 演算増幅器お よ びス ィ ッ チ ト キ ャ パ シ タ か ら構成す る こ と が で き る 。
さ ら に好適に は、 演算信号 と し て第 2 の基準信号を 入力 し、 被演算信号 と 演算信号の積信号を出力す る こ と も可能で あ る 。
演算信号 と し て第 1 の基準信号を入力 し、 被演算信 号を演算信号で割 つ た商信号を出力す る こ と も可能で あ る 。
被演算信号を整流ノ平均化 し て得た信号を第 2 の基 準信号 と し 、 こ れを演算信号 と し て 用 い る こ と に よ り 伸長信号を出力す る こ と も可能で あ る 。
ま た、 商信号を整流ノ平均化 し て得た信号を第 1 の 基準 ie "^5 " と し 、 れを演算信号 と し て 用い る こ と に よ り 圧縮信号を出力す る こ と も可能で あ る 。
ス ィ ッ チ ト キ ャ パ シタ と コ ン ノ レ ータ と 演算増幅器 と を用い て整流 Z平均化を行 う こ と も好適で あ る 。
さ ら に好適 に は 、 整流ノ平均化 さ れ た 出力が所定の 出力値以下に な っ た と き、 演算信号 と し て整流 Z平均 化さ れた出力か ら所定の出力へ切換え る選択手段を具 備す る こ と も で き る。 図面の簡単な説明 第 1 図ほ本発明の ア ナ ロ グ演算回路の基本構成を示 すプロ ッ ク 図であ る。
第 2 A図〜第 2 K図は本発明の ア ナ ロ グ演算回路の各部 の信号波形を示す図であ る。
第 3 図は本発明の ア ナ ロ グ演算回路 に お け る第 1 ま た は第 2 の D / A コ ン バータ の一例を示すブロ ッ ク 図で あ る 。
第 4 A図は本発明の ア ナ ロ グ演算回路に お け る Δ ∑ モ ジ ュ レ一タ の一例を示す プロ V ク図であ る。
第 4 B図は本発明の ア ナ ログ演算回路 に お ける第 2 の ひ/ A コ ン ノ " ータ と ロ ー パ ス フ ィ ルタ を一体的な回路で 構成 し た一例の ブロ ッ ク 図であ る 。
第 5 図ほ本発明の ア ナ ログ演算回路を乗算回路 と し て使用 し た一例を示す ブロ ッ ク 図であ る 。
第 6 図は本発明の ア ナ ロ グ演算回路を除算回路 と し て使用 し た一例を示すプロ ッ ク図で あ る 。
. 第 7 図は本発明の ア ナ ロ グ演算回路を伸長回路 と し て使用 し た一例を示すプ ロ ッ ク 図であ る 。
第 8 図は本発明の ア ナ ロ グ演算回路を圧縮回路 と し て使用 し た一例を示す プ ロ V ク 図で あ る 。
第 9 図は本発明の ア ナ ロ グ演算回路に使用す る整流 平 均 化 回 路 の 一 例 を 示 す 概念的 プ ロ ッ ク 図 で あ る 。 '
第 10図は第 9 図 に示 し た プ ロ ツ ク 図を よ り 具体化 し た一例を示す プロ ク 図で あ る 。
第 11A 図〜第 11D 図は第 7 図 に お け る各部の信号波 形を示す図で あ る 。
第 12図は第 8 図 に示 し た圧縮回路 に最小出力設定部 を設け た一例を示す プ ロ ク 図で あ る 。 発明を実施す る た めの最良の形態 第 1 図は、 本発明の ア ナ ロ グ演算回路の基本構成を 示 す 。 こ の ア ナ ロ グ演算回路 は 、 厶 ∑ モ ジ ユ レ ー タ 10 , 第 2 の ！)/ A コ ン ク ー タ 20お よ びロ ー ノ ス フ ィ ル タ 30か ら な つ て レヽ る 。 厶 ∑ モ ジ ユ レータ 10自体の基本回 路 は公知で あ り 、 一般 に ほ ア ナ ロ グ信号を そ れ に対応 し た パ ル ス密度変調信号 に変換す る も の で 、 種々 の形 式お よ び回路が知 ら れて い る 。
第 1 図 に示 し た一例は 2 次変調型の 厶 ∑ モ ジ ュ レ ー タ を使用 し て お り 、 11お よ び 12は演算増幅器、 13お よ び 14は加算部、 15お よ び 16は各演算増幅器 11お よ び 12 の帰還用 コ ン デ ン サ で あ り 、 こ の コ ン デ ン サ に よ り 各 演算増幅器 11お よ び 12は積分器 と し て作用 す る 。 17は コ ン パ レ ータ 、 18ほ コ ン パ レ ータ 17の 出力 をサ ン ブ リ ン グ周波数 （i s )の ク ロ ヅ ク パ ルス で取込む フ リ ブ フ 口 ヅ ブ、 19は第 1 の D/A コ ン ノ ータ （ 1 ビ ッ ト D/A コ ン バータ ） 、 ラ イ ン a は被演算信号 （ ア ナ ロ グ信号） の入力 ラ イ ン 、 ラ イ ン b は第 1 の D/A コ ン ク ータ 19へ の基準信号の供給ラ イ ン 、 ラ イ ン s ほ フ リ ツ ブ フ ロ ッ ブ 18への ク ロ V ク パ ルス供給ラ ィ ン 、 ラ イ ン c は第 2 の D/A コ ン パータ 20への基準電気信号の供給ラ イ ン 、 お よ び、 ラ イ ン 0 は ア ナ ロ グ演算回路の出力 ラ イ ン で あ る。
ラ イ ン s か ら 供給 さ れ る ク ロ V ク パ ル ス の周波数 は、 被演算信号の最高周波数の 10倍以上、 好ま し く は 50倍〜 1000倍の値と される 。 10倍以下 と す る と 、 SN比 が低下して く る ので好ま し く ない。
厶 ∑ モ ジ ユ レータ では、 高域側で量子化ノ ィ ズが急 増す る の で、 量子化ノ ィ ズの周波数特性を良好な も の と す る ため に、 た と えば第 1 図の回路構成の よ う に、 演算増幅器を用い た積分器を多段縦続接続 し た り 、 あ る い は！)/ A コ ン ク ータ 19を 1 ビ ト で な く 2 ビ ヅ 卜 な どの よ う に 多値化すればよ い。
第 1 図 に お い て、 厶 ∑ モ ジ ユ レ 一タ 10の ラ イ ン a に は、 例え ば第 2 A図 に示す よ う な ビーク値 A の正弦波の 形態の被演算信号 （ ア ナ ロ グ信号） が入力 さ れる 。
加算器 13に ほ被演算信号 （第 2A図） と 第 1 の D/A コ ン パータ 19か ら の出力 と を供給 し、 その加算出力を演 算増幅器 1 1の反転入力端子 に供給す る 。 加算器 1 4に は 演算増幅器 1 1の出力 と D / A コ ン バータ 1 9か ら の出力 と を供給 し、 そ の加算出力を演算増幅器 1 2の反転入力端 子に供給す る 。 演算増幅器 1 1お よ び 1 2の非反転入力端 子 に は ア ナ ロ グ接地電位を印加す る 。
コ ン パ レ ー タ 1 7で は、 演算増幅器 1 2か ら の出力を ァ ナ ロ グ接地電位 と 比較 し、 そ の出力が ア ナ ロ グ接地電 位よ り 大 き レ、 と き に " 1 " 、 そ の他の と き に " 0 " を 出力す る 。
フ リ ッ ブ フ ロ ッ ブ 1 8のデータ 入力端子 に は コ ン ノペ レ ータ 1 7か ら の 2 値出力 " 0 " ま た は " 1 " を供給 し、 同 じ く ラ イ ン s よ り 被演算信号の周波数の数十倍以上 の サ ン プ リ ン グ周波数を も つ ク ロ ッ ク パ ルス f sを供給 し 、 そ の ク ロ ッ ク ノ ルス に同期 し て コ ン クペ レ ー タ 1 7か ら のデータ " 0 " ま た は " 1 " を取 り 込む。
こ の よ う に し て 、 被演算信号 （第 2 A図） は、 ク ロ ッ ク バ ルス f sで高速サ ン プ リ ン グ さ れて、 第 2 B図 に示す よ う に 、 例え ば 1 ビ ッ 卜 のデ ジタ ル出力 に変換 さ れて 取 り 出 さ れ る 。
コ ン クペ レ ー タ 1 7と フ リ ッ ブ フ ロ ッ ブ 1 8は 1 ビ ッ ト A / D 変換のみ な ら ず、 多 ビ ッ ト A / D 変換 と す る こ と も で き る 。 し か し 、 以下の説明 は理解 を容易 と す る た め、 1 ビ ッ ト の A / D 変換の場合を例 に行 う 。
こ の デ ジ タ ル信号 （ 第 2 B図 ） は 被演算信号 （ 第 2 A 図） の各サ ン プ リ ン グ時の瞬時値 に 比例 し た パ ルス密 度の ノ ルス列 と な る 。 た だ し、 フ リ ブ フ ロ V ブ 1 8が ク ロ ヅ ク パ ルス f sで動作する の で、 かか る デ ジ タ ル出 力のパ ルス幅は l / f s (秒） の整数倍の値を と る のみで あ っ て、 デジタ ル的に離散的 な量 と な る。 す なわ ち、 第 2 B図 に示す よ う に 、 被演算信号 （第 2 A図） の振幅お よび極性に応じ てパ ルス密度は変化 し、 正方向の入力 の と き に比べて、 負方向の入力の と き の方が " 0 " の 密度が高 く な る 。 ま た、 振幅が零の と き 、 す なわ ち無 信号の と き に、 " 0 " と " 1 " のパ ルス密度は等し く な る 。
第 1 の D / A コ ン バータ 1 9に おい て 、 基準信号を フ リ V ブ フ ロ ブ 1 8のデジタ ル信号に よ っ て、 正ま た は負 の アナ ロ グ信号に変換し、 その ア ナ ύグ出力を加算器 1 3お よ び 1 4を介 して、 演算増幅器 1 1お よび 1 2に それぞ れ ラ イ ン a か ら の被演算信号に対す る差分 と し て帰還 する 。 そ れ に よ り 、 その時点の被演算信号 と 、 そ の直 前のデ ジタ ル信号に対応す る ア ナ ロ グ信号の差分が常 に積分さ れる 。
第 1 の D / A コ ン バータ 1 9 に供給さ れる'基準信号を V と する と 、 加算器 1 3お よ び 1 4か ら そ れぞれの演算増幅 器 1 1お よび 1 2への差分出力 は次の よ う に な る 。 す なわ ち 、 フ リ ッ プ フ ロ ッ プ 1 8の出力が " 1 " の場合は （被 演算信号） 一 V , " 0 " の場合ほ （被演算信号） + V と な る 。 例えば第 2 C図に示すよ う に、 第 1 の D / A コ ン ノ ータ 1 3の基準信号 V iあ る レヽ は V 2が第 1 図の ラ イ ン b よ り 入力 さ れ る と 、 厶 ∑ モ ジ ユ レ ー タ 10の 出力 は、 第 2 D図 に 示す よ う な 1 ビ 、ソ 卜 の デ ジ タ ル信号 と な る 。 こ こ で基準信号値が V で あ る と き は、 そ れ に 対応す る デ ジ タ ル信号 （第 2D図の左半分 ） ほ、 被演算信号 （ 第 2A 図 ） の値 と 基準信号 V！と に よ り 、 A/V！に比例 し た ノ ル ス 密度の パ ルス信号列 と な る 。 同様 に 、 基準信号値が V 2で あ る と き は、 A/V 2に 比例 し た パ ルス 密度の ノ ルス 信号列 と な る 。
な お、 上記の説明 ほ基準信号 V が正方向の信号 （ 電 圧 ま た は電流 ） の例で あ る が、 負方向の信号 も こ れ に 準 じ て考 え て よ い。
第 1 の D/A コ ン バー タ 19に 供給 さ れ る 基準信号が所 定の一定値で あ る と き は、 厶 ∑ モ ジ ユ レ ー タ 10の 出力 信号は、 被演算信号 ま た は そ れ に比例 し た パ ルス密度 の パ ルス信号列 と な る こ と は言 う ま で も な い。
厶 ∑ モ ジ ユ レ ー タ 10の 出力 は、 第 2 の D/A コ ン ノ ー タ 20に 入力 さ れ る 。 こ こ で説明 を簡単 に す る た め に 、 ラ イ ン a に 入力 さ れ る 被演算信号 を 第 2 E図 の よ う に V O . -Vzの よ う な信号 と し 、 ラ イ ン b に 供給 さ れ る 基 準信号 も 一定値を有す る も の と す る と 、 Δ Σ モ ジ ユ レ ー タ 10の 出力信号 ほ第 2F図の よ う に な る 。
第 2 の D/A コ ン ク ー タ 20の基準信号 と し て 、 ラ イ ン c か ら 第 2 G図 に 示す よ う な ビー ク 値 A の正弦波状の信 号を入力 し た場合を考 え る と 、 第 2 の D/A コ ン バー タ 20の 出力 は第 2 F図 に 示 し た信号の " 1 " ま た は " 0 " に応じて、 第 2 &図の信号を正ま た は負 に変換 し て第 2 H 図に示す よ う な信号 と なる。
こ の第 2 の D /A コ ン バータ 2 0の作用は第 1 の D / A コ ン パータ 1 9の作用 と 同一であ り 、 基準信号を一定値 と すれば、 第 2 の D / A コ ン バータ 2 0の出力 ほ 厶 ∑ モ ジ ュ レータ 1 0のデジ タ ル出力がそ の ま ま ア ナ ロ グ に変換さ れた値 と な る 。
第 2 の D / A コ ン バータ 2 0の出力は次に ローバス フ ィ ルタ 3 0に入力され、 こ こ で信号の高域成分が除去さ れ る 。 口 一パ ス フ ィ ル タ 3 0と し て は、 例 え ば周知の C R ( コ ン デ ン サお よ び抵抗） に よ る ノ シ ブ フ ィ ルタ 、 ま た は、 G Rと演算増幅器か ら な る ア ク テ ィ ブ フ ィ ルタ を一般的に使用する こ と がで き る。
さ ら に 、 こ の 口 一 ノ ス フ ィ ルタ 3 0は、 ス ィ ッ チ ト キ ャ パ シ タ フ ィ ルタ で構成する こ と が で き る 。 通常、 口 一ノ ス フ ィ ルタ と し て ス ィ ッ チ ト キ ヤ ノ シ タ フ ィ ルタ を用い る と 、 折 り 返 し ノ イ ズが問題 と な る が、 本発明 の ア ナ ロ グ演算回路に おいて ほ、 その よ う な問題は生 じ ない と い う 利点があ る 。
す なわ ち 、 ス イ ッ チ ト キ ャ パ シ タ フ ィ ルタ は、 そ の サ ン ブ リ ン グク ロ ッ ク に よ り 入力信号をサ ン ブル し て 処理す る の で、 （ サ ン プ リ ン グ ク ロ ッ ク の整数倍） 土 ( フ ィ ルタ の通常帯域） の周波数蒂域の信号はそ の ま ま通過帯域に折 り 返される 。 そ こ で、 従来のパ ルス幅 変調回路を用い た ア ナ ロ グ乗算回路で は、 前述 し た よ う に 、 そ の出力パ ルス の幅が任意で あ る こ と か ら 、 そ の周波数スべ ク ト ルは全帯域 に広がる可能性があ り 、 そ の 全 带域 の 成分 が折 り 返 さ れ る の で 、 そ の 折 り 返 し を 防止す る た め の折 り 返 し 防止 フ ィ ル タ （Antialiasing Filter)を ス ィ チ ト キ ャ パ シ タ フ ィ ル タ の 前段 に 挿入 し て 、 通過带域 よ り 高域側 を遮断 し て い る 。
こ れ に対 し て、 本発明の一実施例で ほ、 厶 ∑ モ ジ ュ レ ー タ 10の サ ン プ リ ン グ ク ロ ッ ク の周波数 f sと 、 口 一 ノぺ ス フ ィ ルタ に お け る ス ィ ッ チ ト キ ヤ ノぺ シ タ フ ィ ル タ のサ ン プ リ ン グク ロ ッ ク の周波数を通過帯域 に対 し 10 倍以上の整数倍 と し て十分 に高 く 定め る の で、 折 り 返 し フ ィ ルタ を前置す る 必要がない。
さ ら に 、 第 1 の D/A コ ン ノ 一 タ 19お よ び第 2 の D/A コ ン ノ ータ 20も ス ィ ッ チ ト キ ャ パ シ タ 方式で構成す る こ と が で き る 。
第 3 図は、 第 1 の D/A コ ン ノ ータ 19を ス ィ ッ チ ト キ ャ パ シ タ 方式で構成 し た一例で あ る （第 2 の D / A コ ン ノ ータ 20も 同様で あ る ） 。 第 1 の D/A コ ン ク 一タ 19は 第 1 の ス イ ッ チ 卜 キ ャ パ シ タ 回路 21 , 第 2 の ス イ ッ チ ト キ ャ パ シ タ 回路 22, こ れ ら 回路の出力側 に設け ら れ た第 1 の ゲー ト 23お よ び第 2 の ゲー ト 24か ら な つ て い る。 基準電気信号は ラ イ ン b か ら入力 さ れ、 ア ナ ロ グ 出力 は出力 ラ イ ン 25か ら 出力 さ れ る 。
第 1 の ス ィ ッ チ ト キ ヤ ノ シ タ 回路 21は 、 コ ン デ ン サ C2と そ の充放電の ため の一対の ス ィ ッ チ 0 i と 、 他の 一対の ス イ ッ チ 0 2 か ら構成さ れて い る 。 こ の 0 1 と
0 2 ほ互い に オー ク 一ラ ッ プ し な い ク ロ ッ ク に よ り ォ ン オ フ さ れる 。
第 2 の ス イ ッ チ ト キ ャ パ シ タ 回路 22は、 コ ン デ ン サ G3と そ の充放電の た め に、 上述 と 同様の 0 i と 0 2 の ス ィ ツ チ対か ら構成 さ れて い る 。
次 に、 こ の第 1 の D/A コ ン バータ 19の作用 を説明す る 。
Φ 1 がオ ン ， Φ 2 がオ フ の と き 、 コ ン デ ンサ C2は放 電 さ れ 、 コ ン デ ン サ C 3ほ充電 さ れ る 。 0 2 が オ ン ， Φ 1 がオ フ の と き は、 コ ン デ ン サ C 2は充電可能状態 と な り 、 コ ン デ ン サ C 3は放電可能状態 と な る 。 こ の時点 で、 厶 ∑ モ ジ ユ レ ータ 10に含 ま れ る フ リ ッ ブ フ ロ ッ ブ 18 (第 1 図） が 1 ビ ッ ト デ ジ タ ル信号を出力する フ リ ヅ ブ フ ロ ッ ブ で構成 さ れて い る場合を考え る と 、 そ の 出力 Q ま た は ^"に よ り 第 1 の ゲ一 卜 23ま た は第 2 の ゲ 一 ト 24の い ずれか一方が選択さ れて オ ン と な る 。
Q がオ ン の時は第 1 の ゲー ト 23がオ ン と な り 、 基準 信号の電位がそ の ま ま コ ン デ ン サ C 2を充電 し つつ出力 ラ イ ン 25か ら 負荷回路へ出力 さ れる 。 他方、 Q がオ ン の時ほ第 2 の ゲ一 卜 24がオ ン と な り 、 コ ン デ ン サ C3に 充電 さ れてい た電荷が、 基準信号の電位 と 逆電位 と な つ て 出力 ラ イ ン 25か ら 出力 さ れ る 。
こ の よ う に し て Q ま た は Q の デ ジ タ ル信号 に応答 し て、 ラ イ ン b よ り 入力 さ れ る基準信号は正 ま た は負の ア ナ ロ グ信号に変換さ れて、 出力 ラ イ ン 25か ら 出力 さ れ る 。
第 4 A図は、 第 3 図 に示 し たス イ ッ チ ト キ ヤ ノ、' シ タ で 構成さ れた D/A コ ン ノ ータ を用い た、 厶 ∑ モ ジ ユ レ一 タ の一例で あ る 。
厶 ∑ モ ジ ユ レータ 100 は、 被演算信号の第 1 のサ ン プ リ ン グ部 106 と 、 演算増幅器 102 お よ び 103 , 各演 算増幅器の帰還用 コ ン デ ン サ C4お よ び C 6 , コ ン パ レ ー タ 104 , D 型フ リ ッ プ フ ロ ッ プ 105 と 、 第 1 の D/A コ ン バー タ 19と 、 第 2 の サ ン プ リ ン グ部 107 と 、 加算回 路 108 と か ら構成さ れて レヽ る 。 な お、 図中の 0 ^ 0 2 お よ び Q ， Q は第 3 図 に おいて説明 し た も の と 同一の 作用 を行 う も の で あ る 。
ラ イ ン a か ら入力 さ れ る被演算信号は、 第 1 の サ ン プ リ ン グ部 106 に お レ、 て （6 ! オ ン 時 に コ ン デ ン サ C !に 充電 さ れ て サ ン プ リ ン グ さ れ 、 0 2 オ ン 時 に 加算点 109 を介 し て演算増幅器 102 へ入 り 、 こ こ で積分さ れ る 。 演算増幅器 102 の出力 は、 φ ^ オ ン時 に第 2 のサ ン ブ リ ン グ部 107 の コ ン デ ン サ C 5に充電さ れ て サ ン ブ リ ン グ さ れ、 さ ら に そ れ が ø 2 オ ン 時 に 演算増幅器 103 へ入 り 積分さ れ る 。
演算増幅器 103 の 出力 は 、 0 2 オ ン 時 に 加算回路 108 の コ ン デ ン サ C 7を充電す る 。 加算回路 108 に は Φ 2 オ ン時、 さ ら に演算増幅器 102 の出力が入 り 、 コ ン デ ン サ Geを充電す る 。 こ れ ら両出力は加算回路 108 で加算さ れて コ ン パ レ ー タ 1D4 へ入力さ れ、 大地電位 と 比較さ れて " 1 " ま た は " 0 " を出力す る。
コ ン パ レ ータ 104 の 出力 は フ リ ッ プ フ ロ ッ プ 105 に 入力され、 ラ イ ン s か ら供給さ れる サ ン プ リ ン グ周波 数 （f s)のク ロ ッ ク パ ルス立上が り で ラ ッ チ さ れ、 Q お よ び"^の 1 ビ ッ ト の デ ジ タ ル信号が出力 さ れる。
第 4B図 ほ、 第 1 図 に お け る 第 2 の！)/ A コ ン ノ ータ 20 お よ びロ ーバス フ ィ ルタ 30をス ィ ッ チ ト キ ャ パ シ タ を 用い、 かつ回路 と し て一つ に ま と め た一例で あ る 。 ス イ ッ チ ト キ ャ パ シ タ 111 お よ び 112 を含む第 2 の D/A コ ン ク ータ 110 は、 第 3 図 に示さ れる第 1 の D/A コ ン ノ ー タ 19と 同 じ 構成 で あ る 。 第 2 の D / A コ ン ノ ー タ 110 の出力 は、 演算増幅器 113 の反転入力端 に供給さ れ、 非反転入力端に は ア ナ ロ グ大地電圧が印加ざれて い る 。 演算増幅器 113 の出力 ラ イ ン 0 と 反転入力端 と の間 に は、 コ ン デ ン サ C ίュ お よびス イ ッ チ ト キ ヤ ノ シ タ 114 が接続さ れてい る 。
第 2 の D/A コ ン ク 一タ 110 は、 厶 ∑ モ ジ ユ レ ータ 10 の出力 Q お よ び Q に し た が っ て、 ラ イ ン c か ら の基準 電気信号を、 直接ま た ほ反転し て演算増幅器 113 の反 転入力端 に出力す る 。 ス ィ 、ジ チ ト キ ャ パ シ タ 114 は、
Φ 1 と 0 2 に よ る C!。 の充放電作用 に よ っ て一種の帰 還抵抗 と し て働き 、 ス ィ ッ チ ト キ ャ パ シ タ 1 U ま た は 112 と 共 に ロ ーパ ス フ ィ ル タ と し て働 く 。 す なわ ち 、 Δ Σ モ ジ ユ レ ー タ 1 0の出力 Q お よ び" 0に 従 っ て 、 基準 電気信号を直接ま た は反転す る と 共 に 、 そ の出力か ら 高周波成分を除 き 、 出力 ラ イ ン 0 に 出力す る 。
本発明を適用 し た ア ナ ロ グ演算回路で は、 乗算， 除 算， 伸長お よ び圧縮の各演算お よ び こ れ ら の組合せ演 算を実行す る に際 し て、 第 1 お よ び第 2 の D / A コ ン ノ 一 夕 の少な く と も一方の基準信号 と し て演算信号 （ ァ ナ ロ グ信号） を入力す る こ と に よ っ て各種演算を実行 す る こ と が で き る 。
例 え ば
1 )乗算 ； ラ イ ン a に被演算信号 A , ラ イ ン c に演算 信号 E を入力 し、 ラ イ ン b に一定の基準電圧を印加す る こ と に よ り 、 ラ イ ン o か ら A X E の 出力 を得 る こ と が で き る 。
2 )除算 ； ラ イ ン a に被演算信号 A , ラ イ ン b に演算 信号 V を入力 し、 ラ イ ン c に一定の基準電圧を印加す る こ と に よ り 、 ラ イ ン o か ら A / V の出力 を得 る こ と が で き る 。
3 )伸長演算 ； ラ イ ン a に被演算信号 A を入力 し、 被 演算信号 A を整流ノ平均化回路 （後述） に よ り 処理 し た信号を ラ イ ン c に演算信号 と し て入力 し、 ラ イ ン b に一定の基準電圧を印加す る こ と に よ り 、 ラ イ ン 0 か ら A の伸長信号を得る こ と がで き る 。
4 )圧縮演算 ； ラ イ ン a に被演算信号 A を入力 し、 ラ イ ン o の出力信号を整流ノ平均化回路 （後述） に よ り 処理し た信号を ラ イ ン b に演算信号 と し て入力 し、 ラ イ ン c に一定の基準電圧を印加す る こ と に よ り 、 ラ イ ン o か ら A の圧縮信号を得る こ と がで き る。
5)乗除算 ； ラ イ ン a に被演算信号， ラ イ ン b に演算 信号 V , ラ イ ン c に演算信号 E を入力す る こ と に よ り 、 ラ イ ン o か ら （ A X E ) /Vの出力を得る こ と がで き る。
6 ) AGC (Automatic Gain Control) ；
ラ イ ン a に被演算信号 A を入力 し、 被演算信号 A を 整流 Z平均化回路 （後述） に よ り 処理 し た信号を ラ イ ン b に演算信号 と し て入力 し、 ラ イ ン c に一定の基準 電圧を印加す る こ と に よ り 、 ラ イ ン o か ら は、 被演算 信号 A の平均 レベルが変化 し て も、 出力 と し て一定の ア ナ ロ グ信号を得る こ と がで き る 。
7 )その他の組合せ ： 例え ば ラ イ ン a に被演算信号を 入力 し、 ラ イ ン b に 4)の場合 と 同 じ信号を入力 し、 ラ イ ン c に演算信号 E を入力す る こ と に よ り 、 ラ イ ン o か ら （ A X E ) の圧縮信号が得 ら れる 。 ま た ラ イ ン a に被演算信号 A , ラ イ ン b に演算信号 V を入力 し、 ラ ィ ン c に 3)の場合 と 同 じ信号を入力する こ と に よ り 、 ラ イ ン o か ら （ A の伸長信号） /Vの出力を得る こ と が で き る 。
本発明 に従っ た ア ナ ロ グ演算回路は、 こ の よ う に種 々 の演算を行う こ と がで き る が、 も し 2 種以上の演算 信号を第 1 ま た は第 2 の D/A コ ン バータ の基準電圧 と し て供給す る と き は、 別 に加算器を設けて、 そ れ ら を 予め加算すればよ い。 ま た ラ イ ン a に入力す る被演算 信号が複数信号の と き も 、 同様 に加算器で加算 し て か ら入力すればよ い。
こ こ で 、 ラ イ ン a 〜 c に入力さ れる各信号ほ、 回路 構成 に よ っ て電圧信号ま た ほ電流信号のいずれを も入 力す る こ と がで き る。
次 に、 第 1 図に示 し た ア ナ ロ グ演算回路を用 い て、 種々 の演算を行わせ る場合の具体例を示す。
乗算回路
第 5 図 は、 乗算回路の基本構成を示す ブ ロ ッ ク 図で あ る 。 第 1 の D / A コ ン バータ 1 9の基準信号は回路内部 に お い て 一 定 値 で 供 給 し （ 図 示 せ ず ） 、 第 2 の D / A コ ン バータ 2 0の基準信号 と し て 、 ラ イ ン c へ第 2 G 図の よ う な正弦波 G の演算信号を入力す る 。
ラ イ ン a へ被演算信号 と し て第 2 E図の よ う な ア ナ 口 グ信号を入力す る と 、 ラ イ ン s よ り 供給さ れ る ク ロ ウ ク ノ ル ス f sに よ り 、 第 2 H図の よ う な G と E が掛け合わ さ れ た パ ル ス密度のパ ル ス信号列が ロ ー バ ス フ ィ ル タ 3 0へ入力 さ れ、 ロ ー パ ス フ ィ ルタ 3 0で高周波成分が除 去さ れ、 ラ イ ン o か ら第 2 1図の よ う な乗算出力が得 ら れ る 。
除算回路
第 6 図は、 除算回路の基本構成を示す ブ ロ ッ ク 図で あ る 。 第 2 の D / A コ ン バー タ 2 0の基準信号は回路内部 に おいて一定値で供給 し （図示せず） 、 第 1 の D/A コ ン バータ 19の基準信号 と し て、 ラ イ ン b へ第 2G図の よ う な V iおよ び V2の電流の演算信号を入力す る 。
ラ イ ン a の被演算信号 と して、 第 2A図の よ う な振幅 A の正弦波を入力す る と 、 ラ イ ン s よ り 供給さ れる ク ロ ッ ク ノぺルス f sに よ り 、 第 2D図の よ う な （A) /Viま た は (A) /V 2に比例し たパ ルス密度のパ ルス信号列が ロ ーバ ス フ ィ ルタ 30へ入力 され、 口 一パ ス フ ィ ルタ 30で高周 波成分が除去さ れ、 ラ イ ン o か ら第 2 J図の よ う な除算 出力が得 ら れる。
伸長回路
第 7 図ほ、 伸長回路の基本搆成を示すプロ ッ ク 図で あ る。 ラ イ ン a よ り 入力 ざ れる被演算信号は、 更に整 流/平均化回路 40に よ り 処理さ れて、 ラ イ ン c よ り 第 2 の！)/ A コ ン バータ 20の基準電気信号と し て入力 さ れ る 。 一方、 第 1 の D/A コ ン バータ 19の基準信号ほ、 回 路内部 に おいて一定値で供給さ れる 。 第 2 の D/A コ パ ータ 20に お い て、 こ の基準電気信号ほ フ リ ッ ブ フ ロ ッ ブ 18か ら のデジタ ル信号に よ り 正負のバルス密度のパ ルス信号列 に変換さ れ、 更に ローバス フ ィ ル タ 30の出 力 と し て ラ イ ン o か ら被演算信号の伸長演算さ れた信 号が得ら れる
第 9 図は、 整流 Z平均化回路の基本構成を示す プロ ツ ク 図であ る 。 整流ノ平均化回路は、 整流回路 201 と そ の出力側に接続さ れた平均化回路 202 か ら構成さ れ て い る 。 整流回路 201 は、 例え ばダイ オー ド等を用い た全波 ま た は半波整流回路を使用す る こ と がで き る。 平均化回路 202 は一種の ロ ー バ ス フ ィ ル タ 回路で、 例 え ば第 9 図の よ う に コ ン デ ン サ C 3 と 抵抗か ら な る帰 還部を持つ演算増幅器 205 に よ っ て構成す る こ と が で き る 。
第 10図は、 第 9 図 に示 し た整流 平均化回路をス ィ ツ チ ト · キ ャ パ シタ を用いて構成 し た例で あ る 。 図示 し た回路構成は、 第 4B図 に おい て、 ス ィ ッ チ ト ' キ ヤ パ シタ のゲー ト 信号で あ る 厶 ∑ モ ジ ュ レ ータ 10の出力 Q お よ び の代 り に、 コ ン ノペ レータ 203 と イ ン ク、、ータ 204 の出力 と をゲー ト 信号 と し た も の で あ る 。 す なわ ち整流 Z平均化回路は、 入力 ラ イ ン d か ら の入力信号 を コ ン パ レータ 203 で識別 し、 正で あれば、 ス ィ ッ チ ト · キ ャ パ シ タ 207 を介 し て、 演算増幅器 205 側 に 出 力 し、 ス ィ ッ チ ト * キ ヤ ノ シタ 208 お よ び コ ン デ ン サ C 17 に よ り 低周波成分のみを出力す る 。
他方、 入力 ラ イ ン d か ら の信号が負で あれば、 コ ン パ レ ー タ 203 の出力を イ ン バ ー タ 204 で反転さ せ 、 ス イ ッ チ ト * キ ヤ ノ シ タ 206 の 出力 ゲー ト を オ ン さ せ る 。 そ し て 、 ス イ ッ チ ト * キ ヤ ノぺ シ タ 206 お よ び 208 , コ ン デ ン サ C i 7 お よ び湏算増幅器 205 に よ り 入 カ ラ イ ン d か ら の信号は反転さ れ、 低周波成分のみが 出力 さ れ る 。
以上の よ う に整流ノ平均化回路 ほ、 入力 ラ イ ン d か ら の信号が正で あれば正の ま ま、 負であれば反転し て 正にする こ と に よ り 整流動作を行ない、 低周波成分を 出力す る こ と に よ り 、 平均化を行 う 。 なお、 ロ ーパ ス フ ィ ルタ の特性と し て ほ、 第 4 B図の場合よ り も低い力 ッ ト オ フ周波数が望ま しい。
再び第 7 図に戻 り 、 こ れを説明す る。
第 7 図 に おいて、 ラ イ ン a に被演算信号 と して、 例 え ば第 1 1 A 図に示すよ う な最大振幅 Xの ア ナ ロ グ信号 を入力する と 、 厶 ∑ モ ジ ユ ー レータ 1 0の出力は第 1 1 B 図に示す よ う に ア ナ ロ グ信号 （第 1 1 A 図） に比例 し た パ ルス密度のパ ルス信号が得ら れる 。
一方、 同 じ最大振幅 Xの ア ナ ロ グ信号 （第 1 1 A 図） は、 整流 平均化回路 4 Qに も加え ら れ、 振幅 α で表わ される ア ナ ログ信号出力が得ら れる （図示せず ） 。
第 2 の D / A コ ン バータ 2 0の出力は第 1 1 C 図 に示すよ う に、 パ ルス密度が最大振幅 X を有す る ア ナ ロ グ信号 の振幅に比例 し、 振幅が整流 平均化回路 4 0で整流 平均化され た振幅 α で表わ さ れる パ ルス状の-波形 と な る 。
こ の出力を ロ ーパス フ ィ ルタ 3 0を通過さ せる こ と に よ り 、 元の ア ナ ロ グ信号 と 同 じ波形で、 振幅が X で表 わ さ れ る 第 1 1 D 図 に 示す よ う な 出 力 信号が得 ら れ る 。
次に、 入力 ラ イ ン a に最大振幅 Υ の ア ナ ロ グ信号を 入力す る と （第 1 1 A 図参照） 、 整流ノ平均化回路 4 0の 出力 は i8 と な り 、 上記の X , Υ , α , に おい て ほ Y / = β / a
の関係が成立す る 。
さ ら に Δ ∑ モ ジ ュ レータ 10の出力のパルス密度も変 ィ匕 し、 Y ノ X倍 と な る 。 な お、 第 11 B 図で はパ ルス密 度 を 変 え て 表 わ し て な い が 、 実 際 に は 変化 し て レ、 る 。
従っ て、 ローパ ス フ ィ ルタ 30を通過さ せ て得 ら れる 最大振幅 Y の ア ナ ロ グ信号の振幅は、 最大振幅 X の ァ ナ ロ グ信号の場合 に比べて、 入力信号の信号が β ノ a 倍， パ ルス密度が Υ Ζ X倍さ れて い る の で、
y/x= ( β Z a ) · (Y/X) = (Υ/Χ) ♦ (Υ/Χ)
= (Υ/Χ) 2
と な り 、 最初の最大振幅 X の ア ナ ロ グ信号 と の振幅比 の 2 乗の振幅比を有す る こ と に な る 。
以上は、 X お よ び Υ を一定の振幅、 従 っ て α ， β も —定 と し て説明 し て き た が、 X お よ び Υ を そ れぞれ任 意の振幅を有す る ア ナ ロ グ信号 と すれば、 α お よ び j3 も そ れ に対応す る振幅 と パ ルス密度を有す る の で 、 上 式の関係 は維持さ れ、 入力信号のダイ ナ ミ ッ ク レ ン ジ を拡大さ せ伸長回路の機能が果た さ れ る 。
圧縮回路
第 8 図は、 圧縮回路の基末構成を示す ブ ロ ッ ク 図で あ る 。 被演算信号は ラ イ ン a か ら入力 さ れ る 。 一方、 ラ イ ン o へ出力 さ れ る ア ナ ロ グ出力信号は、 更 に整流 平均化回路 50に よ り 処理さ れ、 ラ イ ン b よ り 第 1 の D/A コ ン バータ 19の基準信号と し て入力される 。 第 2 の D/A コ ン バータ 20の基準信号ほ回路内 に お い て、 一定値で供給 さ れ る 。 整流ノ平均化回路 50は、 伸長 回路で 用 い た も の と 同様の も の を 用 い る こ と がで き る 。
第 8 図に ぉレ、て、 入力 ラ イ ン a に例え ば第 2A図に示 す最大振幅 A の ア ナ ロ グ信号を入力 し、 第 1 の D/A コ ン バータ 19の基準電気信号 と して振幅 B (後述） を有 す る信号を入力する と 、 厶 ∑ モジ ユ レータ 10は第 2D図 に示す よ う に A/B に比例 したパルス密度のパルス信号 を出力す る。 こ の パ ルス信号を第 2 の D/A コ ン パータ 20お よ び ロ ーパ ス フ ィ ル タ 30を通過さ せ る こ と に よ り 、 出力 ラ イ ン o か ら、 第 2K図に示す最大振幅 a の よ う な信号が出力される 。
こ こ で、 第 2K図 に示す信号を整流 Z平均化回路 50を 通す こ と に よ り 、 振幅 B の基準信号が得 ら れ る。
上述 し た振幅 a は A/B に比例して お り 、 B は a に比 例 し てい る の で、 結局
… = ΚιΑ· ( ^Τ")
と な り
a = ！ · K 2 · Jk
と 表わ され、 ラ イ ン ひ か ら の出力 ア ナ ロ グ信号は、 入 力 ラ イ ン a か ら入力さ れる被演算信号の平方根に比例 し た も の と な り 、 被演算信号のダイ ナ ミ ッ ク レ ン ジ （ 対数） を半分 に圧縮す る こ と がで き る 。
なお、 被演算信号が零 に近づ く と ラ イ ン Ο か ら の出 力信号も零 に近づ く ため、 第 1 の D/A コ ン ノ ータ に入 力 さ れ る基準信号も零に近づい て し ま い、 動作が不安 定に な る場合があ る 。
こ の場合 に は、 整流 Z平均化回路 5 Dと は別 に最小出 力設定回路 300 (第 12図参照） を設け、 整流 平均化回 路 50の出力が最小出力設定回路 300 の出力以下 に な つ た と き 、 第 1 の D/A コ ン バータ 19に入力 さ れ る整流 / 平均化回路 50の出力か ら最小出力設定回路 300 の出力 へ切換え る よ う に すれば、 上述 し た不安定動作を回避 す る こ と が で き る 。
第 12図示 し た に最小出力設定回路 300 に つ い て 、 以 下 に さ ら に詳 し く 説明す る 。
厶 ∑ モ ジ ユ レ ー タ 10, 第 2 の D/A コ ン ノ ー タ 20, 口 ーパ ス フ ィ ル タ 30お よ び整流 平均化回路 50は上述 し た と お り で あ る 。 最小出力設定回路 300 は、 整流 平 均化回路 50の出力が小さ く な り 、 演算回路が不安定 に な り 始め る電圧を設定す る 。 こ こ で は、 例え ば 1 OraVに 設定 し た と す る と 、 コ ン パ レータ 301 は整流ノ平均化 回路 50の出力電圧 と 最小出力設定回路 3QQ の出力電圧 と を比較す る 。 そ し て 、 整流 Z平均化回路 50の出力電 圧が 10 m V以下 に な る と 、 コ ン ク レ ータ 301 か ら の信号 に よ り 、 ス ィ ッ チ 302 が切換え ら れ、 第 1 の D/A コ ン パータ 19 (第 8 図参照） の入力 ラ イ ン b に入力さ れる 信号は、 整流 Z平均化回路 50の出力か ら最小出力設定 回路 300 の出力 に切換え ら れる 。 入力 ラ イ ン b に最小 出力設定回路 300 の出力が入力さ れてい る間、 アナ 口 グ演算回路の出力は、 被演算信号に比例し た信号と な り 、 アナロ グ演算回路は安定す る。
最小出力設定回路 300 の出力電圧は、 低い ほ ど圧縮 領域が広が り 、 比例領域が狭 く な る が、 不安定に な り やす く な る 。 ま た、 出力電圧が高い ほ ど、 安定に な り やすいが、 圧縮領域が狭く なる こ と に なる。 産業上の利用可能性 こ れ ま で述べて き たよ う に、 本発明でほ、 厶 ∑ モ ジ ユ レ 一タ と D/A コ ン ノ ータ と ロ ーバ ス フ ィ ルタ と を 用 い、 第 1 お よ び第 2 の D/A コ ン バータ の基準信号 と し て、 いずれか一方ま た は両方に演算信号を加え る こ と に よ っ て、 乗算， 除算， 伸長， 圧縮ま た ほその組合せ の演算を行 う こ と がで き る 。
さ ら に 本発明 に よ れば、 回路構成が簡単で、 M0S- LSI 化 し て小型化する こ と の で き る ア ナ ロ グ演算回路 を提供で き る。 しか も、 種々 の演算回路は共通な回路 を使用 で き る ため、 ラ イ ブ ラ リ イヒ し て、 設計時間の短 縮や、 他の回路 と の組合せでの シ ス テ ム化が可能 と な る 。

Claims

請求の範囲
1 ) 被演算信号 と 演算信号を入力 し、 演算結果を出力 す る ア ナ ロ グ演算回路 に おい て、
前記被演算信号を所定のサ ン プ リ ン グ周波数 に よ り サ ン ブル し て デ ジ タ ル信号を出力す る A / D 変換手段 と 、 前記デ ジ タ ル信号を入力 し第 1 の基準信号 に応答 し て 正負の第 1 ア ナ ロ グ信号を出力 し、 該ア ナ ロ グ信号を 前記 A / D 変換手段の差分入力 と し て帰還す る 第 1 の D / A 変換手段 と を有す る Δ ∑ 変調手段 と 、
前記デ ジタ ル信号を入力 し、 第 2 の基準信号 に応答 し て正負の第 2 ア ナ ロ グ信号を出力す る第 2 の D / A 変換 手段 と 、
前記第 2 ア ナ ロ グ信号を入力 し、 演算結果で あ る ア ナ ロ グ信号を出力す る ロ ーバ ス フ ィ ル タ と
を備え、 前記第 1 の基準信号お よ び前記第 2 の基準信 号の う ち 少な く と も一方を前記演算信号 と し た こ と を 特徴 と す る ア ナ ロ グ演算回路。
2 ) 請求の範囲第 1 項 に おい て、 前記 Δ ∑ 変調手段か ら 出力 さ れ る デジタ ル信号を 1 ビ ッ ト のデ ジ タ ル信号 と し た こ と を特徴 と す る ア ナ ロ グ演算回路。
3 ) 請求の範囲第 1 項 に おい て、 前記第 1 お よ び第 2 の D / A 変換手段は、 演算増幅器お よ びス ィ ッ チ 卜 キ ヤ パ シ タ か ら な る こ と を特徴 と す る ア ナ ロ グ演算回 路。
4 ) 請求の範囲第 1 項に お い て、 前記ローバス フ ィ ル タ は、 演算増幅器お よびス イ ッ チ ト キ ャ パ シタ か ら な る こ と を特徴 と する ア ナ ロ グ演算回路。
5 ) 請求の範囲第 1 項に おいて、 前記演算信号 と して 前記第 2 の基準信号を入力 し、 前記被演算信号 と前記 演算信号の積信号を出力す る こ どを特徴 と する ア ナ コ グ漬算回路。
6 ) 請求の範囲第 1 項に おいて、 前記演算信号 と して 前記第 1 の基準信号を入力 し、 前記被演算信号を前記 演算信号で割つ た商信号を出力する こ と を特徴 と す る アナ 口グ演算回路。
7 ) 請求の範囲第 5 項 に お い て 、 前記演算信号 と し て、 前記被演算信号を整流/平均化 し て得た信号を用 い た こ と を特徴と す る アナ ロ グ演算回路。
8 ) 請求 の範囲第 6 項 に お い て 、 前記演算信号 と し て、 前記商信号を整流 Z平均化 して得た信号を用い た こ と を特徴 と す る ア ナ ロ グ演算回路。 9 ) 請求の範囲第 7 項も し く は請求の範囲第 8 項のい ず れか に お い て 、 ス ィ ッ チ ト キ ヤ ノ シ タ と コ ン ク レ一 タ と 演算増幅器 と を用い て前記整流ノ平均化を行 う こ と を特徴 と す る ア ナ ロ グ演算回路。
1 0 ) 請求の範囲第 8 項に お い て 、 前記整流 Z平均化さ れ た 出力が所定の出力値以下に な っ た と き 、 前記演算 信号 と し て前記整流ノ平均化さ れ た出力か ら所定の出 力へ切換え る選択手段を具備 し た こ と を特徴 と す る ァ ナ ロ グ演算回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04243326A (ja) * 1991-01-18 1992-08-31 Nec Corp オーバサンプリングｄ−ａ変換器
JP2760199B2 (ja) * 1992-01-22 1998-05-28 日本電気株式会社 圧伸用回路
US5767750A (en) * 1992-03-30 1998-06-16 Kabushiki Kaisha Toshiba Modulator
JP3419484B2 (ja) * 1992-03-30 2003-06-23 株式会社東芝 変調器、送信器
US5442575A (en) * 1993-05-19 1995-08-15 Forschungszentrum Julich Gmbh Scanning analog-to-digital converter operating under the subranging principle
US5465227A (en) * 1993-10-14 1995-11-07 Simmonds Precision Products, Inc. Real time auto-correlation filter method and apparatus
WO1996025800A1 (fr) * 1995-02-13 1996-08-22 Hitachi, Ltd. Convertisseur a/n du type surechantillonneur
US6035005A (en) * 1997-02-10 2000-03-07 Motorola, Inc. Receiver with baseband I and Q demodulator
US5901176A (en) * 1997-04-29 1999-05-04 Hewlett-Packard Company Delta-sigma pulse width modulator control circuit
US5933453A (en) * 1997-04-29 1999-08-03 Hewlett-Packard Company Delta-sigma pulse width modulator control circuit
US5896056A (en) * 1997-12-01 1999-04-20 Texmate, Inc. Root-mean-square converter method and circuit
JP2001237706A (ja) * 2000-02-23 2001-08-31 Hitachi Ltd Δς型ａｄ変換器
US6516291B2 (en) 2000-12-13 2003-02-04 Linear Technology Corporation RMS-to-DC converter with fault detection and recovery
DE10101759A1 (de) * 2001-01-16 2002-05-02 Siemens Ag Schaltung zur Bildung des Verhältnisses zweier Eingangssignale
US7248628B2 (en) 2001-03-02 2007-07-24 Shaeffer Derek K Method and apparatus for a programmable filter
US6587061B2 (en) 2001-07-03 2003-07-01 Linear Technology Corporation Analog computation circuits using synchronous demodulation and power meters and energy meters using the same
JP4220843B2 (ja) * 2003-06-27 2009-02-04 パナソニック株式会社 低域ろ波回路およびフィードバックシステム
US7142142B2 (en) 2004-02-25 2006-11-28 Nelicor Puritan Bennett, Inc. Multi-bit ADC with sigma-delta modulation
JP2006217539A (ja) * 2005-02-07 2006-08-17 Fujitsu Ltd スペクトラム拡散クロック発生回路およびスペクトラム拡散クロック発生回路の制御方法
KR100871690B1 (ko) * 2006-07-12 2008-12-05 삼성전자주식회사 디지털 제어가 가능한 필터 시스템 및 필터링 방법
US8704581B2 (en) * 2007-04-23 2014-04-22 Qualcomm Incorporated Switched capacitor integration and summing circuits
US7646325B2 (en) * 2007-09-27 2010-01-12 Nanoamp Mobile, Inc. Analog to digital converter
US9030213B2 (en) * 2009-01-28 2015-05-12 St-Ericsson Sa Method and system for measuring a time constant of an integrated circuit, and integrated circuit provided with such a system
RU2482604C1 (ru) * 2011-11-29 2013-05-20 Николай Михайлович Алексеев Способ сжатия цифровой информации с помощью эталонного электрического сигнала
US8779957B2 (en) 2012-08-02 2014-07-15 Qualcomm Incorporated Low distortion feed-forward delta-sigma modulator
US9484950B1 (en) * 2014-10-27 2016-11-01 Arrowhead Center, Inc. Hardware efficient digital signal processing for on-the-fly delta sigma bit stream linear operator and compressor circuits
CN113094022B (zh) * 2021-06-09 2021-08-20 广东希荻微电子股份有限公司 一种模拟乘法器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60189580A (ja) * 1984-03-09 1985-09-27 Mitsubishi Electric Corp 人工衛星搭載用アナログ型除算器
JPH0663683A (ja) * 1992-08-18 1994-03-08 Mitsubishi Heavy Ind Ltd 鋳型の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5920151B2 (ja) * 1978-12-19 1984-05-11 ソニ−・テクトロニクス株式会社 アナログ乗除算回路
US4422155A (en) * 1981-04-01 1983-12-20 American Microsystems, Inc. Multiplier/adder circuit
US4509037A (en) * 1981-06-12 1985-04-02 Gould Inc. Enhanced delta modulation encoder
US4439756A (en) * 1982-01-20 1984-03-27 International Telephone And Telegraph Corporation Delta-Sigma modulator with switch capacitor implementation
FR2533382B1 (fr) * 1982-09-21 1988-01-22 Senn Patrice Codeur de type delta-sigma, a double integration et applications de ce codeur a une voie de transmission de type mic et a la mesure de tensions continues
US4866442A (en) * 1987-06-01 1989-09-12 Steim Joseph M Analog to digital converter employing delta-sigma modulation
US4939516B1 (en) * 1988-06-13 1993-10-26 Crystal Semiconductor Corporation Chopper stabilized delta-sigma analog-to-digital converter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60189580A (ja) * 1984-03-09 1985-09-27 Mitsubishi Electric Corp 人工衛星搭載用アナログ型除算器
JPH0663683A (ja) * 1992-08-18 1994-03-08 Mitsubishi Heavy Ind Ltd 鋳型の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0381764A4 *

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Publication number Publication date
JPH02138609A (ja) 1990-05-28
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EP0381764B1 (en) 1996-02-07
JPH0542032B2 (ja) 1993-06-25

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