WO1988007726A1 - Video signal processor - Google Patents

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WO1988007726A1
WO1988007726A1 PCT/JP1988/000326 JP8800326W WO8807726A1 WO 1988007726 A1 WO1988007726 A1 WO 1988007726A1 JP 8800326 W JP8800326 W JP 8800326W WO 8807726 A1 WO8807726 A1 WO 8807726A1
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data
signal
binary
video signal
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PCT/JP1988/000326
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Inventor
Yasuo Imanishi
Original Assignee
Yokogawa Medical Systems, Ltd.
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Publication date
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/403—Edge-driven scaling; Edge-based scaling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
    • H04N1/393—Enlarging or reducing
    • H04N1/3935—Enlarging or reducing with modification of image resolution, i.e. determining the values of picture elements at new relative positions

Definitions

  • Video i-processor (Technical field).
  • the present invention relates to a video signal processing device for converting an analog video signal including a grayscale image signal and a binary image signal into a video signal having an increased number of scanning lines.
  • '' Background technology
  • CTR cathode ray tube
  • the data is converted into a digital signal, the data for one screen is stored in the first frame memory, and the data in this frame memory is converted into expanded rain image data by the expansion interpolation calculator and written into the second frame memory.
  • the image data in the frame memory 2 is sequentially read out, converted to analog signals by a DA converter, and an analog video signal for enlarged or high-definition display is output.
  • the interpolated original pixels are placed between adjacent original pixels.
  • a new pixel having a luminance level that linearly interpolates the luminance level of the pixel is interpolated.
  • An object of the present invention is to convert an analog video signal including a grayscale image signal and a binary image signal into a video signal having an increased number of scanning lines without impairing the sharpness of the display of the binary image.
  • an input video signal is separated into grayscale image data and binary image data.
  • the part of the data where the image data is removed is replaced by the gray image data immediately before the start of the binary image data, and these gray image data and the binary image data are separately stored in the storage means.
  • normal image data normal analog enlargement interpolation such as linear interpolation is performed, and for binary image data, binary enlargement interpolation is performed.
  • FIG. 1 is a block diagram of an embodiment of the present invention
  • FIG. 2 is a diagram showing an example of an input analog video signal and a composite synchronization signal
  • Fig. 3 shows the relationship between the input analog video signal and the binary image data and grayscale image data separated therefrom.
  • FIG. 4A and FIG. 4B are explanatory diagrams of an example of enlarged interpolation of gray image data.
  • FIG. 5A and FIG. 5B are explanatory diagrams of an example of enlarged interpolation of binary image data.
  • reference numeral 20 denotes an AD converter for converting an input analog video signal into a digital signal
  • 21 compares the level of the input analog video signal with a internally set low voltage to exceed the low voltage.
  • a comparator that extracts only overlay data.
  • the output overlay data is temporarily stored in a overlay data register 22 and input to an image data hole control circuit 23.
  • Reference numeral 24 denotes an image data register for temporarily storing the image data converted into a digital signal by the AD converter 20.
  • the new output of the AD converter 20 is provided by the image data hold control circuit 23. It controls whether data is captured or previous data is retained.
  • Reference numeral 25 denotes a pixel clock generation circuit that multiplies the horizontal synchronizing signal in the input composite synchronizing signal by a built-in PLL circuit and generates a pixel clock having a cycle corresponding to one pixel.
  • the clock signal is input to the overlay data register 22, the image data hold control circuit 23, and the write control circuit 26.
  • the write control circuit 26 generates a write address in synchronization with the surface element clock signal, and supplies the write address to the first image data frame memory 27 and the first overlay data frame memory 28 so that the image data register 24 G) Output data and overlay data register 22 Write the output data.
  • Reference numeral 29 denotes an enlargement interpolation calculator which sends a read address signal to the first image data frame memory 27, reads out image data, performs enlargement interpolation operation, and writes the result to the second image data frame memory 31.
  • 30 is to read the overlay data by sending a read address signal to the first overlay data frame memory &: After performing the expansion compensation, write it to the second overlay frame memory 32. is there. 33 generates a pixel clock signal corresponding to the increased number of lines, and inputs the pixel clock signal to the two enlarged interpolation calculators 29 and 30, the synchronization signal generation circuit 34 and the D / A converter 35 Timing signal generating circuit.
  • the synchronizing signal generation circuit 34 generates vertical and horizontal synchronizing signals corresponding to the number of scanning lines added by the input pixel signal, and outputs the same as a new composite synchronizing signal.
  • a read address signal is generated and supplied to the memory 31 and the second overlay data frame memory 32.
  • the DA converter 35 combines the read data from the two frame memories 31 and 32, converts the data into an analog video signal, and outputs the analog video signal.
  • the input analog video signal has a waveform in which an overlay signal is superimposed on a grayscale image signal.
  • FIG. 2 shows an example of such an input analog video signal for one scanning line.
  • the input analog video signal comprises a grayscale image signal 50 and an overlay signal 51 representing a figure such as a character, a graphic symbol, or a cursor.
  • 52 is a composite synchronization signal.
  • 53 is a blanking level as a reference potential, which is a level at which the luminance is 0.
  • VT is an energy level pressure for separating the grayscale image signal 50 and the overlay i51, and is higher than the potential VA corresponding to the highest luminance level of the grayscale image signal 50, and the brightness of the overlay signal 51
  • the potential V corresponding to the level is also set low.
  • the input analog video signal is input to the AD converter 20 and the comparator 21 in common.
  • the analog video signal input to the comparator 21 is compared with the threshold voltage VT, and only the signal having a potential higher than the threshold voltage VT is held as overlay data in the overlay data register 22 and the image data hold control circuit 2 Entered in 3.
  • the writing to the overlay data register 22 is performed in synchronization with the pixel clock signal supplied from the pixel clock generation circuit 25.
  • the analog video signal input to the AD converter 20 is converted to a digital signal, and is written to the image data register 24 in synchronization with the pixel clock signal from the image data hold control circuit 23.
  • the overlay data is being input to the hold control circuit 23, that is, the comparator 21.
  • the output is “ ⁇ ”
  • the pixel clock from the image data hold control circuit 23 to the image data register 24 is used.
  • the signal is stopped, and writing of the video signal to the image data register 4 is inhibited.
  • the image data register 24 holds the data immediately before the output of the comparator 21 becomes "1".
  • Fig. 3 shows this state.
  • 54 is the "1" output of the comparator 21 that has taken out a signal with a potential exceeding the nominal voltage VT, which is the overlay data.
  • the overlay signal 55 is the overlay signal. This is the shaded image data obtained. Although the grayscale image data 55 is actually a digital signal, it is shown by an analog wave for easy understanding. In the gray-scale image data 55, periods t1, t2, and t3 corresponding to the position where the overlay signal 51 was present are points A, B, and C immediately before the output of the comparator 21 becomes "1". , Respectively, are maintained. In this manner, the input video signal is divided into overlay data 54 and grayscale image data 55 and written into the overlay data register 22 and the image data register 24, respectively.
  • the write control circuit 26 generates a write address for the first image data frame memory 27 and the first overlay data frame memory 28 with reference to the pixel clock signal from the pixel clock generation circuit 25.
  • the data from the image data register 24 and the data from the on-line data register 22 are written.
  • the enlargement interpolation calculator 29 and the enlargement interpolation calculator 30 become the first Image data
  • the data stored in the evening frame memory 27 and the first overlay data frame memory 28 is read out, the enlargement interpolation is performed, and the data of the operation result is stored in the second image data frame memory 31 and the second overlay data.
  • the timing generation circuit 33 generates pixel clock signals corresponding to the increased number of scanning lines, and the enlargement interpolation calculators 29, 30, the synchronization signal generation circuit 34, and the DA conversion Input to container 3 5.
  • the enlargement interpolation devices 29 and 30 use the write address as the pixel clock signal. Generated in synchronization, the grayscale image data and overlay data interpolated are written to the second image data frame memory 3 ] and the second overlay data frame memory 32, respectively, and the grayscale image data and the enlarged image of the overlay data are written.
  • FIG. 4A is a diagram showing a group of pixels in the-part of a screen of, for example, a 5 ⁇ 12 pixel of an input video signal, in which a circle represents a pixel, and a number in the circle represents the luminance of each pixel.
  • the level is shown-Fig. 4B shows the same group of pixels as in Fig. 4A, enlarged and interpolated on a screen of, for example, 10 2 4>: 10 2 4 pixels.
  • the dotted circles represent the interpolated pixels generated by the enlargement interpolation processing, and the numbers written in them represent the luminance levels of each pixel.
  • Such interpolation is performed by a normal linear interpolation method.
  • Various other known analog interpolation methods can be used as the interpolation method.
  • the interpolation operation is performed on the gray image data obtained by removing the overlay data and replacing the removed portion with the gray image data immediately before the start of the overlay data. Not affected by Fig.
  • FIG. 5A is a diagram showing a part of the overlay display part of a screen of, for example, 5 12 x 5 12 pixels, where black circles indicate pixels with high luminance and white circles indicate pixels with low luminance (zero luminance).
  • Fig. 5B is a diagram showing the same group of pixels as in Fig. 5A enlarged and interpolated to, for example, 102 4 X 102 4 pixels, with black circles showing the pixels corresponding to the original pixels.
  • Interpolated pixels are indicated by circles with cross hatching. The interpolated pixel is interpolated according to the original pixel array at the same level of high brightness as the original pixel.
  • Such interpolation is performed by a normal binary image interpolation method.-
  • the interpolation operation at this time is performed on the binary image data by removing the grayscale image data.
  • One image is not affected by the grayscale image data. That is, the surroundings of the binary image are blurred as before _ £ ⁇ -— / J
  • the synchronizing signal generating circuit 34 outputs, for example, a vertical synchronizing signal and a horizontal synchronizing signal for display by a CRT as a composite synchronizing signal, and a second image data frame memory 3] and a second overlayer frame memory.
  • 3 Write the read address to 2 and
  • the expanded image data is input to the DA converter 35.
  • the DA converter 35 combines the grayscale image data and the overlay data, converts them into analog signals in synchronization with the pixel signals from the timing generation circuit 33, and converts them into new numbers of scanning lines. Output as the corresponding video ft, ',:'.
  • the present invention is not limited to the above embodiment. That is, in the embodiment, the example of the double enlargement is shown, but the present invention is not limited to this, and enlargement interpolation of an arbitrary integral multiple can be performed by the same method as in this embodiment.
  • the image data frame memory and the overlay data frame memory before and after the interpolation are described as independent memories, respectively. However, a common storage device may be appropriately mapped and used.
  • the image data register 24 can be incorporated in the AD converter 20.
  • the overlay data register 22 sets the timing of writing overlay data to the first overlay frame memory 28 as grayscale image data. Since this is to match the write timing to the first image data frame memory 27, it may be omitted in the timing control.
  • a laser printer, a thermal printer, or the like can be used as a display device for an enlarged image, in addition to a CRT device.

Landscapes

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  • Image Processing (AREA)

Description

, '明 細 書
ビデオ i 号処理装置 . (技術分野） .
本発明は濃淡画像信号と二'値画像信号とを含むアナログビデオ信号を、 走査線数を 増加させたビデオ信号に変換するビデオ信号処理装置に関する。 ' (背景技術）
アナログビデオ信号を入力として受けて このビデオ信号が表わす画像を、 走査線 数の多い陰極線管（以下 C RTという）等に拡大あるいは高精細で表示する場合には. 入力ビデオ信号を AD変換器でディジタル信号に変換して 1画面分のデータを第 1の フレームメモリに格納し、 このフレームメモリのデータを拡大補間演算器で拡大雨像 データに変換して第 2のフレームメモリに書き込み、 この第 2のフレームメモリの画 像データを順次読み出して D A変換器でアナログ信号に変換して、 拡大あるいは高精 細表示用のアナログビデオ信号を出力することが行われる。 拡大補間演算器では、 例 えば 5 1 2 X 5 1 2画素からなる原画像データを 1 0 2 4 X 1 0 2 4画素相当の画像 データに変換する場合、 互いに隣接する原画素間に、 それらの輝度レベルを直線的に 補間するような輝度レベルを持つ新画素を補間することが行われる。
この場合、 濃淡画像上に文字、 グラフィックシンボル、 カーソル等の画像を重ねて 表示するような、 所謂二値画像のオーバーレイが行われる画像データについてこのよ うな補間を行うと、 オーバーレイ画素の周囲においては、 高い輝度レベルを持つォー バーレイめ画素と、 一般にそれより低い輝度レベルを持つ濃淡画像の画素間で補間が 行われるので、 両者の輝度の中間の輝度を持つ画素が補間される。 このため、 このよ うな補間が行われた拡大画像データを表示すると、 オーバーレイ画像の周囲がぼけて - 文字、 グラフィックシンボル、 カーソル等の表示のシャープさが損なわれる。
(発明の開示）
本発明の目的は、 濃淡画像信号と二値画像信号とを含むアナログビデオ信号を、 走 查線数を増加させたビデオ信号に変換する際に、 二値画像の表示の鮮明さを損なわな いビデオ信号処理装置を実現することにある：
本発明は、 入力ビデオ信号を濃淡画像データと二値画像データに分離し、 ¾淡画像■ ' デ タにおけるニ值画像データの除去部分は二値画像データが始まる直前の濃淡画像 データで代替し、 これら濃淡画像データと二値画像データを別々に記憶手段に記億し、 濃淡面像デ タについては直線補間等の通常のアナログ的な拡大補間を行い、二値画 像データについては二値的な拡大補間を行って、 これら拡大補間された濃淡画像デー
- タと二値画像データを再結合することを特徴とする。
. (図面の簡単な説明） .
第 1図は本発明の実施例のブロック図、
第 2図は入力アナログビデオ信号と複合同期信号の一例を示す図、
第 3図は入力アナログビデオ信号と、 それから分離した二値画像データ及び濃淡画 像データの関係を示す図、 .
第 4 A図及び第 4 B図は濃淡画像データの拡大補間の一例の説明図、
第 5 A図及び第 5 B図ほ二値画像データの拡大補間の一例の説明図である。
(発明を実施するための最良の形態）
以下、 図面を参照して本発明の実施例を詳細に説明する。 第 1図において、 2 0は 入力アナログビデオ信号をディジタル信号に変換する AD変換器、 2 1は入力アナ口 グビデオ信号のレベルを内部に設定された閬値電圧と比較して閬値電圧を越えるォー バーレイデータのみを取出すコンパレータで、 その出力のオーバーレイデータは才ー バーレイデータレジスタ 2 2に一旦保持され、 また、 画像データホール '制御回路 2 3に入力される。 2 4は AD変換器 2 0によってディジタル信号に変換された画像デ 一夕を一時保持する画像データレジス夕で、 画像データホールド制御回路 2 3によつ て、 AD変換器 2 0の新たな出力データの取り込みか、前データの保持かが制御され るものである。 2 5は入力の複合同期信号の中の水平同期信号を内蔵の P L L回路等 により通倍して、 1画素に対応する周期を有する画素クロックを発生する画素クロッ ク発生回路で、 その出力の画素クロック信号はオーバーレイデータレジスタ 2 2、 画 像データホールド制御回路 2 3及び書き込み制御回路 2 6に入力される。 書き込み制 御回路 2 6は面素クロック信号に同期して書き込みァドレスを発生し、 それを第 1画 像データフレームメモリ 2 7と第 1オーバーレイデータフレームメモリ 2 8に与えて それぞれ画像データレジスタ 2 4ク〕出力データとオーバ一レィデータレジスタ 2 2の 出力データの書き込みを行う。 2 9は第 1画像データフレームメモリ 2 7に読み出し アドレス信号を送って画像データを読み出し、 拡大補間演算を行った後、 第 2画像デ —タフレームメモリ 3 1に書き込む拡大補間演算器である。 3 0は第 1オーバーレイ データフレームメモリ &に読み出しア 'レス信号を送ってオーバーレイデータを読 み出 ： 拡大補 ¾演寘を行った後、 第 2オーバーレイフレームメモリ 3 2に書き込む 拡大補間演 器である。 3 3は増加した查線数に対応した画素クロック信号を発生し、 2つの拡大補間演算器 2 9 , 3 0、 同期信号発生回路 3 4及び D, A変換器 3 5に画素 クロック信号を入力するタイミング信号発生回路である。 同期信号発生回路 3 4は、 画素ク口ック信号入力によって增加した走査線数に対応した垂直， 水平同期信号を発 生して新たな複合同期信号として出力し、 また、 第 2画像データフレームメモリ 3 1 と第 2オーバーレイデータフレームメモリ 3 2用に読み出しアドレス信号を発生して それらに供給する。 D A変換器 3 5は 2つのフレームメモリ 3 1 , 3 2からの読出し データを結合し、 アナログビデオ信号に変換して出力する。
上記のように構成された本発明実施例の動作を説明する。 入力アナログビデオ信号 は、 濃淡画像信号上にオーバーレイ信号が重畳された波形になっている。 第 2図に、 このような入力アナログビデオ信号の一例を一走査線分について示す。 第 2図におい て、 入力アナログビデオ信号は、 濃淡画像信号 5 0と、 文字、 グラフィックシンボル.、 カーソル等の図形を表わすオーバーレイ信号 5 1とから成る。 なお、 5 2は複合同期 信号である。 5 3は基準電位としてのブランキングレベルで、 輝度が 0のレベルであ る。 VTは濃淡画像 ίϊ号 5 0とオーバーレイ i 号 5 1を分離するための閻値鼋圧で、 濃淡画像信号 5 0の最高輝度レベルに相当する電位 V Aよりも高ぐ、 オーバーレイ 号 5 1の輝度レベルに相当する電位 Vしょりも低く設定されている。 入力アナログビ デォ信号は、 A D変換器 2 0とコンパレータ 2 1に共通に入力される。 コンパレータ 2 1に入力されたアナログビデオ信号は閾値電圧 VTと比較され、 閡値電圧 VTより 大きい電位の信号のみがオーバーレイデータレジスタ 2 2にオーバーレイデータとし て保持されると共に、 画像データホールド制御回路 2 3に入力される。 このオーバー レイデータレジスタ 2 2への書き込みは、 画素クロック発生回路 2 5から与えら る 画素クロック信号に同期して行われる .. ,
4
A D変換器 2 0に入力されたアナログビデオ信号はディジタル信号に変換され、 画 像データレジスタ 2 4に、.画像データホールド制御回路 2 3からの画素クロック信号 に同期して書き込まれるが、 画像データホールド制御回路 2 3にォ一バーレイデータ が入力されている間、 即ちコンパレータ 2 1. 出力が " Γ" の は、 画像データホー ルド制御回路 2 3から画像データレジスタ 2 4への画素クロック ί言号が停止されて、 ビデオ信号の画像データレジスタ 4への書き込みが禁止され、 この間画像データレ ジスタ 2 4はコンパレータ 2 1の出力が " 1 " になる直前のデータを保持する。 この 状態を第 3図に示す。 第 3図において、 5 4ほ閡値電圧 VTを越える電位の信号を取 り出したコンパレータ 2 1の " 1 " 出力で、 オーバーレイデータであり、 5 5はォー ノくーレイ信号 5 1が除去された濃淡画像データである。 濃淡画像データ 5 5は実際に はディジタル信号であるが、 分り易くするためにアナログ波开で示してある。 この濃 淡画像データ 5 5において、 オーバーレイ信号 5 1のあったところに相当する期間 t 1 , t 2 , t 3は、 コンパレータ 2 1の出力が " 1 " になる直前の A， B , C点の濃 淡画像データがそれぞれ維持されている。 このようにして、 入力ビデオ信号ほオーバ 一レイデータ 5 4と濃淡画像データ 5 5に分離されてオーバーレイデータレジスタ 2 2と画像データレジスタ 2 4とにそれぞれ書き込まれる。 書き込み制御回路 2 6は、 画素クロック発生回路 2 5からの画素クロック信号を基準として、 第 1画像データフ レームメモリ 2 7と第 1オーバーレイデータフレームメモリ 2 8に対する書き込みァ ドレスを発生し、 これらのメモリに画像データレジスタ 2 4とォーノく一レイデータレ ジスタ 2 2からのデータをそれぞれ書き込む。 第 1画像データフレームメモリ 2 7と 第 1オーバーレイデータフレームメモリ 2 8に 1フレーム分のデータの書き込みが終 了したならば、 拡大補間演算器 2 9と拡大補間演算器 3 0は、 それぞれ第 1画像デー 夕フレームメモリ 2 7と第 1オーバーレイデータフレームメモリ 2 8に格納されてい るデータを読み出し、拡大補間演箕を行って演算結果のデータを第 2画像データフレ ームメモリ 3 1と第 2オーバーレイデータフレームメモリ 3 2にそれぞれ書き込む このとき、 タイミング発生回路 3 3は増加した走査線数に対応した画素クロック信号 を発生し、 拡大補間演算器 2 9 , 3 0、 同期信号発生回路 3 4及び D A変換器 3 5に 入力する。 拡大補間演箕器 2 9 , 3 0は書き込みアドレスを前記画素クロック信号に 同期して発生して、 補間演算された濃淡画像データとオーバーレイデータを第 2,画像 データフレームメモリ 3 ] と第 2オーバーレイデータフレームメモリ 3 2にそれぞれ 書き込み、 濃淡画像デー夕とオーバーレイデータの拡大画像を形成する。
補間演算は、 濃淡画像データに対しては例えば第 4 A図及び第 4 B図に示す方法で 行い、.オーバーレイデータに対しては例えば第 5 A図及び第 5 B図に佘す方 で行う、 第 4 A図は入力ビデオ信号の例えば 5 1 2 x 5 1 2画素の画面の--部の画素群を示す 図で、 円は画素を表わし'、 その中の数字は各画素の輝度のレベルを示している - 第 4 B図は例えば 1 0 2 4 >： 1 0 2 4画素の画面に拡大され補間された第 4 A図と同じ部 分の画素群を示す図で、 実線の円は元の画素に相当する画素、 点線の円は拡大補間処 理で生成された補間画素を示し、 それらの中に記入された数字は各画素の輝度レベル を表わしている 補間画素の輝度レベルは、 補間画素の付近の元の画素の輝度の平均 値となっている。 このような補間は通常のリニア補間法によって行われる。 補間の方 法としては、 この他に種々の公知のアナログ補間法を用いることができる。 このとき、 補間演算は、 オーバーレイデータを除去しその除去部分をオーバーレイデータが始ま る直前の濃淡画像データで置き換えた濃淡画像データにつ ^ ^て行われるので、 補間デ 一タは才一バーレイデータによる影響を受けない。 第 5 A図は、 例えば 5 1 2 x 5 1 2画素の画面のオーバーレイ表示部分の一部を示した図で、 黒丸が高輝度の画素、 白 丸が低輝度（輝度零） の画素を示している。 第 5 B図は例えば 1 0 2 4 X 1 0 2 4画 素に拡大補間された第 5 A図と同じ部分の画素群を示した図で、 黒丸で元の画素に相 当する画素を示し， クロスハッチング付きの丸で補間画素を示す。 補間画素は、 元の 画素と同一レベルの高輝度で、 元の画素の配列に合わせて補間される。 このような補 間は通常の二値画像の補間法によって行われる- このときの補間演算は、 濃淡画像デ 一タが除去され ニ値画像デ一タについて行われるので、 補間後の画像テ '一タは濃淡 画像データによる影響を受けない.. すなわち、 従来のように二値画像の周囲がぼける _ £^ -— /J
同期信号発生回路 3 4は、 例えは' C R Tによる表示のための垂直同期信号と水平同 期信号を複合同期信号として出力すると共に、 第 2画像データフレームメモリ 3 ] と 第 2オーバーレイ ータフレームメモリ 3 2に読み出しアドレスを 3 り、 それぞれの 拡ネ画像データを D A変換器 3 5へ入力させる。 D A変換器 3 5はこれら濃淡画像デ 一夕とオーバーレイデータ,を結合し、 タイミング発生回路 3 3からの画素クロ、'/ク信 号に同期してアナログ信号に変換して新しい走査線数に対応したビデオ ft号として出 力する ， ' ，: ' .
なお、 本発明は上記実施例に限定されるものではない。 すなわち、 実施例では 2倍 拡大の例を示したがそれに限ることは無く、 任意の整数倍の拡大補間をこの実施例と 同樣な方法によって行うことができる。 また、 補間前後の画像データフレームメモリ 及びオーバーレイデータフレームメモリを各々独立したメモリとして記述したが、 共 通の記憶装置を適宜にァドレスマッビングして利用するようにしてもよい。 画像デー タレジスタ 2 4は A D変換器 2 0に内蔵するようにすることができる また、 オーバ 一レイデータレジスタ 2 2は、 オーバーレイデータの第 1オーバーレイフレームメモ リ 2 8への書き込みタイミングを濃淡画像データの第 1画像データフレームメモリ 2 7への書き込みタイミングと合わせるためのものなので、 タイミング制御如何では省 略しても良い。 また、 拡大画像の表示装置としてほ、 C RT装置の他にレーザープリ ンター、感熱プリンタ等を 用いることができる。
以上、 本発明を実施するための最良の形態について説明したが、 本発明が属する技 術の分野の通常の知識を有する者にとって、 下記の請求の範囲を逸脱することなく種 々の変型をすることは容易である。

Claims

O 88/07726 1 1 7 請求の範囲
1 . 濃淡画像信号とこの濃淡画像信号にオーバーレイされた二値画像信号とを含む ある走査線数用のアナログビデオ信号を、 より多い走査線数用のアナ Ψグビデオ信 号に変換するビデオ信号処理装置において、 ' , 人力のアナログビデオ信号から二値画像信号の部分はその二値爾'像信号が始まる 直前の濃淡画像信号で置換えた濃淡]！像信号を抽出する濃淡画像信号抽出手段、 入力のアナログビデオ信号から二値画像信号を抽出する二値画像信号抽出手段、 濃淡画像信号抽出手段の出力信号と二値画像信号抽出手段ク)出力信号を少なくと も 1画面分のディジタル画像データとしてそれぞれ記憶する第 1の記憶手段、 第 1の記憶手段に記憶された濃淡画像データについて拡大補間処理を行い、 より 多い走査線数用の濃淡画像データを形成する濃淡画像データ拡大補間手段、
第 1の記憶手段に記憶された二値画像データについて拡大補間処理を行い、 より 多い走査線数用の二値画像データを形成する二値画像データ拡大補間手段、
濃淡画像データ拡大補間手段の出力データと二値画像データ拡大補間手段の出力 データを少なくとも 1画面分それぞれ記憶する第 2の記憶手段、 および
第 2の記憶手段に記憶された濃淡画像データと二値画像データを同時に読み出し、 これらの読み出しデータを結合したデータに基づくアナ口グビデオ信号を出力する アナログビデオデータ出力手段を具備するビデオ信号処理装置。
2 . 二値画像信号抽出手段は、 入力のアナログビデオ信号を所定の閬値と比較する コンパレータと、 このコンパレータの出力信号を二値データとして保持するオーバ 一レイデータレジスタを含む請求の範囲 1に記載のビデオ信号処理装置；
3 - 濃淡画像信号抽出手段は、 入力のアナログビデオ信号をデジタル信号に変換す る A D変換器と、 この A D変換器の出力デ一タを保持する画像データレジスタと . コンパレータの二値出力データが " 1 " であるとき画像データレジスタのデータ保 持を禁止する画像データホールド制御回路を含む請求の範囲 2に記載のビデオ信号 処理装置
4 . 濃淡画像データ拡大補間手段は、 リニア補間演算器である請求の範囲 1に記載 のビデオ信号処理装置。
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