TWI825917B - 用於三維積體電路電源分配的方法及半導體裝置 - Google Patents

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湯子君
王垂堂
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Abstract

本發明提供了用於三維積體電路電源分配的結構及方法 及半導體裝置。實施例通過裝置的各種被動部件提供經調節的電源路徑。在一個實施例中，被動部件包括可以形成在晶粒堆疊的封裝材料中的穿孔壁。在另一個實施例中，被動部件包括形成在晶粒堆疊上方的散熱部件。在另一個實施例中，被動部件包括附接在晶粒立方體附近的虛設通孔方塊。其他實施例可以無限制地組合這些實施例的部件。

Description

用於三維積體電路電源分配的方法及半導體裝 置
本發明的實施例是有關於用於三維積體電路電源分配的方法及半導體裝置。
積體電路的封裝變得越來越複雜，更多的裝置晶粒封裝在同一個封裝中以實現更多的功能。例如，積體晶片系統(SoIC)已被開發在同一封裝中包括例如處理器和記憶體立方體的多個裝置晶粒。SoIC可以包括使用不同技術形成的裝置晶粒，並具有不同功能的鍵合到同一裝置晶粒，從而形成一個系統。可以節省製造成本並優化裝置性能。
本發明實施例的一種用於三維積體電路電源分配的方法，包括：將第二裝置晶粒安裝到第一裝置晶粒以形成第一封裝；將所述第一封裝安裝到基底；將電源線耦合到所述第一封裝；以及將所述電源線電性耦合到所述第一封裝的電源平面，使用散熱蓋作為所述電源平面或嵌入在鄰近所述第二裝置晶粒的封裝材料 中的導電部件作為所述電源平面。
本發明實施例的一種用於三維積體電路電源分配的方法，包括：將一個或多個第二裝置晶粒接合到第一裝置晶粒，所述一個或多個第二裝置晶粒佈置成垂直堆疊；形成鄰近所述一個或多個第二裝置晶粒的垂直電源平面；在所述垂直電源平面的一端將所述第一裝置晶粒電性耦合到所述垂直電源平面；以及在所述垂直電源平面的相對端將所述一個或多個第二裝置晶粒的穿孔電性耦合到所述垂直電源平面。
本發明實施例的一種半導體裝置，包括：基底；至少一個裝置晶粒設置在所述基底上，其中所述至少一個裝置晶粒中具有矽穿孔結構；電壓調節器，設置在所述基底上並與所述至少一個裝置晶粒橫向分離；以及金屬結構，設置在所述至少一個裝置晶粒和所述電壓調節器之間，其中所述電壓調節器接收依次通過所述矽穿孔結構和所述金屬結構的電源輸送。
10:載體基底
15:離型層
30、50A、50B、50C、50D:裝置晶粒
32、32p、52:矽穿孔/TSV
34、54A、54B、54C、54D、56、56A:接合墊
34A、34B、34C:導電部件
38、38A、38B、38C、38D、63、70:絕緣層
50:晶粒立方體
54、219、223、254、257:接觸墊
55、55A、55B、55C、55D:虛設晶粒
55s、215、252、260、360:基底
55w、66、66A、66B、66C、66D、66w:晶粒穿孔壁/TDV壁
58:金屬線
60、60A、60B、60C、60D:封裝膠
61:填充材料
62:光阻
64:開口
65:支撐基底
66v:TDV
72:凸塊下金屬化/UBM
74:連接器
100、500、600、650、700:封裝
200:中介層
205、251:底部填充材料
210:模製材料
217、253:正面介電層
220、259:導電凸塊
221、256:背面介電層
225、255:導電路徑
250、258、300、300’:裝置
265:黏合墊/黏合材料/黏合劑
267、272:導電材料
270、280:TIM/熱界面材料
275、275a、275b:蓋部
285:散熱器
285b:基部
285f:鰭部
320:電源晶片
350:印刷電路板/PCB
400、800:結構
F10:區域
F5A、F5B、F7B:虛線
w1、w2:寬度
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1至圖17示出了根據一些實施例的封裝裝置形成的中間階段的各種視圖。
圖18至圖22示出了根據其他實施例的封裝裝置形成的中間 階段的各種視圖。
圖23至圖35A、圖35B、圖35C和圖35D示出了根據其他實施例的封裝裝置形成的中間階段的各種視圖。
圖36至圖46示出了根據其他實施例的封裝裝置形成的中間階段的各種視圖。
圖47至圖48A、圖48B、圖48C和圖48D示出了根據其他實施例的封裝裝置的各種視圖。
圖49圖示了根據一些實施例的封裝裝置。
圖50示出了根據一些實施例的封裝裝置。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，此等特定實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」以及類似物的空間相對術語，以描述如諸圖中所示出的一個部件或特徵與另一部件 或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
實施例提供了用於3DIC封裝中的電源分配的若干組態。可以通過可以位於3DIC封裝內部或外部的電壓調節器向封裝組件(即封裝裝置)提供電源。實施例利用大導線(large conductive lines)和/或導電晶粒穿孔壁(through-die via wall)來將電源分配到3DIC封裝的每個組件。進而使內部電阻降低，而有助於減少廢熱的產生。此外，傳導路徑提供用於散熱的導管，可以為由電源分配和由3DIC封裝的各種組件的操作產生的熱量提供有效的散熱。
圖1至圖14示出了根據一些實施例的形成3DIC封裝的中間階段。圖15說明了在晶圓上晶片(CoW)封裝中使用圖1至圖14的3DIC封裝。圖16說明了在基底上晶圓上晶片(CoWoS)封裝中使用圖15的CoW封裝。圖17說明了在印刷電路板上使用CoWoS封裝，並展示了CoWoS封裝中的電源路徑(power routing)的優勢。
在圖1中，提供載體基底10並且在載體基底10上形成離型層15。載體基底10可以是玻璃載體基底、陶瓷載體基底等。載體基底10可以是晶圓，從而可以在載體基底10上同時形成多個封裝。
離型層15可以由聚合物類的材料形成，其可以與載體基 底10一起由後續步驟中所形成的上覆結構中移除。在一些實施例中，離型層15是環氧基熱離型材料(epoxy-based thermal-release material)，其在加熱時會失去其黏合性，例如光熱轉換(LTHC)離型塗層。在其他實施例中，離型層15可以是紫外光膠(UV glue)，當暴露於紫外光時會失去其黏合特性。離型層15可以作為液體分配並固化，可以是層壓到載體基底10上的層壓膜，或者可以是類似物。離型層15的頂表面可以是水平的並且可以具有高度的平坦度。
裝置晶粒30通過離型層15附接到載體基底10。在一些實施例中，裝置晶粒30是放置在載體基底10上並且晶圓上晶片通過拾取和放置製程接合到載體基底10的晶片或晶粒。在其它實施例中，裝置晶粒30直接形成在載體基底10上。在其它實施例中，裝置晶粒30可以設置在晶圓內，所述晶圓與載體基底10以晶圓對晶圓的方式接合。如圖所示，裝置晶粒30可以是附接到載體基底10的多個裝置晶粒30中的一者。裝置晶粒30可以是邏輯晶粒，例如中央處理單元(CPU)晶粒、微控制單元(MCU)晶粒、輸入輸出(IO)晶粒、基帶(BB)晶粒、應用處理器(AP)晶粒等。裝置晶粒30也可以是記憶體晶粒，例如動態隨機存取記憶體(DRAM)晶粒或靜態隨機存取記憶體(SRAM)晶粒等。
在一些實施例中，如以下圖19所示，裝置晶粒30可以具有貫穿或部分貫穿裝置晶粒30的基底的通孔。如果部分延伸貫穿，則可以使用後續製程來減薄裝置晶粒30的基底的背面以暴露 通孔。這將在圖19的上下文中更詳細地解釋。
在圖1中，導電部件34A可以形成在裝置晶粒30上方，其耦合到裝置晶粒30的接觸部件(未示出)。導電部件34A可以包括金屬線和接觸墊，其可以用於接合附加裝置到裝置晶粒30的頂部。導電部件34A可以形成在絕緣層38A內。在導電部件34A包括金屬線的情況下，金屬線可以在絕緣層38A內延伸，並且可以例如是延伸到隨後將形成晶粒穿孔壁(TDV壁(TDV wall(through-die via wall)))66的地方(如圖5A、圖5B和圖5C所述)。在其他實施例中，金屬線可以垂直交叉於隨後形成的TDV壁66的縱向(lengthwise direction)。
可以使用任何合適的材料和任何合適的技術來形成絕緣層38A。在一些實施例中，絕緣層可以由氧化矽、氮化矽、氮氧化矽、未摻雜的矽酸鹽玻璃(USG)、聚酰亞胺、聚苯並噁唑(PBO)等製成。絕緣層38A可以通過任何合適的技術沉積，例如通過PVD、CVD、旋塗等或其組合。然後可以圖案化絕緣層38A以在其中形成對應於導電部件34A的開口。可以在絕緣層38A上方形成光阻並用開口的圖案進行圖案化，以暴露絕緣層38A的將要被移除的部分。可以使用蝕刻製程來移除絕緣層38A的暴露部分並在絕緣層38A中形成開口。然後，可以在開口中沉積導電材料。可以使用灰化製程來移除光阻和多餘的導電材料和/或可以進行諸如CMP製程的平坦化製程來移除高於絕緣層38A的頂表面的導電材料的多餘部分，留下開口中的導電部件34A。導電材料可以包 括擴散阻障層和擴散阻障層上方的含銅金屬材料。擴散阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以包括晶種層。
在圖2中，裝置晶粒50A通過接觸墊54接合到導電部件34A。接合可以利用任何合適的製程(如圖10所述)。裝置晶粒50A可以是任何合適的裝置，包括以上關於裝置晶粒30的任何候選裝置類型。在一些實施例中，裝置晶粒50A是記憶體晶粒並且是記憶體立方體中的第一層。如圖2所示，裝置晶粒50A可以具有部分地突出穿過裝置晶粒50A的基底的矽穿孔(through silicon via(TSV))52，這可以在隨後的製程期間顯露出來，如下所述。在其他實施例中，TSV 52可以完全穿過裝置晶粒50A的基底並且可以在背面(圖2中的頂表面)上暴露。
在圖3中，封裝膠60A沉積在裝置晶粒50A上方並橫向圍繞裝置晶粒50A。在一些實施例中，封裝膠60A還可以在裝置晶粒50A下方延伸並且橫向圍繞接觸墊54。在其他實施例中，可以使用單獨的底部填充物。在又一實施例中，裝置晶粒50A的面可以直接接觸絕緣層38的面，使得裝置晶粒50A和絕緣層38之間沒有空間。封裝膠60A可以是任何合適的填充材料，例如作為介電材料(例如樹脂、環氧樹脂、聚合物、氧化物、氮化物等或其組合)，其可以通過任何合適的製程沉積，例如通過可流動的CVD、旋塗、PVD等或其組合。
在圖4中，可以使用平坦化製程來使封裝膠60A的上表面與裝置晶粒50A的上表面齊平。平坦化製程可以包括研磨和/ 或化學機械拋光(CMP)製程。可以繼續平坦化製程直到TSV 52通過裝置晶粒50A的基底暴露。接下來，可以使用合適的微影技術在封裝膠60A中形成開口64。例如，可以在封裝膠60A上沉積光阻62並圖案化以形成對應於開口64的開口，然後通過蝕刻製程將其轉移到封裝膠60A。開口64暴露部分的電性耦合到一個或多個TSV 52的導電部件34A。
在圖5A中，TDV壁66A形成在開口64中。TDV壁66A可以通過在開口64中沉積導電填充物來形成。導電填充物可以通過任何合適的製程來沉積，例如通過CVD、PVD、電鍍、無電電鍍(electroless plating)等，或其組合。在沉積導電填充物之前，可以沉積擴散阻障層和/或晶種層。擴散阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。晶種層可以包括通過濺射、PVD、CVD等沉積的含銅材料。在沉積TDV壁66A之後，如果有剩餘的光阻62，可以通過灰化或電漿移除製程移除。例如CMP製程的平坦化製程，可用於平整裝置晶粒50A、TSV 52、TDV壁66A和封裝膠60A的上表面，從而從導電填充物中移除任何多餘的導電材料。TSV 52的寬度w1可以在約2μm和7μm之間並且寬度w2可以大於約15μm(例如在約12μm和約30μm之間)。
圖5A、圖5B和圖5C示出了根據一些實施例的TDV壁66A的各種視圖。圖6示出了TDV壁66A的俯視圖。如圖6所示，TDV壁66A可以沿著裝置晶粒50A的一側或多側延伸。虛線F5A-F5A顯示了圖5A所示結構的橫截面參考線。虛線F5B-F5B 示出了圖5B所示結構的橫截面參考線。圖5C示出了根據一些實施例的TDV壁66A的透視圖。
圖7A和圖7B示出了根據其他實施例的TDV壁66A的各種視圖。圖7A圖示了另一個實施例的TDV壁66A的俯視圖，該實施例圖示了TDV壁66A可以環繞裝置晶粒50A。圖7的虛線F5A-F5A示出了圖5A所示結構的橫截面參考線。虛線F7B-F7B表示圖7B所示結構的截面參考線。
在圖8中，導電部件34B形成在絕緣層38B中的裝置晶粒50A的TSV 52之上。在一些實施例中，導電部件34B也可以形成在TDV壁66A上方。絕緣層38B和導電部件34B可以使用與以上關於絕緣層38A和導電部件34A所述類似的製程和材料形成。在一些實施例中，包括TDV壁66A上方的導電部件34B，所述導電部件34B可以包括穿過絕緣層38B的不同的通孔類型結構，或者可以包括沿著TDV壁66A的縱向延伸的環狀結構或金屬線。
在圖9中，裝置晶粒50B通過裝置晶粒50B的接觸墊54接合到導電部件34B。裝置晶粒50B可以是任何合適的裝置，包括以上關於裝置晶粒30所述的任何候選裝置類型。在一些實施例中，裝置晶粒50B是記憶體晶粒並且是記憶體立方體中的第二層。以下參照圖9的區域F10的放大圖的圖10所述的接合製程。在接合裝置晶粒50B之後，使用與用於形成封裝膠60A所述的製程和材料類似的製程和材料，將封裝膠60B沉積在裝置晶粒50B 上方並橫向圍繞該裝置晶粒50B。在一些實施例中，封裝膠60B還可以在裝置晶粒50B下方延伸並且橫向圍繞接觸墊54。在其他實施例中，可以使用單獨的底部填充物。
圖10示出了可用於將裝置晶粒50B接合到裝置晶粒50A(或如上所述，將裝置晶粒50A接合到裝置晶粒30)的接合機制。可以使用其他合適的接合機制。在圖10中，突出的接觸墊54可以與導電部件34B對齊，並且通過壓擠(press)和退火製程在兩者之間形成金屬對金屬的接合，以使來自接觸墊54和導電部件34B中的每一者的金屬相互擴散到另一者。
在圖11中，可以使用平坦化製程來使封裝膠60B的上表面與裝置晶粒50B的上表面齊平。平坦化製程可以包括研磨和/或化學機械拋光(CMP)製程。可以繼續平坦化製程直到TSV 52通過裝置晶粒50A的基底暴露。接下來，可以使用類似於用於形成TDV壁66A所述的製程和材料在封裝膠60B中形成TDV壁66B。在一些實施例中，TDV壁66B的開口可以延伸穿過絕緣層38B以暴露TDV壁66A並且TDV壁66B可以與TDV壁66A直接接觸。在其他實施例中，例如圖11所示，TDV壁66B的開口可以暴露形成在TDV壁66A上方的導電部件34B，然後將其用於將TDV壁66B電性耦合到TDV壁66A。
在圖12中，可以繼續添加裝置晶粒和TDV壁的製程直到添加了所需數量的裝置晶粒。在所示實施例中，裝置晶粒50C和裝置晶粒50D分別與TDV壁66C和TDV壁66D一起添加。這 些導致類似的功能用類似的數字符號，並帶有單獨的字母層名稱。應當理解，可以添加任意數量的層，每一層包括額外的裝置晶粒。
在圖13中，絕緣層70和凸塊下金屬化(UBM)72被添加在裝置晶粒50D和TDV壁66D之上。絕緣層70和UBM 72可以使用與以上分別關於絕緣層38A和導電部件34A所述所述的類似的製程和材料形成。連接器74可以使用任何合適的技術例如焊料印刷、焊球放置、焊球模板(ball stencil)等形成在每個UBM 72上。UBM和鈍化層(未示出)也可以用於形成連接器74。在一些實施例中，連接器74可以是微凸塊、受控塌陷晶片連接器(C4)凸塊、球柵陣列(BGA)球或類似物。在一些實施例中，可以使用回流將連接器74黏附到UBM 72。在形成連接器74之後，進行載體基底10剝離以將載體基底10從裝置晶粒30的正面分離(或『剝離』)。根據一些實施例，剝離包括突出在離型層15上照射雷射或紫外光等光，使離型層15在光的熱量下分解，移除載體基底10，從而形成3DIC封裝100。
在圖14中，示出了其中幾個3DIC封裝100同時形成在載體基底10上的實施例。在形成連接器74之後，可以分離載體基底10，然後可以將結構翻轉並放置在膠帶(未顯示)上。切割製程可用於將每個封裝100彼此分割，從而形成3DIC封裝100。虛線表示封裝100被分離的切割線。用於分割封裝的分割製程可以是任何合適的製程，例如使用模鋸、雷射切割等來切穿多封裝 結構以分離每個封裝100。
在圖15中，3DIC封裝100安裝到中介層200。在一些實施例中，中介層200包括基底215、具有接觸墊219的正面介電層217、具有接觸墊223的背面介電層221，以及穿過基底厚度的導電路徑225將背面的接觸墊223耦合到正面的接觸墊219。在圖15中，中介層200還在其正面具有多個導電凸塊220。導電凸塊220電性耦合到導電路徑。例如，導電凸塊220可以是銅柱或焊料區。
封裝100的連接器74(參見圖13)可以附接到中介層200上的對應接觸墊223。底部填充材料205可以沉積在封裝100下方和連接器74周圍。底部填充材料205的示例材料包括聚合物和其他合適的非導電材料，但不限於此。可以使用例如針(needle)或噴射分配(jetting dispenser)器將底部填充材料205分配在中介層200和封裝100之間的間隙中。可以進行固化製程以固化底部填充材料205。在封裝100的一些實施例中，可以使用裝置晶粒50A和裝置晶粒30之間的例如上文關於圖3所提及的單獨的底部填充物；在這樣的實施例中，使用的底部填充材料可以類似於底部填充材料205。
在形成底部填充材料205之後，在封裝100周圍形成模製材料210，使得封裝100嵌入模製材料210中。模製材料210可以包括環氧樹脂、有機聚合物、具有或不具有添加例如二氧化矽類或玻璃填料的聚合物或其他材料，並且可以使用壓縮製程或 其他合適的製程來沉積。在圖15的例子中，模製材料210的側壁與中介層200的相應側壁對齊。圖15所示的結構可以稱為晶圓上晶片(CoW)結構，所形成的裝置是稱為CoW裝置250。
在圖16中，CoW裝置250通過導電凸塊220附接到基底260。底部填充材料251可以分配在CoW裝置250和基底260之間的間隙中。底部填充材料251可以使用用於形成底部填充材料205的材料和製程。在一些實施例中，基底260包括矽基底252、具有接觸墊254的正面介電層253、具有接觸墊257的背面介電層256以及穿過將背面的接觸墊257連接到正面的接觸墊254的基底的厚度的導電路徑255。在圖16的示例中，基底260還在其正面具有多個導電凸塊259。導電凸塊259電性耦合到導電路徑255。例如，導電凸塊259可以是銅柱或焊料區。在一些實施例中，主動和/或被動裝置258(可以包括例如電阻器、電容器、電感器、電晶體等)可以形成在基底252中。
圖16中所示的結構可稱為基底上晶圓上晶片(CoWoS)結構，並且該裝置連同下文描述的散熱元件稱為CoWoS裝置300。
在形成底部填充材料251之後，可以將散熱部件附接到CoW裝置250並附接到基底260。散熱部件可以包括蓋部275、熱界面材料(TIM)270和熱界面材料280以及散熱器285。蓋部275可以用於幫助從CoW裝置250散熱。蓋部275可以通過黏合墊/或黏合材料265黏附到基底。蓋部275可以通過熱界面材料270與CoW裝置250接合。在將蓋部275放置在CoW裝置250的上 方之前，TIM 270可以沉積在CoW裝置250的頂部。TIM 270可以替代地或另外地沉積在CoW裝置250的下側。
TIM 270是具有良好導熱性的材料，其可以大於約5W/m * K並且等於或高於約50W/m * K或100W/m * K。例如，TIM 270可以是形成為厚度在約10μm和100μm之間的聚合物，但也可以使用並且考慮其他厚度。蓋部275可以通過黏合墊/或黏合材料265以及具有黏合特性的TIM 270來附接。在一些實施例中，黏合墊/或黏合材料265可以包括例如焊料或另一種合適的材料。因為TIM 270接觸CoW裝置250的裝置晶粒30，可以更有效地從CoW裝置250的裝置晶粒30傳遞熱量，所述裝置晶粒30可以比裝置晶粒50A/50B/50C/50D/等產生更多的熱量。
蓋部275具有高導熱性並且可以使用金屬、金屬合金等形成。例如，蓋部275可以包括金屬，例如Al、Cu、Ni、Co等，或者其合金。蓋部275也可以由選自碳化矽、氮化鋁、石墨等的複合材料形成。
散熱器285可以通過TIM 280附接到蓋部275。TIM 280可以使用與TIM 270相同或相似的製程和材料形成。散熱器285可以由具有高導熱的材料製成並且可以包括基部285b和鰭部285f，鰭部285f經由輻射將熱從基部285b提供給鰭部285f。
在圖17中，CoWoS裝置300可以通過CoWoS裝置300的導電凸塊259(參見圖16)附接到印刷電路板(PCB)350。電源晶片320也可以附接到PCB 350。例如，電源晶片320可以是電壓調節 器並向CoWoS裝置300提供經調節的電源。通過CoWoS裝置300示出了示例電源路徑。如圖17所示，電源路徑具有電源平面依次穿過TDV壁66並穿過TSV 52。因為CoW裝置250利用TDV壁66進行電源管理，所以降低了CoW裝置250的內部電阻，從而減少了因過大電阻而產生的廢熱(waste heat)。TDV壁66還提供通過CoW裝置250的層到散熱部件(例如蓋部275和散熱器285)的良好熱傳遞。此外，因為電源給定路線在TDV壁66中，所以TDV壁66的內部電阻所產生的熱量不會傳遞到裝置晶粒50A，而是具有通過裝置晶粒30的散熱路徑，該裝置晶粒30具有與TIM 270的大界面以進行有效散熱。
圖18至圖19示出了根據一些實施例的3DIC封裝500的形成。除了以下提到的以外，圖18中的結構可以使用與圖1至圖14所使用的類似的製程和材料形成，其中類似的附圖符號指代類似的特徵。如圖18所示的3DIC封裝500，不是形成TDV壁66，省略了這些結構，有利於添加TSV 32。TSV 32可以與TSV 52對齊，並且TSV 32可以已經存在於裝置晶粒30中或者可以使用與以上關於形成TDV壁66所述類似的製程和材料的進行圖案化、蝕刻和沉積製程來添加。TSV 32可以一直延伸通過裝置晶粒30，或者可以僅部分延伸通過裝置晶粒30，以及用於從背面對裝置晶粒30進行薄化並暴露TSV 32的後續製程。
圖18類似於圖14示出了可以在載體基底10上同時形成若干個3DIC封裝500，然後將其分割以形成單獨的3DIC封裝500。
在圖19中，載體基底10通過如上所述的剝離製程移除。需要注意的是，在一些實施例中，載體基底10可以在分割之前被移除並且結構被翻轉，而在其他實施例中，分割可以在載體剝離之前發生。
圖20示出了結構400，該結構400包括與以上圖17所述的方式類似的方式附接到PCB 350的CoWoS裝置300，類似的附圖符號用於示出類似的結構。然而，在圖20的CoWoS裝置300中，不是使用TDV壁66，而是將蓋部275用作電源平面。在這樣的實施例中，蓋部的材料被選擇為如上述所列出的候選材料的導電材料。蓋部275是一種大塊狀金屬(bulky metal)，可以有效地傳輸電源。圖20的CoWoS裝置300示出了示例電源路徑。如圖20中所示，電源路徑具有依次通過蓋部275和通過TSV 52的電源平面。由於CoWoS裝置300利用蓋部275進行電源管理，因此CoWoS裝置300的內部電阻降低，故由電阻過大而產生的廢熱較少。蓋部275還提供了從CoW裝置250的層到散熱部件(包括蓋部275本身和散熱器285)的良好熱傳遞。此外，由於電源給定路線在蓋部275中與TIM 270具有大界面以有效散熱，故減少由通孔52的內部電阻所產生的熱且因此熱不會轉移到的裝置晶粒50A、50B、50C、50D等。
為了實現蓋部275中的電源路徑，圖20的CoWoS裝置300與圖17的類似結構存在一些差異。3DIC封裝500用於CoW裝置250，其包括穿過裝置晶粒30的TSV 32，蓋部275通過與 TSV 32和蓋部275連接的導電材料272實體(physically，物理地)和電性耦合到CoW裝置250，並且蓋部275通過導電材料267實體耦合和電性耦合到基底260。
除了這些改變之外，CoW裝置250和CoWoS裝置300可以使用與分別用於形成圖15的CoW裝置250和圖16的CoWoS裝置300所述的類似的製程和材料形成。除了例如以上所提到的裝置晶粒30具有形成於其中的TSV 32的CoW裝置250之外，例如可以使用與上述CoW裝置250相同的製程和材料來形成CoW裝置250。此外，當形成圖20的CoW裝置250時，如果在裝置晶粒30中TSV 32(參見圖18)尚未暴露，則例如可以在形成模製材料210之後，使用研磨或平坦化製程從裝置晶粒30的頂部進行薄化至暴露TSV 32。關於CoWoS裝置300，將蓋部附接到CoW裝置250和基底260的製程的調整，可以通過使用導電材料267代替黏合劑265和使用導電材料272代替TIM 270。因此，蓋部275可以電性耦合到基底260的接觸墊257(參見圖16)和裝置晶粒30的TSV 32(參見圖19)。
在一些實施例中，導電材料267和導電材料272可以在將蓋部275附接到CoW裝置250和基底260之前，沉積在蓋部275的下側。並且在其他實施例中，導電材料267和/或導電材料272可以在附接蓋部275之前，沉積在基底260或CoW裝置250上。導電材料267和導電材料272可以是任何合適的導電材料。在一些實施例中，例如導電材料267和導電材料272可以各自是焊料 類的材料，例如沉積在蓋部275和/或CoW裝置250和/或基底260上的焊料膏，然後當蓋部275被連接時，焊料膏回流以完成連接。也可以使用其他焊料材料。導電材料272的厚度可以在約10μm和約100μm之間，但也可以考慮其他厚度。例如鎳等的其他導電材料可用於導電材料267和導電材料272。在一些實施例中，蓋部275可以通過黏合劑265和導電材料267的組合黏附到基底360，黏合劑265與導電材料267相鄰設置在一個或多個接觸墊257的上方並與一個或多個接觸墊257接觸。
圖21和圖22示出了類似於圖20的結構400的結構400，除了圖21和圖22使用的蓋部275可以分開，使得蓋部275a的一部分可以用作第一電源平面，而蓋部275b的另一部分可以是電性浮動的(不附接到任何電性訊號)或者可以充當與第一電源平面電性分離的第二電源平面。蓋部275a和蓋部275b可以使用以上圖20描述的製程和材料來附接。在一些實施例中，蓋部275a可以與蓋部275b在相同的時間和相同的製程中附接，而在其他實施例中，蓋部275a可以與附接蓋部275b在不同的製程中附接。在圖22中，示出了圖21中的結構的俯視圖(省略了散熱器285)。也示出了蓋部275a和蓋部275b以及TIM 280。示出了上下文所述的CoW裝置250以及3DIC封裝500，但在此視圖中不可見。
應當注意，雖然3DIC封裝500(裝置晶粒30包括TSV 32)用於圖20至圖22的結構中，可以使用3DIC封裝100代替。然後，在圖17、圖20和圖21每個圖中的結構400可以將由TDV壁66 提供的電源平面與由蓋部275提供的電源平面組合在一起，而組合成類似的結構，從而可以使用多個電源平面。
圖1至圖22所示的實施例提供了運行電源平面的優點，該電源平面減少了內部電阻和通過裝置晶粒30、50A、50B、50C、50D等產生的廢熱，以提供更有效的電源傳輸。而且，因為裝置晶粒30位於晶粒堆疊的頂部(靠近散熱部件)，所以從裝置晶粒30到散熱部件的散熱比裝置晶粒30位於晶片堆疊的底部更有效率。
圖23至圖35D示出了根據利用虛設晶粒的其他實施例形成電源平面的中間視圖。應當理解，除非另有說明，否則這些實施例可以使用與上述類似的製程和材料形成。類似的引用用於引用類似的元件。圖23至圖35D中的實施例將裝置晶粒30設置在裝置晶粒50A、50B、50C、50D等之下。從所示實施例中省略了散熱部件，然而，應當理解，散熱部件可以可選地是利用。
在圖23中，裝置晶粒30使用離型層15接合到載體基底10。裝置晶粒30具有穿過裝置晶粒30的厚度的TSV 32。在一些實施例中，TSV 32可以僅部分地穿過裝置晶粒30的基底並且可以通過隨後的製程曝露出來。TSV 32p被單獨標記為對應於TSV 32，TSV 32被虛設晶粒用來為裝置晶粒提供電源平面。絕緣層38形成在裝置晶粒30上方並且接合墊34形成在絕緣層38中。
在圖24中，晶粒立方體50使用可接受的接合製程接合到如以上圖10所述的裝置晶粒30。如圖所示，晶粒立方體50可以包含多個裝置晶粒，例如裝置晶粒50A、50B、50C和50D。晶 粒立方體50可以封裝在絕緣材料中，例如封裝膠60A、60B、60C和60D，這可以是形成晶粒立方體50的製程的產物。例如，晶粒立方體50可以通過以下方式形成類似於以上關於圖1至圖14描述的形成堆疊裝置晶粒50A、50B、50C和50D的製程，包括一次接合一個晶粒、沉積橫向封裝膠/填充物、晶粒薄化的重複製程，以及在每層晶粒之間形成接合墊，例如接合墊54A、54B、54C和54D。其他製程可用於形成晶粒立方體50。
在圖25中，虛設晶粒55通過接合墊56接合到裝置晶粒30。接合製程可以如以上圖10所述。虛設晶粒55可以高於或短於晶粒立方體50。
圖26A和圖26B示出了虛設晶粒55的兩種不同配置的垂直橫截面。在圖26A中，可以通過虛設晶粒55的基底55s形成多個TDV 55v。基底55s可以是含矽基底，例如塊狀矽(bulk silicon)或氧化矽、陶瓷等。TDV 55v可以通過諸如上述的蝕刻和填充製程來形成。接合墊56可以凹入基底55s中或可以突出(如圖26A所示)。虛設晶粒55可以形成在晶圓上並且從晶圓上進行單片化，使用諸如以上所述的晶圓接合和單片化製程。在圖26B中，可以形成TDV壁55w而不是獨特的TDV 55v。TDV壁可以使用諸如以上關於TDV壁66所述所述的製程和材料在基底55s中形成。接合墊56被示為分立的接合墊，然而，在一些實施例中，接合墊56可以被配置為沿TDV壁55w底部的長度延伸的長接合墊。
在圖27中，在晶粒立方體50和虛設晶粒55上方和周圍 形成非導電填充材料61。非導電填充材料61可以包括使用諸如用於形成所述的製程和材料形成的任何合適的絕緣材料(如上文圖3所述的封裝膠60A)。
在圖28中，可以使用諸如CMP製程的平坦化製程來平整填充材料61、虛設晶粒55和晶粒立方體50的上表面。然後，可以在絕緣層63中形成金屬線58。在一些實施例中，首先例如使用光阻作為沉積模板來形成金屬線58，然後使用例如旋塗製程或其他合適的製程在其上形成絕緣層63。在其他實施例中，可以首先形成絕緣層63，然後使用例如鑲嵌製程形成金屬線。金屬線58將虛設晶粒55中的TDV 55v或TDV壁55w耦合到晶粒立方體50，從而為隨後使用圖28中的結構形成的裝置提供電源平面。
在圖29中，支撐基底65可以接合到絕緣層63的上表面。支撐基底65在接合和材料組成方面具有很大的靈活性。在一些實施例中，支撐基底65可以是載體基底10、半導體基底、塊狀金屬基底、金屬合金基底等的任何候選材料。在一些實施例中，支撐基底65可以通過黏合劑或熱界面材料(例如聚合物)來附接。
在圖30中，載體基底10通過剝離製程被移除並且圖30的結構被翻轉並安裝在膠帶(未示出)上。在圖31中，連接器74可以形成在裝置晶粒30的背面。在一些實施例中，可以首先例如通過CMP製程對裝置晶粒30進行薄化，以暴露任何包埋的TSV 32和TSV 32p。圖31說明了一個完整的3DIC封裝600。
應當理解，在一些實施例中，多個3DIC封裝600可以同 時形成在更大的基底上，然後被單片化，以釋放單獨的3DIC封裝600(類似於以上圖14所述)。
在圖32中，3DIC封裝600安裝到中介層200。封裝600的連接器74可以附接到中介層200上的相應接觸墊223。底部填充材料205可以沉積在封裝100下方和連接器周圍74。在底部填充材料205形成之後，在3DIC封裝600周圍形成模製材料210，使得封裝600嵌入模製材料210中。圖32所示的結構可以稱為晶圓上晶片(CoW)結構，所形成的裝置稱為CoW裝置250。
如圖33所示，根據一些實施例，形成結構400。CoW裝置250可以與以上圖16述的類似方式附接到基底以形成CoWoS裝置300。然後CoWoS裝置300可以附接到PCB 350。電源晶片320可以向CoWoS裝置300。示出了通過CoWoS裝置300的示例電源路徑。如圖33所示，電源路徑具有依次通過虛設晶粒55和TSV 52的電源平面。由於CoW裝置250利用虛設晶片55進行電源管理，因此CoW裝置250的內部電阻降低，也因此過大電阻而產生的廢熱較少。虛設晶粒55還通過CoW裝置250提供良好的熱傳遞，該CoW裝置250可以輻射到散熱部件和/或通過基底260和PCB 350。此外，由於電源給定路線在虛設晶粒55中，因此由虛設晶粒55的內部電阻產生的熱量不會傳遞到晶粒立方體50，而是具有通過裝置晶粒30和/或支撐基底65的散熱路徑。
在圖34中，根據其他實施例形成結構400。結構400利用類似於3DIC封裝600的3DIC封裝650，除了所示出的3DIC 封裝650的橫截面包括在晶粒立方體50的每一側上的虛設晶粒55。示例通過CoWoS裝置300示出了電源路徑。如圖34所示，電源路徑具有依次通過虛設晶粒55和TSV 52的電源平面。
圖35A、圖35B、圖35C和圖35D示出了包括用於圖34的虛設晶粒55的不同可能配置的俯視圖。提供3DIC封裝650以供參考。如圖35A和圖35C所示，虛設晶粒55的基底55s具有環形配置，完全圍繞3DIC封裝650的外圍延伸。相反，如圖35B和圖35D所示，虛設晶粒55的基底55s由不同的結構組成。對於圖35B和圖35D中的每一者示出了四個虛設晶粒55，然而，可以根據需要使用更多或更少的虛設晶粒55結構。圖35A和圖35B使用了如以上圖26B所述的TDV壁55w。TDV壁55w在圖35A中被示為完全圍繞3DIC封裝650延伸，然而，應當理解，如圖35B所示，TDV壁55w可以沿著3DIC封裝650的側面延伸。圖35C和圖35D使用了如以上圖26B所述的TDV 55v。
圖36至圖45示出了根據利用虛設晶粒的其他實施例形成電源平面的中間視圖。應當理解，除非另有說明，否則這些實施例可以使用與上述類似的製程和材料形成。類似的引用用於引用類似的元件。圖36至圖45中的實施例將裝置晶粒30設置在裝置晶粒50A、50B、50C、50D等之下。從所示實施例中省略了散熱部件，然而，應當理解，散熱部件可以可選地是利用。
在圖36中，裝置晶粒30使用離型層15接合到載體基底10。裝置晶粒30具有穿過裝置晶粒30的厚度的TSV 32。在一些 實施例中，TSV 32可以僅部分地穿過裝置晶粒30的基底並且可以通過隨後的製程暴露出來。TSV 32p被單獨標記為對應於TSV 32，TSV 32被虛設晶粒用來為裝置晶粒提供電源平面。絕緣層38形成在裝置晶粒30上方並且接合墊34形成在絕緣層38中。
如以上圖10所述，裝置晶粒50A使用可接受的接合製程接合到裝置晶粒30。類似地，虛設晶粒55A通過接合墊56A接合到裝置晶粒30。接合製程可以如以上圖10所描述的那樣。虛設晶粒55A可以高於或短於裝置晶粒50A。封裝膠60A被沉積在裝置晶粒50A和虛設晶粒55A上方並橫向圍繞該裝置晶粒50A和虛設晶粒55A。在一些實施例中，封裝膠60A還可以在裝置晶粒50A和虛設晶粒55A下方延伸並且橫向圍繞接觸墊54。在其他實施例中，可以使用單獨的底部填充物。在又一些實施例中，裝置晶粒50A和虛設晶粒55A的面可以直接接觸絕緣層38的面，使得裝置晶粒50A的底表面和絕緣層38之間以及虛設晶粒55A的底表面和絕緣層38之間沒有空間。
圖37A和圖37B示出了用於虛設晶粒55(例如，虛設晶粒55A)的兩種不同配置的垂直截面。圖37A和圖37B的虛設晶粒55分別類似於以上圖26A和圖26B所述，除了圖37A和圖37B的虛設晶粒55的厚度更薄，在厚度上更接近於一個特定的裝置晶粒(例如裝置晶粒50A)，而圖26A和圖26B的虛設晶粒55的厚度更接近晶粒立方體50的厚度。換言之，圖26A和圖26B的虛設晶粒55的厚度可以比圖37A和37B的虛設晶粒55的厚度厚2倍到 8倍或更多倍。每個虛設晶粒55(例如虛設晶粒55A)，可以具有類似於圖35A、35B、35C和35D的虛設晶粒55的圖示視圖的自頂向下視圖。
在圖38中，可以使用諸如CMP製程的平坦化製程來平整封裝膠60A、虛設晶粒55A和裝置晶粒50A的上表面。在一些實施例中，裝置晶粒50A的TSV 52和/或TDV 55v或TDV壁可以埋入其各自的基底中。在這樣的實施例中，平坦化製程可以暴露TSV 52和/或TDV 55v或TDV壁55w。在一些實施例中，可以在TSV 52和/或TDV 55v或TDV壁55w上方形成導電部件，用於接合下一層裝置晶粒50(例如，裝置晶粒50B)和虛設晶粒55(例如，虛設晶粒55B)。可以使用類似於用於形成以上圖8所述的導電部件34B(和絕緣層38B)所述的製程和材料來形成導電部件。
在圖39中，可以將第二層裝置晶粒50(即，裝置晶粒50B)和虛設晶粒55(即，虛設晶粒55B)接合到前一層的相應背側。接合製程可以如上文圖10所述，並且可以包括例如在接合裝置晶粒50B之前在絕緣層38B中形成導電部件34B。
在圖40中，封裝膠60B被沉積在裝置晶粒50B和虛設晶粒55B上方並橫向圍繞該裝置晶粒50B和虛設晶粒55B。在一些實施例中，封裝膠60B還可以在裝置晶粒50B和虛設晶粒55B下方延伸並且橫向圍繞接合墊54B。在其他實施例中，可以使用單獨的底部填充物。在又一實施例中，裝置晶粒50B和虛設晶粒55B的面可以直接接觸裝置晶粒50A和虛設晶粒55A的背面，使得在 裝置晶粒50B的底表面和裝置晶粒50A之間以及虛設晶粒55B和虛設晶粒的底表面和虛設晶粒55A之間沒有空間。
在圖41中，封裝膠60B通過諸如CMP製程來進行平坦化製程，以及接合裝置晶粒50(諸如裝置晶粒50C和50D)和虛設晶粒55(諸如虛設晶粒55C和55D)的製程，並且重複所述製程直到連接了所需數量的裝置晶粒50和相應的虛設晶粒55。在每一層的裝置晶粒50和虛設晶粒55被附接之後，可以沉積諸如封裝膠60C和封裝膠60D。
在圖42中，金屬線58可以形成在絕緣層63中。在一些實施例中，首先形成金屬線58，例如，使用光阻作為沉積模板，然後在金屬線58上形成絕緣層63，用於例如旋塗製程或其他合適的製程。在其他實施例中，可以首先形成絕緣層63，然後使用例如鑲嵌製程形成金屬線。金屬線58將虛設晶粒55中的TDV 55v或TDV壁55w耦合到裝置晶粒50，從而提供電源平面。
在圖43中，支撐基底65可以結合到絕緣層63的上表面。支撐基底65可以類似於圖29的支撐基底65並且以相同的方式附接。
在圖44中，載體基底10可以被剝離。接下來，將連接器74附接到裝置晶粒30的正面。得到的封裝是3DIC封裝700。應該理解，在一些實施例中，多個3DIC封裝700可以同時形成在更大的尺寸的基底上，然後被分割，以釋放單獨的3DIC封裝700，類似於以上圖14所描述的內容。
在圖45中，3DIC封裝700安裝到中介層200。封裝700的連接器74可以連接到中介層200上的相應接觸墊223。底部填充材料205可以沉積在封裝700下方和連接器74周圍。在底部填充材料205形成之後，在3DIC封裝700周圍形成模製材料210，使得封裝700嵌入模製材料210中。圖45所示的結構可以稱為晶圓上晶片(CoW)結構，所形成的裝置稱為CoW裝置250。
如圖46所示，根據一些實施例，形成結構400。CoW裝置250可以與以上圖16描述的類似方式附接到基底以形成CoWoS裝置300。然後CoWoS裝置300可以附接到PCB 350。電源晶片320可以向CoWoS裝置300提供經調節的電源。示例性電源路徑通過CoWoS裝置300示出。如圖46所示，電源路徑具有依次通過虛設晶粒55A、55B、55C和55D並通過TSV 52的電源平面。因為CoW裝置250利用虛設晶粒55A、55B、55C和55D進行電源管理，所以降低了CoW裝置250的內部電阻，減少了因過大電阻而產生的廢熱。虛設晶粒55A、55B、55C和55D還通過CoW裝置250提供良好的熱傳遞，該CoW裝置250可以輻射到散熱部件和/或通過基底260和PCB 350。此外，因為電源給定路線在虛設晶粒55A、55B、55C和55D中，由虛設晶粒55A、55B、55C和55D的內部電阻產生的熱量不會傳遞到裝置晶粒50A、50B、50C和50D，而是具有通過裝置晶粒30和/或支撐基底65的散熱路徑。
在圖47中，根據一些實施例，形成結構400。在圖47中，CoW裝置250包括3DIC結構800。3DIC結構800中的電源 平面可以使用類似於用於形成TDV壁66A、66B、66C、66D；導電部件34B、34C、34D；絕緣層38B、38C、38D；以及封裝膠60A、60B、60C和60D(封裝膠60)的製程和材料來形成。然而，在圖47中，裝置晶粒30設置在底部並且支撐基底65設置在頂部。通過圖47的CoWoS裝置300示出了示例電源路徑。圖48A、48B、48C和48D示出了3DIC結構800的水平橫截面。如其中所述，圖48A和48B的TDV壁66w可以是形成為圍繞裝置晶粒50或沿裝置晶粒50的側面形成。圖48C和圖48D的TDV 66v可以形成為圍繞裝置晶粒50或沿裝置晶粒50的側面形成。
繼續參考圖47，CoW裝置250可以與以上圖16描述的類似方式附接到基底以形成CoWoS裝置300。然後可以將CoWoS裝置300附接到PCB 350。電源晶片320可以向CoWoS裝置300提供經調節的電源。示例電源路徑通過CoWoS裝置300示出。如圖47所示，電源路徑具有依次通過TDV 66v或TDV壁66w以及通過TSV 52的電源平面。因為CoW裝置250利用TDV 66v或TDV壁66w進行電源管理，所以降低了CoW裝置250的內部電阻，從而減少了因過大電阻而產生的廢熱。TDV 66v或TDV壁66w還提供通過CoW裝置250的良好熱傳遞，該CoW裝置250可以輻射到散熱部件和/或通過基底260和PCB 350。此外，因為電源給定路線在TDV 66v或TDV壁66w中，通過TDV 66v或TDV壁66w從電源平面的內部電阻產生的熱量不會傳遞到裝置晶粒50A、50B、50C和50D，而是具有通過裝置晶粒30和/或支撐基底65 的散熱路徑。
在圖49中，示出了根據一些實施例的結構400。在圖49中，3DIC封裝600直接接合到基底260形成裝置300’。在這樣的實施例中，省略了中介層200。
類似地，在圖50中，示出了根據其他實施例的結構400。在圖50中，3DIC結構800直接接合到基底260形成裝置300’。在這樣的實施例中，省略了中介層200。
實施例實現了幾個優點。因為電源平面可以穿過導電結構，例如蓋部、TDV壁、TDV通孔或虛設結構，所以提供給3DIC的電源可以具有較小的電阻，從而減少功耗和發熱。儘管所示實施例通常作為示例示出一個電源平面，但實施例還提供了多個電源平面，例如是一個電源平面保持在一個參考電壓，而另一個電源平面保持在另一個參考電壓。
本揭露內容是關於一種方法，包括：將第二裝置晶粒安裝到第一裝置晶粒以形成第一封裝；將所述第一封裝安裝到基底；將電源線耦合到所述第一封裝；以及將所述電源線電性耦合到所述第一封裝的電源平面，使用散熱蓋作為所述電源平面或嵌入在鄰近所述第二裝置晶粒的封裝材料中的導電部件作為所述電源平面。在一些實施例中，更包括：將虛設結構附接到所述第一裝置晶粒，所述虛設結構包括所述電源平面。在一些實施例中，其中所述虛設結構包括圍繞所述第二裝置晶粒的環形基底。在一些實施例中，其中所述虛設結構中的所述電源平面包括晶粒穿孔 壁，所述晶粒穿孔壁從所述虛設結構的頂部延伸到所述虛設結構的底部並沿著所述虛設結構的長度延伸。在一些實施例中，更包括：翻轉所述第一封裝並通過所述第二裝置晶粒將所述第一封裝安裝到所述基底；以及在所述第一封裝上設置散熱部件，所述散熱部件鄰近所述第一裝置晶粒。在一些實施例中，更包括：在所述第一封裝上方沉積導電材料；以及通過所述導電材料將分離蓋附接至所述第一封裝。在一些實施例中，其中在將所述第二裝置晶粒安裝到所述第一裝置晶粒之後，沉積橫向圍繞所述第一裝置晶粒的封裝膠；在所述封裝膠中形成開口；以及在所述開口中沉積晶粒穿孔壁，所述晶粒穿孔壁沿所述第二裝置晶粒的邊緣縱向延伸。在一些實施例中，更包括：通過封裝膠對所述第二裝置晶粒進行封裝；以及在所述電源平面和設置在所述第二裝置晶粒中的矽穿孔之間的所述封裝膠的上表面上形成導線，所述電源平面設置在所述封裝膠中。
本揭露內容是關於一種方法，包括：將一個或多個第二裝置晶粒接合到第一裝置晶粒，所述一個或多個第二裝置晶粒佈置成垂直堆疊；形成鄰近所述一個或多個第二裝置晶粒的垂直電源平面；在所述垂直電源平面的一端將所述第一裝置晶粒電性耦合到所述垂直電源平面；以及在所述垂直電源平面的相對端將所述一個或多個第二裝置晶粒的穿孔電性耦合到所述垂直電源平面。在一些實施例中，其中所述垂直電源平面包括散熱蓋。在一些實施例中，其中所述散熱蓋為至少兩個元件，更包括通過導電 材料將所述散熱蓋的下側結合到所述第一裝置晶粒。在一些實施例中，其中形成所述垂直電源平面包括：在接合所述一個或多個第二裝置晶粒之後，沉積封裝膠以圍繞所述一個或多個第二裝置晶粒；在所述封裝膠中形成開口，所述開口暴露出所述一個或多個第二裝置晶粒下方的導電元件；以及在所述開口中沉積金屬插塞，所述垂直電源平面包括所述金屬插塞。在一些實施例中，其中所述垂直電源平面包括虛設晶粒，所述虛設晶粒包括嵌入基底內的導電元件。在一些實施例中，其中所述虛設晶粒的所述導電元件包括貫穿所述基底設置的穿孔陣列。在一些實施例中，其中所述垂直電源平面沿著所述一個或多個第二裝置晶粒中的一個裝置晶粒的邊緣的長度水平延伸。
本揭露內容是關於一種半導體裝置，包括：基底；至少一個裝置晶粒設置在所述基底上，其中所述至少一個裝置晶粒中具有矽穿孔結構；電壓調節器，設置在所述基底上並與所述至少一個裝置晶粒橫向分離；以及金屬結構，設置在所述至少一個裝置晶粒和所述電壓調節器之間，其中所述電壓調節器接收依次通過所述矽穿孔結構和所述金屬結構的電源輸送。在一些實施例中，其中所述金屬結構對應於設置在所述至少一個裝置晶粒上方的散熱蓋。在一些實施例中，其中所述金屬結構對應於鄰近所述至少一個裝置晶粒設置的一個或多個虛設晶粒，所述虛設晶粒包括穿過所述基底的導電元件。在一些實施例中，其中所述至少一個裝置設置在對應數量的封裝膠層中，其中所述金屬結構對應於 設置在所述封裝膠層中除了所述至少一個裝置晶粒之外的導電結構。在一些實施例中，其中所述金屬結構對應於晶粒穿孔壁，所述晶粒穿孔壁從所述至少一個裝置晶粒的上表面延伸到所述至少一個裝置晶粒的下表面，所述晶粒穿孔壁沿所述至少一個裝置晶粒的長度延伸。
前文概述若干實施例的特徵，以使得所屬技術領域具有通常知識者可更佳地理解本揭露內容的態樣。所屬技術領域具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
30:裝置晶粒
100:封裝
200:中介層
210:模製材料
250:裝置
251:底部填充材料
252、260:基底
253:正面介電層
254、257:接觸墊
255:導電路徑
256:背面介電層
258、300:裝置
259:導電凸塊
265:黏合墊/黏合材料/黏合劑
270、280:TIM/熱界面材料
275:蓋部
285:散熱器
285b:基部
285f:鰭部

Claims (9)

  1. 一種用於三維積體電路電源分配的方法，包括：將第二裝置晶粒安裝到第一裝置晶粒且通過封裝膠對所述第二裝置晶粒進行封裝，以形成第一封裝；將所述第一封裝安裝到基底；將電源線耦合到所述第一封裝；將所述電源線電性耦合到所述第一封裝的電源平面，使用散熱蓋作為所述電源平面或嵌入在鄰近所述第二裝置晶粒的封裝材料中的導電部件作為所述電源平面；以及在所述電源平面和設置在所述第二裝置晶粒中的矽穿孔之間的所述封裝膠的上表面上形成導線，所述電源平面設置在所述封裝膠中。
  2. 如請求項1所述的方法，更包括：將虛設結構附接到所述第一裝置晶粒，所述虛設結構包括所述電源平面。
  3. 如請求項1所述的方法，其中在將所述第二裝置晶粒安裝到所述第一裝置晶粒之後，沉積橫向圍繞所述第一裝置晶粒的封裝膠；在橫向圍繞所述第一裝置晶粒的封裝膠中形成開口；以及在所述開口中沉積晶粒穿孔壁，所述晶粒穿孔壁沿所述第二裝置晶粒的邊緣縱向延伸。
  4. 一種用於三維積體電路電源分配的方法，包括： 將一個或多個第二裝置晶粒接合到第一裝置晶粒，所述一個或多個第二裝置晶粒佈置成垂直堆疊；形成鄰近所述一個或多個第二裝置晶粒的垂直電源平面；在所述垂直電源平面的一端將所述第一裝置晶粒電性耦合到所述垂直電源平面；以及在所述垂直電源平面的相對端將所述一個或多個第二裝置晶粒的穿孔電性耦合到所述垂直電源平面。
  5. 如請求項4所述的方法，其中形成所述垂直電源平面包括：在接合所述一個或多個第二裝置晶粒之後，沉積封裝膠以圍繞所述一個或多個第二裝置晶粒；在所述封裝膠中形成開口，所述開口暴露出所述一個或多個第二裝置晶粒下方的導電元件；以及在所述開口中沉積金屬插塞，所述垂直電源平面包括所述金屬插塞。
  6. 如請求項4所述的方法，其中，所述垂直電源平面包括虛設晶粒，所述虛設晶粒包括嵌入基底內的導電元件。
  7. 一種半導體裝置，包括：基底；至少一個裝置晶粒設置在所述基底上，其中所述至少一個裝置晶粒中具有矽穿孔結構； 電壓調節器，設置在所述基底上並與所述至少一個裝置晶粒橫向分離；以及金屬結構，設置在所述至少一個裝置晶粒和所述電壓調節器之間，其中所述電壓調節器接收依次通過所述矽穿孔結構和所述金屬結構的電源輸送。
  8. 如請求項7所述的半導體裝置，其中所述金屬結構對應於鄰近所述至少一個裝置晶粒設置的一個或多個虛設晶粒，所述虛設晶粒包括穿過所述基底的導電元件。
  9. 如請求項7所述的半導體裝置，其中所述金屬結構對應於晶粒穿孔壁，所述晶粒穿孔壁從所述至少一個裝置晶粒的上表面延伸到所述至少一個裝置晶粒的下表面，所述晶粒穿孔壁沿所述至少一個裝置晶粒的長度延伸。
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