TW201836080A - 半導體元件 - Google Patents
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Abstract
本發明實施例揭示一種半導體元件,其包括一基板、一電子組件、一環形結構及一黏著劑層。該基板具有一第一表面。該電子組件在該基板之該第一表面上方。該環形結構在該基板之該第一表面上方,其中該環形結構包括具有一第一高度之一第一部分及自底表面凹陷且具有低於該第一高度之一第二高度之一第二部分。該黏著劑層插入在該環形結構之該第一部分與該基板之間及該環形結構之該第二部分與該基板之間。
Description
本發明實施例係關於半導體元件。
半導體元件受到廣泛範圍之溫度變化之影響。歸因於各種結構層之熱膨脹係數(CTE)之差異,半導體元件遭遇翹曲問題。為了控制此翹曲,例如將加強筋之環形結構併入至半導體元件中。加強環為半導體元件提供額外之支撐,因此減少翹曲。然而,歸因於熱循環期間之溫度變化,加強環傾向於分層,且因此不利地影響半導體元件之可靠性。
本發明實施例係關於一種半導體元件,其包含:基板,其具有第一表面;電子組件,其在該基板之該第一表面上方;環形結構,其在該基板之該第一表面上方,其中該環形結構包括面向該基板之該第一表面之底表面,該環形結構包括具有第一高度之第一部分及自該底表面凹陷且具有低於該第一高度之第二高度之第二部分;及黏著劑層,其插入在該環形結構之該第一部分與該基板之間及該環形結構之該第二部分與該基板之間。 本發明實施例係關於一種半導體元件,其包含:基板,其具有第一表面;電子組件,其在該基板之該第一表面上方;環形結構,其在該基板之該第一表面上方且與該電子組件之邊緣相鄰,其中該環形結構包括面向該基板之該第一表面之底表面;及黏著劑層,其插入在該基板之該第一表面與該環形結構之該底表面之間,其中該黏著劑層包括具有第一厚度之第一部分及具有第二厚度之第二部分,且該第二厚度大於該第一厚度。 本發明實施例係關於一種半導體元件,其包含:基板,其具有第一表面;電子組件,其在該基板之該第一表面上方;環形結構,其在該基板之該第一表面上方,其中該環形結構包括面向該基板之該第一表面之底表面;及黏著劑層,其插入在該基板之該第一表面與該環形結構之該底表面之間,其中該黏著劑層進一步經延伸以安置在該環形結構之內邊緣上。
以下揭示內容提供了許多不同實施例或實例用於實施所提供標之物之不同特徵。下文描述了元件及組態之特定實例以簡化本發明實施例。當然,這些實例僅為實例且不旨在限制。例如,在以下詳述中,第一特徵形成在第二特徵上方或第二特徵上可包括其中第一及第二特徵形成為直接接觸之實施例,且還可包括其中第一特徵與第二特徵之間可形成額外特徵使得第一及第二特徵無法直接接觸之實施例。此外,本發明實施例可在各個實例中重複參考標號及/或字母。此重複係為簡單且清楚起見且本身不規定所討論之各個實施例及/或組態之間的關係。 另外,其他空間相對術語(例如「在…下面」、「在…下方」、「下面」、「上方」、「上」等)可為易於描述而用於描述如圖中所說明之一個元件或特徵與另一元件或特徵之關係。該空間相對術語旨在涵蓋除圖中所描繪之定向之外之使用或操作中之元件之不同材料定向。該設備可以其他方式定向(旋轉90度或其他定向)且因此可同樣地解釋本文中所使用之空間相對描述符。 如本文中所使用,例如「第一」及「第二」等術語描述各種元件、組件、區域、層和/或區段,但是這些元件、組件、區域、層和/或區段不應受這些術語限制。這些術語可僅用於區分一個元件、組件、區域、層或區段與另一者。例如「第一」、「第二」及「第三」等術語在本文使用時並不暗示順序或順序,除非上下文明確指示。 如本文所使用,術語「大約」、「基本上」、「基本」及「約」用於描述及解釋細微之變化。當與事件或情況結合使用時,術語可指代事件或情況精確發生之實例以及事件或情況近似發生之實例。例如,當與數值結合使用時,術語可指代小於或等於該數值之±10%之變化範圍,例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%。例如,若多個值之間的差小於或等於該數值之平均值之±10%(例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%),則兩個數值可被認為「基本上」相同或相等。例如,「基本上」平行可指代相對於0°之角度變化範圍小於或等於±10°,例如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或小於或等於±0.05°。例如,「基本上」垂直可指代相對於90°之角度變化範圍小於或等於±10°、例如小於或等於±5°、小於或等於±4°、小於或等於±3°、小於或等於±2°、小於或等於±1°、小於或等於±0.5°、小於或等於±0.1°或小於或等於±0.05°。 還可包括其他特徵及過程。例如,可包括測試結構以幫助3D封裝或3DIC元件之驗證測試。測試結構可包括例如形成在再分配層中或形成在基板上之測試焊盤,該再分配層或基板允許測試3D封裝或3DIC、使用探針及/或探針卡等。驗證測試可對中間結構以及最終結構執行。此外,本文中揭示之結構及方法可與併入已知之良好晶粒之中間驗證之測試方法結合使用以增加成品率並降低成本。 在本發明實施例之一或多個實施例中,半導體元件包括黏著劑層,其在環形結構與基板之間具有較厚部分且經組態為應力緩衝器。較厚部分還有助於增加環形結構與基板之間的接觸面積,且因此增加黏著力。在一些實施例中,黏著劑層延伸至環形結構之內邊緣及/或外邊緣,以進一步增加環形結構與黏著劑層之間的接觸面積,且因此進一步提高黏著力。在一些實施例中,環形結構可進一步經組態為圍封電子組件之蓋結構或屏蔽元件。 圖1為說明根據本發明實施例之一或多個實施例之各個態樣之用於製造半導體元件之方法之流程圖。方法100開始於操作110,在操作110中提供基板。方法100繼續進行操作120,其中將黏著劑材料安置在基板之外圍上方。方法100以操作130繼續,其中經由黏著劑材料將環形結構安裝在基板之外圍上。環形結構包括第一部分及自底表面凹陷之第二部分,且黏著劑材料包括插入在環形結構之第一部分與基板之間的第一部分及插入在環形結構之第二部分與基板之間的第二部分。 方法100僅為一個實例,且並不意圖將本發明實施例限制至超過權利要求中明確敍述之程度。可在方法100之前、期間及之後提供額外之操作,且針對方法之額外實施例,可替換、消除或移動所描述之一些操作。 圖2為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,圖2A為沿線A-A'截取之半導體元件之示意橫截面視圖,且圖2B為示意沿線B-B'截取之半導體元件之示意橫截面視圖。如圖2、圖2A及圖2B中所描繪,半導體元件1包括基板10、電子組件20、環形結構30及黏著劑層40。基板10包括第一表面101。在一些實施例中,基板10包括半導體基板。作為實例,基板10之材料可包括例如矽或鍺等元素半導體;例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦或砷化銦等化合物半導體;或其組合。在一些實施例中,基板10可包括絕緣體上矽(SOI)基板、絕緣體上鍺(GOI)基板等。在一些實施例中,基板10可包括插入器基板、封裝基板等。 電子組件20安置在基板10之第一表面101上方。在一些實施例中,電子組件20安裝在基板10之晶粒安裝區域10M上,且電子組件20可電連接至電路層(未展示),例如再分配層(RDL)、直通矽晶穿孔(TSV)、導電支柱、導電柱、其組合等。在一些實施例中,電子組件20包括積體電路晶粒,例如半導體晶粒、電子晶粒、MEMS晶粒、其組合等。在一些實施例中,電子組件20可包括例如2.5D或3D封裝等之封裝。 環形結構30安置在基板10之第一表面101上方且與電子組件20之邊緣20S相鄰。在一些實施例中,環形結構30經組態為加強環,且有助於減輕基板10之翹曲及/或增強基板10之穩健性。在一些實施例中,環形結構30之外邊緣30A與基板10之邊緣10E基本上對準。環形結構30包括面向基板10之第一表面101之底表面301。在一些實施例中,環形結構30之材料可包括例如銅、不鏽鋼、不鏽鋼/Ni、黃銅、鋁等金屬,但不限於此。在一些實施例中,環形結構30包括具有第一高度H1之第一部分31及自底表面301凹陷且具有低於第一高度H1之第二高度H2之第二部分32。在一些實施例中,環形結構30之第二部分32包括分別基本對應於基板10之拐角10C之分段部分。 黏著劑層40插入在基板10之第一表面101與環形結構30之底表面301之間。在一些實施例中,黏著劑層40插入在環形結構30之第一部分31與基板10之間及環形結構30之第二部分32與基板10之間。黏著劑層40經組態以將環形結構30結合至基板10。在一些實施例中,黏著劑層40之材料可比基板10及環形結構30之材料更柔韌且更柔軟。用於黏著劑層40之材料之實例可包括有機黏著劑材料,例如環氧樹脂、聚醯亞胺(PI)、聚苯并噁唑(PBO)、苯并環丁烯(BCB),但不限於此。在一些實施例中,黏著劑層40包括與環形結構30之第一部分31基本上對準之第一部分401及與環形結構之第二部分32基本上對準之第二部分402。在一些實施例中,第一部分401具有第一厚度T1,第二部分402具有第二厚度T2,且第二厚度T2大於第一厚度T1。在一些實施例中,黏著劑層40之第二部分402包括分別基本上對應於基板之拐角10C之分段部分。在一些實施例中,第二部分402之分段部分朝向環形結構30之第二部分32突出,且因此具有比第一部分401之第一厚度T1大之第二厚度T2。在一些實施例中,黏著劑層40之第二部分402可包括多面體形狀或任何其他合適之形狀。在一些實施例中,黏著劑層40之第二部分402可包括八面體形狀,但不限於此。在一些實施例中,黏著劑層40之第二部分402可包括L形橫截面。在一些實施例中,黏著劑層40之第二部分402之至少外邊緣402A或內邊緣402B自環形結構30中暴露。在一些實施例中,黏著劑層40可經延伸以安置在環形結構30之內邊緣30B之至少部分上,以增加黏著力。在一些實施例中,黏著劑層40可經延伸以安置在環形結構30之外邊緣30A之至少部分上,以增加黏著力。 在一些實施例中,具有較厚厚度T2之較軟且柔韌之第二部分402安置在例如基板10之拐角等之應力集中區域中。黏著劑層40之第二部分402可經組態為在基板10與環形結構30之間提供緩衝效應之應力緩衝器。在一些實施例中,凹陷之第二部分402擴大了環形結構30與黏著劑層40之間的接觸面積,且因此增加黏著力。在一些實施例中,第二部分402可減小拐角處之應力集中、減輕環形結構30之分層、降低基板裂開之風險,且提高環形結構30之可靠性及耐久性。 本發明實施例之半導體元件不限於上述實施例,且可具有其他不同之實施例。為了簡化描述且為了便於比較本發明實施例之實施例中之每一者,以下實施例中之每一者中之相同組件用相同之參考標號來標記。為了更容易地比較實施例之間的差異,以下描述將詳述不同實施例之間的不同之處,且不再冗餘描述相同之特徵。 圖3為根據本發明實施例之一或多個實施例之半導體元件的示意俯視圖,圖3A為沿著線C-C'截取之半導體元件之示意橫截面視圖,且圖3B為示意沿著線D-D'截取之半導體元件之示意橫截面視圖。如圖3、圖3A及圖3B中所描繪,半導體元件2可包括例如2.5D或3D IC封裝等之封裝。在一些實施例中,半導體元件2可包括基板上晶圓上晶片(CoWoS)封裝結構,且電子組件20可包括晶圓上晶片(CoW)晶粒。在一些實施例中,電子組件20包括插入器21、半導體晶粒22、互連件23、第一連接器24、底部填充物25及囊封劑26。在一些實施例中,插入器21可包括通路,例如直通矽晶穿孔(TSV)等,其電連接至安置在插入器21之前表面上方之互連件23及安置在插入器21之底表面上方之第一連接器24。在一些實施例中,半導體晶粒22安置在插入器21上方,且藉由互連件23電連接至插入器21。在一些實施例中,互連件23可包括但不限於導電凸塊、導電膏、導電球等。在一些實施例中,第一連接器24安置在基板10與插入器21之間並與其電連接。在一些實施例中,第一連接器24可包括但不限於導電凸塊、導電膏、導電球等。在一些實施例中,底部填充物25安置在基板10與插入器21之間且圍封第一連接器24。在一些實施例中,囊封劑26囊封插入器21及半導體晶粒22之至少部分。 在一些實施例中,基板10包括電路層(未展示),例如再分配層(RDL)、直通矽晶穿孔(TSV)、導電支柱、導電柱、其組合等 。在一些實施例中,半導體元件2可進一步包括在基板10之第二表面102上方之第二連接器12。在一些實施例中,第二連接器12可藉由基板10之電路層電連接至第一連接器24。在一些實施例中,第二連接器12經組態以電連接至例如PCB等之電路板。在一些實施例中,第二連接器12可包括但不限於導電凸塊、導電膏、導電球等。 在一些實施例中,具有較厚厚度T2之第二部分402安置在例如基板10之拐角等之應力集中區域中。黏著劑層40之第二部分402可經組態為在基板10與環形結構30之間提供緩衝效應之應力緩衝器。在一些實施例中,凹陷之第二部分402擴大了環形結構30與黏著劑層40之間的接觸面積,且因此增加了黏著力。在一些實施例中,第二部分402可減小拐角處之應力集中、減輕環形結構30之分層、降低基板裂開之風險,且提高環形結構30之可靠性及耐久性。 圖4為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,且圖4A為沿著線E-E'截取之半導體元件之示意橫截面視圖。如圖4及圖4A中所描繪,黏著劑層40進一步經延伸以安置在環形結構30之內邊緣30B之至少部分上,以增加黏著劑層40與環形結構30之內邊緣30B之黏著力。因此,可進一步提高環形結構30之可靠性。 圖5為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。如圖5中所描繪,半導體元件4之黏著劑層40之第二部分402可包括六面體形狀,例如長方體,但不限於此。在一些實施例中,黏著劑層40之第二部分402可包括三角形橫截面。 圖6為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。如圖6中所描繪,半導體元件5之黏著劑層40之第二部分402可包括八面體形狀,但不限於此。在一些實施例中,黏著劑層40之第二部分402可包括箭頭形狀之橫截面。 圖7為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。如圖7中所描繪,半導體元件6之黏著劑層40之第二部分402可包括七面體形狀,但不限於此。在一些實施例中,黏著劑層40之第二部分402可包括箭頭形狀之橫截面。 圖8為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。如圖8中所描繪,半導體元件7之黏著劑層40之第二部分402可包括八面體形狀,但不限於此。在一些實施例中,黏著劑層40之第二部分402可包括雙頭箭頭形狀之橫截面。 圖9為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,且圖9A為沿著線F-F'截取之半導體元件之示意橫截面視圖。如圖9及圖9A中所描繪,半導體元件8之環形結構30之第二部分32可基本上對應於基板10之外圍。在一些實施例中,黏著劑層40包括第一部分401及第二部分402。在一些實施例中,黏著劑層40之第二部分402朝向環形結構30之第二部分32延伸,且因此具有比第一部分401之第一厚度T1大之第二厚度T2。在一些實施例中,黏著劑層40之第二部分402之內邊緣及外邊緣藉由環形結構30圍封。在一些實施例中,黏著劑層40之第二部分402包括連續部分。接合之第二部分402增加了環形結構30與黏著劑層40之間的接觸面積,且因此增加了環形結構30與黏著劑層40之間的黏著力。在一些實施例中,環形結構30之第二部分32可為圍繞基板10之外圍之連續部分。在一些實施例中,環形結構30之第二部分32可包括多個分段部分。在一些實施例中,黏著劑層40經延伸以安置在環形結構30之內邊緣30B之至少部分上,以增加黏著劑層40與環形結構30之內邊緣30B之黏著力。因此,可進一步提高環形結構30之可靠性。在一些實施例中,環形結構30之外邊緣30A可自基板10之邊緣凹陷。在一些實施例中,黏著劑層40可經延伸以安置在環形結構30之外邊緣30A之至少部分上,以增加黏著劑層40與環形結構30之外邊緣30A之黏著力。因此,可進一步提高環形結構30之可靠性。 圖10為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,且圖10A為沿著線G-G'截取之半導體元件之示意橫截面視圖。如圖10及圖10A中所描繪,在一些實施例之半導體元件9中,黏著劑層40之第二部分402之外邊緣藉由環形結構30圍封,而黏著劑層40之第二部分402之內邊緣自環形結構30中暴露。接合之第二部分402增加了環形結構30與黏著劑層40之間的接觸面積,且因此增加了環形結構30與黏著劑層40之間的黏著力。在一些實施例中,黏著劑層40進一步經延伸以安置在環形結構30之內邊緣30B之至少部分上,以增加黏著劑層40與環形結構30之內邊緣30B之黏著力。因此,可進一步提高環形結構30之可靠性。在一些實施例中,環形結構30之外邊緣30A可自基板10之邊緣凹陷。在一些實施例中,黏著劑層40可經延伸以安置在環形結構30之外邊緣30A之至少部分上,以增加黏著劑層40與環形結構30之外邊緣30A之黏著力。因此,可進一步提高環形結構30之可靠性。 圖11為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,且圖11A為沿著線H-H'截取之半導體元件之示意橫截面視圖。如圖11及圖11A中所描繪,在一些實施例之半導體元件9中,黏著劑層40之第二部分402之內邊緣被藉由環形結構30圍封,而黏著劑層40之第二部分402之外邊緣自環形結構30中暴露。接合之第二部分402增加了環形結構30與黏著劑層40之間的接觸面積,且因此增加了環形結構30與黏著劑層40之間的黏著力。在一些實施例中,黏著劑層40進一步經延伸以安置在環形結構30之外邊緣30A之至少部分上,以增加黏著劑層40與環形結構30之內邊緣30B之黏著力。因此,可進一步提高環形結構30之可靠性。在一些實施例中,環形結構30之外邊緣30A可自基板10之邊緣10E凹陷。在一些實施例中,黏著劑層40可經延伸以安置在環形結構30之內邊緣30B之至少部分上,以增加黏著劑層40與環形結構30之內邊緣30B之黏著力。因此,可進一步提高環形結構30之可靠性。 圖12為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,且圖12A為沿著線I-I'截取之半導體元件之示意橫截面視圖。如圖12及圖12A中所描繪,半導體元件70之黏著劑層40插入在基板10之第一表面101與環形結構30之底表面301之間。在一些實施例中,黏著劑層40經延伸以安置在環形結構30之內邊緣30B之至少部分上,以增加黏著劑層40與環形結構30之內邊緣30B之黏著力。 圖13為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,且圖13A為沿著線J-J'截取之半導體元件之示意橫截面視圖。如圖13及圖13A中所描繪,半導體元件80之黏著劑層40插入在基板10之第一表面101與環形結構30之底表面301之間。在一些實施例中,環形結構30之外邊緣30A可自基板10之邊緣10E凹陷。在一些實施例中,黏著劑層40可經延伸以安置在環形結構30之內邊緣30B之至少部分上,以增加黏著劑層40與環形結構30之內邊緣30B之黏著力。因此,可進一步提高環形結構30之可靠性。 圖14為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖,圖14A為沿著線L-L'截取之半導體元件之示意橫截面視圖,且圖14B為示意沿著線M-M'截取之半導體元件之示意橫截面視圖。如圖14、圖14A及圖14B中所描繪,與圖2、圖2A及圖2B之半導體元件1相比,半導體元件90之環形結構30可進一步包括連接至第一部分31及第二部分32之蓋部分33。在一些實施例中,蓋部分33安置在電子組件20上方,且蓋部分33、第一部分31及第二部分32可經組態為將電子組件20密封在基板10上之蓋結構。在一些實施例中,蓋部分33、第一部分31及第二部分32可經組態為屏蔽元件。在一些實施例中,蓋部分33可與電子組件20之上表面20U間隔開或與其接觸。在一些實施例中,環形結構30之蓋部分33、第一部分31及第二部分32可由相同之材料形成,且整體地形成。蓋部分33可施加至如圖2至13之上述實施例中所揭示之半導體元件中之任一者之環形結構。 在本發明實施例之一些實施例中,黏著劑層之較厚部分朝向環形結構之凹陷部分突出。朝向環形結構之凹陷部分突出之更柔軟且柔韌之黏著劑層可經組態為在基板與環形結構之間提供緩衝效應之應力緩衝器。在一些實施方案中,黏著劑層之突出部分擴大了環形結構與黏著劑層之間的接觸面積,且因此增加了黏著力。在一些實施例中,黏著劑層進一步延伸至環形結構之內邊緣及/或外邊緣,以增加環形結構與黏著劑層之間的接觸面積,且因此提高黏著力。在一些實施例中,黏著劑層之突出部分經組態以緩衝應力、減輕環形結構之分層、降低基板裂開之風險及/或增強可靠性及耐久性。在一些實施例中,環形結構可進一步經組態為圍封電子組件之蓋結構或屏蔽元件。 在一個示範性態樣中,一種半導體元件包括基板、電子組件、環形結構及黏著劑層。該基板具有第一表面。該電子組件在該基板之該第一表面上方。該環形結構在該基板之該第一表面上方,其中該環形結構包括具有第一高度之第一部分及自底表面凹陷且具有低於該第一高度之第二高度之第二部分。該黏著劑層插入在該環形結構之該第一部分與該基板之間及該環形結構之該第二部分與該基板之間。 在另一態樣中,一種半導體元件包括基板、電子組件、環形結構及黏著劑層。該基板具有第一表面。該電子組件在該基板之該第一表面上方。該環形結構在該基板之該第一表面上方且與該電子組件之邊緣相鄰。該環形結構包括面向該基板之該第一表面之底表面。該黏著劑層插入在該基板之該第一表面與該環形結構之該底表面之間。該黏著劑層包括具有第一厚度之第一部分及具有第二厚度之第二部分,且該第二厚度大於該第一厚度。 在又一態樣中,一種半導體元件包括基板、電子組件、環形結構及黏著劑層。該基板具有第一表面。該電子組件在該基板之該第一表面上方。該環形結構在該基板之該第一表面上方,其中該環形結構包括面向該基板之該第一表面之底表面。該黏著劑層插入在該基板之該第一表面與該環形結構之該底表面之間。該黏著劑層進一步經延伸以安置在該環形結構之內邊緣上。 前文概述了若干實施例之結構使得此項技術之技術人員可更好地理解本揭示內容之態樣。此項技術之技術人員應明白,其可輕易地使用本發明實施例作為用於設計或修改其他過程及結構之基礎以用於實行相同目的及/或實現本文介紹之實施例之相同優點。此項技術之技術人員還認識至,此類等效結構並未脫離本揭示內容之精神及範疇,且在不脫離本揭示內容之精神及範疇之情況下,其可在本文中做出各種改變、替代及更改。
10‧‧‧基板
10C‧‧‧拐角
10E‧‧‧邊緣
20‧‧‧電子組件
21‧‧‧插入器
22‧‧‧半導體晶粒
23‧‧‧互連件
24‧‧‧第一連接器
25‧‧‧底部填充物
26‧‧‧囊封劑
20S‧‧‧邊緣
30‧‧‧環形結構
30A‧‧‧外邊緣
30B‧‧‧內邊緣
31‧‧‧第一部分
32‧‧‧第二部分
33‧‧‧蓋部分
40‧‧‧黏著劑層
70‧‧‧半導體元件
80‧‧‧半導體元件
90‧‧‧半導體元件
100‧‧‧方法
101‧‧‧第一表面
110‧‧‧操作
120‧‧‧操作
130‧‧‧操作
301‧‧‧底表面
401‧‧‧第一部分
402‧‧‧第二部分
402A‧‧‧外邊緣
402B‧‧‧內邊緣
A-A'‧‧‧線
B-B'‧‧‧線
C-C'‧‧‧線
D-D'‧‧‧線
E-E'‧‧‧線
F-F'‧‧‧線
G-G'‧‧‧線
H1‧‧‧第一高度
H2‧‧‧第二高度
H-H'‧‧‧線
I-I'‧‧‧線
J-J'‧‧‧線
L-L'‧‧‧線
M-M'‧‧‧線
T1‧‧‧第一厚度
T2‧‧‧第二厚度
在結合附圖閱讀時根據以下詳述最佳地理解本發明之實施例之態樣。應注意,根據標準行業慣例,各種結構不一定按比例繪製。實際上,為了使討論清楚起見可任意增大或減小各種結構之尺寸。 圖1為說明根據本發明實施例之一或多個實施例之各個態樣之用於製造半導體元件之方法之流程圖。 圖2為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖2A為沿著圖2之線A-A'截取之半導體元件之示意橫截面視圖。 圖2B為沿著圖2之線B-B'截取之半導體元件之示意橫截面視圖。 圖3為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖3A為沿著圖3之線C-C'截取之半導體元件之示意橫截面視圖。 圖3B為沿著圖3之線D-D'截取之半導體元件之示意橫截面視圖。 圖4為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖4A為沿著圖4之線E-E'截取之半導體元件之示意橫截面視圖。 圖5為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖6為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖7為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖8為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖9為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖9A為沿著圖9之線F-F'截取之半導體元件之示意橫截面視圖。 圖10為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖10A為沿著圖10之線G-G'截取之半導體元件之示意橫截面視圖。 圖11為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖11A為沿著圖11之線H-H'截取之半導體元件之示意橫截面視圖。 圖12為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖12A為沿著圖12之線I-I'截取之半導體元件之示意橫截面視圖。 圖13為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖13A為沿著圖13之線J-J'截取之半導體元件之示意橫截面視圖。 圖14為根據本發明實施例之一或多個實施例之半導體元件之示意俯視圖。 圖14A為沿著圖14之線L-L'截取之半導體元件之示意橫截面視圖。 圖14B為沿著圖14之線M-M'截取之半導體元件之示意橫截面視圖。
Claims (1)
- 一種半導體元件,其包含: 一基板,其具有一第一表面; 一電子組件,其在該基板之該第一表面上方; 一環形結構,其在該基板之該第一表面上方,其中該環形結構包括面向該基板之該第一表面之一底表面,該環形結構包括具有一第一高度之一第一部分及自該底表面凹陷且具有低於該第一高度之一第二高度之一第二部分;及 一黏著劑層,其插入在該環形結構之該第一部分與該基板之間及該環形結構之該第二部分與該基板之間。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI818498B (zh) * | 2021-08-30 | 2023-10-11 | 台灣積體電路製造股份有限公司 | 封裝結構及其形成方法 |
TWI825917B (zh) * | 2021-11-12 | 2023-12-11 | 台灣積體電路製造股份有限公司 | 用於三維積體電路電源分配的方法及半導體裝置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10276551B2 (en) * | 2017-07-03 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device package and method of forming semiconductor device package |
US11101260B2 (en) * | 2018-02-01 | 2021-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a dummy die of an integrated circuit having an embedded annular structure |
US10825696B2 (en) | 2018-07-02 | 2020-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cross-wafer RDLs in constructed wafers |
US10971425B2 (en) * | 2018-09-27 | 2021-04-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device |
US11222850B2 (en) | 2019-05-15 | 2022-01-11 | Mediatek Inc. | Electronic package with rotated semiconductor die |
US11004758B2 (en) * | 2019-06-17 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package and method |
US11521939B2 (en) * | 2020-07-24 | 2022-12-06 | Advanced Semiconductor Engineering, Inc. | Semiconductor device structure having stiffener with two or more contact points for heat dissipating element |
WO2022061682A1 (zh) * | 2020-09-25 | 2022-03-31 | 华为技术有限公司 | 一种封装结构及封装方法、电子装置及其制造方法 |
US11705408B2 (en) * | 2021-02-25 | 2023-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package |
US11699668B2 (en) * | 2021-05-12 | 2023-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device package having warpage control and method of forming the same |
US11676826B2 (en) * | 2021-08-31 | 2023-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor die package with ring structure for controlling warpage of a package substrate |
US20230187379A1 (en) * | 2021-12-10 | 2023-06-15 | Ati Technologies Ulc | Electronic device including a substrate, a structure, and an adhesive and a process of forming the same |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6389687B1 (en) * | 1999-12-08 | 2002-05-21 | Amkor Technology, Inc. | Method of fabricating image sensor packages in an array |
US6703704B1 (en) * | 2002-09-25 | 2004-03-09 | International Business Machines Corporation | Stress reducing stiffener ring |
TW200428623A (en) * | 2003-06-11 | 2004-12-16 | Siliconware Precision Industries Co Ltd | Semiconductor package with heat sink |
TW200527620A (en) * | 2004-02-04 | 2005-08-16 | Siliconware Precision Industries Co Ltd | Semiconductor package |
JP4467506B2 (ja) * | 2005-11-24 | 2010-05-26 | 三菱電機株式会社 | パッケージおよびそれを用いた電子装置 |
JP5289996B2 (ja) * | 2009-02-16 | 2013-09-11 | 日本特殊陶業株式会社 | 補強材付き配線基板 |
JP5231382B2 (ja) * | 2009-11-27 | 2013-07-10 | 新光電気工業株式会社 | 半導体装置 |
US20120126399A1 (en) * | 2010-11-22 | 2012-05-24 | Bridge Semiconductor Corporation | Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry |
US8797057B2 (en) | 2011-02-11 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Testing of semiconductor chips with microbumps |
US8624359B2 (en) * | 2011-10-05 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale package and method of manufacturing the same |
US8803316B2 (en) | 2011-12-06 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | TSV structures and methods for forming the same |
US8986806B1 (en) * | 2012-04-20 | 2015-03-24 | Amkor Technology, Inc. | Warpage control stiffener ring package and fabrication method |
US8803292B2 (en) | 2012-04-27 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-substrate vias and methods for forming the same |
US9443783B2 (en) | 2012-06-27 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC stacking device and method of manufacture |
US20140167243A1 (en) * | 2012-12-13 | 2014-06-19 | Yuci Shen | Semiconductor packages using a chip constraint means |
US8802504B1 (en) | 2013-03-14 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D packages and methods for forming the same |
US9299649B2 (en) | 2013-02-08 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D packages and methods for forming the same |
US8993380B2 (en) | 2013-03-08 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for 3D IC package |
JP6335173B2 (ja) * | 2013-07-29 | 2018-05-30 | リンテック株式会社 | 保護膜形成用複合シート、保護膜付きチップ、及び保護膜付きチップの製造方法 |
US9281254B2 (en) | 2014-02-13 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming integrated circuit package |
US20150257316A1 (en) | 2014-03-07 | 2015-09-10 | Bridge Semiconductor Corporation | Method of making thermally enhanced wiring board having isolator incorporated therein |
US9425126B2 (en) | 2014-05-29 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for chip-on-wafer-on-substrate |
US9496189B2 (en) | 2014-06-13 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked semiconductor devices and methods of forming same |
US10043730B2 (en) * | 2015-09-28 | 2018-08-07 | Xilinx, Inc. | Stacked silicon package assembly having an enhanced lid |
JP6319477B1 (ja) * | 2017-02-14 | 2018-05-09 | 日本電気株式会社 | モジュール、モジュール製造方法、パッケージ |
US10529645B2 (en) * | 2017-06-08 | 2020-01-07 | Xilinx, Inc. | Methods and apparatus for thermal interface material (TIM) bond line thickness (BLT) reduction and TIM adhesion enhancement for efficient thermal management |
-
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Cited By (3)
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TWI825917B (zh) * | 2021-11-12 | 2023-12-11 | 台灣積體電路製造股份有限公司 | 用於三維積體電路電源分配的方法及半導體裝置 |
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