CN108573929B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN108573929B
CN108573929B CN201711095986.5A CN201711095986A CN108573929B CN 108573929 B CN108573929 B CN 108573929B CN 201711095986 A CN201711095986 A CN 201711095986A CN 108573929 B CN108573929 B CN 108573929B
Authority
CN
China
Prior art keywords
substrate
ring structure
semiconductor device
adhesive layer
ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711095986.5A
Other languages
English (en)
Other versions
CN108573929A (zh
Inventor
黄冠育
黄松辉
李百渊
许书嘉
李祥帆
黄思博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108573929A publication Critical patent/CN108573929A/zh
Application granted granted Critical
Publication of CN108573929B publication Critical patent/CN108573929B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明实施例揭示一种半导体装置，其包含衬底、电子组件、环形结构及粘合剂层。所述衬底具有第一表面。所述电子组件在所述衬底的所述第一表面上方。所述环形结构在所述衬底的所述第一表面上方，其中所述环形结构包含具有第一高度的第一部分及从底表面凹陷且具有低于所述第一高度的第二高度的第二部分。所述粘合剂层插入在所述环形结构的所述第一部分与所述衬底之间及所述环形结构的所述第二部分与所述衬底之间。

Description

半导体装置
技术领域
本发明实施例涉及半导体装置。
背景技术
半导体装置受到广泛范围的温度变化的影响。归因于各种结构层的热膨胀系数(CTE)的差异，半导体装置遭遇翘曲问题。为了控制此翘曲，例如加强筋的环形结构被并入到半导体装置中。加强环为半导体装置提供额外的支撑，因此减少翘曲。然而，归因于热循环期间的温度变化，加强环倾向于分层，且因此不利地影响半导体装置的可靠性。
发明内容
本发明实施例涉及一种半导体装置，其包括：衬底，其具有第一表面；电子组件，其在所述衬底的所述第一表面上方；环形结构，其在所述衬底的所述第一表面上方，其中所述环形结构包含面向所述衬底的所述第一表面的底表面，所述环形结构包含具有第一高度的第一部分及从所述底表面凹陷且具有低于所述第一高度的第二高度的第二部分；及粘合剂层，其插入在所述环形结构的所述第一部分与所述衬底之间及所述环形结构的所述第二部分与所述衬底之间。
本发明实施例涉及一种半导体装置，其包括：衬底，其具有第一表面；电子组件，其在所述衬底的所述第一表面上方；环形结构，其在所述衬底的所述第一表面上方且与所述电子组件的边缘相邻，其中所述环形结构包含面向所述衬底的所述第一表面的底表面；及粘合剂层，其插入在所述衬底的所述第一表面与所述环形结构的所述底表面之间，其中所述粘合剂层包含具有第一厚度的第一部分及具有第二厚度的第二部分，且所述第二厚度大于所述第一厚度。
本发明实施例涉及一种半导体装置，其包括：衬底，其具有第一表面；电子组件，其在所述衬底的所述第一表面上方；环形结构，其在所述衬底的所述第一表面上方，其中所述环形结构包含面向所述衬底的所述第一表面的底表面；及粘合剂层，其插入在所述衬底的所述第一表面与所述环形结构的所述底表面之间，其中所述粘合剂层进一步经延伸以安置在所述环形结构的内边缘上。
附图说明
在结合附图阅读时根据以下详述最佳地理解本发明的实施例的方面。应注意，根据标准行业惯例，各种结构不一定按比例绘制。实际上，为了使讨论清楚起见可任意增大或减小各种结构的尺寸。
图1是说明根据本发明实施例的一或多个实施例的各个方面的用于制造半导体装置的方法的流程图。
图2是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图2A是沿着图2的线A-A'截取的半导体装置的示意横截面视图。
图2B是沿着图2的线B-B'截取的半导体装置的示意横截面视图。
图3是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图3A是沿着图3的线C-C'截取的半导体装置的示意横截面视图。
图3B是沿着图3的线D-D'截取的半导体装置的示意横截面视图。
图4是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图4A是沿着图4的线E-E'截取的半导体装置的示意横截面视图。
图5是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图6是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图7是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图8是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图9是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图9A是沿着图9的线F-F'截取的半导体装置的示意横截面视图。
图10是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图10A是沿着图10的线G-G'截取的半导体装置的示意横截面视图。
图11是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图11A是沿着图11的线H-H'截取的半导体装置的示意横截面视图。
图12是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图12A是沿着图12的线I-I'截取的半导体装置的示意横截面视图。
图13是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图13A是沿着图13的线J-J'截取的半导体装置的示意横截面视图。
图14是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。
图14A是沿着图14的线L-L'截取的半导体装置的示意横截面视图。
图14B是沿着图14的线M-M'截取的半导体装置的示意横截面视图。
具体实施方式
以下揭示内容提供了许多不同实施例或实例用于实施所提供标的物的不同特征。下文描述了元件及布置的特定实例以简化本发明实施例。当然，这些实例仅仅是实例且不旨在限制。例如，在以下详述中，第一特征形成在第二特征上方或第二特征上可包含其中第一及第二特征形成为直接接触的实施例，且还可包含其中第一特征与第二特征之间可形成额外特征使得第一及第二特征无法直接接触的实施例。此外，本发明实施例可在各个实例中重复参考标号及/或字母。此重复是为了简单且清楚起见且本身不规定所讨论的各个实施例及/或配置之间的关系。
另外，其它空间相对术语(例如“在…下面”、“在…下方”、“下面”、“上方”、“上”等)可为易于描述而用于描述如图中所说明的一个元件或特征与另一元件或特征的关系。所述空间相对术语旨在涵盖除图中所描绘的定向之外的使用或操作中的装置的不同材料定向。所述设备可以其它方式定向(旋转90度或其它定向)且因此可同样地解释本文中所使用的空间相对描述符。
如本文中所使用，例如“第一”及“第二”等术语描述各种元件、组件、区域、层和/或区段，但是这些元件、组件、区域、层和/或区段不应受这些术语限制。这些术语可仅用于区分一个元件、组件、区域、层或区段与另一者。例如“第一”、“第二”及“第三”等术语在本文使用时并不暗示顺序或顺序，除非上下文明确指示。
如本文所使用，术语“大约”、“基本上”、“基本”及“约”用于描述及解释细微的变化。当与事件或情况结合使用时，术语可指代事件或情况精确发生的实例以及事件或情况近似发生的实例。例如，当与数值结合使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。例如，如果多个值之间的差小于或等于所述数值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么两个数值可被认为“基本上”相同或相等。例如，“基本上”平行可指代相对于0°的角度变化范围小于或等于±10°，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。例如，“基本上”垂直可指代相对于90°的角度变化范围小于或等于±10°、例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。
还可包含其它特征及过程。例如，可包含测试结构以帮助3D封装或3DIC装置的验证测试。测试结构可包含例如形成在再分配层中或形成在衬底上的测试焊盘，所述再分配层或衬底允许测试3D封装或3DIC、使用探针及/或探针卡等。验证测试可对中间结构以及最终结构执行。此外，本文中揭示的结构及方法可与并入已知的良好裸片的中间验证的测试方法结合使用以增加成品率并降低成本。
在本发明实施例的一或多个实施例中，半导体装置包含粘合剂层，其在环形结构与衬底之间具有较厚部分且被配置为应力缓冲器。较厚部分还有助于增加环形结构与衬底之间的接触面积，且因此增加粘合力。在一些实施例中，粘合剂层延伸到环形结构的内边缘及/或外边缘，以进一步增加环形结构与粘合剂层之间的接触面积，且因此进一步提高粘合力。在一些实施例中，环形结构可进一步被配置为围封电子组件的盖结构或屏蔽元件。
图1是说明根据本发明实施例的一或多个实施例的各个方面的用于制造半导体装置的方法的流程图。方法100开始于操作110，在操作110中提供衬底。方法100继续进行操作120，其中将粘合剂材料安置在衬底的外围上方。方法100以操作130继续，其中经由粘合剂材料将环形结构安装在衬底的外围上。环形结构包含第一部分及从底表面凹陷的第二部分，且粘合剂材料包含插入在环形结构的第一部分与衬底之间的第一部分及插入在环形结构的第二部分与衬底之间的第二部分。
方法100仅仅是一个实例，且并不意图将本发明实施例限制到超过权利要求中明确叙述的程度。可在方法100之前、期间及之后提供额外的操作，且针对方法的额外实施例，可替换、消除或移动所描述的一些操作。
图2是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，图2A是沿着线A-A'截取的半导体装置的示意横截面视图，且图2B是示意沿着线B-B'截取的半导体装置的示意横截面视图。如图2、图2A及图2B中所描绘，半导体装置1包含衬底10、电子组件20、环形结构30及粘合剂层40。衬底10包含第一表面101。在一些实施例中，衬底10包含半导体衬底。作为实例，衬底10的材料可包含例如硅或锗等元素半导体；例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟或砷化铟等化合物半导体；或其组合。在一些实施例中，衬底10可包含绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。在一些实施例中，衬底10可包含插入器衬底、封装衬底等。
电子组件20安置在衬底10的第一表面101上方。在一些实施例中，电子组件20安装在衬底10的裸片安装区域10M上，且电子组件20可电连接到电路层(未展示)，例如再分配层(RDL)、穿衬底通路(TSV)、导电支柱、导电柱、其组合等。在一些实施例中，电子组件20包含集成电路裸片，例如半导体裸片、电子裸片、MEMS裸片、其组合等。在一些实施例中，电子组件20可包含例如2.5D或3D封装等的封装。
环形结构30安置在衬底10的第一表面101上方且与电子组件20的边缘20S相邻。在一些实施例中，环形结构30被配置为加强环，且有助于减轻衬底10的翘曲及/或增强衬底10的稳健性。在一些实施例中，环形结构30的外边缘30A与衬底10的边缘10E基本上对准。环形结构30包含面向衬底10的第一表面101的底表面301。在一些实施例中，环形结构30的材料可包含例如铜、不锈钢、不锈钢/Ni、黄铜、铝等金属，但不限于此。在一些实施例中，环形结构30包含具有第一高度H1的第一部分31及从底表面301凹陷且具有低于第一高度H1的第二高度H2的第二部分32。在一些实施例中，环形结构30的第二部分32包含分别基本对应于衬底10的拐角10C的分段部分。
粘合剂层40插入在衬底10的第一表面101与环形结构30的底表面301之间。在一些实施例中，粘合剂层40插入在环形结构30的第一部分31与衬底10之间及环形结构30的第二部分32与衬底10之间。粘合剂层40经配置以将环形结构30结合到衬底10。在一些实施例中，粘合剂层40的材料可比衬底10及环形结构30的材料更柔韧且更柔软。用于粘合剂层40的材料的实例可包含有机粘合剂材料，例如环氧树脂、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)，但不限于此。在一些实施例中，粘合剂层40包含与环形结构30的第一部分31基本上对准的第一部分401及与环形结构的第二部分32基本上对准的第二部分402。在一些实施例中，第一部分401具有第一厚度T1，第二部分402具有第二厚度T2，且第二厚度T2大于第一厚度T1。在一些实施例中，粘合剂层40的第二部分402包含分别基本上对应于衬底的拐角10C的分段部分。在一些实施例中，第二部分402的分段部分朝向环形结构30的第二部分32突出，且因此具有比第一部分401的第一厚度T1大的第二厚度T2。在一些实施例中，粘合剂层40的第二部分402可包含多面体形状或任何其它合适的形状。在一些实施例中，粘合剂层40的第二部分402可包含八面体形状，但不限于此。在一些实施例中，粘合剂层40的第二部分402可包含L形横截面。在一些实施例中，粘合剂层40的第二部分402的至少外边缘402A或内边缘402B从环形结构30中暴露。在一些实施例中，粘合剂层40可经延伸以安置在环形结构30的内边缘30B的至少部分上，以增加粘合力。在一些实施例中，粘合剂层40可经延伸以安置在环形结构30的外边缘30A的至少部分上，以增加粘合力。
在一些实施例中，具有较厚厚度T2的较软且柔韧的第二部分402安置在例如衬底10的拐角等的应力集中区域中。粘合剂层40的第二部分402可被配置为在衬底10与环形结构30之间提供缓冲效应的应力缓冲器。在一些实施例中，凹陷的第二部分402扩大了环形结构30与粘合剂层40之间的接触面积，且因此增加粘合力。在一些实施例中，第二部分402可减小拐角处的应力集中、减轻环形结构30的分层、降低衬底裂开的风险，且提高环形结构30的可靠性及耐久性。
本发明实施例的半导体装置不限于上述实施例，且可具有其它不同的实施例。为了简化描述且为了便于比较本发明实施例的实施例中的每一者，以下实施例中的每一者中的相同组件用相同的参考标号来标记。为了更容易地比较实施例之间的差异，以下描述将详述不同实施例之间的不同之处，且不再冗余描述相同的特征。
图3是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，图3A是沿着线C-C'截取的半导体装置的示意横截面视图，且图3B是示意沿着线D-D'截取的半导体装置的示意横截面视图。如图3、图3A及图3B中所描绘，半导体装置2可包含例如2.5D或3DIC封装等的封装。在一些实施例中，半导体装置2可包含衬底上晶片上芯片(CoWoS)封装结构，且电子组件20可包含晶片上芯片(CoW)裸片。在一些实施例中，电子组件20包含插入器21、半导体裸片22、互连件23、第一连接器24、底部填充物25及囊封剂26。在一些实施例中，插入器21可包含通路，例如穿衬底通路(TSV)等，其电连接到安置在插入器21的前表面上方的互连件23及安置在插入器21的底表面上方的第一连接器24。在一些实施例中，半导体裸片22安置在插入器21上方，且通过互连件23电连接到插入器21。在一些实施例中，互连件23可包含但不限于导电凸块、导电膏、导电球等。在一些实施例中，第一连接器24安置在衬底10与插入器21之间并与其电连接。在一些实施例中，第一连接器24可包含但不限于导电凸块、导电膏、导电球等。在一些实施例中，底部填充物25安置在衬底10与插入器21之间且围封第一连接器24。在一些实施例中，囊封剂26囊封插入器21及半导体裸片22的至少部分。
在一些实施例中，衬底10包含电路层(未展示)，例如再分配层(RDL)、穿衬底通路(TSV)、导电支柱、导电柱、其组合等。在一些实施例中，半导体装置2可进一步包含在衬底10的第二表面102上方的第二连接器12。在一些实施例中，第二连接器12可通过衬底10的电路层电连接到第一连接器24。在一些实施例中，第二连接器12经配置以电连接到例如PCB等的电路板。在一些实施例中，第二连接器12可包含但不限于导电凸块、导电膏、导电球等。
在一些实施例中，具有较厚厚度T2的第二部分402安置在例如衬底10的拐角等的应力集中区域中。粘合剂层40的第二部分402可被配置为在衬底10与环形结构30之间提供缓冲效应的应力缓冲器。在一些实施例中，凹陷的第二部分402扩大了环形结构30与粘合剂层40之间的接触面积，且因此增加了粘合力。在一些实施例中，第二部分402可减小拐角处的应力集中、减轻环形结构30的分层、降低衬底裂开的风险，且提高环形结构30的可靠性及耐久性。
图4是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，且图4A是沿着线E-E'截取的半导体装置的示意横截面视图。如图4及图4A中所描绘，粘合剂层40进一步经延伸以安置在环形结构30的内边缘30B的至少部分上，以增加粘合剂层40与环形结构30的内边缘30B的粘合力。因此，可进一步提高环形结构30的可靠性。
图5是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。如图5中所描绘，半导体装置4的粘合剂层40的第二部分402可包含六面体形状，例如长方体，但不限于此。在一些实施例中，粘合剂层40的第二部分402可包含三角形横截面。
图6是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。如图6中所描绘，半导体装置5的粘合剂层40的第二部分402可包含八面体形状，但不限于此。在一些实施例中，粘合剂层40的第二部分402可包含箭头形状的横截面。
图7是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。如图7中所描绘，半导体装置6的粘合剂层40的第二部分402可包含七面体形状，但不限于此。在一些实施例中，粘合剂层40的第二部分402可包含箭头形状的横截面。
图8是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图。如图8中所描绘，半导体装置7的粘合剂层40的第二部分402可包含八面体形状，但不限于此。在一些实施例中，粘合剂层40的第二部分402可包含双头箭头形状的横截面。
图9是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，且图9A是沿着线F-F'截取的半导体装置的示意横截面视图。如图9及图9A中所描绘，半导体装置8的环形结构30的第二部分32可基本上对应于衬底10的外围。在一些实施例中，粘合剂层40包含第一部分401及第二部分402。在一些实施例中，粘合剂层40的第二部分402朝向环形结构30的第二部分32延伸，且因此具有比第一部分401的第一厚度T1大的第二厚度T2。在一些实施例中，粘合剂层40的第二部分402的内边缘及外边缘被环形结构30围封。在一些实施例中，粘合剂层40的第二部分402包含连续部分。接合的第二部分402增加了环形结构30与粘合剂层40之间的接触面积，且因此增加了环形结构30与粘合剂层40之间的粘合力。在一些实施例中，环形结构30的第二部分32可为围绕衬底10的外围的连续部分。在一些实施例中，环形结构30的第二部分32可包含多个分段部分。在一些实施例中，粘合剂层40经延伸以安置在环形结构30的内边缘30B的至少部分上，以增加粘合剂层40与环形结构30的内边缘30B的粘合力。因此，可进一步提高环形结构30的可靠性。在一些实施例中，环形结构30的外边缘30A可从衬底10的边缘凹陷。在一些实施例中，粘合剂层40可经延伸以安置在环形结构30的外边缘30A的至少部分上，以增加粘合剂层40与环形结构30的外边缘30A的粘合力。因此，可进一步提高环形结构30的可靠性。
图10是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，且图10A是沿着线G-G'截取的半导体装置的示意横截面视图。如图10及图10A中所描绘，在一些实施例的半导体装置9中，粘合剂层40的第二部分402的外边缘被环形结构30围封，而粘合剂层40的第二部分402的内边缘从环形结构30中暴露。接合的第二部分402增加了环形结构30与粘合剂层40之间的接触面积，且因此增加了环形结构30与粘合剂层40之间的粘合力。在一些实施例中，粘合剂层40进一步经延伸以安置在环形结构30的内边缘30B的至少部分上，以增加粘合剂层40与环形结构30的内边缘30B的粘合力。因此，可进一步提高环形结构30的可靠性。在一些实施例中，环形结构30的外边缘30A可从衬底10的边缘凹陷。在一些实施例中，粘合剂层40可经延伸以安置在环形结构30的外边缘30A的至少部分上，以增加粘合剂层40与环形结构30的外边缘30A的粘合力。因此，可进一步提高环形结构30的可靠性。
图11是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，且图11A是沿着线H-H'截取的半导体装置的示意横截面视图。如图11及图11A中所描绘，在一些实施例的半导体装置9中，粘合剂层40的第二部分402的内边缘被环形结构30围封，而粘合剂层40的第二部分402的外边缘从环形结构30中暴露。接合的第二部分402增加了环形结构30与粘合剂层40之间的接触面积，且因此增加了环形结构30与粘合剂层40之间的粘合力。在一些实施例中，粘合剂层40进一步经延伸以安置在环形结构30的外边缘30A的至少部分上，以增加粘合剂层40与环形结构30的内边缘30B的粘合力。因此，可进一步提高环形结构30的可靠性。在一些实施例中，环形结构30的外边缘30A可从衬底10的边缘10E凹陷。在一些实施例中，粘合剂层40可经延伸以安置在环形结构30的内边缘30B的至少部分上，以增加粘合剂层40与环形结构30的内边缘30B的粘合力。因此，可进一步提高环形结构30的可靠性。
图12是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，且图12A是沿着线I-I'截取的半导体装置的示意横截面视图。如图12及图12A中所描绘，半导体装置70的粘合剂层40插入在衬底10的第一表面101与环形结构30的底表面301之间。在一些实施例中，粘合剂层40经延伸以安置在环形结构30的内边缘30B的至少部分上，以增加粘合剂层40与环形结构30的内边缘30B的粘合力。
图13是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，且图13A是沿着线J-J'截取的半导体装置的示意横截面视图。如图13及图13A中所描绘，半导体装置80的粘合剂层40插入在衬底10的第一表面101与环形结构30的底表面301之间。在一些实施例中，环形结构30的外边缘30A可从衬底10的边缘10E凹陷。在一些实施例中，粘合剂层40可经延伸以安置在环形结构30的内边缘30B的至少部分上，以增加粘合剂层40与环形结构30的内边缘30B的粘合力。因此，可进一步提高环形结构30的可靠性。
图14是根据本发明实施例的一或多个实施例的半导体装置的示意俯视图，图14A是沿着线L-L'截取的半导体装置的示意横截面视图，且图14B是示意沿着线M-M'截取的半导体装置的示意横截面视图。如图14、图14A及图14B中所描绘，与图2、图2A及图2B的半导体装置1相比，半导体装置90的环形结构30可进一步包含连接到第一部分31及第二部分32的盖部分33。在一些实施例中，盖部分33安置在电子组件20上方，且盖部分33、第一部分31及第二部分32可被配置为将电子组件20密封在衬底10上的盖结构。在一些实施例中，盖部分33、第一部分31及第二部分32可被配置为屏蔽元件。在一些实施例中，盖部分33可与电子组件20的上表面20U间隔开或与其接触。在一些实施例中，环形结构30的盖部分33、第一部分31及第二部分32可由相同的材料形成，且整体地形成。盖部分33可施加到如图2到13的上述实施例中所揭示的半导体装置中的任一者的环形结构。
在本发明实施例的一些实施例中，粘合剂层的较厚部分朝向环形结构的凹陷部分突出。朝向环形结构的凹陷部分突出的更柔软且柔韧的粘合剂层可被配置为在衬底与环形结构之间提供缓冲效应的应力缓冲器。在一些实施方案中，粘合剂层的突出部分扩大了环形结构与粘合剂层之间的接触面积，且因此增加了粘合力。在一些实施例中，粘合剂层进一步延伸到环形结构的内边缘及/或外边缘，以增加环形结构与粘合剂层之间的接触面积，且因此提高粘合力。在一些实施例中，粘合剂层的突出部分经配置以缓冲应力、减轻环形结构的分层、降低衬底裂开的风险及/或增强可靠性及耐久性。在一些实施例中，环形结构可进一步被配置为围封电子组件的盖结构或屏蔽元件。
在一个示范性方面中，一种半导体装置包含衬底、电子组件、环形结构及粘合剂层。所述衬底具有第一表面。所述电子组件在所述衬底的所述第一表面上方。所述环形结构在所述衬底的所述第一表面上方，其中所述环形结构包含具有第一高度的第一部分及从底表面凹陷且具有低于所述第一高度的第二高度的第二部分。所述粘合剂层插入在所述环形结构的所述第一部分与所述衬底之间及所述环形结构的所述第二部分与所述衬底之间。
在另一方面中，一种半导体装置包含衬底、电子组件、环形结构及粘合剂层。所述衬底具有第一表面。所述电子组件在所述衬底的所述第一表面上方。所述环形结构在所述衬底的所述第一表面上方且与所述电子组件的边缘相邻。所述环形结构包含面向所述衬底的所述第一表面的底表面。所述粘合剂层插入在所述衬底的所述第一表面与所述环形结构的所述底表面之间。所述粘合剂层包含具有第一厚度的第一部分及具有第二厚度的第二部分，且所述第二厚度大于所述第一厚度。
在又一方面中，一种半导体装置包含衬底、电子组件、环形结构及粘合剂层。所述衬底具有第一表面。所述电子组件在所述衬底的所述第一表面上方。所述环形结构在所述衬底的所述第一表面上方，其中所述环形结构包含面向所述衬底的所述第一表面的底表面。所述粘合剂层插入在所述衬底的所述第一表面与所述环形结构的所述底表面之间。所述粘合剂层进一步经延伸以安置在所述环形结构的内边缘上。
前文概述了若干实施例的结构使得所属领域的技术人员可更好地理解本揭示内容的方面。所属领域的技术人员应明白的是，他们可轻易地使用本发明实施例作为用于设计或修改其它过程及结构的基础以用于实行相同目的及/或实现本文介绍的实施例的相同优点。所属领域的技术人员还认识到，此类等效结构并未脱离本揭示内容的精神及范围，且在不脱离本揭示内容的精神及范围的情况下，他们可在本文中做出各种改变、替代及更改。

Claims (39)

1.一种半导体装置，其包括：
衬底，其具有第一表面；
电子组件，其在所述衬底的所述第一表面上方；
环形结构，其在所述衬底的所述第一表面上方，其中所述环形结构包含面向所述衬底的所述第一表面的底表面，所述环形结构包含具有第一高度的第一部分及从所述底表面凹陷且具有低于所述第一高度的第二高度的第二部分，所述环形结构的所述第二部分包括仅分别对应于所述衬底的拐角的多个分段部分，且所述多个分段部分中的任意两者通过所述第一部分彼此分隔，其中所述分段部分中的每一者包含多面体形状；及
粘合剂层，其插入在所述环形结构的所述第一部分与所述衬底之间及所述环形结构的所述第二部分与所述衬底之间。
2.根据权利要求1所述的半导体装置，其中所述粘合剂层包含与所述环形结构的所述第一部分对准且具有第一厚度的第一部分，及与所述环形结构的所述第二部分对准且具有第二厚度的第二部分，且所述第二厚度大于所述第一厚度。
3.根据权利要求1所述的半导体装置，其中所述衬底包含矩形区域且所述衬底的所述拐角由所述矩形区域的四个拐角组成，且所述环形结构的所述分段部分分别对应于所述矩形区域的所述四个拐角。
4.根据权利要求1所述的半导体装置，其中所述分段部分中的每一者包含三角形形状。
5.根据权利要求1所述的半导体装置，其中所述分段部分中的每一者包含箭头形状。
6.根据权利要求1所述的半导体装置，其中所述分段部分中的每一者包含双头箭头形状。
7.根据权利要求1所述的半导体装置，其中所述环形结构的外边缘与所述衬底的边缘基本上对准。
8.根据权利要求1所述的半导体装置，其中所述环形结构进一步包含连接到所述第一部分及所述第二部分的盖部分。
9.一种半导体装置，其包括：
衬底，其具有第一表面；
电子组件，其在所述衬底的所述第一表面上方；
环形结构，其在所述衬底的所述第一表面上方且与所述电子组件的边缘相邻，其中所述环形结构包含具有面向所述衬底的所述第一表面的第一底表面的第一部分，及具有面向所述衬底的所述第一表面的第二底表面的第二部分，所述第一部分具有第一高度，且所述第二部分从所述第一底表面凹陷且具有低于所述第一高度的第二高度，连接到所述第一底表面及所述第二底表面的连接表面形成阶梯形轮廓，且所述环形结构的所述第二部分安置在所述电子组件的所述边缘与所述环形结构的所述第一部分之间，其中所述环形结构与所述电子组件彼此分隔；及
粘合剂层，其插入在所述衬底的所述第一表面与所述环形结构的所述第一底表面及所述第二底表面之间，其中所述粘合剂层包含具有第一厚度的第一部分，具有大于所述第一厚度的第二厚度的第二部分，及具有大于所述第二厚度的第三厚度的第三部分，所述粘合剂层的所述第一部分与所述粘合剂层的所述第二部分连接，所述粘合剂层的所述第二部分与所述粘合剂层的所述第三部分连接，且所述粘合剂层的所述第三部分安置在所述环形结构的内边缘的至少一部分上。
10.根据权利要求9所述的半导体装置，其中所述粘合剂层的所述第一部分对应于所述衬底的外围。
11.根据权利要求9所述的半导体装置，其中所述电子组件进一步包括底部填充物，所述底部填充物与所述粘合剂层彼此分隔。
12.根据权利要求9所述的半导体装置，其中所述粘合剂层的所述第一部分及所述第二部分与所述环形结构的所述第一部分及所述第二部分接合。
13.根据权利要求9所述的半导体装置，其中所述粘合剂层进一步经延伸以安置在所述环形结构的外边缘的至少一部分上。
14.根据权利要求9所述的半导体装置，其中所述电子组件进一步包括囊封剂，所述囊封剂与所述粘合剂层彼此分隔。
15.根据权利要求9所述的半导体装置，其进一步包括连接到所述环形结构的盖部分。
16.根据权利要求9所述的半导体装置，其中所述环形结构的外边缘与所述衬底的边缘基本上对准。
17.根据权利要求9所述的半导体装置，其中所述粘合剂层与所述第一底表面及所述第二底表面接触。
18.一种半导体装置，其包括：
衬底，其具有第一表面；
电子组件，其在所述衬底的所述第一表面上方；
环形结构，其在所述衬底的所述第一表面上方，其中所述环形结构包含面向所述衬底的所述第一表面的底表面；及
粘合剂层，其插入在所述衬底的所述第一表面与所述环形结构的所述底表面之间，其中所述粘合剂层是连续粘合剂层，且进一步经延伸以安置在所述环形结构的内边缘上，其中所述连续粘合剂层包含彼此交替连接的多个第一及第二部分，所述第二部分比所述第一部分薄，且所述第二部分对应于所述衬底的拐角，
其中所述环形结构包含多个侧部分及从所述底表面凹陷且比所述侧部分薄的多个拐角部分，所述环形结构的所述拐角部分通过所述侧部分彼此分隔。
19.根据权利要求18所述的半导体装置，其中所述环形结构的外边缘与所述衬底的边缘基本上对准。
20.根据权利要求18所述的半导体装置，其中所述环形结构的外边缘从所述衬底的边缘凹陷，且所述粘合剂层进一步经延伸以安置在所述环形结构的所述外边缘上。
21.一种半导体装置，其包括：
衬底，其具有表面；
环形结构，其在所述衬底的所述表面上方，其中所述环形结构包含面向所述衬底的所述表面的底表面，所述环形结构包含具有第一高度的第一部分及从所述底表面凹陷且具有低于所述第一高度的第二高度的第二部分，所述环形结构的所述第二部分包括仅分别对应于所述衬底的拐角的多个分段部分；及
粘合剂层，其插入在所述环形结构与所述衬底之间。
22.根据权利要求21所述的半导体装置，其中所述衬底包含矩形区域且所述衬底的所述拐角由所述矩形区域的四个拐角组成，且所述环形结构的所述分段部分分别对应于所述矩形区域的所述四个拐角。
23.根据权利要求21所述的半导体装置，其中所述粘合剂层包含与所述环形结构的所述第一部分对准且具有第一厚度的第一部分，及与所述环形结构的所述第二部分对准且具有第二厚度的第二部分，且所述第二厚度大于所述第一厚度。
24.根据权利要求23所述的半导体装置，其中所述粘合剂层的所述第二部分从所述环形结构的内边缘暴露。
25.根据权利要求24所述的半导体装置，其中所述粘合剂层进一步经延伸以安置在所述环形结构的所述内边缘的至少一部分上。
26.根据权利要求23所述的半导体装置，其中所述粘合剂层的所述第二部分从所述环形结构的外边缘暴露。
27.根据权利要求26所述的半导体装置，其中所述粘合剂层进一步经延伸以安置在所述环形结构的所述外边缘的至少一部分上。
28.根据权利要求21所述的半导体装置，其中所述环形结构的外边缘与所述衬底的边缘基本上对准。
29.根据权利要求21所述的半导体装置，其中所述环形结构进一步包含连接到所述第一部分及所述第二部分的盖部分。
30.根据权利要求21所述的半导体装置，其进一步包括在所述衬底的所述表面上方的电子组件。
31.根据权利要求30所述的半导体装置，其中所述电子组件包括半导体裸片。
32.根据权利要求31所述的半导体装置，其中所述电子组件进一步包括安置在所述衬底与所述半导体裸片之间的插入器。
33.根据权利要求32所述的半导体装置，其中所述电子组件进一步包括：
多个互连件，其安置在所述插入器与所述半导体裸片之间且电连接到所述插入器及所述半导体裸片；
多个连接器，其安置在所述插入器与所述衬底之间且电连接到所述插入器及所述衬底；及
底部填充物，其安置在所述插入器与所述衬底之间且围封所述连接器。
34.根据权利要求33所述的半导体装置，其中所述插入器包括多个通路。
35.一种半导体装置，其包括：
衬底，其具有表面；
电子组件，其在所述衬底的所述表面上方；
环形结构，其在所述衬底的所述表面上方且与所述电子组件的边缘相邻，其中所述环形结构包含具有面向所述衬底的所述表面的第一底表面的第一部分，及具有面向所述衬底的所述表面的第二底表面的第二部分，所述第一部分具有第一高度，所述第二部分从所述第一底表面凹陷且具有低于所述第一高度的第二高度，连接到所述第一底表面及所述第二底表面的连接表面形成阶梯形轮廓，且所述环形结构的所述第二部分安置在所述电子组件的所述边缘与所述环形结构的所述第一部分之间；及
粘合剂层，其插入在所述衬底的所述表面与所述环形结构的所述第一底表面及所述第二底表面之间，其中所述粘合剂层包含具有第一厚度的第一部分、具有大于所述第一厚度的第二厚度的第二部分，及具有大于所述第二厚度的第三厚度的第三部分，所述粘合剂层的所述第三部分安置在所述环形结构的内边缘的至少一部分上，且所述粘合剂层的所述第二部分接触所述粘合剂层的所述第三部分。
36.根据权利要求35所述的半导体装置，其中所述粘合剂层的所述第一部分与所述环形结构的所述第一部分接合，及所述粘合剂层的所述第二部分与所述环形结构的所述第二部分接合。
37.一种半导体装置，其包括：
衬底，其具有表面；
环形结构，其在所述衬底的所述表面上方，其中所述环形结构包含面向所述衬底的所述表面的底表面，其中所述环形结构包含多个侧部分及从所述底表面凹陷且比所述侧部分薄的多个拐角部分，且所述环形结构的所述拐角部分通过所述侧部分彼此分隔；及
粘合剂层，其插入在所述衬底的所述表面与所述环形结构的所述底表面之间。
38.根据权利要求37所述的半导体装置，其中所述环形结构的外边缘与所述衬底的边缘基本上对准。
39.根据权利要求37所述的半导体装置，其中所述环形结构的外边缘从所述衬底的边缘凹陷，且所述粘合剂层进一步经延伸以安置在所述环形结构的所述外边缘上。
CN201711095986.5A 2017-03-09 2017-11-07 半导体装置 Active CN108573929B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762469243P 2017-03-09 2017-03-09
US62/469,243 2017-03-09
US15/713,114 US10629545B2 (en) 2017-03-09 2017-09-22 Semiconductor device
US15/713,114 2017-09-22

Publications (2)

Publication Number Publication Date
CN108573929A CN108573929A (zh) 2018-09-25
CN108573929B true CN108573929B (zh) 2022-03-01

Family

ID=63445683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711095986.5A Active CN108573929B (zh) 2017-03-09 2017-11-07 半导体装置

Country Status (3)

Country Link
US (3) US10629545B2 (zh)
CN (1) CN108573929B (zh)
TW (2) TWI777884B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276551B2 (en) * 2017-07-03 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of forming semiconductor device package
US11101260B2 (en) * 2018-02-01 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a dummy die of an integrated circuit having an embedded annular structure
US10825696B2 (en) 2018-07-02 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Cross-wafer RDLs in constructed wafers
US10971425B2 (en) * 2018-09-27 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11222850B2 (en) 2019-05-15 2022-01-11 Mediatek Inc. Electronic package with rotated semiconductor die
US11004758B2 (en) * 2019-06-17 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11521939B2 (en) * 2020-07-24 2022-12-06 Advanced Semiconductor Engineering, Inc. Semiconductor device structure having stiffener with two or more contact points for heat dissipating element
WO2022061682A1 (zh) * 2020-09-25 2022-03-31 华为技术有限公司 一种封装结构及封装方法、电子装置及其制造方法
US11705408B2 (en) * 2021-02-25 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11699668B2 (en) * 2021-05-12 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same
US11676916B2 (en) 2021-08-30 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package with warpage-control element
US11676826B2 (en) * 2021-08-31 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die package with ring structure for controlling warpage of a package substrate
US20230154913A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for 3dic power distribution
US20230187379A1 (en) * 2021-12-10 2023-06-15 Ati Technologies Ulc Electronic device including a substrate, a structure, and an adhesive and a process of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6389687B1 (en) * 1999-12-08 2002-05-21 Amkor Technology, Inc. Method of fabricating image sensor packages in an array
US20050168952A1 (en) * 2004-02-04 2005-08-04 Siliconware Precision Industries Co., Ltd. Semiconductor package
US20110127655A1 (en) * 2009-11-27 2011-06-02 Shinko Electric Industries Co., Ltd. Semiconductor device
US8986806B1 (en) * 2012-04-20 2015-03-24 Amkor Technology, Inc. Warpage control stiffener ring package and fabrication method

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703704B1 (en) * 2002-09-25 2004-03-09 International Business Machines Corporation Stress reducing stiffener ring
TW200428623A (en) * 2003-06-11 2004-12-16 Siliconware Precision Industries Co Ltd Semiconductor package with heat sink
JP4467506B2 (ja) * 2005-11-24 2010-05-26 三菱電機株式会社 パッケージおよびそれを用いた電子装置
JP5289996B2 (ja) * 2009-02-16 2013-09-11 日本特殊陶業株式会社 補強材付き配線基板
US20120126399A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8624359B2 (en) * 2011-10-05 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US20140167243A1 (en) * 2012-12-13 2014-06-19 Yuci Shen Semiconductor packages using a chip constraint means
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
JP6335173B2 (ja) * 2013-07-29 2018-05-30 リンテック株式会社 保護膜形成用複合シート、保護膜付きチップ、及び保護膜付きチップの製造方法
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US20150257316A1 (en) 2014-03-07 2015-09-10 Bridge Semiconductor Corporation Method of making thermally enhanced wiring board having isolator incorporated therein
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10043730B2 (en) * 2015-09-28 2018-08-07 Xilinx, Inc. Stacked silicon package assembly having an enhanced lid
JP6319477B1 (ja) * 2017-02-14 2018-05-09 日本電気株式会社 モジュール、モジュール製造方法、パッケージ
US10529645B2 (en) * 2017-06-08 2020-01-07 Xilinx, Inc. Methods and apparatus for thermal interface material (TIM) bond line thickness (BLT) reduction and TIM adhesion enhancement for efficient thermal management

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6389687B1 (en) * 1999-12-08 2002-05-21 Amkor Technology, Inc. Method of fabricating image sensor packages in an array
US20050168952A1 (en) * 2004-02-04 2005-08-04 Siliconware Precision Industries Co., Ltd. Semiconductor package
US20110127655A1 (en) * 2009-11-27 2011-06-02 Shinko Electric Industries Co., Ltd. Semiconductor device
US8986806B1 (en) * 2012-04-20 2015-03-24 Amkor Technology, Inc. Warpage control stiffener ring package and fabrication method

Also Published As

Publication number Publication date
US20180261554A1 (en) 2018-09-13
US11587886B2 (en) 2023-02-21
US20200251427A1 (en) 2020-08-06
TW202215598A (zh) 2022-04-16
US20230178498A1 (en) 2023-06-08
CN108573929A (zh) 2018-09-25
US10629545B2 (en) 2020-04-21
TWI754698B (zh) 2022-02-11
TW201836080A (zh) 2018-10-01
TWI777884B (zh) 2022-09-11

Similar Documents

Publication Publication Date Title
CN108573929B (zh) 半导体装置
US11574878B2 (en) Semiconductor structure and manufacturing method thereof
US9607967B1 (en) Multi-chip semiconductor package with via components and method for manufacturing the same
US9520304B2 (en) Semiconductor package and fabrication method thereof
US9117770B2 (en) Semiconductor device
US10847304B2 (en) InFO coil on metal plate with slot
KR20160122670A (ko) 고라우팅 밀도 패치를 갖는 반도체 패키지
US10535593B2 (en) Package structure having a plurality of conductive balls with narrow width for ball waist
US20170186678A1 (en) Fan-out chip package and its fabricating method
US20130320463A1 (en) Package structure having mems element and fabrication method thereof
US11011431B2 (en) Semiconductor structure and manufacturing method thereof
US9754898B2 (en) Semiconductor package and fabrication method thereof
JP5921297B2 (ja) 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法
US9515007B2 (en) Substrate structure
TWI677945B (zh) 半導體裝置
US8829687B2 (en) Semiconductor package and fabrication method thereof
US11282818B2 (en) Semiconductor device
US11749575B2 (en) Semiconductor package structure having ring portion with recess for adhesive and method for forming the same
US11676826B2 (en) Semiconductor die package with ring structure for controlling warpage of a package substrate
CN109390307B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant