TWI805754B - 蝕刻方法及蝕刻裝置 - Google Patents

蝕刻方法及蝕刻裝置 Download PDF

Info

Publication number
TWI805754B
TWI805754B TW108115992A TW108115992A TWI805754B TW I805754 B TWI805754 B TW I805754B TW 108115992 A TW108115992 A TW 108115992A TW 108115992 A TW108115992 A TW 108115992A TW I805754 B TWI805754 B TW I805754B
Authority
TW
Taiwan
Prior art keywords
gas
etching
processing
processing space
supply
Prior art date
Application number
TW108115992A
Other languages
English (en)
Other versions
TW202013494A (zh
Inventor
坂本雅人
石坂忠大
板谷剛司
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202013494A publication Critical patent/TW202013494A/zh
Application granted granted Critical
Publication of TWI805754B publication Critical patent/TWI805754B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/32715Workpiece holder
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Drying Of Semiconductors (AREA)
  • ing And Chemical Polishing (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

提供一種可提高不同氧化膜間之蝕刻選擇比的技術。
蝕刻方法係具有吸附工序與蝕刻工序。吸附工序係將包含BCl3氣體之處理氣體與H2氣體供給至配置有被作為蝕刻對象之被處理體的處理空間,停止H2氣體並對處理空間施加既定頻率之電力,以在處理空間生成電漿,而讓基於處理氣體之吸附物吸附於被處理體。蝕刻工序係在處理空間生成稀有氣體之電漿,來將吸附物活化,而蝕刻被處理體。

Description

蝕刻方法及蝕刻裝置
本揭露係關於一種蝕刻方法及蝕刻裝置。
作為一種蝕刻手法係已知一種以原子層單位來將蝕刻對象膜加以蝕刻之原子層蝕刻(ALE:Atomic Layer Etching)方法(例如,專利文獻1)。
[先前技術文獻] [專利文獻]
專利文獻1:日本特表2017-535057號公報
本揭露係提供一種可提高不同氧化膜間之蝕刻選擇比的技術。
本揭露一態樣的蝕刻方法係具有吸附工序與蝕刻工序。吸附工序係將包含BCl3氣體之處理氣體與H2氣體供給至配置有被作為蝕刻對象之被處理體的處理空間,停止H2氣體並對處理空間施加既定頻率之電力,以在處理空間生成電漿,而讓基於處理氣體之吸附物吸附於被處理體。蝕刻工序係在處理空間生成稀有氣體之電漿,來將吸附物活化,而蝕刻被處理體。
根據本揭露,便可提高不同氧化膜間之蝕刻選擇比。
1‧‧‧處理容器
2‧‧‧載置台
3‧‧‧噴淋頭
4‧‧‧排氣部
5‧‧‧氣體供給機構
6‧‧‧控制部
38‧‧‧處理空間
42‧‧‧排氣機構
44‧‧‧第1高頻電源
46‧‧‧第2高頻電源
100‧‧‧蝕刻裝置
110‧‧‧矽氧化膜
111‧‧‧貫穿孔
MD‧‧‧溝槽接觸部
MG‧‧‧金屬閘
S1‧‧‧吸附工序
S2‧‧‧蝕刻工序
W‧‧‧晶圓
圖1係顯示實施形態相關之蝕刻裝置的概略構成一範例之剖面圖。
圖2係顯示半導體之製造工序一範例的圖式。
圖3係顯示比較例之原子層蝕刻流程一範例的圖式。
圖4係概略地顯示原子層蝕刻的蝕刻流程一範例之圖式。
圖5係顯示實施形態之原子層蝕刻流程一範例的圖式。
圖6A係顯示比較蝕刻量後之結果一範例的圖式。
圖6B係顯示實施複數次循環實施形態之原子層蝕刻後的結果一範例之圖式。
圖7A係說明比較後之原子層蝕刻的處理之圖式。
圖7B係顯示比較原子層蝕刻之蝕刻量後的結果一範例之圖式。
以下,便參照圖式就本案所揭露之蝕刻方法及蝕刻裝置的實施形態來詳細說明。另外,並不會因本實施形態而限制所揭露的蝕刻方法及蝕刻裝置。
另外,原子層蝕刻係藉由重複以處理氣體之電漿而讓基於處理氣體之吸附物吸附於蝕刻對象的吸附工序;以及以稀有氣體之電漿來將吸附物活化的蝕刻工序,來蝕刻蝕刻對象膜。半導體之製造中係探討使用BCl3氣體來作為處理氣體的原子層蝕刻之手法。例如,半導體之製造中係填埋SiO2等的矽氧化膜所形成的貫穿孔或溝槽來進行會與貫穿孔或溝槽底部之金屬層連接的配線層之形成。貫穿孔或溝槽底部的金屬層會因自然氧化等而形成有金屬氧化層,使配線層的配線阻抗增加。於是,便探討在形成配線層前,藉由使用BCl3氣體之原子層蝕刻,來去除貫穿孔或溝槽底部之金屬氧化膜。
然而,在使用BCl3氣體的原子層蝕刻中,金屬氧化膜與矽氧化膜之蝕刻速率的差異較小,而無法得到充分的選擇比。於是,便期待能提高不同氧化膜間的蝕刻選擇比。
[蝕刻裝置之構成]
接著,便就實施形態相關之蝕刻裝置的構成來加以說明。以下,便將蝕刻對象之被處理體為半導體晶圓(以下,稱為晶圓),並以對半導體晶圓,藉由蝕刻裝置來進行原子層蝕刻的情況為範例來加以說明。圖1係顯示實施形態相關之蝕刻裝置的概略構成一範例之剖面圖。蝕刻裝置100係具有處理容器1、載置台2、噴淋頭3、排氣部4、氣體供給機構5以及控制部6。實施形態中,噴淋頭3係對應於供給部。
處理容器1係由鋁等的金屬所構成,並具有略圓筒狀。
處理容器1側壁係形成有用以搬入或搬出晶圓W之搬出入口11。搬出入口11係藉由閘閥12來加以開閉。處理容器1本體上係設置有剖面為矩形狀之圓環狀的排氣導管13。排氣導管13係沿著內周面來形成有狹縫13a。排氣導管13外壁係形成有排氣口13b。排氣導管13上面係以阻塞處理容器1之上部開口的方式來設置有頂壁14。排氣導管13與頂壁14之間係以密封環15來被氣密地密封。
載置台2係在處理容器1內水平支撐晶圓W。載置台2係被形成為對應於晶圓W的大小之圓板狀,而被支撐構件23所支撐。載置台2係以氮化鋁(AlN)等的陶瓷材料或是鋁或鎳合金等的金屬材料所形成,而在內部填埋有用以加熱晶圓W之加熱器21與電極29。加熱器21係從加熱器電源(未圖示)來被供電而發熱。然後,藉由設置於載置台2之上面附近的熱電偶之溫度訊號來控制加熱器21之輸出,藉此來將晶圓W控制在既定溫度。
電極29會透過匹配器43來連接有第1高頻電源44。匹配器43會讓負載阻抗匹配於第1高頻電源44之內部阻抗。第1高頻電源44會透過電極29來將既定頻率之電力施加至載置台2。例如,第1高頻電源44會透過電極29來將13.56MHz的高頻電力施加至載置台2。高頻電力並不限於13.56MHz,可適當地使用例如450KHz、2MHz、27MHz、60MHz、100MHz等。如此一來,載置台2亦可作為下部電極來產生功能。
又,電極29會透過配置於處理容器1外側的ON/OFF開關20來連接於吸附電源40,而能作為用以讓晶圓W吸附於載置台2之電極來產生功能。
又,噴淋頭3會透過匹配器45來連接有第2高頻電源46。匹配器45會讓負載阻抗匹配於第2高頻電源46之內部阻抗。第2高頻電源46會將既定頻率之電力施加至噴淋頭3。例如,第2高頻電源46會來將13.56MHz的高頻電力施加至噴淋頭3。高頻電力並不限於13.56MHz,可適當地使用例如450KHz、2MHz、27MHz、60MHz、100MHz等。如此一來,噴淋頭3亦可作為上部電極來產生功能。
載置台2係以覆蓋上面之外周區域及側面的方式來設置有由氧化鋁等的陶瓷所形成之覆蓋構件22。載置台2底面係設置有調整上部電極與下部電極之間的間距G之調整機構30。調整機構30係具有支撐構件23與升降機構24。支撐構件23係從載置台2之底面中央來支撐載置台2。又,支撐構件23會貫穿處理容器1底壁所形成之孔部而延伸至處理容器1下方,且下端會連接於升降機構24。載置台2會藉由升降機構24而透過支撐構件23來加以升降。調整機構30會在圖1以實線所示的處理位置與其下方以兩點鏈線所示之可搬送晶圓W的搬送位置之間讓升降機構24加以升降,而可進行晶圓W之搬入及搬出。
支撐構件23之處理容器1下方係安裝有凸緣部25,在處理容器1底面與凸緣部25之間係設置有會將處理容器1內之氛圍與外部氣體區隔,而伴隨著載置台2之升降動作來伸縮的波紋管26。
在處理容器1之底部附近係以會從升降板27a突出於上方之方式來設置有3根(僅圖示出2根)的晶圓支撐銷27。晶圓支撐銷27會藉由處理容器1下方所設置之升降機構28而透過升降板27a來加以升降。
晶圓支撐銷27會插通位在搬送位置之載置台2所設置的貫穿孔2a,而可相對於載置台2上面來出沒。藉由讓晶圓支撐銷27進行升降,來在搬送機構(未圖示)與載置台2之間進行晶圓W的收授。
噴淋頭3會將處理氣體噴淋狀地供給至處理容器1內。噴淋頭3係金屬製,而設置為會對向於載置台2,並具有與載置台2幾乎相同之直徑。噴淋頭3係具有:本體部31,係被固定於處理容器1之頂壁14;以及噴淋板32,係連接於本體部31下。本體部31與噴淋板32之間係形成有氣體擴散空間33,氣體擴散空間33係以會貫穿處理容器1之頂壁14及本體部31中央的方式來設置有氣體導入孔36。噴淋板32周緣部係形成有會突出至下方之環狀突起部34。環狀突起部34內側的平坦面係形成有氣體噴出孔35。在載置台2存在於處理位置的狀態下,會在載置台2與噴淋板32之間形成有處理空間38,覆蓋構件22上面與環狀突起部34會接近而形成有環狀間隙39。
排氣部4會將處理容器1內部排氣。排氣部4係具有:排氣配管41,係連接於排氣口13b;以及排氣機構42,係具有連接於排氣配管41之真空泵及壓力控制閥等。在處理時,處理容器1內之氣體會透過狹縫13a而到達排氣導管13,並從排氣導管13通過排氣配管41而藉由排氣機構42來加以排氣。
噴淋頭3之氣體導入孔36會透過氣體供給管線37來連接有氣體供給機構5。氣體供給機構5會分別透過氣體供給管線來連接於蝕刻所使用的各種氣體之氣體供給源。例如,氣體供給機構5會分別透過氣體供給管線來與會供給BCl3氣體、H2氣體、稀有氣體等的各種氣體之氣體供給源加以連接。各氣體供給管線會對應於蝕刻程序而適當分歧,並設置有開閉閥、流量控制器。氣體供給機構5係可藉由控制設置於各氣體供給管線之開閉閥及流量控制器,來進行各種氣體流量的控制。氣體供給機構5會在蝕刻時,透過氣體供給管線37及噴淋頭3來將蝕刻所使用的各種氣體分別供給至處理容器1內。
如上述般所構成之蝕刻裝置100會藉由控制部6來總括地控制動作。控制部6係例如為電腦,並具備CPU(Central Processing Unit)、RAM(Random Access Memory)、ROM(Read Only Memory)以及輔助記憶裝置等。CPU會基於ROM或輔助記憶裝置所儲存的程式或原子層蝕刻的程序條件來動作,而控制裝置整體之動作。例如,控制部6會控制來自氣體供給機構5之各種氣體的供給動作、升降機構24之升降動作、利用排氣機構42的處理容器1內之排氣動作、來自第1高頻電源44及第2高頻電源46之供給電力。另外,控制所需要之可電腦讀取的程式亦可被記憶於記憶媒體。記憶媒體係由例如軟碟、CD(Compact Disc)、硬碟、快閃記憶體或DVD等所構成。又,控制部6可被設置於蝕刻裝置100內部,亦可被設置於外部。在將控制部6設置於外部的情況,控制部6係可藉由有線或無線等的通訊機構來控制蝕刻裝置100。
接著,便說明藉由控制部6之控制而讓蝕刻裝置100所實行之蝕刻的流程。蝕刻裝置100會讓排氣機構42動作,來將處理容器1內減壓至真空氛圍。蝕刻裝置100係在搬入晶圓W時,讓升降機構24動作而使載置台2下降至搬送位置,並開啟閘閥12。透過搬出入口11並藉由未圖示之機器手臂等的晶圓搬送機構來將晶圓W搬入至載置台2。晶圓W係形成有不同氧化膜。例如,晶圓W如圖2所示,係在矽氧化膜110形成有貫穿孔111,在貫穿孔111下部設置有金屬閘MG、溝槽接觸部MD等的金屬層。此金屬層係藉由自然氧化等來形成有金屬氧化膜。蝕刻裝置100會關閉閘閥12,來讓升降機構24動作,以使載置台2上升至處理位置。
蝕刻裝置100會對晶圓W進行下述圖5所示之實施形態的原子層蝕刻。例如,蝕刻裝置100會控制氣體供給機構5,而從噴淋頭3來將包含BCl3氣體之處理氣體與H2氣體供給至載置台2與噴淋板32之間的處理空間38。然後,蝕刻裝置100會進行控制氣體供給機構5,而停止H2氣體之供給並控制第1高頻電源 44及/或第2高頻電源46,來將既定頻率之電力施加至處理空間38,以在處理空間38生成電漿,而讓基於處理氣體之吸附物吸附於晶圓W之吸附工序。又,蝕刻裝置100會控制氣體供給機構5,而從噴淋頭3來將Ar氣體供給至處理空間38,並控制第1高頻電源44及/或第2高頻電源46,來將高頻電力施加至處理空間38,以在處理空間38生成電漿,而將吸附於晶圓W之吸附物活化,來進行蝕刻晶圓W的蝕刻工序。
藉此,蝕刻裝置100便會例如抑制圖2所示之對矽氧化膜110的損傷,並可去除金屬閘MG、溝槽接觸部MD等的金屬層之金屬氧化膜。
圖2係顯示半導體之製造工序一範例的圖式。晶圓W係形成有SiO2等的矽氧化膜110。矽氧化膜110係形成有貫穿孔111。貫穿孔111下部係設置有金屬閘MG、溝槽接觸部MD等的金屬層。金屬層之材料係舉例有Al(鋁)、Co(鈷)、W(鎢)、TiN(氮化鈦)、TiSiN、TiAlC、TaN等。如此般之貫穿孔111底部的金屬層係藉由自然氧化等來形成有金屬氧化膜。
於是,便探討一種藉由使用BCl3氣體的原子層蝕刻,來去除貫穿孔111底部之金屬氧化膜。
在此,便說明使用BCl3氣體的原子層蝕刻之流程。圖3係顯示比較例之蝕刻原子層蝕刻的流程一範例之圖式。圖4係概略地顯示原子層蝕刻的蝕刻流程一範例之圖式。另外,圖4(A)~(D)係顯示以原子層蝕刻來蝕刻作為金屬氧化膜之Al2O3(氧化鋁)的流程。
例如,圖3所示之比較例的原子層蝕刻中,係依序實施吸附工序S1與蝕刻工序S2,並將其重複所欲次數。
吸附工序S1中,係供給BCl3氣體(圖4(A)),而施加高頻電力(RF Power)來生成電漿。藉此,便會如圖4(B)所示,使基於BCl3氣體的吸附物吸附於Al2O3的表面。此吸附物係例如AlCl、BOx。
蝕刻工序S2中,係供給稀有氣體,例如Ar氣體,而施加高頻電力(RF Power)來生成電漿。藉此,便會如圖4(C)、(D)所示,藉由Ar氣體來將吸附物活化,以蝕刻Al2O3表面。原子層蝕刻中,係將吸附工序S1與蝕刻工序S2作為1循環,而反覆複數次循環直到獲得所需之蝕刻量為止。另外,原子層蝕刻中,係在吸附工序S1與蝕刻工序S2之間等,於必要的時機點進行沖淨氣體之供給或排氣等的沖淨工序。例如,在原子層蝕刻中,係夾置著沖淨工序,來重複至少1次以上吸附工序S1與蝕刻工序S2。
然而,圖3所示之比較例的原子層蝕刻中,金屬氧化膜與矽氧化膜110的蝕刻速率的差異較小,而會有矽氧化膜110會被過蝕刻,讓形成於矽氧化膜110的圖案受到損傷的情況。換言之,選擇比會變得非常小,而使本來不會被蝕刻之處被蝕刻,讓形狀產生崩塌。
於是,本案申請人係發現到可藉由供給包含BCl3氣體之處理氣體與H2氣體,停止H2氣體之供給並施加高頻電力來生成電漿,來提高不同氧化膜間的蝕刻選擇比之技術。本實施形態中,便以僅供給BCl3氣體來作為處理氣體,供給Ar氣體來作為活化吸附物所使用之稀有氣體的情況為範例之情況來加以說明。處理氣體並不限於BCl3氣體之單一氣體,亦可含有例如Cl2等的氯化物。又,活化吸附物所使用的稀有氣體並不限於Ar氣體,亦可為N2等的其他稀有氣體或混合後之稀有氣體。
圖5係顯示實施形態之原子層蝕刻的流程一範例之圖式。在實施形態之原子層蝕刻中,係依序實施吸附工序S1與蝕刻工序S2,而將其反覆所欲之次數。
吸附工序S1中,係供給BCl3氣體與H2氣體,停止H2氣體之供給並施加高頻電力(RF Power)來生成電漿。在此,H2氣體相對於BCl3氣體的流量比較佳地係1:1.5~1:4。又,H2氣體之供給停止較佳地係在施加高頻電力前,但不 限於此。H2氣體之供給停止只要在開始高頻電力之施加的時間點之數秒(例如3秒)前,到開始高頻電力之施加的時間點之數秒(例如1秒)後之期間的話即可。例如,吸附工序S1中,係僅在讓氣體流量穩定化在適於電漿激發之流量的穩定化時間供給H2氣體,而在電漿激發後,便停止H2氣體之供給。
蝕刻工序S2中,係在供給沖淨氣體而進行BCl3氣體之沖淨與排氣後,如圖5所示,供給Ar氣體,並施加高頻電力(RF Power)來生成電漿。藉此,便會以Ar氣體來將吸附物活化,以蝕刻Al2O3表面。實施形態之原子層蝕刻中,亦將吸附工序S1與蝕刻工序S2作為1循環,而反覆複數次循環到獲得必要蝕刻量為止。
接著,便就比較例之原子層蝕刻與實施形態之原子層蝕刻所致的蝕刻結果加以比較。
比較例的原子層蝕刻係以下述條件來實施。
‧吸附工序
壓力:15~500mTorr
BCl3氣體流量:10~200sccm
投入高頻電力:20~200W
程序時間:10~120sec
‧蝕刻工序
壓力:15~500mTorr
Ar氣體流量:10~500sccm
投入高頻電力:10~200W
程序時間:5~120sec
另一方面,實施形態之原子層蝕刻係以下述條件來實施。
‧吸附工序
壓力:15~500mTorr
BCl3氣體流量:10~200sccm
H2氣體流量:10~200sccm
投入高頻電力:20~200W
程序時間:10~120sec
‧蝕刻工序
壓力:15~500mTorr
Ar氣體流量:10~500sccm
投入高頻電力:10~200W
程序時間:5~120sec
圖6A係顯示比較蝕刻量後之結果一範例的圖式。圖6A左側係顯示在吸附時使用BCl3氣體的比較例之原子層蝕刻所致的SiO2與Al2O3蝕刻量。又,圖6A右側係顯示在吸附時使用BCl3氣體與H2氣體的實施形態之原子層蝕刻所致的SiO2與Al2O3蝕刻量。
如圖6左側所示,比較例之原子層蝕刻係SiO2的蝕刻量為0.57nm,Al2O3的蝕刻量為0.94nm。由此結果看來,在以Al2O3的蝕刻量/SiO2的蝕刻量來求得選擇比時,SiO2與Al2O3的選擇比為1.65。
另一方面,如圖6A右側所示,實施形態之原子層蝕刻係SiO2之蝕刻量會下降至0.01nm以下,而SiO2與Al2O3的選擇比為143。讓SiO2之蝕刻量下降的機制係推測如下。推測在SiO2上,會藉由導入BCl3氣體與H2氣體來於表面成膜出H-Cl膜,而HCl膜會具有保護膜之效果而不會被蝕刻。又,從鍵結能的觀點看來,推測在Al2O3上,會因為成為能量較H-Cl要高的Al-Cl而被蝕刻。
如此般,實施形態之原子層蝕刻係可提高SiO2與Al2O3等的不同氧化膜間的蝕刻選擇比。例如,實施形態之原子層蝕刻係可使形成在被處理體上之矽氧化膜與形成在金屬層上的金屬氧化膜之選擇比成為5以上。
圖6B係顯示實施複數次循環實施形態之原子層蝕刻後的結果一範例之圖式。圖6B係顯示將原子層蝕刻實施4循環後的情況與實施15循環後的情況之SiO2與Al2O3蝕刻量之平均值。如圖6B所示,Al2O3會對應於循環次數而使蝕刻量增加。另一方面,SiO2則即便使循環次數增加,蝕刻量仍幾乎不會增加。另外,圖6B中,15循環下之SiO2的蝕刻量為負值。其理由是因為反應物會沉積於SiO2膜,而推測是測量誤差。
接著,便改變原子層蝕刻的一部分處理而比較蝕刻量。圖7A係說明比較後之原子層蝕刻的處理之圖式。圖7A之比較例(1)係供給BCl3氣體並施加高頻電力來生成電漿,之後供給Ar氣體,並施加高頻電力來生成電漿,為圖3所示之比較例的原子層蝕刻。比較例(1)會成為比較的基準。比較例(2)係供給BCl3氣體與H2氣體,停止H2氣體之供給並施加高頻電力來生成電漿,之後供給Ar氣體,並施加高頻電力來生成電漿,為圖5所示之實施形態的原子層蝕刻。比較例(3)係供給包含BCl3氣體之處理氣體與H2氣體並施加高頻電力來生成電漿,之後供給Ar氣體,並施加高頻電力來生成電漿。亦即,比較例(3)係在圖5所示之實施形態之原子層蝕刻的吸附工序S1中,亦於施加高頻電力(RF Power)來生成電漿的期間供給H2氣體。比較例(4)係供給H2氣體,停止H2氣體之供給並供給BCl3氣體,並施加高頻電力來生成電漿,之後供給Ar氣體,並施加高頻電力來生成電漿。亦即,比較例(4)係在圖5所示之實施形態的原子層蝕刻之吸附工序S1中,於生成電漿前不供給BCl3氣體,而供給H2氣體,在生成電漿時停止H2氣體之供給,而供給BCl3氣體。比較例(5)係供給BCl3氣體與H2氣體,停止H2氣體之供給並施加高頻電力來生成電漿,之後供給Ar氣體而不進行電漿之生成。亦即,比較例(5) 係不進行圖5所示之實施形態的原子層蝕刻之蝕刻工序S2。比較例(6)係供給BCl3氣體與H2氣體,之後供給Ar氣體並施加高頻電力來生成電漿。亦即,比較例(6)係在圖5所示之實施形態的原子層蝕刻之吸附工序S1中,不施加高頻電力,而不進行電漿之生成。
圖7B係顯示比較原子層蝕刻之蝕刻量的結果一範例之圖式。圖7B之比較例(1)~比較例(6)係顯示圖7A所示之比較例(1)~比較例(6)的原子層蝕刻所致的SiO2與Al2O3的蝕刻量。比較例(1)係圖3所示之比較例的原子層蝕刻所致的蝕刻量,SiO2與Al2O3的蝕刻量差異較小,且SiO2與Al2O3之選擇比亦會較小。比較例(2)係圖5所示之實施形態的原子層蝕刻所致的蝕刻量,SiO2與Al2O3的蝕刻量差異較大,且SiO2與Al2O3之選擇比亦會較大。比較例(3)係SiO2與Al2O3的蝕刻量為負,而會使SiO2、Al2O3的膜沉積。從而,在生成吸附工序S1之電漿的期間持續供給H2氣體的情況,便會使膜沉積。比較例(4)雖非如比較例(1)般的程度,但SiO2與Al2O3的蝕刻量差異較小,且SiO2與Al2O3之選擇比亦會較小,而難以說是有充分的選擇比。比較例(5)雖Al2O3會被蝕刻,但SiO2的蝕刻量卻會為負,而使SiO2膜沉積。比較例(6)係SiO2與Al2O3的蝕刻量為負,而使SiO2、Al2O3的膜沉積。
由圖7B的比較例(1)看來,在生成電漿前供給BCl3氣體,而不供給H2氣體的情況下,SiO2與Al2O3的選擇比會較小。又,從圖7B的比較例(4)看來,在生成電漿前供給H2氣體,而不供給BCl3氣體的情況下,SiO2與Al2O3的選擇比亦會較小。因此,便需要在生成電漿前供給BCl3氣體與H2氣體。
又,從圖7B的比較例(5)看來,在不生成Ar氣體之電漿,而不進行之蝕刻工序S2的情況下,便會使SiO2膜沉積。又,從圖7B的比較例(6)看來,在吸附工序S1中不生成電漿的情況下,便會使SiO2、Al2O3的膜沉積。從而,便需要在吸附工序S1及蝕刻工序S2中分別生成電漿。
又,從圖7B的比較例(2)看來,在供給BCl3氣體與H2氣體,停止H2氣體之供給並施加高頻電力來生成電漿之情況下,SiO2與Al2O3的選擇比會較大。然而,從圖7B的比較例(3)看來,在生成吸附工序S1之電漿的期間前持續H2氣體之供給的情況下,便會使SiO2、Al2O3的膜沉積。因此,H2氣體的供給停止的時間點較佳地係在施加高頻電力前,更佳地係在接近施加高頻電力前。然而,H2氣體的供給停止的時間點並不限於此。即便在生成電漿之初期階段中稍微供給H2氣體,對蝕刻的影響仍會較少。H2氣體的供給停止的時間點只要在開始高頻電力之施加的時間點之數秒(例如3秒)前到開始高頻電力之施加的時間點之數秒(例如1秒)後的期間的話即可。
如上述,本實施形態相關之蝕刻方法係具有吸附工序S1與蝕刻工序S2。吸附工序S1係將包含BCl3氣體的處理氣體與H2氣體供給至配置有作為蝕刻對象之被處理體的晶圓W之處理空間38,停止H2氣體之供給並將既定頻率之電力施加至處理空間38,來在處理空間38生成電漿,以讓基於處理氣體之吸附物吸附於被處理體。蝕刻工序S2係在處理空間38生成稀有氣體之電漿而活化吸附物,來蝕刻晶圓W。藉此,本實施形態相關之蝕刻方法便可提高不同氧化膜間的蝕刻選擇比。
又,本實施形態相關之蝕刻方法在吸附工序S1中,係在處理空間38施加高頻電力前便停止H2氣體之供給。藉此,本實施形態相關之蝕刻方法便可抑制在生成電漿時之膜的沉積,而可在不同氧化膜間得到高蝕刻選擇比。
又,本實施形態相關之蝕刻方法係在吸附工序S1中,僅於用以激發電漿之穩定化時間供給H2氣體。藉此,本實施形態相關之蝕刻方法係可在適當時間點供給H2氣體,而更提高不同氧化膜間的蝕刻選擇比。
又,本實施形態相關之晶圓W係在矽氧化膜110形成有抵達金屬層之貫穿孔111,而在該金屬層上形成有自然氧化膜。藉此,本實施形態相關之 蝕刻方法會抑制對在矽氧化膜110所形成之貫穿孔111等的圖案造成之損傷,而可去除形成於金屬層之自然氧化膜。
又,本實施形態相關之蝕刻裝置100係具有處理容器1、作為供給部之噴淋頭3、作為電源部之第1高頻電源44及第2高頻電源46以及控制部6。處理容器1係將作為蝕刻對象之被處理體的晶圓W配置於載置台2,在載置台2上形成有處理空間38。噴淋頭3係分別將包含BCl3氣體之處理氣體、H2氣體、稀有氣體供給至處理空間38。第1高頻電源44及第2高頻電源46會將既定頻率之電力施加至處理空間38。控制部6會以實施下述工序的方式來進行控制,吸附工序S1係在蝕刻晶圓W時,從噴淋頭3來將包含BCl3氣體之處理氣體與H2氣體供給至處理空間38,停止來自噴淋頭3之H2氣體的供給並從第1高頻電源44及第2高頻電源46來將既定頻率之電力施加至處理空間38,以在處理空間38生成電漿,並讓基於處理氣體之吸附物吸附於晶圓W;以及蝕刻工序S2係在處理空間38生成來自噴淋頭3的稀有氣體之電漿,而讓吸附物活化,以蝕刻晶圓W。藉此,蝕刻裝置100便可提高不同氧化膜間的蝕刻選擇比。
以上,雖已就實施形態來加以說明,但本次所揭露之實施形態應在所有的觀點上都為例示而非為限制。實際上,上述實施形態係可以各樣形態來實現。又,上述實施形態可不超出申請專利範圍及其意旨來以各樣形態進行省略、置換及變更。
例如,實施形態中,係以將作為蝕刻對象之被處理體為半導體晶圓的情況為範例來加以說明,但並不限於此。被處理體亦可為玻璃基板等的其他基板。
S1‧‧‧吸附工序
S2‧‧‧蝕刻工序

Claims (10)

  1. 一種蝕刻方法,係具有:吸附工序,係將包含BCl3氣體之處理氣體與H2氣體供給至配置有被作為蝕刻對象之被處理體的處理空間,停止該H2氣體的供給且將該處理氣體持續地供給至該處理空間,並對該處理空間施加既定頻率之電力,以在該處理空間生成該處理氣體的電漿,而讓基於該處理氣體之吸附物吸附於該被處理體;以及蝕刻工序,係在該處理空間生成稀有氣體之電漿,而將該吸附物活化,以蝕刻該被處理體。
  2. 如申請專利範圍第1項之蝕刻方法,其中該吸附工序會在對該處理空間施加該既定頻率之電力前,停止該H2氣體之供給。
  3. 如申請專利範圍第1或2項之蝕刻方法,其中該吸附工序會僅在電漿激發用的穩定化時間供給該H2氣體。
  4. 如申請專利範圍第1或2項之蝕刻方法,其中該被處理體係在矽氧化膜形成會抵達至金屬層的貫穿孔,並在該金屬層上形成有自然氧化膜之半導體晶圓。
  5. 如申請專利範圍第1或2項之蝕刻方法,其係會夾置著沖淨工序來重複至少1次以上的該吸附工序與該蝕刻工序。
  6. 如申請專利範圍第1或2項之蝕刻方法,其中在該吸附工序之穩定化時間所供給的BCl3與H2的氣體流量比係1.15~1.4。
  7. 如申請專利範圍第1或2項之蝕刻方法,其中該被處理體上所形成之矽氧化膜與金屬層上所形成之金屬氧化膜的選擇比係5以上。
  8. 如申請專利範圍第1或2項之蝕刻方法,其中該蝕刻工序中所供給之稀有氣體係Ar。
  9. 如申請專利範圍第1或2項之蝕刻方法,其中在該吸附工序與該蝕刻工序中所施加的電力會從上部及/或下部來加以施加。
  10. 一種蝕刻裝置,係具有:處理容器,係將作為蝕刻對象之被處理體配置於載置台,在載置台上形成處理空間;供給部,係將包含BCl3氣體之處理氣體、H2氣體、稀有氣體分別供給至該處理空間;電源部,係將既定頻率之電力施加至該處理空間;控制部,係在蝕刻該被處理體時,會實施下述工序:吸附工序,係從該供給部來將包含BCl3氣體之處理氣體與H2氣體供給至該處理空間,停止來自該供給部之該H2氣體的供給且將該處理氣體持續地供給至該處理空間,並從該電源部來將該既定頻率之電力施加至該處理空間,以在該處理空間生成該處理氣體的電漿,而讓基於該處理氣體之吸附物吸附於該被處理體;以及蝕刻工序,係在該處理空間生成來自該供給部的稀有氣體之電漿,而讓該吸附物活化,以蝕刻該被處理體。
TW108115992A 2018-05-11 2019-05-09 蝕刻方法及蝕刻裝置 TWI805754B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018092321A JP7133975B2 (ja) 2018-05-11 2018-05-11 エッチング方法およびエッチング装置
JP2018-092321 2018-05-11

Publications (2)

Publication Number Publication Date
TW202013494A TW202013494A (zh) 2020-04-01
TWI805754B true TWI805754B (zh) 2023-06-21

Family

ID=68464888

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108115992A TWI805754B (zh) 2018-05-11 2019-05-09 蝕刻方法及蝕刻裝置

Country Status (5)

Country Link
US (1) US10847379B2 (zh)
JP (1) JP7133975B2 (zh)
KR (1) KR102244396B1 (zh)
CN (1) CN110473782B (zh)
TW (1) TWI805754B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11236424B2 (en) * 2019-11-01 2022-02-01 Applied Materials, Inc. Process kit for improving edge film thickness uniformity on a substrate
JP7174016B2 (ja) 2020-07-16 2022-11-17 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137733A1 (en) * 2002-11-08 2004-07-15 Epion Corporation GCIB processing of integrated circuit interconnect structures
US20070146963A1 (en) * 2005-12-28 2007-06-28 Go Han S Capacitor and Manufacturing Method Thereof
KR20070095806A (ko) * 2006-03-22 2007-10-01 동경 엘렉트론 주식회사 플라즈마 처리 장치, 플라즈마 처리 방법 및 기억 매체
US20120164829A1 (en) * 2010-12-22 2012-06-28 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
US20150206774A1 (en) * 2011-07-20 2015-07-23 Harmeet Singh Apparatus for atomic layering etching

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1304631C (zh) * 2004-08-18 2007-03-14 吉林大学 直流辉光等离子体化学气相沉积方法制备碳纳米管的工艺
US8435608B1 (en) * 2008-06-27 2013-05-07 Novellus Systems, Inc. Methods of depositing smooth and conformal ashable hard mask films
JP6063264B2 (ja) * 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
CN103219166A (zh) * 2013-04-25 2013-07-24 浙江大学 一种垂直取向石墨烯表面修饰的集流体及其制备方法
JP6163446B2 (ja) * 2014-03-27 2017-07-12 株式会社東芝 半導体装置の製造方法
CN105448635B (zh) 2014-08-28 2018-01-09 北京北方华创微电子装备有限公司 原子层刻蚀装置及采用其的原子层刻蚀方法
JP6604738B2 (ja) * 2015-04-10 2019-11-13 東京エレクトロン株式会社 プラズマエッチング方法、パターン形成方法及びクリーニング方法
JP6516542B2 (ja) * 2015-04-20 2019-05-22 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9870899B2 (en) * 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10096487B2 (en) * 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
JP2017216346A (ja) * 2016-05-31 2017-12-07 東京エレクトロン株式会社 プラズマ処理装置、プラズマ処理方法及び記憶媒体
JP6667410B2 (ja) * 2016-09-29 2020-03-18 東京エレクトロン株式会社 ハードマスクおよびその製造方法
CN106450154B (zh) * 2016-11-30 2019-03-08 哈尔滨工业大学 一种锂离子电池铝集流体表面原位生长石墨烯的制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040137733A1 (en) * 2002-11-08 2004-07-15 Epion Corporation GCIB processing of integrated circuit interconnect structures
US20070146963A1 (en) * 2005-12-28 2007-06-28 Go Han S Capacitor and Manufacturing Method Thereof
KR20070095806A (ko) * 2006-03-22 2007-10-01 동경 엘렉트론 주식회사 플라즈마 처리 장치, 플라즈마 처리 방법 및 기억 매체
US20120164829A1 (en) * 2010-12-22 2012-06-28 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
US20150206774A1 (en) * 2011-07-20 2015-07-23 Harmeet Singh Apparatus for atomic layering etching

Also Published As

Publication number Publication date
JP7133975B2 (ja) 2022-09-09
US10847379B2 (en) 2020-11-24
KR20190129730A (ko) 2019-11-20
CN110473782A (zh) 2019-11-19
KR102244396B1 (ko) 2021-04-23
US20190348299A1 (en) 2019-11-14
TW202013494A (zh) 2020-04-01
JP2019197856A (ja) 2019-11-14
CN110473782B (zh) 2023-07-28

Similar Documents

Publication Publication Date Title
US11387112B2 (en) Surface processing method and processing system
JP7336884B2 (ja) 表面処理方法及び処理システム
KR100656214B1 (ko) 플라즈마 처리 방법
US9508546B2 (en) Method of manufacturing semiconductor device
JP5800969B1 (ja) 基板処理装置、半導体装置の製造方法、プログラム、記録媒体
TWI805754B (zh) 蝕刻方法及蝕刻裝置
TW201920741A (zh) 半導體裝置之製造方法、基板處理裝置及記錄媒體
US20230227973A1 (en) Ruthenium film forming method and substrate processing system
US10546753B2 (en) Method of removing silicon oxide film
JPWO2007125836A1 (ja) Ti膜の成膜方法
US20240087885A1 (en) Method of forming silicon nitride film and film forming apparatus
JP2006278619A (ja) 半導体製造装置
JP4593380B2 (ja) 残渣改質処理方法、プラズマ処理方法およびコンピュータ読取可能な記憶媒体
JP5825948B2 (ja) 基板処理装置及び半導体装置の製造方法
TWI853968B (zh) 釕膜之形成方法及基板處理系統
TW202128295A (zh) 半導體裝置的製造方法,基板處理裝置及程式
WO2020079901A1 (ja) パターニングスペーサ用酸化チタン膜を成膜する方法およびパターン形成方法
JPWO2007123211A1 (ja) Ti膜の成膜方法
JP5885870B2 (ja) 基板処理装置、半導体装置の製造方法、プログラム及び記録媒体
JP2010118489A (ja) 半導体装置の製造方法
KR20230167435A (ko) 성막 방법 및 성막 장치
JP2024118310A (ja) 基板処理方法
JPWO2007123212A1 (ja) Ti膜の成膜方法
JPWO2007125837A1 (ja) Ti膜の成膜方法
JP2011187749A (ja) 半導体装置の製造方法及び基板処理装置