TWI797323B - 半導體封裝 - Google Patents

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TWI797323B
TWI797323B TW108114983A TW108114983A TWI797323B TW I797323 B TWI797323 B TW I797323B TW 108114983 A TW108114983 A TW 108114983A TW 108114983 A TW108114983 A TW 108114983A TW I797323 B TWI797323 B TW I797323B
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李健
黃俊杰
禹智恩
朴成根
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：半導體晶片；以及連接結構，配置於所述半導體晶片的至少一側上，且包括絕緣層及與所述半導體晶片電性連接的重佈線層，其中所述重佈線層包括多個導電圖案，且所述多個導電圖案中的至少兩者具有不同程度的表面粗糙度，且具有較高表面粗糙度的導電圖案所具有的寬度寬於具有較低表面粗糙度的導電圖案的寬度。

Description

半導體封裝
[相關申請案的交叉引用]
本申請案主張於2018年11月23日在韓國智慧財產局中提出申請的韓國專利申請案第10-2018-0146215號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種電性連接結構可朝半導體晶片所配置的區之外延伸的扇出型半導體封裝。
半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實施包括多個引腳(pin)的同時具有緊湊尺寸的半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有緊湊尺寸，並可使得能夠藉由朝半導體晶片所配置的區之外對連接端子進行重佈線而實施多個引腳。
同時，藉由觀察所述半導體封裝的佈線設計，除作為用於訊號傳輸目的之微電路的訊號圖案以外，亦可確認出於散熱、訊號返回等目的而配置的接地圖案。在接地區的情形中，由於銅箔殘留率非常高，因此與絕緣層的黏合力降低，且因此，可能存在例如層間脫層(interlayer delamination)等問題。
本揭露的態樣可提供一種重佈線層與絕緣層之間的耦合力增強且結構穩定性可提高的半導體封裝。
根據本揭露的態樣，一種半導體封裝可包括：半導體晶片；以及連接結構，配置於所述半導體晶片的至少一側上，且包括第一絕緣層及與所述半導體晶片電性連接的重佈線層。所述重佈線層可包括多個導電圖案，且所述多個導電圖案中的至少兩者可具有不同程度的表面粗糙度，且具有較高表面粗糙度的導電圖案所具有的寬度可寬於具有較低表面粗糙度的導電圖案的寬度。
所述多個導電圖案可包括訊號圖案及接地圖案，且所述接地圖案的表面粗糙度可大於所述訊號圖案的表面粗糙度。
在所述具有較高表面粗糙度的導電圖案的表面及所述具有較低表面粗糙度的導電圖案的表面中，僅所述具有較高表面粗糙度的導電圖案的表面具有不規則凹凸結構。
所述不規則凹凸結構可為經表面蝕刻的不規則結構。
所述具有較高表面粗糙度的導電圖案的上面形成有所述表面粗糙度的表面可接觸所述第一絕緣層。
與所述具有較高表面粗糙度的導電圖案的所述表面相對的表面的表面粗糙度可低於所述具有較高表面粗糙度的導電圖案的所述表面的表面粗糙度。
所述具有較高表面粗糙度的導電圖案的所述表面可被配置成較所述相對的表面距所述半導體晶片更遠。
所述具有較高表面粗糙度的導電圖案可具有平板形狀。
所述具有較高表面粗糙度的導電圖案的所述表面及所述具有較高表面粗糙度的導電圖案的側表面可嵌置於所述第一絕緣層中，且所述相對的表面可接觸所述連接結構的第二絕緣層。
根據本揭露的另一態樣，一種半導體封裝可包括：半導體晶片；以及連接結構，配置於所述半導體晶片的至少一側上，且包括第一絕緣層及與所述半導體晶片電性連接的重佈線層。所述重佈線層可包括多個導電圖案，且所述多個導電圖案的與所述第一絕緣層接觸的表面的至少部分具有規則凹凸結構。
所述規則凹凸結構中的每一者的尺寸可為1微米(μm)或小於1微米。
與所述多個導電圖案的具有所述規則凹凸結構的表面相對的表面可不包括規則凹凸結構。
所述多個導電圖案的上面形成有所述規則凹凸結構的所述表面可被配置成較所述相對的表面距所述半導體晶片更遠。
所述多個導電圖案的具有所述規則凹凸結構的所述表面及所述多個導電圖案的側表面可嵌置於所述第一絕緣層中，且 所述相對的表面可接觸所述連接結構的第二絕緣層。
100、100A、100B、100C:半導體封裝
110:框架
110H:貫穿孔
111、141、2141、2241:絕緣層
111a、141a:絕緣層/第一絕緣層
111b、141b:絕緣層/第二絕緣層
111c:第三絕緣層
112a:佈線層/第一佈線層
112b:佈線層/第二佈線層
112c:佈線層/第三佈線層
112d:佈線層/第四佈線層
113a:通孔/第一通孔
113b:通孔/第二通孔
113c:第三通孔
120、2120、2220:半導體晶片
121、1101、2121、2221:本體
122、2122、2222:連接墊
123、150、2223、2150、2250:鈍化層
130、2130:包封體
140:連接結構
142、2142:重佈線層
142a:重佈線層/第一重佈線層
142b:重佈線層/第二重佈線層
143a:通孔/第一通孔
143b:通孔/第二通孔
145:導電圖案/接地圖案
146:導電圖案/訊號圖案
151、2251:開口
160:凸塊下金屬
170:電性連接金屬
201、202:遮罩圖案
1000:電子裝置
1010、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1110:母板
1120:組件/電子組件
2100:扇出型半導體封裝
2140、2240:連接構件
2143、2243:通孔
2160、2260:凸塊下金屬層
2170、2270:焊球
2200:扇入型半導體封裝
2242:佈線圖案
2243h:通孔孔洞
2280:底部填充樹脂
2290:模製材料
2301、2302:中介基板
I-I'、II-II':線
O1、O2:敞露區
P1:凹凸結構/不規則凹凸結構
P2:規則凹凸結構
W1、W2、W3:寬度
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及其他優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板(interposer substrate)上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出半導體封裝的實例的剖面示意圖。
圖10為沿圖9所示扇出型半導體封裝的線I-I'所截取的平面示意圖。
圖11及圖12分別為示出圖9所示扇出型半導體封裝中的重佈線層的實例的平面圖及剖面圖。
圖13示出在重佈線層上形成表面粗糙度的實例。
圖14示意性地示出可在根據本揭露中另一例示性實施例的半導體封裝中使用的重佈線層。
圖15示出在重佈線層上形成表面粗糙度的另一實例。
圖16及圖17為示出半導體封裝的其他實例的剖面圖。
在下文中，將參照附圖闡述本揭露中的例示性實施例。在附圖中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下欲闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如中央處理單元(central processing unit，CPU))、圖形處理器(例如圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器 (analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可 包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
取決於電子裝置1000的類型，電子裝置1000可包括可物理連接至及/或電性連接至主板1010或可不物理連接至及/或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而亦可包括用於各種目的的其他組 件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(personal computer，PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於如上所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至及/或電性連接至主板1010的其他組件或可不物理連接至及/或不電性連接至主板1010的其他組件(例如照相機1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能 因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔非常精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊 2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photo imagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)皆配置於半導體晶片內部的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳送並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要配置於半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於以上所闡述的缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可藉由中介基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌置於單獨的中介基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在扇入型半 導體封裝2200嵌置於中介基板2302中的狀態下藉由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在其嵌置於中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2241上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外 進行重佈線並朝半導體晶片之外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要配置於半導體晶片內部。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並朝半導體晶片之外配置的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝可能無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100可安裝於電子裝置的主板2500上而無需使用單獨的中介基板等。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以 較使用中介基板的扇入型半導體封裝的厚度小的厚度實施。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適宜用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般層疊封裝(package-on-package，POP)型的形式更緊湊的形式實施，且可解決因出現翹曲(warpage)現象而造成的問題。
同時，扇出型半導體封裝指代一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌置於其中。
在下文中將參照圖式闡述根據本揭露中的例示性實施例的扇出型半導體封裝。
圖9為示出半導體封裝的實例的剖面示意圖。圖10為沿圖9所示扇出型半導體封裝的線I-I'所截取的平面示意圖。圖11及圖12分別為示出圖9所示扇出型半導體封裝中的重佈線層的實例的平面圖及剖面圖。圖13示出在重佈線層上形成表面粗糙度的實例。
參照圖式，根據例示性實施例的半導體封裝100A可包括具有貫穿孔110H的框架110、半導體晶片120、包封體130及連接結構140，且在連接結構140中所包括的多個導電圖案145 及146中具有較寬寬度的導電圖案145上可形成相對較高的表面粗糙度。另外，除以上所闡述的組件以外，半導體封裝100A可包括鈍化層150、凸塊下金屬160、電性連接金屬170等。
框架110可視特定材料而進一步改善半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。如在以下欲闡述的例示性實施例中一樣，當貫通佈線(through-wiring)等形成於框架110中時，半導體封裝100A可作為疊層封裝(POP)型封裝使用。根據本例示性實施例，框架110可具有貫穿孔110H，且半導體晶片120可配置於貫穿孔110H中。在此種情形中，半導體晶片120的側表面可被框架110環繞。然而，此種形式僅為實例，並可經各式修改以具有其他形式，且框架110可依此種形式執行另一功能。必要時，可省略框架110，但當半導體封裝100A包括框架110時可更有利於確保板級可靠性(board level reliability)。然而，框架110並非必不可少的組件，且可根據例示性實施例被省略或以另一組件置換。
框架110可包括絕緣層111。可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(玻璃布或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build-up Film，ABF)、FR-4、雙馬來醯亞胺三嗪 (Bismaleimide Triazine，BT)等。此種框架110可充當支撐構件。
半導體晶片120可為以數百至數百萬個或更多數量的元件整合於單一晶片中提供的積體電路(IC)。在此種情形中，舉例而言，所述積體電路可為處理器晶片(更具體而言，應用處理器(application processor，AP))，例如中央處理器(例如中央處理單元)、圖形處理器(例如圖形處理單元)、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體)、非揮發性記憶體(例如唯讀記憶體)、快閃記憶體等。另外，上述元件亦可彼此組合而配置。
半導體晶片120可以主動晶圓為基礎形成。在此種情形中，本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁(Al)等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物膜與氮化物膜所構成的雙層。藉由鈍化層123，連接墊122的下表面相對於包封體130的下表面可具有台階(step)。因此，在一定程度上可防止包封體130滲入連接墊122的下表面中的現象。在其他需要的位置上亦可進一步配置絕緣層 (圖中未示出)等。半導體晶片120可為裸晶粒(bare die)，必要時在半導體晶片120的主動面上可進一步形成重佈線層(圖中未示出)，並可將凸塊(圖中未示出)等連接至連接墊122。同時，儘管本例示性實施例闡述其中使用一個半導體晶片120的實例，然而亦可使用兩個或更多個半導體晶片。
包封體130可保護框架110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為包封體130環繞框架110、半導體晶片120等的至少部分的形式。舉例而言，包封體130可覆蓋框架110以及半導體晶片120的非主動面，且可填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接結構140之間的空間的至少部分。視特定材料而定，包封體130可填充貫穿孔110H，藉以充當黏合劑，並減少半導體晶片120的彎曲(buckling)情況。
包封體130的材料不受特別限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(玻璃布或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。作為另一選擇，亦可使用感光成像介電樹脂作為所述絕緣材料。包封體130並非必 不可少的組件，且可根據例示性實施例被省略或以另一組件置換。
連接結構140可對半導體晶片120的連接墊122進行重佈線。半導體晶片120的具有各種功能的數十至數百個連接墊122可藉由連接結構140進行重佈線，且可視功能而定，藉由電性連接金屬170物理連接至及/或電性連接至外部。為此，連接結構140可包括重佈線層142a及重佈線層142b。作為實例，連接結構140可包括：第一絕緣層141a，配置於框架110及半導體晶片120的主動面上；第一重佈線層142a，配置於第一絕緣層141a上；第一通孔143a，將第一重佈線層142a與半導體晶片120的連接墊122彼此連接；第二絕緣層141b，配置於第一絕緣層141a上；第二重佈線層142b，配置於第二絕緣層141b上；以及第二通孔143b，穿透第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接。第一重佈線層142a及第二重佈線層142b可電性連接至半導體晶片120的連接墊122。然而，必要時，可改變重佈線層142a及142b、絕緣層141a及141b以及通孔143a及143b的數目。
絕緣層141a及141b中所包含的絕緣材料亦可為例如感光成像介電材料。當絕緣層141a及141b具有感光成像介電性質時，絕緣層141a及141b可以較小的厚度形成，且可更輕易地達成通孔143a及143b的精密節距。絕緣層141a及141b中的每一者可為包括絕緣樹脂及無機填料的感光成像介電絕緣層。當絕緣層141a及141b為多層時，絕緣層141a的材料與絕緣層141b的 材料可為彼此相同，且必要時亦可為彼此不同。當絕緣層141a及141b為多層時，絕緣層141a與絕緣層141b可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。可形成數目大於圖式中所示絕緣層數目的絕緣層。
重佈線層142a及重佈線層142b可用於對連接墊122實質上進行重佈線。重佈線層142a及重佈線層142b中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142a及重佈線層142b可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a及重佈線層142b可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a及重佈線層142b可包括通孔接墊圖案、連接端子墊圖案等。
通孔143a及143b可將形成於不同層上的重佈線層142a及重佈線層142b、連接墊122等彼此電性連接，而在半導體封裝100A中形成電性通路。通孔143a及143b中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143a及143b中的每一者可以導電材料完全填充，或者導電材料可沿通孔中的每一者的壁形成。另外，通孔143a及143b中的每一者可具有在先前技術中已知的所有形狀，例如錐形、圓柱形等。
在本例示性實施例中，如圖11及圖12中所示，重佈線 層142可包括多個導電圖案145及146，且所述多個導電圖案145及146中的一些導電圖案可具有彼此不同的寬度。在圖11及圖12中，重佈線層142示出以上所闡述的重佈線層142a及142b中的至少一者，以及絕緣層141示出以上所闡述的絕緣層141a及141b中的至少一者。此處，所述多個導電圖案145及146中的一些導電圖案意指至少兩個圖案。另外，所述多個導電圖案145及146中的至少兩者可具有不同程度的表面粗糙度，且具有較高表面粗糙度的導電圖案145的寬度W1可寬於具有較低表面粗糙度的導電圖案146的寬度W2及W3。圖案的寬度可指代在平面圖中，圖案的相對邊緣之間的距離中較小的一者。在此種情形中，所述多個導電圖案145及146可包括訊號圖案146及接地圖案145，且接地圖案145的表面粗糙度可大於訊號圖案146的表面粗糙度。另外，如所示，接地圖案145的寬度可寬於訊號圖案146的寬度，且換言之，相較於接地圖案145，訊號圖案146可以較精密的圖案實施。
如圖12中所示，在具有較高表面粗糙度的導電圖案145的表面上可形成不規則(或隨機分佈的)凹凸結構P1，且在具有較低表面粗糙度的導電圖案146的表面上可不形成凹凸結構。此處，其中不形成凹凸結構的結構意指在導電圖案146的表面上未有意地形成凹凸結構，且其並不意指不存在粗糙度。另外，儘管圖12示出其中在導電圖案146的表面上不存在凹凸結構的形式，然而，在其中導電圖案146的表面粗糙度低於導電圖案145的表 面粗糙度的情形下，導電圖案146的表面上可具有凹凸結構。形成於導電圖案145的表面上的不規則凹凸結構P1可為經表面蝕刻的不規則結構。
如此一來，在本例示性實施例中，藉由在重佈線層142的表面上形成凹凸結構，與絕緣層141的耦合力可增大，且表面粗糙度可根據重佈線層142的寬度而變化。隨著半導體封裝100A變小且效率變高，重佈線層142變得更精密。當整個重佈線層142經表面蝕刻或在重佈線層142上藉由機械加工(mechanical machining)形成凹凸結構時，精密圖案可能受損。為減少此種問題，在本例示性實施例中，增大重佈線層142的具有相對較寬寬度的導電圖案145的表面粗糙度，且藉由使用其中不形成凹凸結構的方法等減小具有較窄寬度的導電圖案146的表面粗糙度，且因此，與絕緣層141的耦合力可有所改善且重佈線層142上的損傷可減少。具有較高表面粗糙度的導電圖案145可具有平板形狀，且即使在上面形成凹凸結構P1的情況下，仍可受到較少損傷。如上所述，此種導電圖案145可為接地圖案，且具有窄寬度的導電圖案146可為訊號圖案或電源供應圖案。
如圖12中所示，具有較高表面粗糙度的導電圖案145的上面形成有表面粗糙度的表面(圖12中的下表面)可接觸絕緣層141，且與上面形成表面粗糙度的表面相對的表面(圖12中的上表面)可具有較低的表面粗糙度或實質上無表面粗糙度。在此種情形中，具有較高表面粗糙度的導電圖案145的上面形成有表 面粗糙度的表面可被配置成較相對的表面距半導體晶片120更遠。
圖13示出在重佈線層中所包括的導電圖案145及146上形成凹凸結構的方法，且具體而言，僅在具有較大寬度的導電圖案145上形成經表面蝕刻的凹凸結構P1的方法。在絕緣層141a上形成導電圖案145及146之後，可形成遮罩圖案201。此處，遮罩圖案201的敞露區O1可僅暴露出具有大的寬度的導電圖案145。可藉由在如上所述敞露的導電圖案145上藉由化學及機械加工方法形成凹凸結構P1來增大導電圖案145的表面粗糙度。在此種情形中，由於與精密圖案對應的導電圖案146受到保護，因此損傷可減小。在移除遮罩圖案201之後，形成絕緣層141b以覆蓋導電圖案145及146以及絕緣層141a的部分。其間具有凹凸結構P1的導電圖案145與絕緣層141b之間的耦合力可有所改善。
將參照圖9闡述其他組件。鈍化層150可保護連接結構140免受外部物理性或化學性損傷。鈍化層150可具有暴露出連接結構140的重佈線層142a及重佈線層142b的至少部分的開口151。在鈍化層150中所形成的開口151的數量可為數十至數千個。鈍化層150的材料不受特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(玻璃布或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜 (ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。作為另一選擇，亦可使用阻焊劑(solder resist)。
凸塊下金屬160可改善電性連接金屬170的連接可靠性，以改善半導體封裝100A的板級可靠性。凸塊下金屬160可連接至經由鈍化層150的開口151而暴露出的連接結構140的重佈線層142a及重佈線層142b。可藉由習知金屬化方法，使用習知導電材料(例如金屬)在鈍化層150的開口151中形成凸塊下金屬160，但並非僅限於此。
電性連接金屬170可在外部物理連接及/或電性連接半導體封裝100A。舉例而言，半導體封裝100A可藉由電性連接金屬170安裝於電子裝置的主板上。電性連接金屬170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且電性連接金屬170中的每一者的材料並不特別限於此。電性連接金屬170中的每一者可為接腳(land)、球、引腳等。電性連接金屬170可形成為多層結構或單層結構。當電性連接金屬170形成為多層結構時，電性連接金屬170可包含銅(Cu)柱及焊料。當電性連接金屬170形成為單層結構時，電性連接金屬170可包括錫-銀焊料或銅(Cu)。然而，此僅為實例，且電性連接金屬170並非僅限於此。
電性連接金屬170的數目、間隔、配置形式等不受特別限制，但可由熟習此項技術者視設計特定細節而進行充分地修改。舉例而言，電性連接金屬170可根據連接墊122的數目而設 置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接金屬170為焊球時，電性連接金屬170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬160的側表面，且連接可靠性可更加優異。
電性連接金屬170中的至少一者可配置於扇出區中。所述扇出區為半導體晶片120所配置的區之外的區。扇出型封裝可具有較扇入型封裝的可靠性高的可靠性，可實施多個輸入/輸出端子，且可輕易地執行三維(three-dimensional，3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，所述封裝可被製造成具有小的厚度，且可具有價格競爭力。
同時，儘管圖式中未示出，然而，必要時，貫穿孔110H的壁上可形成金屬薄膜以散熱或阻擋電磁波。另外，必要時，貫穿孔110H中可配置執行彼此相同或不同的功能的多個半導體晶片120。另外，必要時，貫穿孔110H中可配置單獨的被動組件，例如電感器、電容器等。另外，必要時，鈍化層150的表面上可配置被動組件，例如包括電感器、電容器等的表面安裝技術(surface mounted technology，SMT)組件。
將參照圖14闡述另一例示性實施例。在圖14所示例示性實施例中，與以上所闡述的例示性實施例不同，在導電圖案145及146的與絕緣層141接觸的表面上都形成有規則凹凸結構P2而不論多個導電圖案145及146，且因此，可增大與絕緣層141的耦 合力。換言之，規則凹凸結構P2可不僅形成於具有較寬寬度的導電圖案145上，而且亦可形成於具有較窄寬度的導電圖案146上。此處，其中規則凹凸結構P2中的每一者的形狀為規則的情形可包括以下情形：在整個區域到處的規則凹凸結構P2中的每一者的尺寸為相同的，以及為相同尺寸或形狀的規則凹凸結構P2在形成一個圖案的同時以預定區間重覆出現。
在此種情形中，慮及規則凹凸結構需要形成於為精密圖案的導電圖案146的表面上，規則凹凸結構P2的尺寸可為1微米或小於1微米。如所示，與所述多個導電圖案145及146的上面形成有規則凹凸結構P2的表面相對的表面(圖14中的上表面)可不包括規則凹凸結構。另外，所述多個導電圖案145及146的上面形成有規則凹凸結構P2的表面(圖14中的下表面)可被配置成較相對的表面距半導體晶片120更遠。
圖15示出其中在所述多個導電圖案145及146的表面上形成規則凹凸結構P2的實例。使用具有精密敞露區O2的遮罩圖案202暴露出所述多個導電圖案145及146的上表面，且舉例而言，敞露區O2可形成為晶格圖案等。可藉由對經由敞露區O2暴露出的導電圖案145及146執行化學及機械加工來形成規則凹凸結構P2。
如在本例示性實施例中，藉由不論所述多個導電圖案145及146的寬度而都形成規則凹凸結構P2，與絕緣層141的耦合力可進一步改善。另外，由於可慮及為精密圖案的導電圖案146 的寬度而將敞露區O2的尺寸及形狀調整成具有規則圖案，因此具有較窄寬度的導電圖案146上的損傷可顯著減少且在導電圖案146的表面上可形成規則凹凸結構P2。如上所述實施的規則凹凸結構P2的尺寸可為1微米或小於1微米。此處，規則凹凸結構P2中的每一者的尺寸可被定義為規則凹凸結構P2的凸部分的寬度或凹部分的寬度。
將參照圖16及圖17闡述根據本揭露中另一例示性實施例的半導體封裝，且將不再對與以上所闡述的例示性實施例相同的部分予以贅述。在以下例示性實施例中，重佈線層中所包括的所述多個導電圖案可具有如上所述的表面粗糙度條件或規則凹凸結構。
在根據圖16所示例示性實施例的半導體封裝100B中，在框架110中可安裝用於執行層間導電的多個導電通孔。詳言之，框架110可包括：第一絕緣層111a，接觸連接結構140；第一佈線層112a，接觸連接結構140且嵌置於第一絕緣層111a中；第二佈線層112b，配置於第一絕緣層111a的與第一絕緣層111a的其中嵌置有第一佈線層112a的一個表面相對的另一表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二佈線層112b；以及第三佈線層112c，配置於第二絕緣層111b上。第一佈線層112a、第二佈線層112b及第三佈線層112c可電性連接至連接墊122。分別而言，第一佈線層112a與第二佈線層112b可藉由穿透第一絕緣層111a的第一通孔113a而彼此電性連接，而第二佈線層112b 與第三佈線層112c可藉由穿透第二絕緣層111b的第二通孔113b而彼此電性連接。
當第一佈線層112a嵌置於第一絕緣層111a中時，因第一佈線層112a的厚度而產生的台階可顯著減小，且連接結構140的絕緣距離可因而變為固定。亦即，自連接結構140的第一重佈線層142a至第一絕緣層111a的下表面的距離與自連接結構140的第一重佈線層142a至半導體晶片120的連接墊122的距離之間的差值可小於第一佈線層112a的厚度。因此，可輕易達成連接結構140的高密度佈線設計。
如所示，框架110的第一佈線層112a的下表面可配置於高於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接結構140的第一重佈線層142a與框架110的第一佈線層112a之間的距離可大於連接結構140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於，第一佈線層112a可凹陷至第一絕緣層111a中。如上所述，當第一佈線層112a凹陷至第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一佈線層112a的下表面之間具有台階時，可防止包封體130的材料滲出而污染第一佈線層112a的現象。框架110的第二佈線層112b可配置於半導體晶片120的主動面與非主動面之間。框架110可以與半導體晶片120的厚度對應的厚度形成。因此，框架110中所形成的第二佈線層112b可配置於介於半導體晶片120的主動面與非主動面之間的水平高度上。
框架110的佈線層112a、佈線層112b及佈線層112c的厚度可大於連接結構140的重佈線層142a及重佈線層142b的厚度。由於框架110所具有的厚度可等於或大於半導體晶片120的厚度，因此視框架110的規格而定，可形成較大尺寸的佈線層112a、佈線層112b及佈線層112c。另一方面，考量薄度(thinness)，連接結構140的重佈線層142a及重佈線層142b可形成為在尺寸上相對小於佈線層112a、佈線層112b及佈線層112c的尺寸。
絕緣層111a及絕緣層111b中的每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(玻璃布或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。作為另一選擇，亦可使用感光成像介電樹脂作為所述絕緣材料。
佈線層112a、佈線層112b及佈線層112c可用於對半導體晶片120A的連接墊122進行重佈線。佈線層112a、佈線層112b及佈線層112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。佈線層112a、佈線層112b及佈線層112c可視其對應層的設計執行各種功能。舉例而言，佈線層112a、佈線層 112b及佈線層112c可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，佈線層112a、佈線層112b及佈線層112c可包括通孔接墊、焊線接墊(wire pad)、連接端子墊等。
通孔113a及通孔113b可將形成於不同層上的佈線層112a、佈線層112b及佈線層112c彼此電性連接，而在框架110中形成電性通路。通孔113a及通孔113b中的每一者的材料可為導電材料。通孔113a及通孔113b中的每一者可以導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁形成。另外，通孔113a及通孔113b中的每一者可具有在先前技術中已知的所有形狀，例如錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一佈線層112a的一些接墊可充當終止元件(stopper)，且因此，讓第一通孔113a中的每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在此種情形中，第一通孔113a可與第二佈線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二佈線層112b的一些接墊可充當終止元件，且因此，讓第二通孔113b中的每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在此種情形中，第二通孔113b可與第三佈線層112c的接墊圖案整合。
接下來，將闡述根據圖17中所示另一經修改實例的半導體封裝100C。在半導體封裝100C中，框架110可包括：第一絕緣層111a；第一佈線層112a及第二佈線層112b，分別配置於第 一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第一佈線層112a；第三佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上並覆蓋第二佈線層112b；以及第四佈線層112d，配置於第三絕緣層111c上。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可電性連接至連接墊122。由於框架110可包括大量的佈線層112a、佈線層112b、佈線層112c及佈線層112d，因此連接結構140可被進一步簡化。因此，因形成連接結構140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可藉由分別穿透第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a所具有的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的佈線層112c及佈線層112d。第一絕緣層111a所包含的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料、以及第二絕緣層111b的材料及第三 絕緣層111c的材料並非僅限於此。相似地，穿透第一絕緣層111a的第一通孔113a所具有的直徑可大於分別穿透第二絕緣層111b及第三絕緣層111c的第二通孔113b及第三通孔113c的直徑。
框架110的第三佈線層112c的下表面可配置於低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接結構140的第一重佈線層142a與框架110的第三佈線層112c之間的距離可小於連接結構140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。原因在於，第三佈線層112c可以突出的形式配置於第二絕緣層111b上，而接觸連接結構140。框架110的第一佈線層112a及第二佈線層112b可配置於半導體晶片120的主動面與非主動面之間。框架110可形成為與半導體晶片120的厚度對應的厚度。因此，形成於框架110中的第一佈線層112a及第二佈線層112b可配置於介於半導體晶片120的主動面與非主動面之間的水平高度上。
框架110的佈線層112a、佈線層112b、佈線層112c及佈線層112d的厚度可大於連接結構140的重佈線層142a及重佈線層142b的厚度。由於框架110所具有的厚度可等於或大於半導體晶片120的厚度，因此亦可形成較大尺寸的佈線層112a、佈線層112b、佈線層112c及佈線層112d。另一方面，考量薄度，可形成尺寸相對小的連接結構140的重佈線層142a及重佈線層142b。
在本文中，下側、下部分、下表面等是用來指代相對於 圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的含義包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接」意指包括物理連接及物理斷接的概念。可理解，當以「第一(first)」及「第二(second)」來指稱元件時，所述元件並不因此受限。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本揭露的範圍的條件下，第一組件可被稱為第二組件且第二組件亦可被相似地稱為第一組件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
如上所述，根據本揭露中的例示性實施例，可提供其中佈線層與絕緣層之間的耦合力有所改善且結構穩定性可提高的半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出潤飾及變化。
100A:半導體封裝
110:框架
110H:貫穿孔
111:絕緣層
120:半導體晶片
121:本體
122:連接墊
123、150:鈍化層
130:包封體
140:連接結構
141a:絕緣層/第一絕緣層
141b:絕緣層/第二絕緣層
142a:重佈線層/第一重佈線層
142b:重佈線層/第二重佈線層
143a:通孔/第一通孔
143b:通孔/第二通孔
151:開口
160:凸塊下金屬
170:電性連接金屬
I-I':線

Claims (9)

  1. 一種半導體封裝，包括：半導體晶片；以及連接結構，配置於所述半導體晶片的至少一側上，且包括第一絕緣層及與所述半導體晶片電性連接的重佈線層，其中所述重佈線層包括多個導電圖案，所述多個導電圖案中的至少兩者具有不同程度的表面粗糙度，且具有較高表面粗糙度的導電圖案所具有的寬度寬於具有較低表面粗糙度的導電圖案的寬度，且其中在所述具有較高表面粗糙度的導電圖案的表面及所述具有較低表面粗糙度的導電圖案的表面中，僅所述具有較高表面粗糙度的導電圖案的表面具有不規則凹凸結構。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述多個導電圖案包括訊號圖案及接地圖案，且所述接地圖案的表面粗糙度大於所述訊號圖案的表面粗糙度。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述不規則凹凸結構是經表面蝕刻的不規則結構。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述具有較高表面粗糙度的導電圖案的上面形成有所述表面粗糙度的表面接觸所述第一絕緣層。
  5. 如申請專利範圍第4項所述的半導體封裝，其中與所述 具有較高表面粗糙度的導電圖案的所述表面相對的表面的表面粗糙度低於所述具有較高表面粗糙度的導電圖案的所述表面的表面粗糙度。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述具有較高表面粗糙度的導電圖案具有平板形狀。
  7. 一種半導體封裝，包括：半導體晶片；以及連接結構，配置於所述半導體晶片的至少一側上，且包括第一絕緣層及與所述半導體晶片電性連接的重佈線層，其中所述重佈線層包括多個導電圖案，所述多個導電圖案的與所述第一絕緣層接觸的表面的至少部分具有規則凹凸結構，且其中所述規則凹凸結構的尺寸是1微米或小於1微米。
  8. 如申請專利範圍第7項所述的半導體封裝，其中與所述多個導電圖案的具有所述規則凹凸結構的表面相對的表面不包括規則凹凸結構。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述多個導電圖案的具有所述規則凹凸結構的所述表面被配置成較所述相對的表面距所述半導體晶片更遠。
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