CN111223828A - 半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：半导体芯片；以及连接结构，设置在所述半导体芯片的至少一侧上，并且包括绝缘层和电连接到所述半导体芯片的重新分布层，其中，所述重新分布层包括多个导电图案，并且所述多个导电图案中的至少两个具有不同程度的表面粗糙度，并且具有较高的表面粗糙度的导电图案具有比具有较低的表面粗糙度的导电图案的宽度宽的宽度。

Description

半导体封装件
本申请要求于2018年11月23日在韩国知识产权局提交的第10-2018-0146215号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可从设置有半导体芯片的区域向外延伸的扇出型半导体封装件。
背景技术
涉及半导体芯片的技术开发的重大的近期趋势已减小半导体芯片的尺寸。因此，在封装技术领域，根据对小尺寸半导体芯片等的需求的迅速增长，已需要实现在包括多个引脚的同时具有紧凑尺寸的半导体封装件。
为满足如上所述的技术需求而提出的半导体封装技术的类型之一是扇出型半导体封装件。这种扇出型封装件具有紧凑的尺寸，并且可通过将连接端子重新分布到设置有半导体芯片的区域的外部而允许实现多个引脚。
另外，通过观察半导体封装件的布线设计，除了作为用于信号传输目的的微电路的信号图案之外，还可确认为了散热、信号返回等目的而设置的接地图案。在接地区域的情况下，由于铜箔剩余率非常高，因此与绝缘层的粘合性降低，结果可能存在诸如层间分层的问题。
发明内容
本公开的一方面可提供一种增强了重新分布层和绝缘层之间的结合力并且可改善结构稳定性的半导体封装件。
根据本公开的一方面，一种半导体封装件可包括：半导体芯片；以及连接结构，设置在所述半导体芯片的至少一侧上，并且包括第一绝缘层和电连接到所述半导体芯片的重新分布层。所述重新分布层可包括多个导电图案，并且所述多个导电图案中的至少两个可具有不同程度的表面粗糙度，并且具有较高的表面粗糙度的导电图案可具有比具有较低的表面粗糙度的导电图案的宽度宽的宽度。
所述多个导电图案可包括信号图案和接地图案，并且所述接地图案的表面粗糙度可大于所述信号图案的表面粗糙度。
在具有所述较高的表面粗糙度的所述导电图案的表面和具有所述较低的表面粗糙度的所述导电图案的表面中，仅具有所述较高的表面粗糙度的所述导电图案的表面具有不规则的凹凸结构。
所述不规则的凹凸结构可以是表面蚀刻的不规则结构。
所述导电图案的具有所述较高的表面粗糙度的表面可与所述第一绝缘层接触。
所述导电图案的与具有所述较高的表面粗糙度的所述表面背对的背对表面的表面粗糙度可低于所述导电图案的具有所述较高的表面粗糙度的所述表面的表面粗糙度。
所述导电图案的具有所述较高的表面粗糙度的所述表面可设置为比所述背对表面远离所述半导体芯片。
具有所述较高的表面粗糙度的所述导电图案可具有平板形状。
所述导电图案的具有所述较高的表面粗糙度的所述表面和具有所述较高的表面粗糙度的所述导电图案的侧表面可嵌入在所述第一绝缘层中，并且所述背对表面可与所述连接结构的第二绝缘层接触。
根据本公开的另一方面，一种半导体封装件可包括：半导体芯片；以及连接结构，设置在所述半导体芯片的至少一侧上，并且包括第一绝缘层和电连接到所述半导体芯片的重新分布层。所述重新分布层可包括多个导电图案，并且所述多个导电图案的与所述第一绝缘层接触的表面的至少部分具有规则的凹凸结构。
所述规则的凹凸结构中的每个的尺寸可以为1μm或更小。
所述多个导电图案的与具有所述规则的凹凸结构的表面的背对的背对表面可不包括规则的凹凸结构。
所述多个导电图案的形成有所述规则的凹凸结构的所述表面可设置为比所述背对表面远离所述半导体芯片。
所述多个导电图案的具有所述规则的凹凸结构的所述表面和所述多个导电图案的侧表面可嵌入在所述第一绝缘层中，并且所述背对表面可与所述连接结构的第二绝缘层接触。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和其他优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图；
图11和图12分别是示出图9的扇出型半导体封装件中的重新分布层的示例的平面图和截面图；
图13示出了在重新分布层上形成表面粗糙度的示例；
图14示意性地示出了根据本公开中的另一示例性实施例的可用在半导体封装件中的重新分布层；
图15示出了在重新分布层上形成表面粗糙度的另一示例；以及
图16和图17是示出半导体封装件的其他示例的截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、电力电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而是可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种组件1120可物理连接或电连接到母板1110。此外，可物理连接和/或电连接到母板1110或者可不物理连接和/或电连接到母板1110的其他组件(诸如，相机1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件中的应用处理器，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222非常小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在扇入型半导体封装件的内部，因此扇入型半导体封装件具有大的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装件指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述根据本公开中的示例性实施例的扇出型半导体封装件。
图9是示出半导体封装件的示例的示意性截面图。图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图。图11和图12分别是示出图9的扇出型半导体封装件中的重新分布层的示例的平面图和截面图。图13示出了在重新分布层上形成表面粗糙度的示例。
参照图9至图13，根据示例性实施例的半导体封装件100A可包括具有通孔110H的框架110、半导体芯片120、包封剂130和连接结构140，并且连接结构140中包括的多个导电图案145和146中具有较宽的宽度的导电图案145上可形成有相对较高的表面粗糙度。此外，除了上述组件之外，半导体封装件100A还可包括钝化层150、凸块下金属层160、电连接金属件170等。
框架110可根据某些材料进一步改善半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。当如将在下面将描述的示例性实施例中那样在框架110中形成贯通布线等时，半导体封装件100A可用作层叠封装(POP)型封装件。根据本示例性实施例，框架110可具有通孔110H，并且半导体芯片120可设置在通孔110H中。在这种情况下，半导体芯片120的侧表面可被框架110围绕。然而，这种形式仅是示例并且可进行各种修改以具有其他形式，并且框架110可根据这种形式执行另外的功能。如果必要，可省略框架110，但是当半导体封装件100A包括框架110时，可更有利于确保板级可靠性。然而，根据示例性实施例，框架110不是必要组件，并且可省略或者使用另一组件来替换。
框架110可包括绝缘层111。绝缘材料可用作绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的树脂，例如，半固化片、ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺三嗪(BT)等。这种框架110可用作支撑构件。
半导体芯片120可以是按照数百至数百万的数量的元件或更多集成在单个芯片中而提供的集成电路(IC)。在这种情况下，IC可以是例如处理器芯片(更具体地，应用处理器(AP)，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等)，但不限于此。也就是说，IC可以是诸如模拟数字转换器、专用IC(ASIC)等的逻辑芯片，或诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器芯片。此外，上述元件也可彼此组合并设置。
半导体芯片120可基于有效晶圆形成。在这种情况下，主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)等的导电材料。暴露连接焊盘122的钝化层123可形成在主体121上，并且可以是氧化物膜、氮化物膜等，或者是氧化物膜及氮化物膜的双层。连接焊盘122的下表面可通过钝化层123相对于包封剂130的下表面具有台阶。结果，可在某种程度上防止包封剂130渗入连接焊盘122的下表面中的现象。绝缘层(未示出)等也可进一步设置在其他所需位置中。半导体芯片120可以是裸片，如果必要，重新分布层(未示出)可进一步形成在半导体芯片120的有效表面上，并且凸块(未示出)等可连接到连接焊盘122。另外，尽管本示例性实施例描述了使用一个半导体芯片120的示例，但是可使用两个或更多个半导体芯片。
包封剂130可保护框架110、半导体芯片120等。包封剂130的包封形式不受具体限制，而可以是包封剂130围绕框架110的至少一部分、半导体芯片120等的至少一部分的形式。例如，包封剂130可覆盖框架110和半导体芯片120的无效表面，并填充通孔110H的壁和半导体芯片120的侧表面之间的空间。此外，包封剂130还可填充半导体芯片120的钝化层123和连接结构140之间的空间的至少一部分。根据某些材料，包封剂130可填充通孔110H，从而用作粘合剂并且减小半导体芯片120的屈曲。
包封剂130的材料不受具体限制。例如，绝缘材料可用作包封剂130的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的树脂，例如，半固化片、ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺三嗪(BT)等。可选地，PID树脂也可用作绝缘材料。根据示例性实施例，包封剂130不是必要组件，并且可省略或者使用另一组件来替换。
连接结构140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十至数百个连接焊盘122可通过连接结构140重新分布，并且可根据功能通过电连接金属件170物理连接和/或电连接到外部。为此，连接结构140可包括重新分布层142a和142b。作为示例，连接结构140可包括：第一绝缘层141a，设置在框架110和半导体芯片120的有效表面上；第一重新分布层142a，设置在第一绝缘层141a上；第一过孔143a，将第一重新分布层142a和半导体芯片120的连接焊盘122彼此连接；第二绝缘层141b，设置在第一绝缘层141a上；第二重新分布层142b，设置在第二绝缘层141b上；以及第二过孔143b，贯穿第二绝缘层141b并且将第一重新分布层142a和第二重新分布层142b彼此连接。第一重新分布层142a和第二重新分布层142b可电连接到半导体芯片120的连接焊盘122。然而，如果必要，重新分布层142a和142b、绝缘层141a和141b以及过孔143a和143b的数量可改变。
包括在绝缘层141a和141b中的绝缘材料也可以是例如感光介电材料。当绝缘层141a和141b具有感光介电性质时，绝缘层141a和141b可形成为具有较小的厚度，并且可更容易实现过孔143a和143b的精细节距。绝缘层141a和141b中的每个可以是包括绝缘树脂和无机填料的感光介电绝缘层。当绝缘层141a和141b是多层时，绝缘层141a和141b的材料可彼此相同，并且如果必要，绝缘层141a和141b的材料也可彼此不同。当绝缘层141a和141b是多层时，绝缘层141a和141b可根据工艺彼此一体化，使得它们之间的边界也可不明显。可形成比附图中所示的绝缘层的数量多的绝缘层。
重新分布层142a和142b可用于使连接焊盘122基本上重新分布。重新分布层142a和142b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142a和142b可根据它们相应层的设计执行各种功能。例如，重新分布层142a和142b可包括接地图案、电力图案、信号图案等。这里，信号图案可包括除了接地图案、电力图案等之外的诸如数据信号图案的各种信号图案等。此外，重新分布层142a和142b可包括过孔焊盘图案、连接端子焊盘图案等。
过孔143a和143b可将形成在不同层上的重新分布层142a和142b、连接焊盘122等彼此电连接，从而在半导体封装件100A中形成电路径。过孔143a和143b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔143a和143b中的每个可完全填充有导电材料，或者导电材料可沿着通路孔中的每个的壁形成。此外，过孔143a和143b中的每个可具有现有技术中已知的所有形状，诸如锥形形状、圆柱形形状等。
在本示例性实施例中，如图11和图12中所示，重新分布层142可包括多个导电图案145和146，并且多个导电图案145和146中的一些可具有彼此不同的宽度。在图11和图12中，重新分布层142示出了上述的重新分布层142a和142b中的至少一个，并且绝缘层141示出了上述的绝缘层141a、和141b中的至少一个。这里，多个导电图案145和146中的一些意味着至少两个图案。此外，多个导电图案145和146中的至少两个可具有不同程度的表面粗糙度，并且具有较高的表面粗糙度的导电图案145的宽度W1可比具有较低的表面粗糙度的导电图案146的宽度W2和W3宽。图案的宽度可指在平面图中图案的相对边缘之间的距离中较小的一个。在这种情况下，多个导电图案145和146可包括信号图案146和接地图案145，并且接地图案145的表面粗糙度可大于信号图案146的表面粗糙度。此外，如所示出的，接地图案145的宽度可比信号图案146的宽度的宽，换句话说，信号图案146可按照比接地图案145更精细的图案实现。
如图12中所示，不规则(或随机分布)的凹凸结构P1可形成在具有较高的表面粗糙度的导电图案145的表面上，并且凹凸结构可不形成在具有较低的表面粗糙度的导电图案146的表面上。这里，不形成凹凸结构的结构意味着凹凸结构不是有意地形成在导电图案146的表面上，并且其不意味着没有粗糙度。此外，尽管图12示出了导电图案146的表面上没有凹凸结构的形式，但是在导电图案146的表面粗糙度低于导电图案145的表面粗糙度的情况下，导电图案146也可在其表面上具有凹凸结构。形成在导电图案145的表面上的不规则的凹凸结构P1可以是表面蚀刻的不规则结构。
这样，在本示例性实施例中，通过在重新分布层142的表面上形成凹凸结构，可增大与绝缘层141的结合力，并且表面粗糙度可根据重新分布层142的宽度而变化。随着半导体封装件100A变得更小并且效率更高，重新分布层142变得更精细。当对整个重新分布层142进行表面蚀刻或者通过机械加工在重新分布层142上形成凹凸结构时，精细图案可能被损坏。为了减少这种问题，在本示例性实施例中，重新分布层142的具有相对较宽的宽度的导电图案145的表面粗糙度通过使用形成凹凸结构的方法等增加，并且具有较窄的宽度的导电图案146的表面粗糙度通过使用不形成凹凸结构的方法等减小，结果，可提高与绝缘层141的结合力，并且可减少对重新分布层142的损坏。具有较高的表面粗糙度的导电图案145可具有平板形状，并且即使在导电图案145上形成凹凸结构P1，导电图案145也可较少被损坏。如上所述，这种导电图案145可以是接地图案，并且具有窄的宽度的导电图案146可以是信号图案或电源图案。
如图12中所示，导电图案145的其上形成表面粗糙度的具有较高的表面粗糙度的表面(图12中的下表面)可与绝缘层141接触，并且与其上形成表面粗糙度的表面背对的表面(图12中的上表面)可具有较低的表面粗糙度或基本上没有表面粗糙度。在这种情况下，导电图案145的其上形成表面粗糙度的具有较高的表面粗糙度的表面可设置为比该背对的表面远离半导体芯片120。
图13示出了在包括在重新分布层中的导电图案145和146上形成凹凸结构的方法，具体地，示出了仅在具有较大宽度的导电图案145上形成表面蚀刻的凹凸结构P1的方法。在导电图案145和146形成在第一绝缘层141a上之后，可形成掩模图案201。这里，掩模图案201的开口区域O1可仅暴露具有大宽度的导电图案145。通过经由化学和机械加工方法在如上所述敞开的导电图案145上形成凹凸结构P1，可增大导电图案145的表面粗糙度。在这种情况下，由于与精细图案对应的导电图案146受到保护，因此可减少损坏。在去除掩模图案201之后，形成第二绝缘层141b以覆盖导电图案145和146以及第一绝缘层141a的部分。第二绝缘层141b与具有凹凸结构P1(位于第二绝缘层141b与导电图案145之间)的导电图案145之间的结合力可被提高。
将参照图9描述其他组件。钝化层150可保护连接结构140免受外部物理或化学损坏。钝化层150可具有暴露连接结构140的重新分布层142a和142b的至少部分的开口151。形成在钝化层150中的开口151的数量可以是数十至数千。钝化层150的材料不受具体限制。例如，绝缘材料可用作钝化层150的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的树脂，例如，半固化片、ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺三嗪(BT)等。可选地，也可使用阻焊剂。
凸块下金属层160可改善电连接金属件170的连接可靠性，以改善半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接结构140的通过钝化层150的开口151暴露的重新分布层142a和142b。可通过已知的金属化方法使用诸如金属的已知的导电材料在钝化层150的开口151中形成凸块下金属层160，但不限于此。
电连接金属件170可将半导体封装件100A物理连接和/或电连接到外部。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170中的每个可利用导电材料(例如，焊料等)形成。然而，这仅是示例，并且电连接金属件170中的每个的材料不具体局限于此。电连接金属件170中的每个可以是焊盘、焊球、引脚等。电连接金属件170可形成为多层或单层结构。当电连接金属件170形成为多层结构时，电连接金属件170可包括铜(Cu)柱和焊料。当电连接金属件170形成为单层结构时，电连接金属件170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接金属件170不限于此。
电连接金属件170的数量、间隔、设置形式等没有具体限制，而是可通过本领域技术人员根据设计细节进行充分修改。例如，根据连接焊盘122的数量，电连接金属件170可按照数十至数千的数量设置，或者也可按照数十至数千或更多或者数十至数千或更少的数量设置。当电连接金属件170是焊球时，电连接金属件170可覆盖凸块下金属层160的延伸到钝化层150的一个表面上的侧表面，并且连接可靠性可更优异。
电连接金属件170中的至少一个可设置在扇出区域中。扇出区域是除了设置半导体芯片120的区域之外的区域。扇出型封装件可具有比扇入型封装件的可靠性高的可靠性，可实现多个I/O端子，并且可容易执行3D互连。此外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
另外，尽管附图中未示出，但是如果必要，金属薄膜可形成在通孔110H的壁上，以散发热量或阻挡电磁波。此外，如果必要，执行彼此相同或彼此不同的功能的多个半导体芯片120可设置在通孔110H中。此外，如果必要，诸如电感器、电容器等的单独的无源组件可在设置通孔110H中。此外，如果必要，无源组件(例如，包括电感器、电容器等的表面安装技术(SMT)组件)可设置在钝化层150的表面上。
将参照图14描述另一示例性实施例。在图14的示例性实施例中，与上述的示例性实施例不同，不管多个导电图案145和146如何，导电图案145和146的与绝缘层141接触的表面上形成有规则的凹凸结构P2，结果，可增大与绝缘层141的结合力。换句话说，规则的凹凸结构P2不仅可形成在具有较宽的宽度的导电图案145上，而且还可形成在具有较窄的宽度的导电图案146上。这里，规则的凹凸结构P2中的每个的形状是规则的情况可包括这样的情况：规则的凹凸结构P2中的每个的尺寸在整个区域是相同的，并且相同尺寸或相同形状的规则的凹凸结构P2在形成一个图案时在预定区段中重复。
在这种情况下，考虑到规则的凹凸结构需要形成在作为精细图案的导电图案146的表面上，规则的凹凸结构P2的尺寸可以是1μm或更小。如所示出的，与多个导电图案145和146的其上形成有规则的凹凸结构P2的表面(图14中的下表面)背对的表面(图14中的上表面)可不包括规则的凹凸结构。此外，多个导电图案145和146的其上形成有规则的凹凸结构P2的表面可设置为比该背对的表面远离半导体芯片120。
图15示出了规则的凹凸结构P2形成在多个导电图案145和146的表面上的示例。具有精细的开口区域O2的掩模图案202用于暴露多个导电图案145和146的上表面，例如，开口区域O2可按照格子图案等形成。可通过对通过开口区域O2暴露的导电图案145和146执行化学和机械加工来形成规则的凹凸结构P2。
如在本示例性实施例中，通过形成规则的凹凸结构P2而不管多个导电图案145和146的宽度如何，与绝缘层141的结合力可进一步提高。此外，由于考虑到导电图案146(即，精细图案)的宽度，开口区域O2的尺寸和形状可调整为具有规则图案，因此可显著地减小对具有较窄的宽度的导电图案146的损坏并且规则的凹凸结构P2可形成在导电图案146的表面上。如上所述实现的规则的凹凸结构P2的尺寸可以是1μm或更小。这里，规则的凹凸结构P2中的每个的尺寸可定义为规则的凹凸结构P2的凸部或凹部的宽度。
将参照图16和图17描述根据本公开中的另一示例性实施例的半导体封装件，并且将省略与上述的示例性实施例的部分相同的部分。在以下示例性实施例中，包括在重新分布层中的多个导电图案可具有如上所述的表面粗糙度条件或规则的凹凸结构。
在根据图16的示例性实施例的半导体封装件100B中，用于执行层间导电的多个导电过孔可安装在框架110中。详细地，框架110可包括：第一绝缘层111a，与连接结构140接触；第一布线层112a，与连接结构140接触并嵌入第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线层112a的一个表面背对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第二布线层112b；以及第三布线层112c，设置在第二绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c可电连接到连接焊盘122。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c可分别通过贯穿第一绝缘层111a的第一过孔113a和贯穿第二绝缘层111b的第二过孔113b彼此电连接。
当第一布线层112a嵌入第一绝缘层111a中时，由于第一布线层112a的厚度产生的台阶可显著减小，并且连接结构140的绝缘距离可因此变得恒定。也就是说，从连接结构140的第一重新分布层142a到第一绝缘层111a的下表面的距离与从连接结构140的第一重新分布层142a到半导体芯片120的连接焊盘122的距离之间的差可小于第一布线层112a的厚度。因此，连接结构140的高密度布线设计可以是容易的。
如所示的，框架110的第一布线层112a的下表面可设置在半导体芯片120的连接焊盘122的下表面的上方的高度上。此外，连接结构140的第一重新分布层142a和框架110的第一布线层112a之间的距离可大于连接结构140的第一重新分布层142a和半导体芯片120的连接焊盘122之间的距离。原因是：第一布线层112a可凹入第一绝缘层111a中。如上所述，当第一布线层112a凹入第一绝缘层111a中时，使得第一绝缘层111a的下表面和第一布线层112a的下表面之间具有台阶，可防止包封剂130的材料渗出而污染第一布线层112a的现象。框架110的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间。框架110可形成为与半导体芯片120的厚度对应的厚度。因此，形成在框架110中的第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。
框架110的布线层112a、112b和112c的厚度可大于连接结构140的重新分布层142a和142b的厚度。由于框架110可具有与半导体芯片120的厚度相等或比半导体芯片120的厚度大的厚度，因此布线层112a、112b和112c可根据框架110的规格形成为更大的尺寸。另一方面，为了纤薄，连接结构140的重新分布层142a和142b可形成为尺寸相对小于布线层112a、112b和112c的尺寸。
绝缘层111a和111b中的每个的材料不受具体限制。例如，绝缘材料可用作绝缘层111a和111b的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的树脂，例如，半固化片、ABF(Ajinomotobuild-up film)、FR-4、双马来酰亚胺三嗪(BT)等。可选地，PID树脂也可用作绝缘材料。
布线层112a、112b和112c可用于使半导体芯片120的连接焊盘122重新分布。布线层112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b和112c可根据它们的相应层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地图案、电力图案、信号图案等。这里，信号图案可包括除了接地图案、电力图案等之外的诸如数据信号图案的各种信号图案等。此外，布线层112a、112b和112c可包括过孔焊盘、布线焊盘、连接端子焊盘等。
过孔113a和113b可将形成在不同层上的布线层112a、112b和112c彼此电连接，从而在框架110中形成电路径。过孔113a和113b中的每个的材料可以是导电材料。过孔113a和113b中的每个可完全填充有导电材料，或者导电材料可沿着通路孔中的每个的壁形成。此外，过孔113a和113b中的每个可具有现有技术中已知的所有形状，诸如锥形形状、圆柱形形状等。当形成用于第一过孔113a的孔时，第一布线层112a的焊盘中的一些可用作阻挡件，因此在第一过孔113a中的每个具有其上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第一过孔113a可与第二布线层112b的焊盘图案一体化。此外，当形成用于第二过孔113b的孔时，第二布线层112b的焊盘中的一些可用作阻挡件，因此在第二过孔113b中的每个具有其上表面的宽度大于下表面的宽度的锥形形状的工艺中可以是有利的。在这种情况下，第二过孔113b可与第三布线层112c的焊盘图案一体化。
接下来，将描述根据图17中示出的另一变型示例的半导体封装件100C。在半导体封装件100C中，框架110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的背对的表面上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第一绝缘层111a上并覆盖第二布线层112b；以及第四布线层112d，设置在第三绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。由于框架110可包括大量的布线层112a、112b、112c和112d，因此连接结构140可进一步简化。因此，可抑制基于在形成连接结构140的工艺中发生的缺陷的良率的降低。另外，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可分别通过贯穿第一绝缘层111a的第一过孔113a、贯穿第二绝缘层111b的第二过孔113b和贯穿第三绝缘层111c的第三过孔113c彼此电连接。
第一绝缘层111a可具有比第二绝缘层111b和第三绝缘层111c的厚度大的厚度。第一绝缘层111a可基本上相对地厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以是包括填料和绝缘树脂的ABF或PID膜。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，贯穿第一绝缘层111a的第一过孔113a可具有比分别贯穿第二绝缘层111b和第三绝缘层111c的第二过孔113b和第三过孔113c的平均直径大的平均直径。
框架110的第三布线层112c的下表面可设置在半导体芯片120的连接焊盘122的下表面的下方的高度上。此外，连接结构140的第一重新分布层142a与框架110的第三布线层112c之间的距离可小于连接结构140的第一重新分布层142a与半导体芯片120的连接焊盘122之间的距离。原因是：第三布线层112c可按照突出的形式设置在第二绝缘层111b上，从而与连接结构140接触。框架110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间。框架110可形成为与半导体芯片120的厚度相应的厚度。因此，形成在框架110中的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间的高度上。
框架110的布线层112a、112b、112c和112d的厚度可大于连接结构140的重新分布层142a和142b的厚度。由于框架110可具有与半导体芯片120的厚度相等或比半导体芯片120的厚度大的厚度，因此布线层112a、112b、112c和112d也可按照更大的尺寸形成。另一方面，为了纤薄，连接结构140的重新分布层142a和142b可形成为相对小的尺寸。
这里，与附图的截面相关的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于解释而定义的，并且权利要求不受如上所述定义的方向的具体限制。
在说明书中的组件“连接”到另一组件的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开的概念。可理解的是，当使用“第一”和“第二”提及元件时，元件不会由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被命名为第二组件，第二组件也可类似地命名为第一组件。
这里使用的术语“示例性实施例”不是指相同的示例性实施例，并且被提供用于强调与另一示例性实施例的具体特征或特性不同的具体特征或特性。然而，这里提供的示例性实施例被认为能够通过整体或部分地彼此组合来实现。例如，除非其中提供了相反或矛盾的描述，否则在具体示例性实施例中描述的一个元件，即使其未在另一示例性实施例中描述，也可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例而不限制本公开。在这种情况下，除非在上下文中另有说明，否则单数形式包括复数形式。
如上所述，根据本公开中的示例性实施例，可提供一种提高了布线层和绝缘层之间的结合力并且可改善结构稳定性的半导体封装件。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本发明的由所附权利要求限定的范围的情况下做出修改和改变。

Claims (14)

1.一种半导体封装件，包括：
半导体芯片；以及
连接结构，设置在所述半导体芯片的至少一侧上，并且包括第一绝缘层和电连接到所述半导体芯片的重新分布层，
其中，所述重新分布层包括多个导电图案，并且
所述多个导电图案中的至少两个具有不同程度的表面粗糙度，并且具有较高的表面粗糙度的导电图案具有比具有较低的表面粗糙度的导电图案的宽度宽的宽度。
2.如权利要求1所述的半导体封装件，其中，所述多个导电图案包括信号图案和接地图案，并且
所述接地图案的表面粗糙度大于所述信号图案的表面粗糙度。
3.如权利要求1所述的半导体封装件，其中，在具有所述较高的表面粗糙度的所述导电图案的表面和具有所述较低的表面粗糙度的所述导电图案的表面中，仅具有所述较高的表面粗糙度的所述导电图案的表面具有不规则的凹凸结构。
4.如权利要求3所述的半导体封装件，其中，所述不规则的凹凸结构是表面蚀刻的不规则结构。
5.如权利要求1所述的半导体封装件，其中，所述导电图案的具有所述较高的表面粗糙度的表面与所述第一绝缘层接触。
6.如权利要求5所述的半导体封装件，其中，所述导电图案的与具有所述较高的表面粗糙度的所述表面背对的背对表面的表面粗糙度低于所述导电图案的具有所述较高的表面粗糙度的所述表面的表面粗糙度。
7.如权利要求6所述的半导体封装件，其中，所述导电图案的具有所述较高的表面粗糙度的所述表面设置为比所述背对表面远离所述半导体芯片。
8.如权利要求6所述的半导体封装件，其中，所述导电图案的具有所述较高的表面粗糙度的所述表面和具有所述较高的表面粗糙度的所述导电图案的侧表面嵌入在所述第一绝缘层中，并且
所述背对表面与所述连接结构的第二绝缘层接触。
9.如权利要求1所述的半导体封装件，其中，具有所述较高的表面粗糙度的所述导电图案具有平板形状。
10.一种半导体封装件，包括：
半导体芯片；以及
连接结构，设置在所述半导体芯片的至少一侧上，并且包括第一绝缘层和电连接到所述半导体芯片的重新分布层，
其中，所述重新分布层包括多个导电图案，并且
所述多个导电图案的与所述第一绝缘层接触的表面的至少部分具有规则的凹凸结构。
11.如权利要求10所述的半导体封装件，其中，所述规则的凹凸结构的尺寸为1μm或更小。
12.如权利要求10所述的半导体封装件，其中，所述多个导电图案的与具有所述规则的凹凸结构的表面的背对的背对表面不包括规则的凹凸结构。
13.如权利要求12所述的半导体封装件，其中，所述多个导电图案的具有所述规则的凹凸结构的所述表面设置为比所述背对表面远离所述半导体芯片。
14.如权利要求12所述的半导体封装件，其中，所述多个导电图案的具有所述规则的凹凸结构的所述表面和所述多个导电图案的侧表面嵌入在所述第一绝缘层中，并且
所述背对表面与所述连接结构的第二绝缘层接触。
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