TWI779792B - 記憶體子字驅動器佈局 - Google Patents

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Abstract

在一些實例中，一記憶體裝置之一子字驅動器區塊包含一第一類型之複數個作用區及鄰近該第一類型之該複數個作用區之一第二類型之複數個作用區。該子字驅動器區塊進一步包含：複數個第一閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第一電晶體；及複數個第二閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第二電晶體。由一第一子字驅動器及一第二子字驅動器共用該等第二電晶體之各者。該等第二電晶體之各者可包含分別耦合至分別藉由該第一子字驅動器及該第二子字驅動器驅動之一第一及第二字線之一汲極及一源極。

Description

記憶體子字驅動器佈局
本發明係關於一種半導體記憶體裝置，且更特定言之係關於一種具有用於子字驅動器之減少數目個電晶體及減小記憶體晶粒大小之半導體記憶體裝置。
一半導體記憶體裝置(諸如一動態隨機存取記憶體(DRAM))包含具有安置於字線與位元線之間之相交點處之記憶體胞元之一記憶體胞元陣列。半導體記憶體裝置可包含階層結構化主字線(MWL)及字線。主字線藉由一各自主字驅動器驅動且定位於一上階層處，且藉由一列位址之一第一部分選擇。字線藉由一各自子字驅動器驅動且定位於一下階層處，且基於藉由列位址之一第二部分選擇之一對應主字線及一字驅動器線(FX)進行選擇。
歸因於半導體製造中之陣列存取裝置之按比例縮小，期望減少一記憶體裝置中之電晶體之數目。舉例而言，減少子字驅動器中之電晶體之數目及/或改良其之佈局設計在減小記憶體裝置之晶粒大小方面已成為可期望的。
根據本申請案之一項實施例，提供一種半導體裝置，其包括：一子字驅動器區塊之一第一區域，該第一區域包括：一作用區；及複數個第一電晶體，其等形成於該作用區上，該等電晶體之各者包含：一閘極；及汲極與源極，其等在一平面圖中分別安置於該閘極之相對側上，其中該等汲極及源極之一者耦合至子字驅動器之一第一對應者之一輸出且該等汲極及源極之另一者耦合至該等子字驅動器之一第二對應者之一輸出。
根據本申請案之另一實施例，提供一種設備，其包括：一第一類型之複數個作用區；複數個第一閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第一電晶體；及複數個第二閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第二電晶體，其中該等第二閘極電極之各者定位於來自該複數個第一閘極電極之一各自第一閘極電極與第二閘極電極之間，其中來自該複數個第一閘極電極之該第一閘極電極及該第二閘極電極分別耦合至一第一及第二主字線。
根據本申請案之一進一步實施例，提供一種設備，其包括：一第一類型之一作用區；一第一閘極電極，其與該第一類型之該作用區部分重疊以形成一第一子字驅動器之一第一電晶體；及一第二閘極電極，其與該第一類型之該作用區部分重疊以形成一第二子字驅動器之一第二電晶體；及一第三閘極電極，其與該第一類型之該作用區部分重疊以形成一第三電晶體，其中第三閘極電極定位於該第一閘極電極與該第二閘極電極之間，其中由該等第一及第二子字驅動器共用該第三電晶體。
下文陳述特定細節以提供對本發明之各項實施例之實例之一充分理解。然而，應瞭解，可在無此等特定細節之情況下實踐本文中描述之實例。此外，本文中描述之本發明之特定實例不應解釋為將本發明之範疇限制於此等特定實例。在其他例項中，尚未詳細展示熟知電路、控制信號、時序協定及軟體操作以便避免不必要地混淆本發明之實施例。此外，諸如「耦合(couples)」及「耦合(coupled)」之術語意謂兩個組件可直接或間接電耦合。間接耦合可暗示兩個組件透過一或多個中間組件耦合。不按比例繪製藉由圖式展示之各種半導體結構之形狀及尺寸。舉例而言，佈局圖僅提供為實例，且可針對一實際半導體裝置修改形狀及尺寸。
圖1係根據本發明中描述之一些實例之一半導體裝置10之一方塊圖。在本發明之一些實施例中，半導體裝置10可為一動態隨機存取記憶體(DRAM)。半導體裝置10包含一記憶體胞元陣列11。記憶體胞元陣列11包含彼此相交之複數條字線WL及複數條資料線DL，其中記憶體胞元(MC)安置於相交點處。可藉由各自子字驅動器SWD驅動WL。為了清楚起見，圖1中僅展示一個WL、SWD、DL及MC。複數條主字線MWL及字驅動器線FX可提供至記憶體胞元陣列11中之各自SWD。舉例而言，藉由列解碼器電路12實行一主字線MWL及一字驅動器線FX之選擇，且藉由一行解碼器電路13實行資料線DL之選擇。在一些實例中，可藉由各自字驅動器FXD 46驅動字驅動器線FX。可藉由各自主字驅動器(MWD) 44驅動主字線MWL。舉例而言，一記憶體裝置可具有128條主字線及提供各自主字線之128個主字驅動器。
在一些實例中，半導體裝置10可包含配置成多個記憶體庫之多個記憶體胞元陣列11。半導體裝置10亦可包含多個列解碼器電路12及多個行解碼器電路，其等各耦合至一各自記憶體胞元陣列11。
進一步參考圖1，感測放大器18耦合至對應資料線DL且耦合至本端I/O線對LIOT/B。本端IO線對LIOT/B經由用作讀取/寫入放大器及緩衝器15之開關之傳送閘TG 19耦合至主IO線對MIOT/B。
參考包含於半導體裝置10中之複數個外部端子之說明，該複數個外部端子包含命令及位址端子21、時脈端子23、資料端子24及電力供應端子25及26。將命令及位址信號CA供應給命令及位址端子21。提供至命令及位址端子21之CA信號包含命令及位址。包含於CA信號中之位址經由一命令/位址輸入電路31傳送至一位址解碼器電路32。位址解碼器電路32接收位址且將一解碼列位址信號RA供應至列解碼器電路12，且將一解碼行位址信號COL供應至行解碼器電路13。
包含於提供至命令及位址端子21之CA信號中之命令經由命令/位址輸入電路31輸入至一命令解碼器電路34。命令解碼器電路34解碼命令以提供各種內部命令信號。舉例而言，內部命令可包含用以選擇一字線之一列命令信號及用以選擇一資料線之一行命令信號(諸如一讀取命令或一寫入命令)。
當發出一啟動命令且將該啟動命令及時供應給一列位址並將一讀取命令及時供應給一行位址時，從藉由此等列位址及行位址指定之記憶體胞元陣列11中之一記憶體胞元MC讀取讀取資料。更明確言之，列解碼器電路12選擇藉由列位址RA指示之一主字線MWL、字驅動器線FX及字線WL，使得相關聯記憶體胞元MC隨後連接至資料線DL。此外，當藉由列位址選擇記憶體胞元MC且藉由啟動命令啟動相關聯列時，主字線MWL可處於作用中且字驅動器線FX可處於作用中。此導致字線WL處於作用中。相反地，當(例如)在一預充電操作中未選擇記憶體胞元MC時，字驅動器線FX可處於非作用中，且主字線MWL亦可處於非作用中。此將字線WL驅動至一非作用電位，例如，關斷狀態字線電壓VNWL。進一步參考圖1，經由一讀取/寫入放大器15及一輸入/輸出電路17從資料端子24外部輸出讀取資料DQ。
類似地，當發出啟動命令且將該啟動命令及時供應給一列位址並將一寫入命令及時供應給一行位址時，輸入/輸出電路17可在資料端子24處接收寫入資料DQ。寫入資料DQ經由輸入/輸出電路17及讀取/寫入放大器15供應至記憶體胞元陣列11且寫入藉由列位址及行位址指定之記憶體胞元MC中。
將外部時脈信號CK及/CK分別供應給時脈端子23。此等外部時脈信號CK及/CK彼此互補且供應至一時脈輸入電路35。時脈輸入電路35接收外部時脈信號CK及/CK且提供一內部時脈信號ICLK。將內部時脈信號ICLK供應至一內部時脈產生器36且因此基於所接收之內部時脈信號ICLK及來自命令/位址輸入電路31之一時脈啓用信號CKE而提供一相位控制內部時脈信號LCLK。在一非限制實例中，可使用一DLL電路作為內部時脈產生器36。相位控制內部時脈信號LCLK經供應至輸入/輸出電路17且用作用於判定讀取資料DQ之一輸出時序之一時序信號。
將電力供應電壓VDD1、VDD2及VSS供應給電力供應端子25。此等電力供應電壓VDD1、VDD2及VSS被供應至一內部電壓產生器電路39。內部電壓產生器電路39提供各種內部電壓，諸如VPP、VARY、VPERI、VEQ、VCCP及VNWL。
內部電位VCCP、VNWL係主要用於列解碼器電路12、主字驅動器MWD 44及字驅動器FXD 46中之電位。舉例而言，一字驅動器FXD在基於位址信號ADD選擇時可經組態以將字驅動器線FX上之一電位驅動至對應於一高電位(例如，3.1 V)之一VCCP位凖。當一列處於預充電狀態時，一相關聯子字驅動器回應於一主字線(MWL)上之一非作用信號及一字驅動器線(例如，FXT、FXB)上之一非作用信號而可經組態以將字線(WL)下拉至內部電壓VNWL (例如，一非作用電位，其可為一負電壓)。
內部電位VARY及VEQ係由感測放大器18、傳送閘19及/或讀取/寫入放大器15使用之電位。當啟動感測放大器18時，藉由將成對資料線之一者驅動至一VARY位準而將另一者驅動至一VSS位準來放大讀出之讀取資料。使用內部電位VPERI作為大多數周邊電路(諸如命令/位址輸入電路31)之一電力供應電位。藉由使用具有比外部電位VDD更低之一電位之內部電位VPERI作為此等周邊電路之電力供應電位，可減少半導體裝置10之功率消耗。
將電力供應電壓VDDQ及VSSQ供應給電力供應端子26。此等電力供應電壓VDDQ及VSSQ被供應至輸入/輸出電路17。電力供應電壓VDDQ及VSSQ可為分別與供應至電力供應端子25之電力供應電壓VDD2及VSS相同之電壓。然而，專用電力供應電壓VDDQ及VSSQ可用於輸入/輸出電路17，使得由輸入/輸出電路17產生之電力供應雜訊未傳播至裝置10之其他電路區塊。
圖2係根據本發明中描述之一些實例之一半導體裝置之一記憶體庫之一實例性組態之一圖式。舉例而言，在本發明之一些實施例中，裝置10 (圖1)之記憶體胞元陣列11之各者可包含圖2之記憶體庫200之一組態。
在一些實例中，記憶體庫200可包含複數個記憶體墊區，諸如MAT0至MAT3。在圖2中展示之實例中，記憶體庫200具有四個記憶體墊區，但在其他實例中記憶體庫200可包含更多或更少個記憶體墊區。如藉由記憶體墊區MAT1中之虛線指示，可將各記憶體墊區劃分成多個子區，例如，SUBMAT1-0至SUBMAT1-3。雖然圖2中展示之實例包含四個子區，但在其他實例中記憶體墊區MAT0至MAT3可包含更多或更少個子區。各子區SUBMAT1-0至SUBMAT1-3可包含沿Y方向對準之複數個記憶體墊(例如，64個)。為了清楚起見，圖2中未展示個別記憶體墊。子字驅動器SWD區塊(圖2中未展示)可(例如)沿X方向安置於各記憶體墊之兩側上。感測放大器SA區塊可(例如)沿Y方向安置於各記憶體墊之兩側上。在一些實施例中，各子區SUBMAT1-0至SUBMAT1-3之記憶體墊可提供至一對應IO (例如，DQ襯墊)。
可藉由一列解碼器電路(舉例而言，圖1之列解碼器電路12)控制子字驅動器操作。當接收到一列位址RA時，列解碼器藉由啟動藉由列位址RA指示之一適當主字驅動器(MWD)及一適當字驅動器(FXD)而選擇一字線WL。在圖2中展示之實例中，針對主字驅動器MWD展示一個區塊，然而，主字驅動器MWD區塊可包含複數個主字驅動器MWD。類似地，針對字驅動器FXD展示兩個區塊，但各字驅動器FXD區塊可包含複數個字驅動器FXD。舉例而言，若各記憶體墊區MAT包含四個子區且各子區包含64個記憶體墊，則主字驅動器MWD區塊可包含128個MWD，各MWD經組態以啟動一對應主字線(MWL)。繼續此實例，各字驅動器FXD區塊可包含八個字驅動器FXD，各字驅動器FXD經組態以啟動一對應字驅動器線(FX)。在圖2中展示之實例中，列位址RA之位元3至15編碼主字線MWL且列位址RA之位元0至2編碼字驅動器線FX。然而，可使用其他編碼方案。
圖3係根據本發明中描述之一些實例之一記憶體庫300之一部分之一示意圖。在本發明之一些實施例中，圖3中展示之一記憶體庫300之一部分可包含於圖2之記憶體庫200及/或圖1之記憶體胞元陣列11中。
記憶體部分300可包含多條字線310，各字線310藉由一各自子字驅動器SWDj提供。舉例而言，可由與藉由一主字驅動器MWD1驅動之一主字線相關聯且亦與相關聯於一字驅動器308之一字驅動器線302 (例如，FX5)相關聯之一對應子字驅動器SWD5提供一字線314。換言之，對於各子字驅動器，提供一對應主字線MWL及字驅動器線FX及非作用電位(例如，關斷狀態字線電壓VNWL)。可藉由主字驅動器MWD0至MWDN及字驅動器FXD 304基於列位址RA提供主字線MWL及字驅動器線FX上之信號，如參考圖2描述。
一主字線MWL可延伸於一各自記憶體墊之陣列區上方以將主字信號提供至記憶體墊之子字驅動器列SWD0至SWD7以啟動該等子字驅動器SWD0至SWD7。即，當啟動一主字驅動器MWD時，其可將作用主字信號提供至墊之全部子字驅動器SWD0至SWD7。如下文將描述，一字驅動器線FX可包含FXT及FXB。在一些實例中，當FXT處於作用中時，FXB線處於非作用中。相反地，FXB可處於作用中，而FXT處於非作用中。字驅動器FXD 304之各字驅動器線302將字驅動器線提供至各墊中之至少一個子字驅動器SWD。在圖3中展示之實例中，字驅動器FXD 304包含偶數字驅動器306及奇數字驅動器308。偶數字驅動器306將各自字驅動器線提供至各記憶體墊之偶數子字驅動器SWD0、SWD2、SWD4及SWD6且奇數字驅動器308將各自字驅動器線提供至各記憶體墊之奇數子字驅動器SWD1、SWD3、SWD5及SWD7。然而，在其他實例中可使用其他配置。在圖3中展示之實例中，字驅動器304之各字驅動器線可耦合至各記憶體墊中之一對應子字驅動器SWD0至SWD7。舉例而言，FX線5可耦合至各記憶體墊之子字驅動器SWD5。
在圖3中展示之實例性操作中，一列位址RA已指示應啟動MWD1且應啟動與字驅動器線FX 5相關聯之奇數字驅動器308。如藉由陰影區312展示，與非作用主字驅動器MWD0、MWDn相關聯之字線310保持非作用，即使與字驅動器線FX 5相關聯之子字線處於作用中。然而，在與啟動MWD1相關聯之字線322中，啟動藉由與啟動MWD1及FX 5相關聯之子字驅動器SWD5驅動之字線314。藉由實例，一啟動MWD可經組態以在相關聯主字線上提供一作用信號，且一啟動字驅動器FXD可經組態以在字驅動器線(例如，FXT、FXB)上提供一作用信號。類似地，一啟動子字驅動器可經組態以在相關聯字線上提供一作用信號。因此，藉由對應啟動子字驅動器SWD5將與MWD1相關聯之選定記憶體墊之一選定字線WL驅動至作用電位。
在一些實例中，選定記憶體墊之其他子字驅動器SWD將各自未選定字線WL驅動至非作用電位(例如，VNWL)以保持非作用。在一些實例中，未選定記憶體墊MAT (例如，與MWD0及MWDn相關聯之記憶體墊)之子字驅動器SWD保持撤銷啟動，且未選定記憶體墊MAT之字線WL未被提供一電壓，或代替地，具備一非作用電位(例如，VNWL)。而一子字驅動器SWD耦合至一字驅動器FXD及一主字驅動器MWD，以便啟動與子字驅動器SWD相關聯之一字線WL，必須啟動相關聯字驅動器FXD及主字驅動器MWD兩者。
圖4係一習知子字驅動器及一記憶體胞元之一示意圖。如圖4中展示，一子字驅動器402之輸出耦合至一字線WL，字線WL耦合至記憶體胞元412。記憶體胞元412包含至少一電晶體及一電容器。字線WL連接至電晶體之閘極且資料線DL連接至電晶體之汲極/源極(汲極或源極)。記憶體胞元能夠儲存1位元資料。記憶體胞元412耦合至一感測放大器410，感測放大器410經組態以感測資料線DL上之記憶體胞元412之一信號且將該信號驅動至一所要電壓。
子字驅動器402包含串聯耦合於字線WL處之不同導電類型之兩個電晶體(例如，一p通道型電晶體404及一n通道型電晶體406)。一主字線MWL耦合至電晶體404及406之閘極。一字驅動器線FXT耦合至電晶體404之汲極/源極，且將非作用電位VNWL提供至電晶體406之汲極/源極。字線WL亦透過一n通道型電晶體408耦合至非作用電位VNWL。一字驅動器線FXB耦合至電晶體408之閘極。
記憶體胞元412之字線耦合至子字驅動器402，子字驅動器402回應於主字線信號MWL及字驅動器線FXT上之信號而操作。在操作中，電晶體404及406經組態以在字線WL上提供一作用/非作用信號。使用n通道型電晶體408來防止未選定字線浮動。舉例而言，當主字線MWLB低態有效時，導通電晶體404且關斷電晶體406。若FXT處於非作用中，則FXB將處於作用中以導通電晶體408，其將字線WL處之電位下拉至VNWL，從而防止字線浮動。如圖4中展示，習知電路中之子字驅動器402包含至少三個電晶體。
圖5係根據本發明中描述之一些實例之以級聯連接耦合之實例性子字驅動器之一示意圖。級聯連接之實例可包含耦合兩個或更多個電路之輸出。舉例而言，子字驅動器502、504可以級聯連接耦合，如圖5中詳細說明。在一些實例中，可在子字驅動器42 (圖1中)或SWD0至SWD7 (圖3中)中實施圖5中展示之子字驅動器502及504。子字驅動器502及504可耦合至不同主字線。舉例而言，子字驅動器502耦合至主字線MWLBn，而子字驅動器504耦合至主字線MWLBn+1。在一些實例中，子字驅動器502可包含耦合於其等源極/汲極(源極或汲極)處之不同導電類型之兩個電晶體(例如，一p通道型電晶體508及一n通道型電晶體506)，其等共同耦合至一輸出OUTm。輸出OUTm可耦合至一字線WLm。電晶體506、508之閘極可耦合至一共同主字線，例如，MWLBn。n通道型電晶體506之源極/汲極可耦合至一非作用電位VNWL，而p通道型電晶體508之源極/汲極可耦合至字驅動器線FXT (例如，FXT0)。子字驅動器502亦可包含與另一子字驅動器(例如，子字驅動器504)共用之一共同電晶體514。
在一些實例中，子字驅動器504可具有與子字驅動器502類似之一結構，未重複其之描述。子字驅動器504可耦合至不同於子字驅動器502耦合至之主字線MWLBn的一主字線(例如，MWLBn+1)。不同導電類型之兩個電晶體(例如，p通道型電晶體510及n通道型電晶體512)可在其等源極/汲極處共同耦合至一輸出OUTm+1，其耦合至一字線WLm+1。在一些實例中，子字驅動器502及504之各自輸出OUTm及OUTm+1可耦合至由兩個子字驅動器共用之一共同電晶體514。在一些實例中，共同電晶體514可為一n通道型電晶體，其中閘極耦合至一對應字驅動器線FXB (例如，FXB0)。在一些實例中，子字驅動器502、504 (在此情況中為508、510)之p通道型電晶體之汲極/源極可耦合於一共同字驅動器線(例如，FXT0)處。如圖5中展示，兩個子字驅動器502及504透過一級聯連接在各自輸出OUTm及OUTm+1處共用一共同電晶體514。因此，兩個子字驅動器現包含總計五個電晶體，每子字驅動器平均2.5個電晶體。與圖4中展示之習知子字驅動器相比，可減少子字驅動器之電晶體之數目，此導致記憶體晶粒大小減小。
圖5中展示兩個子字驅動器502及504，然而，可以一類似方式組態一記憶體裝置中之其他子字驅動器。舉例而言，額外子字驅動器(例如，520)亦可耦合至子字驅動器502耦合至之主字線MWLBn。類似地，額外子字驅動器(例如，522)亦可耦合至子字驅動器504耦合至之主字線MWLBn+1。在圖5中展示之實例中，一條主字線MWL驅動四個子字驅動器以在四條字線(僅展示一條)上提供信號。然而，其他數目個子字驅動器可耦合至相同主字線驅動器，如圖6中將展示。
圖6係根據本發明中描述之一些實例之以級聯連接耦合之實例性子字驅動器陣列之一示意圖。可在子字驅動器 (例如，圖1中之42、圖3中之SWD0至SWD7)之任一者中實施一子字驅動器陣列600。子字驅動器陣列600可包含多條主字線(例如，MWLBn、MWLB1、…)，各主字線耦合至一組各自子字驅動器以驅動該組子字驅動器以驅動各自字線。舉例而言，子字驅動器602、606、618及622耦合至主字線MWLB1且藉由主字線MWLB1驅動。子字驅動器604、608、610及614耦合至主字線MWLB2且藉由主字線MWLB2驅動。
在一些實例中，子字驅動器陣列600可包含以級聯連接耦合之多對子字驅動器，如圖5中之實例中展示。在一些組態中，與一第一主字線相關聯之子字驅動器可以級聯連接耦合至與不同於該第一主字線之一第二主字線相關聯之子字驅動器。舉例而言，子字驅動器602、606與主字線MWLB1相關聯且具有分別耦合至字線WL8及WL10之輸出。子字驅動器604、608與一不同主字線MWLB2相關聯且具有分別耦合至字線WL16及WL18之輸出。
在如展示之實例中，兩個子字驅動器602、606分別以級聯連接耦合至兩個子字驅動器604、608。舉例而言，子字驅動器602之一輸出及子字驅動器604之一輸出藉由一共同電晶體Q5以一級聯連接耦合。因此，子字驅動器602、604形成與圖5中類似地組態之一對，其中子字驅動器602、604之輸出分別耦合至字線WL8及WL16。類似地，子字驅動器606之一輸出及子字驅動器608之一輸出藉由一共同電晶體Q10以一級聯連接耦合。因此，子字驅動器606、608形成與圖5中類似地展示之一對，其中子字驅動器606、608之輸出分別耦合至字線WL10及WL18。
在一些實例中，與實體上鄰近主字線相關聯之兩個子字驅動器可以級聯連接耦合。舉例而言，在兩個子字驅動器602及604以級聯連接耦合之情況下，子字驅動器之相關聯主字線(例如，MWLB1及MWLB2)可實體上彼此鄰近。應瞭解，在本發明之一些實施例中，以級聯連接耦合之兩個子字驅動器之相關聯主字線可不實體上彼此鄰近。
在一些實例中，與一給定主字線相關聯之子字驅動器可以級聯連接與以一交替方式與兩條其他主字線相關聯之子字驅動器耦合。在一非限制組態中，與一第一主字線相關聯之子字驅動器可包含至少一第一組子字驅動器及一第二組子字驅動器。第一組子字驅動器可以級聯連接耦合至與一第二主字線相關聯之一或多個子字驅動器，且第二組子字驅動器可以級聯連接耦合至與一第三主字線相關聯之一或多個子字驅動器。
在一非限制實例中，與一主字線(例如，MWLB1)相關聯之子字驅動器可包含一第一組(例如，602、606)及一第二組(例如，618、622)。如上文描述，子字驅動器602、606可分別以級聯連接與子字驅動器604、608耦合，其中子字驅動器604、608與一第二主字線(例如，MWLB2)相關聯。圖6中進一步展示，第二組子字驅動器618、622可以級聯連接與相關聯於一第三主字線(例如，MWLB0)之子字驅動器620、624耦合。在此組態中，在與字線MWLB1相關聯之多個子字驅動器中，兩個子字驅動器602、606分別以級聯連接與相對於子字驅動器602、606定位於一第一方向上(例如，Y方向上)之兩個子字驅動器604、608耦合，其中子字驅動器604、608與一第二字線(例如，MWLB2)相關聯。與字線MWLB1相關聯之兩個其他子字驅動器(例如，618、622)分別以級聯連接與相對於子字驅動器618、622定位於一第二方向上(例如，X方向上)之兩個子字驅動器620、624耦合，其中子字驅動器620、624與一第三字線(例如，MWLB0)相關聯。
在一類似組態中，與主字線MWLB2相關聯之兩個子字驅動器604、608分別以級聯連接與相對於子字驅動器604、608定位於第二方向上之兩個子字驅動器602、606耦合，其中子字驅動器602、606與主字線MWLB1相關聯。類似地，與主字線MWLB2相關聯之兩個其他子字驅動器(例如，子字驅動器610、614)各分別以級聯連接與相對於子字驅動器610、614定位於第一方向上之兩個子字驅動器612及616耦合，其中子字驅動器612、616與一第四主字線(例如，MWLB3)相關聯。
在圖6中之實例中，第一主字線(例如，MWLB1)可實體上鄰近於第二主字線(例如，MWLB2)。第一主字線(例如，MWLB1)亦可實體上鄰近於第三主字線(例如，MWLB0)。在其他案例中，第一主字線可不實體上鄰近於第二或第三主字線之任一者。應瞭解，術語「第一方向」及「第二方向」僅相對相反。舉例而言，「第一方向」可係指X方向上之一連接，而「第二方向」可係指與X方向相反之Y方向上之一連接。替代地，「第一方向」可係指X方向上之一連接，而「第二方向」可係指Y方向上之一連接。進一步應瞭解，圖6中展示之組態之變動亦可行。
圖7係根據本發明中描述之一些實例之以級聯連接及記憶體胞元耦合之實例性子字驅動器陣列之一示意圖。在一些實例中，可在圖7中之一記憶體裝置700中之子字驅動器陣列中實施如圖5及圖6中展示之子字驅動器之級聯連接。舉例而言，記憶體裝置700可包含配置成各沿一第一方向(例如，「x」)延伸之兩個陣列708、710之一記憶體胞元區塊702。記憶體胞元陣列708、710之各者包含一各自資料線(例如，DL_Tk-1、DL_Tk)及耦合至該各自資料線之多個記憶體胞元。一資料線上之各記憶體胞元具備沿垂直於第一方向之一第二方向(例如，「y」)延伸之一各自字線，其中藉由記憶體胞元區塊702之任一側上之一各自子字驅動器驅動各字線。記憶體胞元區塊702可包含一DRAM記憶體陣列。記憶體胞元區塊702中之一記憶體胞元可包含串聯連接且經組態以儲存一個資料位元的一電容器及一電晶體(例如，一n通道型MOSFET)。
在一非限制實例中，與偶數字線(例如，WLm-14、WLm-12、…WLm、…WLm+14、WLm+16)相關聯之記憶體胞元耦合至一第一資料線(例如，DL_Tk-1)，其中偶數字線耦合至定位於記憶體胞元區塊702之一第一側(例如，左側)上之一第一子驅動器區塊704。類似地，與奇數字線(例如，WLm-15、WLm-13、…WLm-1、WLm+1、…WLm+13、WLm+15)相關聯之記憶體胞元耦合至一第二資料線(例如，DL_Tk)，其中奇數字線耦合至定位於與記憶體胞元區塊702之第一側相對之一第二側(例如，右側)上之一第二子驅動器區塊706。
在圖7中之組態中，第一子字驅動器區塊704可包含多組子字驅動器以驅動各自偶數字線(例如，WLm-14、WLm-12、…)。字線之各者耦合至一各自記憶體胞元。各組子字驅動器與一各自主字線相關聯。舉例而言，一組偶數子字驅動器720 (未完全展示)耦合至與主字線MWLBn-1相關聯之偶數字線WLm-14、WLm-12、WLm-10及WLm-8。類似地，一組奇數子字驅動器728 (未完全展示)耦合至與相同主字線MWLBn-1相關聯之奇數字線WLm-15、WLm-13、WLm-11及WLm-9。子字驅動器組720及728分別配置於記憶體胞元區塊702之兩個相對側上。在圖7中之組態中，一主字線驅動八個子字驅動器以驅動八條字線。八個子字驅動器之各者耦合至一主字線及一各自字驅動器線(FXT、FXB)。舉例而言，在主字線MWLBn-1及八條字驅動器線FXT0至FXT7上提供之信號分別驅動八個子字驅動器(在記憶體胞元區塊702之任一側上)。八個子字驅動器之各者驅動一各自字線(例如，WLM-8、WLM-9、…WLM-15)。
進一步參考圖7，分別藉由主字線MWLBm-1及字驅動器線信號FXT0/FXB0、FXT2/FXB2、FXT4/FXB4及FXT6/FXB6驅動記憶體胞元區塊702之左側上之偶數子字驅動器以分別驅動字線WLm-14、WLm-12、WLm-10及WLm-8。在記憶體胞元區塊702之右側上，分別藉由主字線MWLBm-1及字驅動器線FXT1/FXB1、FXT3/FXB3、FXT5/FXB5及FXT7/FXB7驅動奇數子字驅動器以分別驅動字線WLm-15、WLm-13、WLm-11及WLm-9。
以一類似方式配置電路中之其餘區塊且將不重複描述。儘管圖7中僅展示主字線MWLBn-1、MWLBn、MWLBn+1、MWLBn+2，然應瞭解，一記憶體裝置可具有數百條主字線，且各主字線可耦合至任何適合數目個子字驅動器以驅動多條字線。舉例而言，在一非限制實例中，一記憶體裝置可具有藉由128個主字驅動器(MWD)驅動之128條主字線。一主字線可與藉由主字線及各自字驅動器線FXT/B0至FXT/B7上之信號共同選擇之8條字線相關聯。在此情況中，記憶體胞元陣列中存在1024條字線。
進一步參考圖7，可實施子字驅動器之間之級聯連接。舉例而言，在記憶體胞元陣列702之左側上，藉由與主字線MWLBn相關聯之各自子字驅動器驅動字線WLm-4及WLm-6 (參見區塊722)；藉由與鄰近主字線MWLBn-1相關聯之各自子字驅動器驅動字線WLm-10及WLm-8 (參見區塊720)。如展示，驅動分別與鄰近主字線MWLBn及MWLBn-1相關聯之字線WLm-4及WLm-10之子字驅動器各包含以級聯連接耦合至子字驅動器之輸出之一共同n通道型電晶體Q8。字線WLm-4及WLm-10之各自子字驅動器亦耦合至相同字驅動器線FXT4。電晶體Q8之閘極耦合至字驅動器線FXB4。
類似地，驅動字線WLm-6及WLm-8之子字驅動器透過一共同n通道型電晶體Q9以級聯連接耦合。字線WLm-6及WLm-8之各自子字驅動器亦耦合至相同字驅動器線FXT6。電晶體Q9耦合至字驅動器線FXB6。對於子字驅動器(或級聯連接之子字驅動器對)之各者，圖5及圖6中展示詳細圖解。多個奇數子字驅動器(區塊706中)亦以與如先前描述之偶數子字驅動器(區塊704中)相同之方式以級聯連接耦合。
圖8係根據本發明中之一實施例之一實例性子字驅動器之一操作中之各種信號之一時序圖。在一些實例中，時序圖800展示一子字驅動器在一記憶體存取操作(例如，啟動)期間之操作。舉例而言，可根據時序圖800之實例性操作來操作圖5之子字驅動器502、504。然而，圖8之實例不限於圖5中之子字驅動器之任何特定組態。
時序圖800展示主字線MWLB、字驅動器線FXT0、FXB0及字線WL0之狀態。主字線MWLB上之狀態可為低態有效且可藉由一各自主字驅動器(例如，圖1至圖3中之MWD)驅動主字線MWLB。可藉由一字驅動器FXD (諸如圖1至圖3中展示之一字驅動器)驅動字驅動器線FXT及FXB。在一些實例中，作為一圖解，將參考圖5之子字驅動器502描述時序圖800。舉例而言，時序圖800中之MWLB可對應於圖5中之主字線MWLBn；FXT0、FXB0可分別對應於圖5中之FXT0、FXB0。WL0可對應於字線WLm且由圖5中之子字驅動器502提供。FXT1、FXB1及WL1可對應於與MWLBn相關聯之另一子字驅動器(例如，額外子字驅動器520之一者)之驅動器/字線。
在T0之前之某一時間，可藉由一列解碼器電路(例如，圖1中之12)接收一啟動信號ACT。可將一位址信號與ACT信號一起提供至記憶體裝置以選擇用於啟動之一主字驅動器及一子字驅動器。舉例而言，主字線MWLB可轉變為一作用狀態(例如，圖8中展示之實例中之一低電位VSS)，字驅動器線FXT0上之狀態可變為高態有效，且字驅動器線FXB0可變為低態有效。在時間T0或其附近，參考圖5，可回應於MWLBn、FXT0及FXB0之啟動而將選定字線WLm驅動至一作用狀態(例如，一高電位VCCP)。舉例而言，子字驅動器502中之電晶體508可處於作用中且子字驅動器502中之電晶體506及514可處於非作用中以驅動選定字線WLm (展示為圖8中之WL0)。字線WLm可經由電晶體508耦合至字驅動器線FXT0之VCCP。在此時間期間，可存取藉由字線WL0選擇之記憶體胞元(未展示)。
在時間T1或其附近，可藉由記憶體裝置接收一預充電命令。作為回應，一內部預充電信號PRE (圖8中未展示)可轉變為一作用狀態。至少部分回應於預充電信號PRE，可撤銷啟動與FXT0相關聯之字驅動器，且字驅動器線FXT0可與VCCP解耦合。隨著FXT0線上之電位降低，主字線MWLB之狀態仍為低。藉由p通道型電晶體508將字線WL下拉至一較低電壓，故WL線上之電位降低。
在時間T2或其附近，字驅動器線FXB0可非作用且變為高。此導致n通道型電晶體514導通且在時間T3或其附近將字線WL上之電位較快地下拉至非作用電位VNWL。此係可行的，因為共同電晶體514耦合至與一不同主字線MWLBn+1相關聯之子字驅動器504。此時，耦合至子字驅動器502之主字線MWLBn仍作用(例如，在邏輯低)，而未選定其他主字線(諸如MWLBn+1) (例如，在邏輯高)。因而，導通子字驅動器504中之n通道型電晶體512以將非作用電位VNWL耦合至共同電晶體514之汲極/源極。
在時間T4或其附近，主字線MWLB變為非作用且MWLB上之電位增加。此導致p通道型電晶體508關閉且n通道型電晶體506導通，其進一步幫助將子字驅動器502之輸出OUTm處之電位下拉至非作用電位VNWL。
注意，字線WL在時間T1之後變為撤銷啟動，且字線WL上之電位在一有限預充電時間期間以一中間電壓(例如，T3之一中點)按一較快速率降低。此藉由共同電晶體514促成。藉由在中間點處之預充電期間降低FXT0而降低字線WL0之電壓之操作減輕可能發生在一記憶體裝置中之一列錘問題。此外，此操作降低跨n通道型電晶體506之源極/汲極(VDS)之電壓差。此可防止電晶體歸因於熱載子而劣化，因此，改良子字驅動器之可靠性。
當存取耦合至字線WLm+1之記憶體胞元時，時序圖800對於圖5之子字驅動器504將為相同的。在此情況中，時序圖800中之MWLB可對應於圖5中之主字線MWLBn+1；FXT0、FXB0可分別對應於圖5中之FXT0、FXB0。WLO可對應於字線WLm+1且可藉由圖5中之子字驅動器504驅動。FXT1、FXB1及WL1可對應於與MWLBn+1相關聯之另一子字驅動器之字驅動器線及字線(圖5中未展示)。子字驅動器504之操作與子字驅動器502之操作相同且將不重複，惟藉由一不同主字線MWLBn+1驅動子字驅動器504除外。此外，在將字線WL0 (例如，字線WLm+)驅動至中間電壓之時間T3，將導通共同電晶體514以將字線WL0更快地驅動至非作用電位VNWL。此藉由子字驅動器502之n通道型電晶體506促成，(藉由一非作用主字線MWLBn)導通n通道型電晶體506以將VNWL耦合至共同電晶體514之汲極/源極。
如上文描述，以級聯連接耦合兩個子字驅動器502、504之輸出之共同電晶體514可允許電流雙向流動，此取決於啟動哪一子字驅動器。若(例如，回應於一作用主字線)啟動子字驅動器502且撤銷啟動子字驅動器504，則共同電晶體514中之電流可從經啟動子字驅動器502流動至經撤銷啟動子字驅動器504以導致在預充電期間將(耦合至子字驅動器502之輸出OUTm之)經啟動字線WLm之字線電位下拉至非作用電位VNWL。相反地，若啟動子字驅動器504且撤銷啟動子字驅動器502，則共同電晶體中之電流可從經啟動子字驅動器504流動至經撤銷啟動子字驅動器502以導致在預充電期間將(耦合至子字驅動器504之輸出OUTm+1之)經啟動字線WLm+1之字線電位下拉至非作用電位VNWL。
圖9係根據本發明中之一實施例之一實例性子字驅動器之一操作中之各種信號之一時序圖。在一些實例中，時序圖900展示一子字驅動器在一記憶體存取操作(例如，啟動)期間之操作。可根據時序圖900之實例性操作來操作圖5之子字驅動器502、504。然而，圖9之實例不限於圖5中之子字驅動器之特定組態。
在一些實例中，時序圖900與時序圖800相同，惟在預充電階段中除外。現參考圖5中之子驅動器電路502進一步描述時序圖900中之預充電操作。在此情況中，時序圖900中之MWLB可對應於圖5中之主字線MWLBn；FXT0、FXB0可分別對應於圖5中之FXT0、FXB0。WL0可對應於藉由子字驅動器502驅動之圖5中之字線WLm。FXT1、FXB1及WL1可對應於與MWLBn相關聯之另一子字驅動器(例如，額外子字驅動器520之一者)之字驅動器線及字線。
在預充電期間，在時間T2或其附近，代替首先撤銷啟動字驅動器線FXB0 (如圖8中)，可在撤銷啟動主驅動器線FXB0同時或之前撤銷啟動主字線MWLB (對應於圖5中之MWLBn)。舉例而言，MWLB變為撤銷驅動且MWLB上之電位在時間T2或其附近增加，而FXB0變為撤銷啟動且FXB0上之電位在繼時間T2之後之時間T4或其附近增加。
進一步參考圖9及圖5，比撤銷啟動字驅動器線FXB0更早撤銷啟動主字線MWLBn可更早導通n通道型電晶體506，從而導致(耦合至字線WLm之)子字驅動器502之輸出上之電位被更快地下拉。此使得可使FXB0上之信號之幅度處於低於主字線MWLB之高電位之一電壓。舉例而言，在與FXB0相關聯之一字驅動器FXD中，FXB0之高電位經設定以具有低於VCCP之一幅度。FXB0之幅度之此降低導致功率消耗降低。
應注意，可由於降低幅度而降低字驅動器線FXB0在預充電期間下拉字線WL0之驅動能力。此外，亦可降低FXB0之驅動能力，此係因為共同電晶體514現連接至鄰近主字線MWLBn+1之子字驅動器504之n通道型電晶體512。換言之，需要導通兩個電晶體(例如，512、514)以便將字線WLm下拉至VNWL。然而，可藉由更早撤銷啟動子字驅動器之主字線MWLB而減輕驅動能力之此降低，如圖9中描述。FXB0之幅度之降低程度可取決於預充電時間裕度。舉例而言，一較寬預充電時間裕度可允許將一較低幅度提供至FXB0信號。在一非限制實例中，VCCP可設定在3.1 V，而FXB0之幅度可設定為1.2 V。
返回至圖6及圖7，亦可在圖6及圖7中之子字驅動器之任一者中實施圖5中之子字驅動器502、504之操作及圖8及圖9中之時序圖。舉例而言，在多條主字線MWLB中，僅一條主字線被選擇(例如，處於作用中)，而全部其他主字線未被選擇(例如，處於非作用中)。再者，在多條字驅動器線FXT/FXB中，僅一條字驅動器線處於作用中。對於與一選定主字線相關聯之一子字驅動器，切斷來自其自身電路之非作用電位VNWL之供應，此係因為關閉n通道型電晶體(歸因於作用選定主字線)。然而，若提供至子字驅動器之FXT處於非作用中，則仍將一非電位VNWL供應至字線以防止字線浮動。舉例而言，可從透過一共同電晶體級聯連接之另一子字驅動器供應VNWL。
舉例而言，參考圖6，一條主字線(例如，MWLB1)可被選擇(例如，處於邏輯低)而其他主字線未被選擇(例如，處於邏輯高)；且一條字驅動器線(例如，FXT0/FXB0)可處於作用中，而其他字驅動器線處於非作用中。在此情況中，歸因於選定主字線MWLB1，全部子字驅動器602、606、618、622在其等各自自身電路中與VNWL切斷。當FXT2/FXB2、FXT4/FXB4、FXT6/FXB6處於非作用中時，用於對應子字驅動器606、618、612之VNWL供應透過級聯連接提供至其等鄰近子字驅動器。舉例而言，VNWL從與未選定主字線MWLB2相關聯之子字驅動器608供應至子字驅動器606。當未選擇MWLB2時，導通子字驅動器608中之電晶體Q9，且VNWL透過電晶體Q9耦合至共同電晶體Q10。類似地，分別從子字驅動器620及624提供用於子字驅動器618、612之VNWL供應。
圖10係根據本發明中描述之一些實例之一記憶體裝置之一部分之一實例性方塊圖。在一些實例中，可在記憶體裝置10 (圖1)中實施一記憶體裝置(例如，1000)之一部分。記憶體裝置1000之部分可包含多個記憶體胞元陣列(例如，1006)。記憶體胞元陣列1006可配置成列及行。各記憶體胞元陣列1006可包含多個記憶體胞元。記憶體裝置1000之部分亦包含多個子字驅動器(SWD)區塊1010及多個感測放大器(SA)區塊1008。在一些實例中，可在一記憶體胞元陣列11 (圖1)內部實施記憶體胞元陣列1006、SWD區塊1010及SA區塊1008。
在一些實例中，SWD區塊1010經配置於記憶體胞元陣列1006之側上。在一非限制實例中，子字驅動器可放置於一記憶體胞元陣列之一側上且鄰近記憶體胞元陣列以在用於記憶體胞元陣列之各自字線上提供信號。在另一非限制實例中，子字驅動器可放置於一記憶體胞元陣列之兩側上且鄰近記憶體胞元陣列以在用於記憶體胞元陣列之各自字線上提供信號。舉例而言，可將用於一記憶體胞元陣列之字線劃分成偶數及奇數字線。用於偶數字線之子字驅動器可經配置成鄰近記憶體胞元陣列之一第一側(例如，左側)，而用於奇數字線之子字驅動器可經配置成鄰近與記憶體胞元陣列之第一側相對之一第二側(例如，右側)。
在圖10中之實例中，SWD區塊之各者可伺服SWD區塊之任一側上之一鄰近記憶體胞元陣列。SWD區塊之各者可伺服SWD區塊之兩側上之鄰近記憶體胞元陣列。舉例而言，一SWD區塊可具有一第一部分及一第二部分，其中第一部分耦合至鄰近SWD區塊之一第一側(例如，左側)之一記憶體胞元陣列之字線，且第二部分耦合至鄰近與SWD區塊之第一側相對之一第二側(例如，右側)之一記憶體胞元陣列之字線。
在一些實例中，子字驅動器區塊(1010)可沿一第一方向(例如，X)放置於記憶體胞元陣列(1006)之側上，而SA區塊1008可沿垂直於第一方向之一第二方向(例如，Y)配置於記憶體胞元陣列1006之側上。舉例而言，如圖10中展示，SWD區塊可經配置成鄰近記憶體胞元區塊1006之左及/或右側，且SA區塊可經配置成鄰近記憶體胞元區塊1006之上及/或下側。
記憶體裝置1000之部分可進一步包含一主字驅動器(MWD)區塊1004。在一些實例中，MWD區塊可包含分別耦合至多條主字線之多個MWD。在一非限制實例中，MWD區塊可包含128個MWD以分別在128條主字線(例如，MWLBn至MWLBn+128)上提供信號。應瞭解，可實施其他適合數目條主字線。
在一些實例中，記憶體裝置1000之部分亦可包含經組態以將多條字驅動器線FXTj/FXBj上之信號提供至SA區塊1010的一陣列控制區塊(ACTL) 1002。在一些實例中，可在記憶體裝置10 (圖1)內部實施MWD區塊1004。在一些實例中，可在記憶體裝置10 (圖1)中之一或多個列解碼器電路12 (圖1)及/或額外電路中實施ACTL區塊1002。記憶體裝置1000之部分可與記憶體裝置10 (圖1)、600 (圖6)或700 (圖7)相同地操作，因此，未重複圖10中展示之記憶體裝置之操作。
圖11A係根據本發明中描述之一些實例之展示作用區之子字驅動器之一實例性佈局圖之一平面圖。在一些實例中，子字驅動器之佈局1100可包含實施多個子字驅動器(諸如記憶體裝置700 (圖7)中之子字驅動器)之作用區。一作用區可包含一或多個汲極、源極及通道。舉例而言，一作用區可包含P+擴散材料或N+擴散材料以分別形成p通道型或n通道型電晶體。參考圖11A，佈局1100可包含一p通道型MOSFET區域1102及鄰近p通道型區域之一n通道型MOSFET區域1104。p通道型區域1102可包含具有P+擴散材料之作用區且在子字驅動器中實施p通道型電晶體。n通道型區域1104可包含具有N+擴散材料之作用區且在子字驅動器中實施n通道型電晶體。如圖11A中展示，p通道型區域具有多個子區(例如，1106A至1106D)，各子區沿一第一方向(諸如沿行)延伸。n通道型區域具有多個子區(例如，1110A至1110D)，各子區沿第一方向延伸。應瞭解，儘管僅展示四個子區，然p通道型區域及n通道型區域兩者可具有任何適合數目個子區。分離子字驅動器中之n通道及p通道型電晶體可在最佳化佈局方面提供優勢，如本發明中將進一步繪示。
圖11B係根據本發明中描述之一些實例之展示額外層之圖11A中之子字驅動器之一實例性佈局圖之一平面圖。在一些實例中，佈局1100可包含額外層(諸如覆疊於p通道型區域1102及n通道型區域1104上之一閘極層)以形成p通道型或n通道型電晶體。在一些實例中，閘極層可包含多個閘極電極。各閘極電極可耦合至一各自主字線MWLB。在圖11B中，分別展示用於主字線MWLBn-1、MWLBn、MWLBn+1及MWLBn+2之四個閘極電極。儘管佈局1100僅展示記憶體裝置之一部分，然應瞭解，可包含用於其他主字線之額外閘極電極。
進一步參考圖11B，佈局1100亦可包含用於作用區或閘極層之接觸件。如展示，擴散接觸件可經配置於一閘極之各側上之一作用區中。在p通道型區域(1102)中，閘極電極可與包含P+擴散材料之作用區部分重疊以形成各自p通道型電晶體。作用區上之一接觸件可耦合至一字線WLm+j或一字驅動器線(例如，FXTj)。一FXT字驅動器線(例如，FXT0、FXT1、FXT2、FXT3)連接至鄰近主字線(MWLB)之間之一共同源極/汲極。
舉例而言，FXT0、FXT2耦合至與MWLBn-1及MWLBn相關聯之鄰近閘極電極之間之各自共同源極/汲極。FXT0、FXT2亦耦合至鄰近主字線MWLBn+1與MWLBn+2之間之各自共同源極/汲極。FXT4、FXT6耦合至鄰近主字線MWLBn與MWLBn+1之間之各自共同汲極/源極。對於各閘極，在與共同源極/汲極相對之側上，一各自字線耦合至汲極/源極。舉例而言，沿與MWLBn相關聯之閘極電極，一字線WLm耦合至電晶體Q16之一汲極，與電晶體Q1之共同源極相對。類似地，沿與主字線MWLBn+1相關聯之閘極電極，一字線WLm+2耦合至電晶體Q17之一汲極，與電晶體Q19之共同源極相對。此型樣針對額外字線重複。
在n通道型區域1104中，閘極電極與N+擴散子區覆疊以形成各自n通道型電晶體。作用區上之一接觸件可耦合至一字線WLm+i或一非作用電位VNWL。換言之，各自字線及非作用電位VNWL耦合至各電晶體之汲極/源極。舉例而言，形成電晶體Q12且其在閘極處耦合至主字線MWLBn，且在汲極/源極處進一步耦合至VNWL及WLm。形成電晶體Q18且其在閘極處耦合至主字線MWLBn+2，且在汲極/源極處進一步耦合至VNWL及WLm+16。
進一步參考圖11B，子字驅動器中之共同電晶體(例如，圖5至圖7中之共同電晶體)可形成於兩個鄰近閘極電極之間之n通道型區域1104中，其中各共同電晶體可耦合至不同子字驅動器之輸出處之各自汲極/源極，其中輸出耦合至各自字線。舉例而言，在閘極電極MWLBn+1與鄰近閘極電極MWLBn+2之間，另一閘極安置成與N+擴散子區1110A覆疊以形成一共同n通道型電晶體。共同n通道型電晶體在閘極及不同子字驅動器之兩個汲極/源極處耦合至一字驅動器線。舉例而言，在分別耦合至字線WLm+8及WLm+10之不同子字驅動器之輸出處之不同汲極/源極之間形成一共同電晶體Q15。共同電晶體Q15可在閘極處耦合至字驅動器線FXB6。現參考圖7，圖11B中之電晶體Q15亦對應於圖7中之電晶體Q15。類似地，在鄰近主字線MWLBn+1與MWLBn+2之間，在N+擴散子區1110B上，一閘極經安置於分別耦合至字線WLm+6及WLm+12之不同子字驅動器之輸出處之汲極/源極之間，且耦合至字驅動器線FXB4。此形成耦合在分別耦合至字線WLm+6及WLm+12之不同子字驅動器之輸出處之汲極/源極之間之另一共同電晶體Q14。此電晶體對應於圖7中之電晶體Q14。
返回至圖11B，N+擴散子區(例如，N+擴散子區1110A)之寬度可包含閘極FXB6與其相交之一部分1112，部分1112比子區之其他部分更窄。較窄部分1112可至少部分界定一凹入區域以容納用於閘極FXB6之佈局空間。類似地，另一N+擴散子區1110B亦可包含閘極FXB4與其相交之一部分1114，部分1114比子區之其他部分更窄。較窄部分1114可至少部分界定一凹入區域以容納用於閘極FXB4之佈局空間。在所展示之實例中，藉由鄰近N+擴散子區1110A、1110B中之狹窄部分1112及1114形成之兩個凹入區域可彼此鄰近，從而允許兩個鄰近N+擴散子區彼此靠近，同時容納共同電晶體Q14、Q15之閘極。此促成減小佈局尺寸。
進一步參考圖11B，圖7中之電路中之額外共同電晶體可形成於n通道型區域1104中，諸如Q6、Q7、Q8、Q9、Q10及Q11。此外，子字驅動器中之其他n通道型電晶體可形成於耦合至一各自主字線之各閘極電極上之n通道型區域1104中。舉例而言，一n通道型電晶體Q5 (對應於圖7中之電晶體Q5)形成於與主字線MWLBn-1相關聯之閘極電極上方，其中汲極/源極分別耦合至字線WLm-14及非作用電位VNWL。在另一實例中，一n通道型電晶體Q18 (對應於圖7中之電晶體Q18)形成於與主字線MWLBn+2相關聯之閘極電極上方。子字驅動器區塊704 (圖7)中之額外n通道型電晶體可以一類似方式形成於佈局1100之n通道型區域1104中。
在一些實例中，形成於兩個鄰近閘極電極上方之n通道型電晶體可共用一共同接觸件。舉例而言，電晶體Q5及電晶體Q12共用耦合至一非作用電位VNWL之一共同擴散接觸件。在另一實例中，電晶體Q10及電晶體Q12共用耦合至一對應字線(例如，WLm)之一共同接觸件。
進一步參考圖11B，子字驅動器區塊704中之p通道型電晶體可形成於佈局1100之p通道型區域1102中。舉例而言，p通道型電晶體Q1、Q16、Q17及Q19 (對應於電晶體Q1、Q16、Q17及Q19)可形成於一P+擴散子區1106B中之各自閘極電極上方。舉例而言，p通道型電晶體Q1形成於與MWLBn-1相關聯之閘極電極上方，閘極電極之各側上具有兩個接觸件，其中兩個接觸件分別耦合至一字線(例如，WLm-14)及一字驅動器線(例如，FXT0)。
在圖11B中之實例中，佈局1100中展示偶數字線，其可實施子字驅動器區塊704 (圖7)。參考圖7、圖10及圖11B，應瞭解，佈局1100中實施之電路可實施一或多個SWD區塊1010。舉例而言，對於一給定記憶體胞元陣列1006，可以與圖11B中展示類似之一方式鋪置與用於給定記憶體胞元陣列之偶數字線相關聯之子字驅動器且其等配置成鄰近記憶體胞元陣列之左側。類似地，可以與圖11B中展示類似之一方式鋪置與用於記憶體胞元陣列之奇數字線相關聯之子字驅動器且其等配置成鄰近記憶體胞元陣列之右側。在本發明之一些實施例中，與奇數字線相關聯之子字驅動器之佈局可配置成相對於與偶數字線相關聯之子字驅動器之一鏡像配置。
圖11C係根據本發明中描述之一些實例之展示額外層之圖11A及圖11B中之子字驅動器之一實例性佈局圖之一平面圖。在一些實例中，佈局1100可進一步包含在作用區及閘極層上方之一或多個金屬佈線層及用於耦合至佈線層以耦合至記憶體胞元陣列中之各自記憶體胞元之多條字線(如圖11B中展示)之接觸件。
圖12A至圖12C繪示圖11A至圖11C中之佈局圖之一變動。舉例而言，圖12A係根據本發明中描述之一些實例之展示作用區之子字驅動器之一實例性佈局圖之一平面圖。圖12B係根據本發明中描述之一些實例之展示額外層之圖12A中之子字驅動器之一實例性佈局圖之一平面圖。圖12C係根據本發明中描述之一些實例之展示額外層之圖12A及圖12B中之子字驅動器之一實例性佈局圖之一平面圖。一佈局1200可以一類似方式實施圖11A至圖11C中之相同子字驅動器區塊，將不重複子字驅動器區塊之佈局及操作之描述。
圖12A至圖12C中展示之一變動包含p通道型及n通道型MOSFET區之一不同配置。如圖12A中展示，一佈局1200包含安置於鄰近n通道型區域1202與1204之間之一p通道型區域1203。比較圖12A至圖12C與圖11A至圖11C，展示將佈局1100中之n通道型區域1104分成放置於p通道型區域之相對側上之一第一n通道型子區及一第二n通道型子區。舉例而言，一第一n通道型子區1202可對應於圖11A中之n通道型子區1110A、1110B；且一第二n通道型子區1204可對應於圖11A中之n通道型子區1110C、1110D。
參考圖12B，在第一n型子區1202中，包含於不同子字驅動器中之共同電晶體Q10、Q11以級聯連接形成於分別以與圖11B中形成Q10、Q11類似之一方式耦合至字線之不同子字驅動器之輸出處之不同汲極/源極之間。類似於圖11B，共同電晶體Q10、Q11亦對應於圖7中之電晶體Q10、Q11。在第二n型子區1204中，包含於不同子字驅動器中之共同電晶體Q14、Q15以級聯連接形成於分別以與圖11B中形成Q14、Q15類似之一方式耦合至字線之不同子字驅動器之輸出處之不同汲極/源極之間。類似於圖11B，共同電晶體Q14、Q15亦對應於圖7中之電晶體Q14、Q15。如圖12A至圖12C中展示，佈局1200變得對稱。此可在設計電路之佈局方面提供優勢。
圖13A至圖13C繪示圖11A至圖11C中之佈局設計之另一變動。舉例而言，圖13A係根據本發明中描述之一些實例之展示作用區之子字驅動器之一實例性佈局圖之一平面圖。圖13B係根據本發明中描述之一些實例之展示額外層之圖13A中之子字驅動器之一實例性佈局圖之一平面圖。圖13C係根據本發明中描述之一些實例之展示額外層之圖13A及圖13B中之子字驅動器之一實例性佈局圖之一平面圖。一佈局1300可以一類似方式實施與圖11A至圖11C及圖12A至圖12C相同之子字驅動器區塊，將不重複子字驅動器區塊之佈局及操作之描述。
圖13A至圖13C中展示之一變動包含p通道型及n通道型區域之一不同配置。如圖13A中展示，一佈局1300包含安置於鄰近p通道型區域1302與1304之間之一n通道型區域1303。比較圖13A至圖13C與圖11A至圖11C，展示將佈局1100中之p通道型區域1102分成放置於n通道型區域之相對側上之一第一p通道型子區及一第二p通道型子區。舉例而言，圖13A中之一第一p通道型子區1302可對應於圖11A中之p通道型子區1106A、1106B；且圖13A中之一第二p通道型子區1304可對應於p通道型子區1106C及1106D。
參考圖13B，n通道型區域1303具有與圖11B中之n通道型區域1104類似之一佈局。舉例而言，包含於不同子字驅動器中之共同電晶體Q10、Q11以級聯連接形成於分別以與形成圖11B中之Q10、Q11類似之一方式耦合至字線之不同子字驅動器之輸出處之汲極/源極之間。類似於圖11B，共同電晶體Q10、Q11亦對應於圖7中之電晶體Q10、Q11。在另一實例中，包含於不同子字驅動器中之共同電晶體Q14、Q15以級聯連接形成於分別以與形成圖11B中之Q14、Q15類似之一方式耦合至字線之不同子字驅動器之輸出處之汲極/源極之間。類似於圖11B，共同電晶體Q14、Q15亦對應於圖7中之電晶體Q14、Q15。如圖13A至圖13C中展示，佈局1300亦變得對稱。此可在最佳化電路之佈局設計方面提供優勢。另外，當n通道型區域在兩個p通道型區域之間時，p型阱可與其他區分離，使得n通道型區域之反向偏壓可從VBB (-0.5 V)變為VSS。一淺反向偏壓可提供改良對半導體裝置中之熱載子之抵抗力之優勢。
圖1至圖13在減小記憶體晶粒大小方面提供優於習知子字驅動器之各種優勢。舉例而言，將鄰近子字驅動器中之共同電晶體放置於鄰近子字驅動器之輸出之間，該組態將子字驅動器區塊中之電晶體之數目從每子字驅動器平均三個電晶體減少至每子字驅動器2.5個電晶體。此電晶體數目減少導致佈局空間減少。此外，圖11 (A至C)至圖13 (A至C)提供具有佈線之佈線安排及放置之子字驅動器區塊之佈局之各種組態，其可有利於最小化佈局設計中之複雜性及空間浪費。
從前述內容，將瞭解，儘管本文中已出於圖解之目的描述本發明之特定實施例，然可作出各種修改而不偏離本發明之精神及範疇。因此，本發明之範疇不應限制於本文中描述之特定實施例之任一者。
10:半導體裝置 11:記憶體胞元陣列 12:列解碼器電路 13:行解碼器電路 15:讀取/寫入放大器及緩衝器 17:輸入/輸出電路 18:感測放大器 19:傳送閘TG 21:命令及位址端子 23:時脈端子 24:資料端子 25:電力供應端子 26:電力供應端子 31:命令/位址輸入電路 32:位址解碼器電路 34:命令解碼器電路 35:時脈輸入電路 36:內部時脈產生器 39:內部電壓產生器電路 42:子字驅動器 44:主字驅動器(MWD) 46:字驅動器FXD 200:記憶體庫 300:記憶體庫/記憶體部分 302:字驅動器線 304:字驅動器FXD 306:偶數字驅動器 308:奇數字驅動器 310:字線 312:陰影區 314:字線 322:字線 402:子字驅動器 404:p通道型電晶體 406:n通道型電晶體 408:n通道型電晶體 410:感測放大器 412:記憶體胞元 502:子字驅動器 504:子字驅動器 506:n通道型電晶體 508:p通道型電晶體 510:p通道型電晶體 512:n通道型電晶體 514:共同電晶體 520:額外子字驅動器 522:額外子字驅動器 600:子字驅動器陣列 602:子字驅動器 604:子字驅動器 606:子字驅動器 608:子字驅動器 610:子字驅動器 612:子字驅動器 614:子字驅動器 616:子字驅動器 618:子字驅動器 620:子字驅動器 622:子字驅動器 624:子字驅動器 700:記憶體裝置 702:記憶體胞元區塊 704:第一子驅動器區塊 706:第二子驅動器區塊 708:記憶體胞元陣列 710:記憶體胞元陣列 720:偶數子字驅動器 722:區塊 728:奇數子字驅動器 800:時序圖 900:時序圖 1000:記憶體裝置 1002:陣列控制區塊(ACTL) 1004:主字驅動器(MWD)區塊 1006:記憶體胞元陣列 1008:感測放大器(SA)區塊 1010:子字驅動器(SWD)區塊 1100:佈局 1102:p通道型MOSFET區域 1104:n通道型MOSFET區域 1106A:p通道型子區 1106B:P+擴散子區/ p通道型子區 1106C:p通道型子區 1106D:p通道型子區 1110A:N+擴散子區/ n通道型子區 1110B:N+擴散子區/ n通道型子區 1110C:n通道型子區 1110D:n通道型子區 1112:部分 1114:部分 1200:佈局 1202:n通道型區域/第一n通道型子區 1203:p通道型區域 1204:n通道型區域/第二n通道型子區 1300:佈局 1302:第一p通道型子區 1302C:p型MOSFET區域 1303:n通道型區域 1303C:n型MOSFET區域 1304:第二p通道型子區 1304C:p型MOSFET區域 ACT:啟動信號 CK:外部時脈信號 /CK:外部時脈信號 CKE:時脈啓用信號 COL:解碼行位址信號 DL:資料線 DL_Tk-1:第一資料線 DL_Tk:第二資料線 DQ:讀取資料/寫入資料 FX:字驅動器線 FX5:字驅動器線 FXB:字驅動器線 FXB0:字驅動器線/字驅動器線信號 FXB1:字驅動器線 FXB2:字驅動器線信號 FXB3:字驅動器線 FXB4:字驅動器線信號/字驅動器線 FXB5:字驅動器線 FXB6:字驅動器線信號/字驅動器線 FXB7:字驅動器線 FXBj:字驅動器線 FXD:字驅動器 FXT:字驅動器線 FXT0:字驅動器線/字驅動器線信號 FXT1:字驅動器線 FXT2:字驅動器線/字驅動器線信號 FXT3:字驅動器線 FXT4:字驅動器線信號/字驅動器線 FXT5:字驅動器線 FXT6:字驅動器線信號/字驅動器線 FXT7:字驅動器線 FXTj:字驅動器線 ICLK:內部時脈信號 LCLK:相位控制內部時脈信號 LIOT/B:本端I/O線對 MC:記憶體胞元 MWD:主字驅動器 MWD0:主字驅動器 MWD1:主字驅動器 MWDn:主字驅動器 MWL:主字線 MWLB:主字線 MWLB0:第三主字線 MWLB1:第一主字線 MWLB2:第二主字線 MWLB3:第四主字線 MWLBn-1:主字線 MWLBn:主字線 MWLBn+1:主字線 MWLBn+2:主字線 MWLBn+128:主字線 OUTm:輸出 OUTm+1:輸出 Q1:p通道型電晶體 Q5:共同電晶體/ n通道型電晶體 Q6:額外共同電晶體 Q7:額外共同電晶體 Q8:共同n通道型電晶體 Q9:共同n通道型電晶體 Q10:共同電晶體 Q11:額外共同電晶體 Q12:電晶體 Q14:共同電晶體 Q15:共同電晶體 Q16:p通道型電晶體 Q17:p通道型電晶體 Q18:n通道型電晶體 Q19:p通道型電晶體 RA:解碼列位址信號 SWD:子字驅動器 SWD0:偶數子字驅動器 SWD1:奇數子字驅動器 SWD2:偶數子字驅動器 SWD3:奇數子字驅動器 SWD4:偶數子字驅動器 SWD5:奇數子字驅動器 SWD6:偶數子字驅動器 SWD7:奇數子字驅動器 VARY:內部電壓 VCCP:內部電壓/內部電位 VDD1:電力供應電壓 VDD2:電力供應電壓 VDDQ:電力供應電壓 VEQ:內部電壓/內部電位 VNWL:關斷狀態字線電壓/內部電壓/內部電位 VPP:內部電壓/內部電位 VPERI:內部電壓/內部電位 VSS:電力供應電壓 VSSQ:電力供應電壓 WL:字線 WL0:字線 WL1:字線 WL8:字線 WL10:字線 WL16:字線 WL18:字線 WLm-15:奇數字線 WLm-14:偶數字線 WLm-13:奇數字線 WLm-12:偶數字線 WLm-11:奇數字線 WLm-10:偶數字線 WLm-9:奇數字線 WLm-8:偶數字線 WLm-7:奇數字線 WLm-6:偶數字線 WLm-5:奇數字線 WLm-4:偶數字線 WLm-3:奇數字線 WLm-2:偶數字線 WLm-1:奇數字線 WLm:字線 WLm+1:奇數字線 WLm+2:偶數字線 WLm+3:奇數字線 WLm+4:偶數字線 WLm+5:奇數字線 WLm+6:偶數字線 WLm+7:奇數字線 WLm+8:偶數字線 WLm+9:奇數字線 WLm+10:偶數字線 WLm+11:奇數字線 WLm+12:偶數字線 WLm+13:奇數字線 WLm+14:偶數字線 WLm+15:奇數字線 WLm+16:偶數字線
圖1係根據本發明中描述之一些實例之一半導體裝置之一方塊圖。
圖2係根據本發明中描述之一些實例之一半導體裝置之一記憶體庫之一實例性組態之一圖式。
圖3係根據本發明中描述之一些實例之一記憶體庫之一部分之一示意圖。
圖4係一子字驅動器及一記憶體胞元之一示意圖。
圖5係根據本發明中描述之一些實例之以級聯連接耦合之實例性子字驅動器之一示意圖。
圖6係根據本發明中描述之一些實例之以級聯連接耦合之實例性子字驅動器陣列之一示意圖。
圖7係根據本發明中描述之一些實例之以級聯連接及記憶體胞元耦合之實例性子字驅動器陣列之一示意圖。
圖8係根據本發明中之一實施例之一實例性子字驅動器之一操作中之各種信號之一時序圖。
圖9係根據本發明中之一實施例之一實例性子字驅動器之一操作中之各種信號之一時序圖。
圖10係根據本發明中描述之一些實例之一記憶體裝置之一部分之一實例性方塊圖。
圖11A係根據本發明中描述之一些實例之展示作用區之子字驅動器之一實例性佈局圖之一平面圖。
圖11B係根據本發明中描述之一些實例之展示額外層之圖11A中之子字驅動器之一實例性佈局圖之一平面圖。
圖11C係根據本發明中描述之一些實例之展示額外層之圖11A及圖11B中之子字驅動器之一實例性佈局圖之一平面圖。
圖12A係根據本發明中描述之一些實例之展示作用區之子字驅動器之一實例性佈局圖之一平面圖。
圖12B係根據本發明中描述之一些實例之展示額外層之圖12A中之子字驅動器之一實例性佈局圖之一平面圖。
圖12C係根據本發明中描述之一些實例之展示額外層之圖12A及圖12B中之子字驅動器之一實例性佈局圖之一平面圖。
圖13A係根據本發明中描述之一些實例之展示作用區之子字驅動器之一實例性佈局圖之一平面圖。
圖13B係根據本發明中描述之一些實例之展示額外層之圖13A中之子字驅動器之一實例性佈局圖之一平面圖。
圖13C係根據本發明中描述之一些實例之展示額外層之圖13A及圖13B中之子字驅動器之一實例性佈局圖之一平面圖。
502:子字驅動器
504:子字驅動器
506:n通道型電晶體
508:p通道型電晶體
510:p通道型電晶體
512:n通道型電晶體
514:共同電晶體
520:額外子字驅動器
522:額外子字驅動器
FXB0:字驅動器線/字驅動器線信號
FXT0:字驅動器線/字驅動器線信號
MWL:主字線
MWLBn:主字線
MWLBn+1:主字線
OUTm:輸出
OUTm+1:輸出
VNWL:關斷狀態字線電壓/內部電壓/內部電位
WL:字線
WLm:字線
WLm+1:奇數字線

Claims (11)

  1. 一種半導體裝置，其包括：一子字驅動器區塊之一第一區域，該第一區域包括：一第一作用(active)區；及複數個第一電晶體，其等形成於該第一作用區上，該等電晶體之各者包含：一閘極；及汲極及源極，其等在一平面圖中分別安置於該閘極之相對側上，其中該等汲極及源極之一者耦合至子字驅動器之一第一對應者之一輸出且該等汲極及源極之另一者耦合至該等子字驅動器之一第二對應者之一輸出；及複數個閘極電極，其等與該作用區部分重疊(overlapping)以形成複數個第二電晶體，其中來自該複數個第一電晶體之一第一電晶體定位於來自該複數個第二電晶體之一第二電晶體與來自該複數個第二電晶體之一第三電晶體之間，其中該等第二及第三電晶體之該等閘極分別包括來自該複數個閘極電極之一第一閘極電極及一第二閘極電極，其中該第一閘極電極耦合至一第一主字線且該第二閘極電極耦合至一第二主字線，其中該第一電晶體及該第二電晶體彼此鄰近以共用耦合至該記憶體胞元(cell)陣列之一第一字線之一第一接觸件，且該第一電晶體及該第三電晶體彼此鄰近以共用耦合至該記憶體胞元陣列之一第二字線之一第二接 觸件，及其中來自該複數個第二電晶體之一第四電晶體鄰近該第二電晶體以與該第二電晶體共用一第三接觸件，且其中該第三接觸件耦合至一非作用電位(non-active potential)。
  2. 如請求項1之半導體裝置，其進一步包括一子字驅動器區塊之一第二區域，該第二區域鄰近該第一作用區且包括：一第二作用區；及複數個第三電晶體，其等形成於該第二作用區及該複數個閘極電極之一各自閘極電極上；其中該等第一電晶體及該等第二電晶體具有一第一導電類型且該等第三電晶體具有一第二導電類型。
  3. 如請求項2之半導體裝置，其中該第一導電類型係一n通道類型且該第二導電類型係一p通道類型。
  4. 一種半導體裝置，其包括：一子字驅動器區塊之一第一區域，該第一區域包括：一第一作用區；及複數個第一電晶體，其等形成於該第一作用區上，該等電晶體之各者包含：一閘極；及汲極及源極，其等在一平面圖中分別安置於該閘極之相對 側上，其中該等汲極及源極之一者耦合至子字驅動器之一第一對應者之一輸出且該等汲極及源極之另一者耦合至該等子字驅動器之一第二對應者之一輸出；及複數個閘極電極，其等與該作用區部分重疊以形成複數個第二電晶體；及一子字驅動器區塊之一第二區域，該第二區域鄰近該第一作用區且包括：一第二作用區；複數個第三電晶體，其等形成於該第二作用區及該複數個閘極電極之一各自閘極電極上，其中該等第一電晶體及該等第二電晶體具有一第一導電類型且該等第三電晶體具有一第二導電類型，其中該第一導電類型係一n通道類型且該第二導電類型係一p通道類型；及第一子區及一第二子區，其中該第一區域經安置於該第二區域之第二區之該等第一與第二子區之間。
  5. 一種半導體裝置，其包括：一子字驅動器區塊之一第一區域，該第一區域包括：一第一作用區；及複數個第一電晶體，其等形成於該第一作用區上，該等電晶體之各者包含：一閘極；及汲極及源極，其等在一平面圖中分別安置於該閘極之相對側上，其中該等汲極及源極之一者耦合至子字驅動器之一第一對應者之一 輸出且該等汲極及源極之另一者耦合至該等子字驅動器之一第二對應者之一輸出；及複數個閘極電極，其等與該作用區部分重疊以形成複數個第二電晶體；及一子字驅動器區塊之一第二區域，該第二區域鄰近該第一作用區且包括：一第二作用區；複數個第三電晶體，其等形成於該第二作用區及該複數個閘極電極之一各自閘極電極上，其中該等第一電晶體及該等第二電晶體具有一第一導電類型且該等第三電晶體具有一第二導電類型，其中該第一導電類型係一n通道類型且該第二導電類型係一p通道類型，其中該第一區域包括一第一子區及一第二子區，其中該第二區域經安置於該第一區域之該第一作用區之該等第一與第二子區之間。
  6. 一種半導體裝置，其包括：一第一類型之複數個作用區；複數個第一閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第一電晶體；及複數個第二閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第二電晶體，其中該等第二閘極電極之各者定位於來自該複數個第一閘極電極之一各自第一閘極電極與第二閘極電極之間，其中來自該複數個第一閘極電極之該第一閘極電極及該第二閘極電極分別耦合至一第一及第二主字線， 其中該複數個作用區之一作用區在該等第二閘極電極之一各自者部分重疊之一區段處(section)界定一凹部(recess)。
  7. 如請求項6之半導體裝置，其中該等第二閘極電極之該各自者耦合至一各自字驅動器線。
  8. 如請求項6之半導體裝置，其中該等第一及第二電晶體具有一相同導電類型。
  9. 如請求項6之半導體裝置，其中該複數個第二電晶體之一電晶體包括該第一類型之該複數個作用區之一各自者中之汲極及源極區，其中該電晶體之該等汲極及源極區分別耦合至一第一子字驅動器之一輸出及一第二子字驅動器之一輸出。
  10. 一種半導體裝置，其包括：一第一類型之複數個作用區；複數個第一閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第一電晶體；及複數個第二閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第二電晶體，其中該等第二閘極電極之各者定位於來自該複數個第一閘極電極之一各自第一閘極電極與第二閘極電極之間，其中來自該複數個第一閘極電極之該第一閘極電極及該第二閘極電極分別耦合至一第一及第二主字線，其中該複數個第一電晶體之一電晶體 包括該第一類型之該複數個作用區之一各自者中之汲極及源極區，其中該電晶體之該等汲極及源極區分別耦合至一字線及非作用電位線。
  11. 一種半導體裝置，其包括：一第一類型之複數個作用區；複數個第一閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第一電晶體；及複數個第二閘極電極，其等與該第一類型之該複數個作用區部分重疊以形成複數個第二電晶體，其中該等第二閘極電極之各者定位於來自該複數個第一閘極電極之一各自第一閘極電極與第二閘極電極之間，其中來自該複數個第一閘極電極之該第一閘極電極及該第二閘極電極分別耦合至一第一及第二主字線；及一第二類型之複數個作用區，其等各與該複數個第一閘極電極之一各自者部分重疊以形成第三電晶體之一各自者，其中該第二類型之該複數個作用區鄰近該第一類型之該複數個作用區。
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