TWI778145B - 像素電路及固體攝像裝置 - Google Patents

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Abstract

本發明之像素電路21具備差動放大器51、NMOS電晶體56及NMOS電晶體57。差動放大器51具有非反轉輸入端子61、反轉輸入端子62及輸出端子63。差動放大器51具備：包含NMOS電晶體71、72之輸入差動對66；包含PMOS電晶體73、74之電流鏡對67；以及包含NMOS電晶體75之定電流源68。NMOS電晶體71、72各者之閾值電壓大於NMOS電晶體75之閾值電壓。或，NMOS電晶體71、72各者之閾值電壓大於其他NMOS電晶體之閾值電壓。藉此，實現可使像素電路窄間距化並可抑制輸出範圍降低之差動放大器、像素電路、及固體攝像裝置。

Description

像素電路及固體攝像裝置
本發明係關於一種差動放大器、具備差動放大器之像素電路、以及具備像素電路之固體攝像裝置。
固體攝像裝置一般具備：複數個光電二極體，其於基板上排列為一維狀或二維狀而形成；及像素電路，其輸入並處理來自該等複數個光電二極體各者之輸出信號。又，像素電路包含放大器及積分電容部。像素電路輸入自光電二極體輸出之信號並於積分電容部累積電荷，並自放大器之輸出端子輸出對應於該電荷累積量之電壓值。
於像素電路中使用差動放大器(參照專利文獻1)作為放大器。於此情形時，於差動放大器之第1輸入端子輸入基準電壓，於第2輸入端子輸入來自光電二極體之信號。於差動放大器，因該等兩個輸入端子處於假想短路之關係，故兩個輸入端子間之電位差大致為零。因此，能夠以大致為零之逆偏壓電壓驅動光電二極體，故可抑制暗電流。自該點而言，較佳於像素電路中使用差動放大器。
固體攝像裝置為了實現空間解析度之提高及廉價化，被要求光電二 極體之高積體化。即，要求形成於基板上之光電二極體之個數增加，及像素之窄間距化(各光電二極體之窄面積化)。為了高積體化，固體攝像裝置有設為使形成複數個光電二極體之第1基板、與形成複數個像素電路之第2基板對向配置之構成之情形。尤其，於包含化合物半導體之第1基板上形成光電二極體，另一方面於包含矽之第2基板上形成像素電路之情形時，第1基板與第2基板設為彼此獨立者。於此情形時，要求第1基板上之光電二極體之高積體化，同時亦要求第2基板上之像素電路之高積體化。即，亦要求第2基板上之像素電路之窄間距化(各像素電路佈局之窄面積化)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開平6-216666號公報
本發明人於對包含差動放大器之像素電路之窄間距化進行研究之過程中，得出如下見解。即，差動放大器之輸出範圍之大小藉由差動放大器之電路構成予以制約。為了使輸出範圍增大，考慮如專利文獻1所記述般於差動放大器之後段設置輸出緩衝器等於電路上下功夫。但，於此情形時，因包含差動放大器之像素電路之電路規模變大，故違背像素電路窄間距化之目的。
又，為了像素電路之窄間距化，必須使用細微CMOS(Complementary Metal Oxide Semiconductor：互補型金屬氧化半導體)製程製作像素電路。但，因由細微CMOS製程製作之差動放大器藉由低電源電壓驅動，故對應於此，差動放大器之輸出範圍變小。
本發明係基於本發明人之上述見解而完成者，其目的在於提供一種可使像素電路窄間距化並可抑制輸出範圍降低之差動放大器、像素電路、及固體攝像裝置。
本發明之差動放大器係具有第1輸入端子、第2輸入端子及輸出端子之差動放大器，且具備：(1)輸入差動對，其包含第1導電型之第1MOS電晶體及第2MOS電晶體，且第1MOS電晶體及第2MOS電晶體之各者之源極連接於共通節點，第1MOS電晶體之閘極連接於第1輸入端子，第2MOS電晶體之閘極連接於第2輸入端子；(2)電流鏡對，其包含第2導電型之第3MOS電晶體及第4MOS電晶體，於第3MOS電晶體及第4MOS電晶體各者之源極輸入第1基準電壓，第3MOS電晶體之汲極連接於第1MOS電晶體之汲極，第4MOS電晶體之汲極連接於第2MOS電晶體之汲極及輸出端子，第3MOS電晶體及第4MOS電晶體各者之閘極連接於第3MOS電晶體之汲極；及(3)定電流源，其包含第1導電型之第5MOS電晶體，於第5MOS電晶體之源極輸入第2基準電壓，第5MOS電晶體之汲極連接於共通節點，於第5MOS電晶體之閘極輸入第3基準電壓；且(4)第1MOS電晶體及第2MOS電晶體各者之閾值電壓大於第5MOS電晶體之閾值電壓。
另，第1導電型及第2導電型中之一者係N型，另一者係P型。第1基準電壓及第2基準電壓中之一者係電源電位Vdd，另一者係接地電位。第3基準電壓係為了使用第5MOS電晶體作為定電流源而施加於第5MOS電晶體之閘極之電位。
本發明之像素電路具備：上述構成之差動放大器；及積分電容部，其設置於差動放大器之第2輸入端子與輸出端子之間，對應於輸入至第2輸入端子之信號而累積電荷；且自差動放大器之輸出端子輸出對應於積分電容部之電荷累積量之值的信號。
本發明之固體攝像裝置具備上述構成之像素電路與光電二極體，像素電路將自光電二極體對應於受光而輸出之信號輸入至差動放大器之第2輸入端子，且自差動放大器之輸出端子輸出對應於該受光量之值的輸出信號。
本發明之像素電路具備：差動放大器，其具有第1輸入端子、第2輸入端子及輸出端子；及積分電容部，其設置於差動放大器之第2輸入端子與輸出端子之間，對應於輸入至第2輸入端子之信號而累積電荷；且該像素電路係將對應於積分電容部之電荷累積量之值的信號自差動放大器之輸出端子輸出之像素電路，且差動放大器具備：(1)輸入差動對，其包含第1導電型之第1MOS電晶體及第2MOS電晶體，且第1MOS電晶體及第2MOS電晶體之各者之源極連接於共通節點，第1MOS電晶體之閘極連接於第1輸入端子，第2MOS電晶體之閘極連接於第2輸入端子；(2)電流鏡對，其 包含第2導電型之第3MOS電晶體及第4MOS電晶體，於第3MOS電晶體及第4MOS電晶體各者之源極輸入第1基準電壓，第3MOS電晶體之汲極連接於第1MOS電晶體之汲極，第4MOS電晶體之汲極連接於第2MOS電晶體之汲極及輸出端子，第3MOS電晶體及第4MOS電晶體各者之閘極連接於第3MOS電晶體之汲極；及(3)定電流源，其包含第1導電型之第5MOS電晶體，於第5MOS電晶體之源極輸入第2基準電壓，第5MOS電晶體之汲極連接於共通節點，於第5MOS電晶體之閘極輸入第3基準電壓；且(4)第1MOS電晶體及第2MOS電晶體各者之閾值電壓大於像素電路所包含之第5MOS電晶體以外之第1導電型之其他MOS電晶體的閾值電壓。
另，第1導電型及第2導電型中之一者係N型，另一者係P型。第1基準電壓及第2基準電壓中之一者係電源電位Vdd，另一者係接地電位。第3基準電壓係為了使用第5MOS電晶體作為定電流源而施加於第5MOS電晶體之閘極的電位。
本發明之固體攝像裝置具備上述構成之像素電路及光電二極體，且像素電路將自光電二極體對應於受光而輸出之信號輸入於差動放大器之第2輸入端子，且自差動放大器之輸出端子輸出對應於該受光量之值的輸出信號。
根據本發明，可使像素電路窄間距化，並可抑制差動放大器之輸出範圍之降低。
1:固體攝像裝置
10:第1基板
11:光電二極體
11A:定電流源
20:第2基板
21:像素電路
22:電極
30:封裝
32:電極
41:凸塊
42:接合線
50:CTIA
51:差動放大器
52:積分電容部
53:開關
54:PMOS電晶體
55:電容部
56:NMOS電晶體(第6MOS電晶體)
57:NMOS電晶體(第7MOS電晶體)
61:非反轉輸入端子(第1輸入端子)
62:反轉輸入端子(第2輸入端子)
63:輸出端子
64:共通節點
66:輸入差動對
67:電流鏡對
68:定電流源
71:NMOS電晶體(第1MOS電晶體)
72:NMOS電晶體(第2MOS電晶體)
73:PMOS電晶體(第3MOS電晶體)
74:PMOS電晶體(第4MOS電晶體)
75:NMOS電晶體(第5MOS電晶體)
圖1係顯示固體攝像裝置1之構成之立體圖。
圖2係顯示固體攝像裝置1之構成之剖視圖。
圖3係顯示光電二極體11及CTIA50之基本構成之電路圖。
圖4係顯示像素電路21之詳細構成之電路圖。
圖5係差動放大器51之電路圖。
圖6係顯示模擬中所使用之電路構成之圖。
圖7係顯示模擬結果之圖表。
以下，參照隨附圖式，詳細說明實施本發明之形態。另，圖式之說明中，對相同要素附加相同符號，省略重複之說明。本發明並不限定於該等例示。
圖1係顯示固體攝像裝置1之構成之立體圖。圖2係顯示固體攝像裝置1之構成之剖視圖。固體攝像裝置1具有於封裝30上配置第2基板20，並於該第2基板20上配置第1基板10之構成。於第1基板10複數個光電二極體11二維狀地配列而形成。光電二極體11可為由化合物半導體構成者，亦可為由例如InGaAs構成者。於第2基板20複數個像素電路21二維狀地配列而形成。像素電路21可為由矽構成者。
光電二極體11與像素電路21之CTIA50(後述)一對一對應。即， CTIA50設置於每個像素。第1基板10與第2基板20對向配置，對應之光電二極體11與像素電路21藉由凸塊41彼此電性連接。經由該凸塊41，各光電二極體11被賦予基準電壓，並將對應於入射光量產生之電荷向像素電路21輸出。形成於第2基板20上之電極22與形成於封裝30上之電極32藉由接合線42彼此電性連接。經由該接合線42，各像素電壓21被賦予基準電壓及控制信號，並輸入來自光電二極體11之電荷並對每個像素輸出經處理之結果。
圖3係顯示光電二極體11及CTIA50之基本構成之電路圖。CTIA50具備差動放大器51、積分電容部52及重設用之開關53。差動放大器51具有非反轉輸入端子(第1輸入端子)、反轉輸入端子(第2輸入端子)及輸出端子。積分電容部52及開關53相互並聯連接，並設置於差動放大器51之反轉輸入端子與輸出端子之間。光電二極體11之陽極電性連接於差動放大器51之反轉輸入端子。於光電二極體11之陰極及差動放大器51之非反轉輸入端子輸入inp電壓。因差動放大器51之反轉輸入端子與非反轉輸入端子處於假想短路之關係，故該等兩個輸入端子間之電位差大致為零。因此，因光電二極體11以大致為零之逆偏壓電壓驅動，故可抑制暗電流。
差動放大器51、積分電容部52及開關53構成電容型反饋互阻抗放大器(CTIA：Capacitive Trans-Impedance Amplifier)。於開關53為接通狀態時，積分電容部52放電，且自差動放大器51之輸出端子輸出之電壓值成為初始值。於開關53為斷開狀態時，對應於自光電二極體11輸出之信號於積分電容部52累積電荷，且將對應於該累積之電荷量之電壓值自差動放大 器51之輸出端子輸出。另，開關53可由MOS電晶體構成。
圖4係顯示像素電路21之詳細構成之電路圖。該圖所示之像素電路21除具備包含差動放大器51、積分電容部52及開關53之CTIA50以外，亦具備作為取樣用之開關之PMOS電晶體54、取樣保持用之電容部55、構成源極隨耦電路之NMOS電晶體56、及作為輸出選擇用之開關之NMOS電晶體57。另，雖於該圖中顯示差動放大器51之電路構成，但對此於後使用圖5進行說明。
PMOS電晶體54之源極連接於差動放大器51之輸出端子。PMOS電晶體54之汲極連接於電容部55之一端。電容部55之另一端設為基準電位(接地電位)。PMOS電晶體54藉由輸入至閘極之取樣(sample)信號，控制源極與汲極間之接通/斷開動作。若PMOS電晶體54自接通狀態轉為斷開狀態，則於其之前自差動放大器51之輸出端子輸出之電壓值由電容部55予以保持。
NMOS電晶體56與NMOS電晶體57串聯地連接於基準電位輸入端與影像(video)線之間。NMOS電晶體56之汲極設為基準電位(電源電位Vdd)。NMOS電晶體56之源極與NMOS電晶體57之汲極連接。NMOS電晶體57之源極連接於影像線。NMOS電晶體56將由電容部55保持之電壓值輸入至閘極，且於汲極與源極之間具有對應於該電壓值之電阻值。NMOS電晶體57藉由輸入至閘極之偏移(shift)信號，控制源極與汲極間之接通/斷開動作。若NMOS電晶體57為接通狀態，則對應於藉由電容部55 保持之電壓值的信號向影像線輸出。
像素電路21針對每個像素而設置。複數個像素電路21藉由共通之影像線與信號處理電路連接。連接於共通之影像線之複數個像素電路21各者之NMOS電晶體57依序為接通狀態。信號處理電路選擇性地輸入自連接於共通之影像線之複數個像素電路21中之NMOS電晶體57為導通狀態之任一像素電路21輸出之信號，並處理其輸入之信號。
圖5係差動放大器51之電路圖。差動放大器51具有非反轉輸入端子(第1輸入端子)61、反轉輸入端子(第2輸入端子)62及輸出端子63。且差動放大器51具備：輸入差動對66，其包含NMOS電晶體(第1MOS電晶體)71及NMOS電晶體(第2MOS電晶體)72；電流鏡對67，其包含PMOS電晶體(第3MOS電晶體)73及PMOS電晶體(第4MOS電晶體)74；以及定電流源68，其包含NMOS電晶體(第5MOS電晶體)75。
NMOS電晶體71及NMOS電晶體72具有彼此相同之構成。NMOS電晶體71、72各者之源極連接於共通節點64。NMOS電晶體71之閘極連接於非反轉輸入端子61。NMOS電晶體72之閘極連接於反轉輸入端子62。
PMOS電晶體73及PMOS電晶體74具有彼此相同之構成。於PMOS電晶體73、74各者之源極，輸入第1基準電壓(電源電位Vdd)。PMOS電晶體73之汲極連接於NMOS電晶體71之汲極。PMOS電晶體74之汲極連接於NMOS電晶體72之汲極及輸出端子63。PMOS電晶體73、74各者之閘極連 接於PMOS電晶體73之汲極。
於NMOS電晶體75之源極輸入第2基準電壓(接地電位)。NMOS電晶體75之汲極連接於共通節點64。於NMOS電晶體75之閘極輸入第3基準電壓(偏壓電壓vb1)。
於具有此種電路構成之差動放大器51，NMOS電晶體71、72各者之閾值電壓大於NMOS電晶體75之閾值電壓。
藉此，即使藉由採用細微CMOS製程而電源電壓變低，亦可抑制差動放大器51之輸出範圍之降低。又，因差動放大器51之電路規模(電晶體數)未變化，故亦適用於使包含該差動放大器51之像素電路21窄間距化上。
又，於具有此種電路構成之像素電路21中，NMOS電晶體71、72各者之閾值電壓大於像素電路21所包含之NMOS電晶體75以外之其他NMOS電晶體(具體而言，NMOS電晶體(第6MOS電晶體)56及NMOS電晶體(第7MOS電晶體)57)之閾值電壓。
藉此，即使藉由採用細微CMOS製程而電源電壓變低，亦可抑制差動放大器51之輸出範圍之降低。又，因差動放大器51之電路規模(電晶體數)未改變，故亦適用於使包含該差動放大器51之像素電路21窄間距化上。
接著，對藉由使NMOS電晶體71、72各者之閾值電壓大於其他NMOS電晶體之閾值電壓，而可抑制差動放大器51之輸出範圍降低之理由，於以下進行說明。
NMOS電晶體之各種參數等係如以下。將共同節點64之電壓值設為p1。將非反轉輸入端子61之輸入電壓值設為inp。閾值電壓設為Vth。閘極寬度設為W。閘極長度設為L。汲極電流設為Id。載子移動度設為μ。閘極下之絕緣層之每單位面積之電容值設為Cox。閘極之功函數設為ΦG。半導體之功函數設為ΦS。半導體之介電率設為εs。基本電荷設為q。閘極下之通道區域之雜質濃度設為NA。又、費米電位設為φP。於該等參數之間具有下述(1)式及(2)式之關係。
Figure 107135495-A0305-02-0013-1
Figure 107135495-A0305-02-0013-3
自差動放大器51之輸出端子63輸出之電壓值限制於自非反轉輸入端子61之輸入電壓值inp至共通節點64之電壓值p1之範圍。因此，若使NMOS電晶體71、72各者之閾值電壓Vth增大，則因共通節點64之電壓值p1減小，故可增大差動放大器51之輸出範圍。
為了增大閾值電壓Vth，提高通道區域之雜質濃度NA即可。即，使欲增大閾值電壓Vth之NMOS電晶體之閘極下之通道區域之雜質濃度NA高於其他NMOS電晶體即可。
或，於欲增大閾值電壓Vth之NMOS電晶體之閘極、與其他NMOS電晶體之閘極之間，亦可使導電型或雜質濃度彼此不同。即，上述(2)式中之閘極之功函數ΦG與半導體之功函數ΦS之差(ΦG-ΦS)依存於閘極之導電型及雜質濃度。藉由增大此差(ΦG-ΦS)，而可增大閾值電壓Vth。另，通常使用多晶矽作為閘極之材料。
於NMOS電晶體之情形時，藉由將包含多晶矽之閘極自N型設為P型，而可增大閾值電壓Vth。於NMOS電晶體之閘極為N型之情形時，藉由減小雜質濃度而增大閾值電壓Vth。於NMOS電晶體之閘極為P型之情形時，藉由增大雜質濃度可增大閾值電壓Vth。另一方面，於PMOS電晶體之情形時，藉由將包含多晶矽之閘極自P型設為N型，而可增大閾值電壓Vth。於PMOS電晶體之閘極為N型之情形時，藉由增大雜質濃度可增大閾值電壓Vth。於PMOS電晶體之閘極為P型之情形時，藉由減小雜質濃度可增大閾值電壓Vth。
或，亦可減小欲增大閾值電壓Vth之NMOS電晶體之閘極下之絕緣層之每單位面積之電容值Cox。具體而言，為了增大閾值電壓Vth，亦可使用介電常數較小之材料作為閘極下之絕緣層，亦可增厚絕緣層。
又，NMOS電晶體75之閾值電壓亦可大於NMOS電晶體56、57之閾值電壓。NMOS電晶體71、72、75各者之閾值電壓亦可為相同程度。流通於NMOS電晶體75之電流I係使用NMOS電晶體75之閘極與源極間之電壓Vgs即偏壓電壓vb1等，以下述(3)式表示。自此式可知，若其他參數之值相同，且NMOS電晶體75之閾值電壓Vth較大則電流I減少。但，若增大偏壓電壓vb1而差(Vgs-Vth)不改變，則可使電流I亦不變。即，於增大NMOS電晶體75之閾值電壓Vth之情形時，若亦增大偏壓電壓vb1，則可抑制差動放大器51之輸出範圍之降低。另，偏壓電壓vb1之大小亦可藉由電路設計任意地設定。用於增大NMOS電晶體75之閾值電壓之具體方法係如前述。
Figure 107135495-A0305-02-0015-4
接著，針對模擬結果進行說明。圖6係顯示模擬中所使用之電路構成之圖。該圖所示之模擬電路係於圖3所示之電路中代替光電二極體11而使用定電流源11A者。即，該定電流源11A係模仿時間上發生一定量電荷之光電二極體者。
圖7係顯示模擬結果之圖表。於模擬時假設兩個實例A、B。於實例A，將NMOS電晶體71、72、75、56、57各者之閾值電壓設為0.65V。於實例B，將NMOS電晶體71、72各者之閾值電壓設為1.00V，將NMOS電晶體75、56、57各者之閾值電壓設為0.65V。將非反轉輸入端子之輸入電壓值inp設為2.7V。將定電流源11A之輸出電流值設為3nA，將開關53之 接通期間設為30μs。將積分電容部52之電容值設為30pF。
於NMOS電晶體71、72之閾值電壓與其他NMOS電晶體之閾值電壓相同之實例A中，自差動放大器51之輸出端子輸出之電壓值為自2.7V至1.75V。於NMOS電晶體71、72之閾值電壓大於其他NMOS電晶體之閾值電壓之實例B中，自差動放大器51之輸出端子輸出之電壓值為自2.7V至1.4V。與實例A相比確認於實例B之輸出範圍變大。實例A與實例B間之輸出範圍之差係與閾值電壓之差相同為0.35V。
本發明並不限定於上述實施形態及構成例者，可進行各種變化。例如，於上述實施形態雖將第1導電型設為N型將第2導電型設為P型進行說明，但相反地亦可將第1導電型設為P型將第2導電型設為N型。
又，於上述實施形態，雖對使用差動放大器作為固體攝像裝置中之像素電路之一構成要素之情形進行說明，但於其他電路亦可使用差動放大器。
上述實施形態之差動放大器係構成為具有第1輸入端子、第2輸入端子及輸出端子之差動放大器，且具備：(1)輸入差動對，其包含第1導電型之第1MOS電晶體及第2MOS電晶體，且第1MOS電晶體及第2MOS電晶體各者之源極連接於共通節點，第1MOS電晶體之閘極連接於第1輸入端子，第2MOS電晶體之閘極連接於第2輸入端子；(2)電流鏡對，其包含第2導電型之第3MOS電晶體及第4MOS電晶體，且於第3MOS電晶體及第 4MOS電晶體各者之源極輸入第1基準電壓，第3MOS電晶體之汲極連接於第1MOS電晶體之汲極，第4MOS電晶體之汲極連接於第2MOS電晶體之汲極及輸出端子，第3MOS電晶體及第4MOS電晶體各者之閘極連接於第3MOS電晶體之汲極；及(3)定電流源，其包含第1導電型之第5MOS電晶體，且於第5MOS電晶體之源極輸入第2基準電壓，第5MOS電晶體之汲極連接於共通節點，並於第5MOS電晶體之閘極輸入第3基準電壓；且(4)第1MOS電晶體及第2MOS電晶體各者之閾值電壓設為大於第5MOS電晶體之閾值電壓。
上述構成之差動放大器亦可構成為第1MOS電晶體及第2MOS電晶體各者之閘極下之通道區域之雜質濃度高於第5MOS電晶體之閘極下之通道區域之雜質濃度。
又，上述構成之差動放大器亦可構成為於第1MOS電晶體及第2MOS電晶體各者之閘極、與第5MOS電晶體之閘極之間，導電型或雜質濃度彼此不同。
上述實施形態之像素電路係構成為具備：上述構成之差動放大器；及積分電容部，其設置於差動放大器之第2輸入端子與輸出端子之間，並對應於輸入至第2輸入端子之信號累積電荷；且該像素電路設為自差動放大器之輸出端子輸出對應於積分電容部之電荷累積量之值的信號。
上述實施形態之固體攝像裝置係構成為具備上述構成之像素電路、 及光電二極體，且像素電路將自光電二極體對應於受光而輸出之信號輸入至差動放大器之第2輸入端子，並自放大器之輸出端子輸出對應於受光量之值的輸出信號。
上述構成之固體攝像裝置亦可構成為複數個光電二極體形成於第1基板上，複數個像素電路形成於第2基板上，且第1基板與第2基板對向配置。
上述實施形態之像素電路係構成為具備：差動放大器，其具有第1輸入端子、第2輸入端子及輸出端子；及積分電容部，其設置於差動放大器之第2輸入端子與輸出端子之間並對應於輸入至第2輸入端子之信號累積電荷；且該像素電路將對應於積分電容部之電荷累積量之值的信號自差動放大器之輸出端子輸出；且差動放大器具備：(1)輸入差動對，其包含第1導電型之第1MOS電晶體及第2MOS電晶體，且第1MOS電晶體及第2MOS電晶體各者之源極連接於共通節點，第1MOS電晶體之閘極連接於第1輸入端子，第2MOS電晶體之閘極連接於第2輸入端子；(2)電流鏡對，其包含第2導電型之第3MOS電晶體及第4MOS電晶體，且於第3MOS電晶體及第4MOS電晶體各者之源極輸入第1基準電壓，第3MOS電晶體之汲極連接於第1MOS電晶體之汲極，第4MOS電晶體之汲極連接於第2MOS電晶體之汲極及輸出端子，第3MOS電晶體及第4MOS電晶體各者之閘極連接於第3MOS電晶體之汲極；及(3)定電流源，其包含第1導電型之第5MOS電晶體，且於第5MOS電晶體之源極輸入第2基準電壓，第5MOS電晶體之汲極連接於共通節點，並於第5MOS電晶體之閘極輸入第3基準電壓；且(4)第 1MOS電晶體及第2MOS電晶體各者之閾值電壓大於像素電路所包含之第5MOS電晶體以外之第1導電型之其他MOS電晶體之閾值電壓。
上述構成之像素電路亦可構成為第1MOS電晶體及第2MOS電晶體各者之閘極下之通道區域之雜質濃度高於其他MOS電晶體之閘極下之通道區域之雜質濃度。
又，上述構成之像素電路亦可構成為於第1MOS電晶體及第2MOS電晶體各者之閘極、與其他MOS電晶體之閘極之間，導電型或雜質濃度彼此不同。
上述構成之像素電路亦可構成為第5MOS電晶體之閾值電壓大於其他MOS電晶體之閾值電壓。於此情形時，亦可構成為第5MOS電晶體之閘極下之通道區域之雜質濃度高於其他MOS電晶體之閘極下之通道區域之雜質濃度。又，亦可構成為於第5MOS電晶體之閘極、與其他MOS電晶體之閘極之間，導電型或雜質濃度彼此不同。
上述構成之像素電路亦可構成為作為其他MOS電晶體係具備：第1導電型之第6MOS電晶體，其具有被輸入自差動放大器之輸出端子輸出之信號之閘極，且構成源極隨耦電路；及第1導電型之第7MOS電晶體，其與第6MOS電晶體串聯連接。
上述實施形態之固體攝像裝置構成為具備上述構成之像素電路、及 光電二極體，且像素電路將自光電二極體對應於受光而輸出之信號輸入至差動放大器之第2輸入端子，自差動放大器之輸出端子輸出對應於其受光量之值的輸出信號。
上述固體攝像裝置亦可構成為複數個光電二極體形成於第1基板上，複數個像素電路形成於第2基板上，且第1基板與第2基板對向配置。
[產業上之可利用性]
本發明可作為可使像素電路窄間距化並可抑制輸出範圍降低之差動放大器、像素電路、及固體攝像裝置使用。
51:差動放大器
61:非反轉輸入端子
62:反轉輸入端子
63:輸出端子
64:共通節點
66:輸入差動對
67:電流鏡對
68:定電流源
71:NMOS電晶體(第1MOS電晶體)
72:NMOS電晶體(第2MOS電晶體)
73:PMOS電晶體(第3MOS電晶體)
74:PMOS電晶體(第4MOS電晶體)
75:NMOS電晶體(第5MOS電晶體)

Claims (10)

  1. 一種像素電路，其具備：差動放大器，其具有第1輸入端子、第2輸入端子及輸出端子；及積分電容部，其設置於上述差動放大器之上述第2輸入端子與上述輸出端子之間，且對應於輸入至上述第2輸入端子之信號而累積電荷；且上述像素電路將與上述積分電容部之電荷累積量對應之值的信號自上述差動放大器之上述輸出端子輸出；其中上述差動放大器具備：輸入差動對，其包含第1導電型之第1MOS電晶體及第2MOS電晶體，且上述第1MOS電晶體及上述第2MOS電晶體各者之源極連接於共通節點，上述第1MOS電晶體之閘極連接於上述第1輸入端子，上述第2MOS電晶體之閘極連接於上述第2輸入端子；電流鏡對，其包含第2導電型之第3MOS電晶體及第4MOS電晶體，且於上述第3MOS電晶體及上述第4MOS電晶體各者之源極輸入第1基準電壓，上述第3MOS電晶體之汲極連接於上述第1MOS電晶體之汲極，上述第4MOS電晶體之汲極連接於上述第2MOS電晶體之汲極及上述輸出端子，上述第3MOS電晶體及上述第4MOS電晶體各者之閘極連接於上述第3MOS電晶體之汲極；及定電流源，其包含第1導電型之第5MOS電晶體，且於上述第5MOS電晶體之源極輸入第2基準電壓，上述第5MOS電晶體之汲極連接於上述共通節點，於上述第5MOS電晶體之閘極輸入第3基準電壓；且上述像素電路進而具備：第1導電型之第6MOS電晶體，其具有被輸入自上述差動放大器之輸出端子輸出的信號之閘極，且構成源極隨耦電 路；及第1導電型之第7MOS電晶體，其作為與上述第6MOS電晶體串聯連接之輸出選擇用之開關，上述第1MOS電晶體及上述第2MOS電晶體各者之閾值電壓大於上述第5MOS電晶體之閾值電壓，上述第1MOS電晶體及上述第2MOS電晶體各者之閾值電壓大於上述像素電路所包含之上述第6MOS電晶體及上述第7MOS電晶體之閾值電壓。
  2. 如請求項1之像素電路，其中上述第1MOS電晶體及上述第2MOS電晶體各者之閘極下之通道區域之雜質濃度高於上述第5MOS電晶體之閘極下之通道區域之雜質濃度。
  3. 如請求項1之像素電路，其中於上述第1MOS電晶體及上述第2MOS電晶體各者之閘極、與上述第5MOS電晶體之閘極之間，導電型或雜質濃度彼此不同。
  4. 如請求項1之像素電路，其中上述第1MOS電晶體及上述第2MOS電晶體各者之閘極下之通道區域之雜質濃度高於上述第6MOS電晶體及上述第7MOS電晶體之閘極下之通道區域之雜質濃度。
  5. 如請求項1之像素電路，其中於上述第1MOS電晶體及上述第2MOS電晶體各者之閘極與上述第6MOS電晶體及上述第7MOS電晶體之閘極之間，導電型或雜質濃度彼此不同。
  6. 如請求項1至5中任一項之像素電路，其中上述第5MOS電晶體之閾值電壓大於上述第6MOS電晶體及上述第7MOS電晶體之閾值電壓。
  7. 如請求項6之像素電路，其中上述第5MOS電晶體之閘極下之通道區域之雜質濃度高於上述第6MOS電晶體及上述第7MOS電晶體之閘極下之通道區域之雜質濃度。
  8. 如請求項6之像素電路，其中於上述第5MOS電晶體之閘極與上述第6MOS電晶體及上述第7MOS電晶體之閘極之間，導電型或雜質濃度彼此不同。
  9. 一種固體攝像裝置，其具備：如請求項1至8中任一項之像素電路、及光電二極體，且上述像素電路將自上述光電二極體對應於受光而輸出之信號輸入至上述差動放大器之上述第2輸入端子，且自上述差動放大器之上述輸出端子輸出對應於該受光量之值的輸出信號。
  10. 如請求項9之固體攝像裝置，其中複數個上述光電二極體形成於第1基板上，複數個上述像素電路形成於第2基板上，且上述第1基板與上述第2基板對向配置。
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