JP6814122B2

JP6814122B2 - 画素回路および固体撮像装置

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Publication number: JP6814122B2
Application number: JP2017197592A
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Inventors: 翔森田; 貴之倉品; 洋夫山本
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Publication date: 2021-01-13
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Description

本発明は、差動増幅器を備える画素回路、および、この画素回路を備える固体撮像装置に関するものである。

固体撮像装置は、一般に、基板上に１次元状または２次元状に配列されて形成された複数のフォトダイオードと、これら複数のフォトダイオードそれぞれからの出力信号を入力して処理する画素回路とを備える。また、画素回路は、増幅器および積分容量部を含む。画素回路は、フォトダイオードから出力された信号を入力して積分容量部に電荷を蓄積し、その電荷蓄積量に応じた電圧値を増幅器の出力端子から出力する。

画素回路において増幅器として差動増幅器（特許文献１参照）が用いられる。この場合、差動増幅器の第１入力端子に基準電圧が入力され、第２入力端子にフォトダイオードからの信号が入力される。差動増幅器では、これら２つの入力端子はイマジナリショートの関係にあることから、２つの入力端子の間の電位差は略ゼロになる。したがって、略ゼロの逆バイアス電圧でフォトダイオードを駆動することができるので、暗電流を抑制することができる。この点で、画素回路において差動増幅器を用いることが好ましい。

固体撮像装置は、空間分解能の向上および低価格化のために、フォトダイオードの高集積化が要求されている。すなわち、基板上に形成されるフォトダイオードの個数の増加、および、画素の狭ピッチ化（各フォトダイオードの狭面積化）が要求されている。高集積化のために、固体撮像装置は、複数のフォトダイオードが形成された第１基板と、複数の画素回路が形成された第２基板と、を対向配置した構成とされる場合がある。特に、化合物半導体からなる第１基板上にフォトダイオードが形成され、一方でシリコンからなる第２基板上に画素回路が形成される場合、第１基板と第２基板とは互いに別個のものとされる。この場合、第１基板上のフォトダイオードの高集積化に併せて、第２基板上の画素回路の高集積化も要求される。すなわち、第２基板上における画素回路の狭ピッチ化（各画素回路のレイアウトの狭面積化）も要求される。

特開平６−２１６６６６号公報

本発明者は、差動増幅器を含む画素回路の狭ピッチ化について研究を進める過程において、以下のような知見を得た。すなわち、差動増幅器の出力レンジの大きさは、差動増幅器の回路構成により制約される。出力レンジを大きくする為に、特許文献１に記載されているように差動増幅器の後段に出力バッファを設ける等、回路上の工夫をすることが考えられる。しかし、この場合には、差動増幅器を含む画素回路の回路規模が大きくなるので、画素回路の狭ピッチ化の目的に反することになる。

また、画素回路の狭ピッチ化の為に、微細ＣＭＯＳプロセスを用いて画素回路を作製することが必要になる。しかし、微細ＣＭＯＳプロセスにより作製された差動増幅器は低い電源電圧により駆動されることになるので、これに応じて差動増幅器の出力レンジは小さくなってしまう。

本発明は、このような本発明者の知見に基づいてなされたものであり、画素回路を狭ピッチ化することができるとともに差動増幅器の出力レンジの低下を抑制することができる画素回路を提供することを目的とする。

本発明の画素回路は、第１入力端子，第２入力端子および出力端子を有する差動増幅器と、差動増幅器の第２入力端子と出力端子との間に設けられ第２入力端子に入力される信号に応じて電荷を蓄積する積分容量部とを備え、積分容量部の電荷蓄積量に応じた値の信号を差動増幅器の出力端子から出力する画素回路である。この画素回路に含まれる差動増幅器は、(1) 第１導電型の第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを含み、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタそれぞれのソースが共通ノードに接続され、第１ＭＯＳトランジスタのゲートが第１入力端子に接続され、第２ＭＯＳトランジスタのゲートが第２入力端子に接続された入力差動対と、(2) 第２導電型の第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタを含み、第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタそれぞれのソースに第１基準電圧が入力され、第３ＭＯＳトランジスタのドレインが第１ＭＯＳトランジスタのドレインに接続され、第４ＭＯＳトランジスタのドレインが第２ＭＯＳトランジスタのドレインおよび出力端子に接続され、第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタそれぞれのゲートが第３ＭＯＳトランジスタのドレインに接続された電流ミラー対と、(3) 第１導電型の第５ＭＯＳトランジスタを含み、第５ＭＯＳトランジスタのソースに第２基準電圧が入力され、第５ＭＯＳトランジスタのドレインが共通ノードに接続され、第５ＭＯＳトランジスタのゲートに第３基準電圧が入力される定電流源と、を備える。そして、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタそれぞれの閾値電圧は、画素回路に含まれる第５ＭＯＳトランジスタ以外の第１導電型の他のＭＯＳトランジスタの閾値電圧より大きい。

なお、第１導電型および第２導電型のうち一方はＮ型であり、他方はＰ型である。第１基準電位および第２基準電位のうち一方は電源電位Ｖddであり、他方は接地電位である。第３基準電位は、第５ＭＯＳトランジスタを定電流源として用いるために第５ＭＯＳトランジスタのゲートに印加される電位である。

本発明では、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタそれぞれのゲート下のチャネル領域の不純物濃度が、他のＭＯＳトランジスタのゲート下のチャネル領域の不純物濃度より高いのが好適である。また、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタそれぞれのゲートと、他のＭＯＳトランジスタのゲートとの間で、導電型または不純物濃度が互いに異なっているのも好適である。

本発明では、第５ＭＯＳトランジスタの閾値電圧が他のＭＯＳトランジスタの閾値電圧より大きくてもよい。この場合、第５ＭＯＳトランジスタのゲート下のチャネル領域の不純物濃度が他のＭＯＳトランジスタのゲート下のチャネル領域の不純物濃度より高いのが好適である。また、第５ＭＯＳトランジスタのゲートと他のＭＯＳトランジスタのゲートとの間で、導電型または不純物濃度が互いに異なっているのも好適である。

本発明の画素回路は、他のＭＯＳトランジスタとして、差動増幅器の出力端子から出力される信号が入力されるゲートを有しソースフォロワ回路を構成する第１導電型の第６ＭＯＳトランジスタと、第６ＭＯＳトランジスタと直列的に接続された第１導電型の第７ＭＯＳトランジスタと、を備える構成であってもよい。

本発明の固体撮像装置は、上記の本発明の画素回路とフォトダイオードとを備え、画素回路が、フォトダイオードから受光に応じて出力される信号を差動増幅器の第２入力端子に入力し、その受光量に応じた値の出力信号を差動増幅器の出力端子から出力する。複数のフォトダイオードが第１基板上に形成され、複数の画素回路が第２基板上に形成されて、第１基板と第２基板とが対向配置されているのが好適である。

本発明によれば、画素回路を狭ピッチ化することができるとともに、差動増幅器の出力レンジの低下を抑制することができる。

図１は、固体撮像装置１の構成を示す斜視図である。図２は、固体撮像装置１の構成を示す断面図である。図３は、フォトダイオード１１およびＣＴＩＡ５０の基本構成を示す回路図である。図４は、画素回路２１の詳細構成を示す回路図である。図５は、差動増幅器５１の回路図である。図６は、シミュレーションにおいて用いた回路の構成を示す図である。図７は、シミュレーション結果を示すグラフである。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

図１は、固体撮像装置１の構成を示す斜視図である。図２は、固体撮像装置１の構成を示す断面図である。固体撮像装置１は、パッケージ３０の上に第２基板２０が配置され、その第２基板２０の上に第１基板１０が配置された構成を有する。第１基板１０には複数のフォトダイオード１１が２次元状に配列されて形成されている。フォトダイオード１１は、化合物半導体から構成されるものであってよく、例えばＩｎＧａＡｓから構成されるものであってもよい。第２基板２０には複数の画素回路２１が２次元状に配列されて形成されている。画素回路２１はシリコンから構成されるものであってよい。

フォトダイオード１１と画素回路２１のＣＴＩＡ５０（後述）とは一対一に対応している。すなわち、ＣＴＩＡ５０は画素毎に設けられている。第１基板１０と第２基板２０とは対向配置されており、対応するフォトダイオード１１と画素回路２１とはバンプ４１により互いに電気的に接続されている。このバンプ４１を介して、各フォトダイオード１１は、基準電圧を与えられるとともに、入射光量に応じて発生した電荷を画素回路２１へ出力する。第２基板２０上に形成された電極２２とパッケージ３０上に形成された電極３２とは、ボンディングワイヤ４２により互いに電気的に接続されている。このボンディングワイヤ４２を介して、各画素回路２１は、基準電圧および制御信号を与えられるとともに、フォトダイオード１１からの電荷を入力して画素毎に処理した結果を出力する。

図３は、フォトダイオード１１およびＣＴＩＡ５０の基本構成を示す回路図である。ＣＴＩＡ５０は、差動増幅器５１、積分容量部５２およびリセット用のスイッチ５３を備える。差動増幅器５１は、非反転入力端子（第１入力端子）、反転入力端子（第２入力端子）および出力端子を有する。積分容量部５２およびスイッチ５３は、互いに並列的に接続されて、差動増幅器５１の反転入力端子と出力端子との間に設けられている。フォトダイオード１１のアノードは、差動増幅器５１の反転入力端子に電気的に接続されている。フォトダイオード１１のカソードおよび差動増幅器５１の非反転入力端子にはｉｎｐ電圧が入力される。差動増幅器５１の反転入力端子と非反転入力端子とはイマジナリショートの関係にあることから、これら２つの入力端子の間の電位差は略ゼロになる。したがって、フォトダイオード１１は略ゼロの逆バイアス電圧で駆動されるので、暗電流を抑制することができる。

差動増幅器５１、積分容量部５２およびスイッチ５３は、容量性帰還トランスインピーダンス増幅器（ＣＴＩＡ: Capacitive Trans-Impedance Amplifier）を構成している。スイッチ５３がオン状態であるとき、積分容量部５２は放電され、差動増幅器５１の出力端子から出力される電圧値は初期値となる。スイッチ５３がオフ状態であるとき、フォトダイオード１１から出力された信号に応じて積分容量部５２に電荷が蓄積されていき、その蓄積されている電荷の量に応じた電圧値が差動増幅器５１の出力端子から出力される。なお、スイッチ５３はＭＯＳトランジスタにより構成することができる。

図４は、画素回路２１の詳細構成を示す回路図である。この図に示される画素回路２１は、差動増幅器５１、積分容量部５２およびスイッチ５３を含むＣＴＩＡ５０の他に、サンプリング用のスイッチとしてのＰＭＯＳトランジスタ５４、サンプルホールド用の容量部５５、ソースフォロワ回路を構成するＮＭＯＳトランジスタ５６、および、出力選択用のスイッチとしてのＮＭＯＳトランジスタ５７を備える。なお、この図には差動増幅器５１の回路構成が示されているが、それについては後に図５を用いて説明する。

ＰＭＯＳトランジスタ５４のソースは差動増幅器５１の出力端子に接続されている。ＰＭＯＳトランジスタ５４のドレインは容量部５５の一端に接続されている。容量部５５の他端は基準電位（接地電位）とされている。ＰＭＯＳトランジスタ５４は、ゲートに入力されるｓａｍｐｌｅ信号により、ソースとドレインとの間のオン／オフ動作が制御される。ＰＭＯＳトランジスタ５４がオン状態からオフ状態に転じると、その直前に差動増幅器５１の出力端子から出力されていた電圧値が容量部５５により保持される。

ＮＭＯＳトランジスタ５６とＮＭＯＳトランジスタ５７とは、基準電位入力端とｖｉｄｅｏ線との間で直列的に接続されている。ＮＭＯＳトランジスタ５６のドレインは基準電位（電源電位Ｖdd）とされている。ＮＭＯＳトランジスタ５６のソースはＮＭＯＳトランジスタ５７のドレインと接続されている。ＮＭＯＳトランジスタ５７のソースはｖｉｄｅｏ線に接続されている。ＮＭＯＳトランジスタ５６は、容量部５５により保持されている電圧値をゲートに入力して、その電圧値に応じた抵抗値をドレインとソースとの間に有する。ＮＭＯＳトランジスタ５７は、ゲートに入力されるｓｈｉｆｔ信号により、ソースとドレインとの間のオン／オフ動作が制御される。ＮＭＯＳトランジスタ５７がオン状態となると、容量部５５により保持されている電圧値に応じた信号がｖｉｄｅｏ線へ出力される。

画素回路２１は画素毎に設けられている。複数の画素回路２１が共通のｖｉｄｅｏ線により信号処理回路と接続されている。共通のｖｉｄｅｏ線に接続された複数の画素回路２１それぞれのＮＭＯＳトランジスタ５７は順次にオン状態となる。信号処理回路は、共通のｖｉｄｅｏ線に接続された複数の画素回路２１のうちＮＭＯＳトランジスタ５７がオン状態である何れかの画素回路２１から出力される信号を選択的に入力し、その入力した信号を処理する。

図５は、差動増幅器５１の回路図である。差動増幅器５１は、非反転入力端子（第１入力端子）６１、反転入力端子（第２入力端子）６２および出力端子６３を有する。差動増幅器５１は、ＮＭＯＳトランジスタ（第１ＭＯＳトランジスタ）７１およびＮＭＯＳトランジスタ（第２ＭＯＳトランジスタ）７２を含む入力差動対６６、ＰＭＯＳトランジスタ（第３ＭＯＳトランジスタ）７３およびＰＭＯＳトランジスタ（第４ＭＯＳトランジスタ）７４を含む電流ミラー対６７、ならびに、ＮＭＯＳトランジスタ（第５ＭＯＳトランジスタ）７５を含む定電流源６８、を備える。

ＮＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７２は互いに同じ構成を有する。ＮＭＯＳトランジスタ７１，７２それぞれのソースは、共通ノード６４に接続されている。ＮＭＯＳトランジスタ７１のゲートは、非反転入力端子６１に接続されている。ＮＭＯＳトランジスタ７２のゲートは、反転入力端子６２に接続されている。

ＰＭＯＳトランジスタ７３およびＰＭＯＳトランジスタ７４は互いに同じ構成を有する。ＰＭＯＳトランジスタ７３，７４それぞれのソースに、第１基準電圧（電源電位Ｖdd）が入力される。ＰＭＯＳトランジスタ７３のドレインは、ＮＭＯＳトランジスタ７１のドレインに接続されている。ＰＭＯＳトランジスタ７４のドレインは、ＮＭＯＳトランジスタ７２のドレインおよび出力端子６３に接続されている。ＰＭＯＳトランジスタ７３，７４それぞれのゲートは、ＰＭＯＳトランジスタ７３のドレインに接続されている。

ＮＭＯＳトランジスタ７５のソースに第２基準電圧（接地電位）が入力される。ＮＭＯＳトランジスタ７５のドレインは共通ノード６４に接続されている。ＮＭＯＳトランジスタ７５のゲートに第３基準電圧（バイアス電圧ｖｂ１）が入力される。

このような回路構成を有する画素回路２１において、ＮＭＯＳトランジスタ７１，７２それぞれの閾値電圧は、画素回路２１に含まれるＮＭＯＳトランジスタ７５以外の他のＮＭＯＳトランジスタ（具体的には、ＮＭＯＳトランジスタ（第６ＭＯＳトランジスタ）５６およびＮＭＯＳトランジスタ（第７ＭＯＳトランジスタ）５７）の閾値電圧より大きい。このようにすることにより、微細ＣＭＯＳプロセスの採用により電源電圧が低くなったとしても、差動増幅器５１の出力レンジの低下を抑制することができる。また、差動増幅器５１の回路規模（トランジスタ数）は変わらないので、この差動増幅器５１を含む画素回路２１を狭ピッチ化する上でも好適である。

次に、ＮＭＯＳトランジスタ７１，７２それぞれの閾値電圧を他のＮＭＯＳトランジスタの閾値電圧より大きくすることにより、差動増幅器５１の出力レンジの低下を抑制することができる理由について、以下に説明する。

ＮＭＯＳトランジスタの各種パラメータ等を次のとおりとする。共通ノード６４の電圧値をｐ１とする。非反転入力端子６１の入力電圧値をｉｎｐとする。閾値電圧をＶ_ｔｈとする。ゲート幅をＷとする。ゲート長をＬとする。ドレイン電流をＩ_ｄとする。キャリア移動度をμとする。ゲート下の絶縁層の単位面積当たりの容量値をＣ_ｏｘとする。ゲートの仕事関数をΦ_Ｇとする。半導体の仕事関数をΦ_Ｓとする。半導体の誘電率をε_ｓとする。電荷素量をｑとする。ゲート下のチャネル領域の不純物濃度をＮ_Ａとする。また、フェルミポテンシャルをφ_Ｐとする。これらのパラメータの間には下記（１）式および（２）式の関係がある。

差動増幅器５１の出力端子６３から出力される電圧値は、非反転入力端子６１の入力電圧値ｉｎｐから共通ノード６４の電圧値ｐ１までの範囲に制約される。したがって、ＮＭＯＳトランジスタ７１，７２それぞれの閾値電圧Ｖ_ｔｈを大きくすれば、共通ノード６４の電圧値ｐ１を小さくすることができるので、差動増幅器５１の出力レンジを大きくすることができる。

閾値電圧Ｖ_ｔｈを大きくするには、チャネル領域の不純物濃度Ｎ_Ａを高くすればよい。すなわち、閾値電圧Ｖ_ｔｈを大きくしたいＮＭＯＳトランジスタのゲート下のチャネル領域の不純物濃度Ｎ_Ａを、他のＮＭＯＳトランジスタより高くすればよい。

或いは、閾値電圧Ｖ_ｔｈを大きくしたいＮＭＯＳトランジスタのゲートと、他のＮＭＯＳトランジスタのゲートとの間で、導電型または不純物濃度を互いに異ならせてもよい。すなわち、上記（２）式中のゲートの仕事関数Φ_Ｇと半導体の仕事関数Φ_Ｓとの差（Φ_Ｇ−Φ_Ｓ）は、ゲートの導電型および不純物濃度に依存する。この差（Φ_Ｇ−Φ_Ｓ）を大きくすることで、閾値電圧Ｖ_ｔｈを大きくすることができる。なお、一般にゲートの材料としてポリシリコンが用いられる。

ＮＭＯＳトランジスタの場合、ポリシリコンからなるゲートをＮ型よりＰ型とすることで、閾値電圧Ｖ_ｔｈを大きくすることができる。ＮＭＯＳトランジスタのゲートがＮ型である場合、不純物濃度を小さくすることで閾値電圧Ｖ_ｔｈを大きくすることができる。ＮＭＯＳトランジスタのゲートがＰ型である場合、不純物濃度を大きくすることで閾値電圧Ｖ_ｔｈを大きくすることができる。一方、ＰＭＯＳトランジスタの場合、ポリシリコンからなるゲートをＰ型よりＮ型とすることで、閾値電圧Ｖ_ｔｈを大きくすることができる。ＰＭＯＳトランジスタのゲートがＮ型である場合、不純物濃度を大きくすることで閾値電圧Ｖ_ｔｈを大きくすることができる。ＰＭＯＳトランジスタのゲートがＰ型である場合、不純物濃度を小さくすることで閾値電圧Ｖ_ｔｈを大きくすることができる。

或いは、閾値電圧Ｖ_ｔｈを大きくしたいＮＭＯＳトランジスタのゲート下の絶縁層の単位面積当たりの容量値Ｃ_ｏｘを小さくしてもよい。具体的には、閾値電圧Ｖ_ｔｈを大きくするには、ゲート下の絶縁層として比誘電率の小さい材料を用いてもよいし、絶縁層を厚くしてもよい。

また、ＮＭＯＳトランジスタ７５の閾値電圧がＮＭＯＳトランジスタ５６，５７の閾値電圧より大きくてもよい。ＮＭＯＳトランジスタ７１，７２，７５それぞれの閾値電圧は同程度であってもよい。ＮＭＯＳトランジスタ７５を流れる電流Ｉは、ＮＭＯＳトランジスタ７５のゲートとソースとの間の電圧Ｖ_ｇｓすなわちバイアス電圧ｖｂ１等を用いて、下記（３）式で表される。この式から分かるように、他のパラメータの値が同じであれば、ＮＭＯＳトランジスタ７５の閾値電圧Ｖ_ｔｈが大きいと電流Ｉは減少する。しかし、バイアス電圧ｖｂ１をも大きくして差（Ｖ_ｇｓ−Ｖ_ｔｈ）が変わらないようにすれば、電流Ｉも変わらないようにすることができる。すなわち、ＮＭＯＳトランジスタ７５の閾値電圧Ｖ_ｔｈを大きくする場合には、バイアス電圧ｖｂ１をも大きくすれば、差動増幅器５１の出力レンジの低下を抑制することができる。なお、バイアス電圧ｖｂ１の大きさは回路設計により任意に設定することができる。ＮＭＯＳトランジスタ７５の閾値電圧を大きくするための具体的方法は前述したとおりである。

次に、シミュレーション結果について説明する。図６は、シミュレーションにおいて用いた回路の構成を示す図である。この図に示されるシミュレーション回路は、図３に示された回路においてフォトダイオード１１に替えて定電流源１１Ａを用いたものである。すなわち、この定電流源１１Ａは、時間的に一定の量の電荷を発生するフォトダイオードを模したものである。

図７は、シミュレーション結果を示すグラフである。シミュレーションに際しては２つのケースＡ，Ｂを想定した。ケースＡでは、ＮＭＯＳトランジスタ７１，７２，７５，５６，５７それぞれの閾値電圧を０.６５Ｖとした。ケースＢでは、ＮＭＯＳトランジスタ７１，７２それぞれの閾値電圧を１.００Ｖとし、ＮＭＯＳトランジスタ７５，５６，５７それぞれの閾値電圧を０.６５Ｖとした。非反転入力端子の入力電圧値ｉｎｐを２.７Ｖとした。定電流源１１Ａの出力電流値を３ｎＡとした。スイッチ５３のオン期間を３０μｓとした。積分容量部５２の容量値を３０ｐＦとした。

ＮＭＯＳトランジスタ７１，７２の閾値電圧が他のＮＭＯＳトランジスタの閾値電圧と同じケースＡでは、差動増幅器５１の出力端子から出力される電圧値は２.７Ｖから１.７５Ｖまでであった。ＮＭＯＳトランジスタ７１，７２の閾値電圧が他のＮＭＯＳトランジスタの閾値電圧より大きいケースＢでは、差動増幅器５１の出力端子から出力される電圧値は２.７Ｖから１.４Ｖまでであった。ケースＡと比べてケースＢでは出力レンジが大きくなることが確認された。ケースＡとケースＢとの間の出力レンジの差は、閾値電圧の差と同じ０.３５Ｖであった。

以上の実施形態では第１導電型をＮ型とし第２導電型をＰ型として説明したが、逆に第１導電型をＰ型とし第２導電型をＮ型としてもよい。

１…固体撮像装置、１０…第１基板、１１…フォトダイオード、２０…第２基板、２１…画素回路、２２…電極、３０…パッケージ、３２…電極、４１…バンプ、４２…ボンディングワイヤ、５０…ＣＴＩＡ、５１…差動増幅器、５２…積分容量部、５３…スイッチ、５４…ＰＭＯＳトランジスタ、５５…容量部、５６…ＮＭＯＳトランジスタ（第６ＭＯＳトランジスタ）、５７…ＮＭＯＳトランジスタ（第７ＭＯＳトランジスタ）、６１…非反転入力端子（第１入力端子）、６２…反転入力端子（第２入力端子）、６３…出力端子、６４…共通ノード、６６…入力差動対、６７…電流ミラー対、６８…定電流源、７１…ＮＭＯＳトランジスタ（第１ＭＯＳトランジスタ）、７２…ＮＭＯＳトランジスタ（第２ＭＯＳトランジスタ）、７３…ＰＭＯＳトランジスタ（第３ＭＯＳトランジスタ）、７４…ＰＭＯＳトランジスタ（第４ＭＯＳトランジスタ）、７５…ＮＭＯＳトランジスタ（第５ＭＯＳトランジスタ）。

Claims

第１入力端子，第２入力端子および出力端子を有する差動増幅器と、前記差動増幅器の前記第２入力端子と前記出力端子との間に設けられ前記第２入力端子に入力される信号に応じて電荷を蓄積する積分容量部とを備え、前記積分容量部の電荷蓄積量に応じた値の信号を前記差動増幅器の前記出力端子から出力する画素回路であって、
前記差動増幅器は、
第１導電型の第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを含み、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタそれぞれのソースが共通ノードに接続され、前記第１ＭＯＳトランジスタのゲートが前記第１入力端子に接続され、前記第２ＭＯＳトランジスタのゲートが前記第２入力端子に接続された入力差動対と、
第２導電型の第３ＭＯＳトランジスタおよび第４ＭＯＳトランジスタを含み、前記第３ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタそれぞれのソースに第１基準電圧が入力され、前記第３ＭＯＳトランジスタのドレインが前記第１ＭＯＳトランジスタのドレインに接続され、前記第４ＭＯＳトランジスタのドレインが前記第２ＭＯＳトランジスタのドレインおよび前記出力端子に接続され、前記第３ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタそれぞれのゲートが前記第３ＭＯＳトランジスタのドレインに接続された電流ミラー対と、
第１導電型の第５ＭＯＳトランジスタを含み、前記第５ＭＯＳトランジスタのソースに第２基準電圧が入力され、前記第５ＭＯＳトランジスタのドレインが前記共通ノードに接続され、前記第５ＭＯＳトランジスタのゲートに第３基準電圧が入力される定電流源と、
を備え、
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタそれぞれの閾値電圧が、前記画素回路に含まれる前記第５ＭＯＳトランジスタ以外の第１導電型の他のＭＯＳトランジスタの閾値電圧より大きい、
画素回路。
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタそれぞれのゲート下のチャネル領域の不純物濃度が、前記他のＭＯＳトランジスタのゲート下のチャネル領域の不純物濃度より高い、
請求項１に記載の画素回路。
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタそれぞれのゲートと、前記他のＭＯＳトランジスタのゲートとの間で、導電型または不純物濃度が互いに異なっている、
請求項１または２に記載の画素回路。
前記第５ＭＯＳトランジスタの閾値電圧が前記他のＭＯＳトランジスタの閾値電圧より大きい、
請求項１〜３の何れか１項に記載の画素回路。
前記第５ＭＯＳトランジスタのゲート下のチャネル領域の不純物濃度が前記他のＭＯＳトランジスタのゲート下のチャネル領域の不純物濃度より高い、
請求項４に記載の画素回路。
前記第５ＭＯＳトランジスタのゲートと前記他のＭＯＳトランジスタのゲートとの間で、導電型または不純物濃度が互いに異なっている、
請求項４または５に記載の画素回路。
前記他のＭＯＳトランジスタとして、
前記差動増幅器の出力端子から出力される信号が入力されるゲートを有しソースフォロワ回路を構成する第１導電型の第６ＭＯＳトランジスタと、
前記第６ＭＯＳトランジスタと直列的に接続された第１導電型の第７ＭＯＳトランジスタと、
を備える、
請求項１〜６の何れか１項に記載の画素回路。
請求項１〜７の何れか１項に記載の画素回路とフォトダイオードとを備え、
前記画素回路が、前記フォトダイオードから受光に応じて出力される信号を前記差動増幅器の前記第２入力端子に入力し、その受光量に応じた値の出力信号を前記差動増幅器の前記出力端子から出力する、
固体撮像装置。
複数の前記フォトダイオードが第１基板上に形成され、複数の前記画素回路が第２基板上に形成されて、前記第１基板と前記第２基板とが対向配置されている、
請求項８に記載の固体撮像装置。