TWI752678B - 積體電路結構、像素感測器電路與偵測電磁輻射的方法 - Google Patents

積體電路結構、像素感測器電路與偵測電磁輻射的方法 Download PDF

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Abstract

一種積體電路結構包括基板區域、位於基板區域中的第一與第二區域以及閘極導體。基板區域具有第一摻雜類型且含有上表面。各第一與第二區域具有相反於第一摻雜類型的第二摻雜類型。閘極導體包括複數個導電突起在垂直於上表面平面方向上延伸進基板區域。導電突起彼此電性連接，且各導電突起的至少一部分位於第一與第二區域之間。

Description

積體電路結構、像素感測器電路與偵測電磁輻射的方法
本公開涉及積體電路的結構。更具體而言，本公開涉及包括積體電路的像素感測器電路及其偵測電磁輻射的方法。
數位相機和其他光學影像裝置採用將電磁輻射轉換成用於形成數位影像之數位資料的影像感測器。影像感測器普遍是包括像素感測器陣列的積體電路(integrated circuit，IC)，各個像素感測器基於給定區域在給定時間週期的電磁照度產生電子訊號。像素感測器通常基於互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)技術，這種情況下影像感測器稱為是互補式金屬氧化物半導體影像感測器(CMOS image sensor，CIS)。
一種積體電路結構，包括基板區域、位於基板區域 中的第一與第二區域以及閘極導體。基板區域具有第一摻雜類型且含有上表面。各第一與第二區域具有相反於第一摻雜類型的第二摻雜類型。閘極導體包括複數個導電突起在垂直於上表面平面方向上延伸進基板區域。導電突起彼此電性連接，且各導電突起的至少一部分位於第一與第二區域之間。
一種像素感測器電路，包括多個第一與第二電源供應節點、重置電晶體、光電二極體以及傳送電晶體。重置電晶體耦合在第一電源供應節點與內部節點之間。光電二極體耦合到第二電源供應節點。傳送電晶體耦合在光電二極體與內部節點之間，其中傳送電晶體包括多個垂直閘極結構配置成選擇性耦合光電二極體到內部節點。
一種偵測電磁輻射的方法，包括以電磁輻射點亮像素感測器的光電二極體，使用傳送電晶體的垂直閘極結構耦合光電二極體的陰極到像素感測器的內部節點，從而產生內部節點電壓等級，以及基於內部節點電壓等級，產生像素感測器的輸出電壓等級。
100:電晶體結構
100-1:電晶體結構
100-N:電晶體結構
100B:基板區域
100C:導電區域
100CH:導電通道
100CS:頂表面
100D:介電層
100G:閘極導體
100R1:第一區域
100R2:第二區域
100R2A:輕度摻雜第二區域
100S:上表面
200:像素感測器電路
300:像素感測器
300A:陽極
300C:陰極
300CX:局部
300F:浮動擴散節點
300P:像素感測器
300PD:光電二極體
300S:隔離結構
400:像素感測器陣列
400P:外圍電路
500:方法
600:方法
A-A':線
C1:導電層
D1:介電層
Ib:電流源
L:長度
M:數量
M1:遮罩
N:數量
N1:內部節點
O1,O2:開口
OUT:輸出節點
P1,P2,P3,P4,P5,P6:導電突起
PD1:光電二極體
PDN:光電二極體
RS:電晶體
RST:電晶體
S:最小空隙
SF:電晶體
T1,T2:溝槽
VDD:電源供應電壓
VDDN:電源供應節點
Vn1:電壓
Vout:輸出電壓
Vrs:訊號
Vrst:訊號
VSS:電源供應電壓
VSSN:電源供應節點
Vtx1:訊號
VtxN:訊號
W:寬度
X,Y,Z:方向
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地談及，可任意增加或減少各種特徵的尺寸。
第1A圖與第1B圖是根據一些實施例的電晶體結構 圖。
第2圖是根據一些實施例的像素感測器電路示意圖。
第3A圖至第3C圖是根據一些實施例的像素感測器圖。
第4圖是根據一些實施例的像素感測器陣列圖。
第5圖是根據一些實施例，操作像素感測器電路的方法流程圖。
第6圖是根據一些實施例，製造電晶體結構的方法流程圖。
第7A圖至第7F圖是根據一些實施例，在各種製造階段的電晶體結構圖。
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、數值、步驟、操作、材料、配置等等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。其他組件、數值、操作、材料、配置等等也在考慮中。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所談及的各種實施例和/或配 置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「偏低」、「在…上面」、「偏上」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
在各種實施例中，電晶體結構包括具有第一摻雜類型的基板區域，以及具有相反於第一摻雜類型之第二摻雜類型的第一與第二區域。電晶體結構的閘極導體包括複數個導電突起延伸進在第一與第二區域之間基板區域。藉由包括複數個導電突起，增加了通道區，並且與沒有包括複數個導電突起的方案相比，電晶體結構可以改善第一與第二區域之間的電子傳輸效率。在像素傳送閘極應用中，尤其是使用深光電二極體的應用，電子傳輸效率的改善減少延遲次數和光電二極體飽和的發生，此現象也稱為白色像素(white pixel，WP)。
根據一些實施例，第1A圖與第1B圖是電晶體結構100的示意圖。第1A圖描繪電晶體結構100的X-Y平面圖，其中X方向垂直於Y方向。第1B圖描繪電晶體結構100沿著線A-A'的X-Z截面圖，其中Z方向垂直於X及Y方向。在各種實施例中，電晶體結構100也稱為傳送電晶體結構(transfer transistor structure)或積體 電路結構。
如第1A圖與第1B圖所描繪，電晶體結構100包括閘極導體100G，閘極導體100G沿著X方向位於第一區域100R1與第二區域100R2之間，在一些實施例中亦稱為閘極結構。閘極導體100G包括覆蓋複數個導電突起P1至P6的導電區域100C。介電層100D接觸導電區域100C的下表面(未標示)且環繞各個導電突起P1至P6。如後續進一步談及，第1A圖與第1B圖中所描繪之導電突起P1至P6的數量和位置，是為繪示目的所呈現的非限制性示例。
如第1B圖中所繪示，第一區域100R1與第二區域100R2位於基板區域100B中，基板區域100B具有X與Y方向延伸之上表面100S。導電突起P1至P6在負的Z方向上延伸進入基板區域100B，垂直於上表面100S，且在一些實施例中亦稱為垂直閘極結構P1至P6。導電區域100C與各導電突起P1至P6連續且和基板區域100B由介電層100D電性隔離。
為繪示的目的，電晶體結構100的閘極導體100G、介電層100D和第一區域100R1與第二區域100R2配置如第1A圖與第1B圖中所描繪。在各種實施例中，如後續所談及，電晶體結構100包括配置不同於第1A圖與第1B圖中所描繪的閘極導體100G、介電層100D和第一區域100R1與第二區域100R2。
在第1A圖與第1B圖描繪的實施例中，電晶體結 構100包括第一區域100R1與第二區域100R2兩者。在各種實施例中，電晶體結構100不包括第一區域100R1與第二區域100R2其一或兩者，且第一區域100R1與第二區域100R2其一或兩者是與電晶體結構100分離之一或多個積體電路結構(未示出)的一部分。在各種實施例中，第一區域100R1或第二區域100R2其一是像素感測器的光電二極體，例如後續談及關於第3A圖至第3C圖之像素感測器300或300P的光電二極體300PD，以及/或者第一區域100R1或第二區域100R2另一者是像素感測器的浮動擴散(floating diffusion，FD)區域或節點。電路的區域或節點稱為浮動，是基於區域或節點可以同時從其他電路元件去耦(decouple)的配置，例如經過一或多個開放式電晶體(open transistor)和/或一或多個反向偏壓二極體(reverse-biased diode)。
如後續進一步談及，電晶體結構100從而可用於做為像素感測器(例如後續談及關於第3A圖至第3C圖之像素感測器300或300P)、像素感測器電路(例如後續談及關於第2圖之像素感測器電路200)的一些或全部傳送電晶體，以及在一些實施例中做為影像感測器(例如後續談及關於第4圖之像素感測器陣列400)的複數個傳送電晶體之一。電晶體結構100從而進一步可用於另一種類型積體電路裝置(例如邏輯、記憶體或包括具有後續談及性質的一或多個電晶體之其他積體電路裝置)的一些或全部電晶體。
基板區域100B(在一些實施例中亦稱為基板)是適合形成一或多個積體電路裝置之半導體晶圓的一部分。在各種實施例中，基板區域100B包括含有一或多個施體摻雜劑(例如磷(P)或砷(As))的n型矽(Si)(在一些實施例中稱為擁有n型摻雜)，或是含有一或多個受體摻雜劑(例如硼(B)或鋁(Al))的p型矽(在一些實施例中稱為擁有p型摻雜)。在一些實施例中，基板區域100B包括半導體化合物，例如磷化銦(InP)、砷化鎵(GaAs)、矽鍺(SiGe)、砷化銦(InAs)、碳化矽(SiC)或其他適合的半導體化合物材料。在各種實施例中，基板區域100B包括塊體矽層或絕緣體上矽(silicon-on-insulator，SOI)基板，例如與塊體矽層由埋藏氧化物(buried oxide，BOX)層分離的矽層。
第一區域100R1與第二區域100R2是在基板區域100B中具有與基板區域100B相反摻雜類型的區域，例如包括一或多個上述關於基板區域100B之摻雜劑。在一些實施例中，基板區域100B具有p型摻雜且各第一區域100R1與第二區域100R2具有n型摻雜。
在一些實施例中，第一區域100R1或第二區域100R2其一或兩者包括一或多個磊晶層。在各種實施例中，第一區域100R1或第二區域100R2其一或兩者包括一或多個矽、磷化銦、鍺、砷化鎵、矽鍺、砷化銦、碳化矽或其他適合的半導體材料。
導電區域100C和導電突起P1至P6包括一或多 個可以分配電荷遍及閘極導體100G的導電材料。在各種實施例中，導電材料包括一或多個多晶矽、銅(Cu)、鋁(Al)、鎢(W)、鈷(Co)、釕(Ru)或是一或多個其他金屬，和/或一或多個其他適合的材料。
介電層100D包括一或多個可以將閘極導體100G電容耦合(capacitively coupling)到基板區域100B的介電材料，藉此將電荷遍及分布的閘極導體100G和基板區域100B電性隔離。在一些實施例中，介電層100D包括一或多個高介電常數介電材料，亦即具有介電常數高於3.9(二氧化矽(SiO2)的介電常數)的材料。在各種實施例中，介電材料包括一或多個二氧化矽、氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、二氧化鈦(TiO2)或其他適合的材料。
基於電荷遍及分布的閘極導體100G，閘極導體100G和介電層100D從而在操作中形成導電通道100CH在基板區域100B中鄰近介電層100D。
藉由上述的配置與組件，電晶體結構100配置成包括位於第一區域100R1與第二區域100R2之間之閘極導體100G的電晶體，第一區域100R1與第二區域100R2配置成源極/汲極特徵。各導電突起P1至P6的至少一部分位於第一區域100R1與第二區域100R2之間。在一些實施例中，第一區域100R1配置為電晶體結構100的源極特徵，且第二區域100R2配置為電晶體結構100的汲極特徵。
在第1A圖與第1B圖描繪的實施例中，第二區域100R2包括輕度摻雜第二區域100R2A。在一些實施例中，輕度摻雜第二區域100R2A是n型區域，稱為像素n型輕度摻雜汲極(pixel n-type lightly doped drain，PNLD)。在一些實施例中，第二區域100R2不包括輕度摻雜第二區域100R2A。
在一些實施例中，電晶體結構100包括一或多個接觸、通孔和/或其他導電特徵(未示出)接觸一或多個第一區域100R1、第二區域100R2或閘極導體100G，並且電晶體結構100從而配置為將一或多個第一區域100R1、第二區域100R2或閘極導體100G，電性連接到一或多個積體電路結構和/或裝置(未示出)，一或多個積體電路結構和/或裝置與電晶體結構100分離。
在第1A圖與第1B圖描繪的實施例中，閘極導體100G包括總共六個導電突起P1至P6，配置成三列，每列兩個導電突起(例如第1B圖中描繪的導電突起P1與P2)，從而形成兩行。在各種實施例中，閘極導體100G包括導電突起配置成比三列更少或更多列和/或比兩行更少或更多行。
在各種實施例中，閘極導體100G包括導電突起總數少於或多於六個。在一些實施例中，閘極導體100G包括總共兩個導電突起，例如單一列的導電突起P1與P2或單一行的導電突起P1與P3。在一些實施例中，閘極導體100G中包括導電突起的總數在三至十二個範圍內。包 括其他導電突起總數的閘極導體100G也在本公開的範圍內，例如根據上述範圍以外的總數範圍。
在第1A圖與第1B圖描繪的實施例中，閘極導體100G包括配置成行列陣列的導電突起(例如導電突起P1至P6)。在各種實施例中，閘極導體100G包括具有一或多個配置的導電突起，配置包括陣列(例如交錯列和/或行)、圓形或同心圓圖案、三角圖案、鋸齒圖案、圖案的組合和/或一或多個獨立於圖案的預定位置以外的配置，也包括上述之外的配置。
在第1A圖與第1B圖描繪的實施例中，導電突起P1至P6具有X-Y平面上的圓形形狀，直徑包括介電層100D給定為寬度W。在第1A圖與第1B圖描繪的實施例中，導電突起P1至P6具有X-Z平面上和Y-Z平面上(未示出)的錐形形狀，沿著負的Z方向變窄，且寬度W對應為導電突起P1至P6的最大直徑。
在各種實施例中，導電突起P1至P6具有X-Y平面上圓形以外的形狀，例如正方形或其他長方形形狀或不規則形狀，且寬度W對應為X-Y平面上最大直徑(例如長方形的對角線)。
在一些實施例中，導電突起P1至P6具有X-Z平面或Y-Z平面其單一平面上的錐形形狀，沿著負的Z方向變窄。在一些實施例中，導電突起P1至P6不具有X-Z平面或Y-Z平面任一平面上的錐形形狀，且寬度W不隨著Z方向變化。
給定的導電突起(例如導電突起P1)與最近的其他導電突起(例如導電突起P2)分離，分離距離等於或大於最小空隙S。在一些實施例中，最小空隙S大於或等於寬度W的一半。
在第1A圖與第1B圖描繪的實施例中，各導電突起P1至P6與最近的導電突起沿著給定X或Y方向分離，分離距離對應於最小空隙S大約相同，以及與其他導電突起分離距離大於最小空隙S，從而與其餘的導電突起分離一或多個大約等於或大於最小空隙S的距離。在各種實施例中，閘極導體100G另外配置，使得給定的導電突起與其餘的導電突起分離一或多個大約等於或大於最小空隙S的距離。
基於一或多個特徵在名義上相同尺寸數值的製造容許偏差內，多個特徵視為具有大約相同尺寸(例如寬度W或最小空隙S)。
在第1A圖與第1B圖描繪的實施例中，各導電突起P1至P6具有大約相同的長度L，從導電區域100C延伸向負的Z方向。在各種實施例中，一或多個導電突起(例如導電突起P1至P6)具有不同於一或多個其他導電突起(例如另一個導電突起P1至P6)之長度的長度L。
在操作中，基於導電突起P1至P6與對應的第一區域100R1或第二區域100R2之間的平均電子傳輸路徑長度，電子傳輸從第一區域100R1與第二區域100R2到導電突起P1至P6和/或從導電突起P1至P6到第一區域 100R1與第二區域100R2。當長度L的值從零增加到對應的第一區域100R1或第二區域100R2的相應尺寸，最初基於Z方向上增加的重疊而減少平均傳輸路徑長度，接著當導電突起P1至P6的長度L在負的Z方向上延伸至對應的第一區域100R1或第二區域100R2下方時，平均傳輸路徑增加。在一些實施例中，長度L具有數值在100埃(Å)至10000埃的範圍內。在一些實施例中，長度L具有數值在1000埃至4000埃的範圍內。其他數值的長度L也在本公開的範圍內，例如根據上述範圍以外的數值範圍。
除了上表面100S以外，基板區域100B包括下表面(未示出)使得下表面與上表面100S之間的距離定義了基板厚度。在一些實施例中，長度L具有數值在基板厚度3%至90%的範圍內。具有與基板厚度成其他比例之數值的長度L也在本公開的範圍內，例如根據上述範圍以外的數值範圍。
在第1A圖與第1B圖描繪的實施例中，導電區域100C在正的Z方向上延伸到上表面100S上方，從而包括在上表面100S上方的頂表面100CS。在各種實施例中，導電區域100C與上表面100S在正的Z方向上是共延伸的，使得頂表面100CS與上表面100S是共平面的，或者導電區域100C在正的Z方向上沒有延伸到上表面100S，使得頂表面100CS低於上表面100S。
在第1A圖與第1B圖描繪的實施例中，導電區域 100C整體在正的Z方向上位於上表面100S上方。在各種實施例中，導電區域100C的一部分或整體位於上表面100S和/或在負的Z方向上位於上表面100S下方。
在第1A圖與第1B圖描繪的實施例中，導電區域100C從導電突起P1延伸向負的X方向，使得各導電區域100C和介電層100D的一部分在正的Z方向上，覆蓋在導電突起P1與第一區域100R1之間的部分基板區域100B。在一些實施例中，導電區域100C沒有從導電突起P1延伸向負的X方向，且導電區域100C和介電層100D不包括一部分在正的Z方向上，覆蓋在導電突起P1與第一區域100R1之間的部分基板區域100B。
在第1A圖與第1B圖描繪的實施例中，導電區域100C從導電突起P2延伸向正的X方向，使得各導電區域100C和介電層100D的一部分在正的Z方向上，覆蓋在導電突起P2與第二區域100R2之間的部分基板區域100B。在一些實施例中，導電區域100C沒有從導電突起P2延伸向正的X方向，且導電區域100C和介電層100D不包括一部分在正的Z方向上，覆蓋在導電突起P2與第二區域100R2之間的部分基板區域100B。
在第1A圖與第1B圖描繪的實施例中，第一區域100R1在正的X方向上延伸至導電區域100C的邊緣。在各種實施例中，第一區域100R1在正的X方向上延伸至導電區域100C之邊緣的下方，使得導電區域100C在正的Z方向上覆蓋第一區域100R1，或者第一區域100R1 在正的X方向上沒有延伸至導電區域100C的邊緣，使得第一區域100R1與導電區域100C由間隔(未示出)分離。
在第1A圖與第1B圖描繪的實施例中，第二區域100R2在負的X方向上延伸至導電區域100C的邊緣。在各種實施例中，第二區域100R2在負的X方向上延伸至導電區域100C之邊緣的下方，使得導電區域100C在正的Z方向上覆蓋第二區域100R2，或者第二區域100R2在負的X方向上沒有延伸至導電區域100C的邊緣，使得第二區域100R2與導電區域100C由間隔(未示出)分離。
在第1A圖與第1B圖描繪的實施例中，各第一區域100R1與第二區域100R2和上表面100S共平面。在一些實施例中，第一區域100R1或第二區域100R2其一或兩者在正的Z方向上延伸至上表面100S上方，從而包括最上部分在上表面100S的上方。在一些實施例中，第一區域100R1或第二區域100R2其一或兩者在正的Z方向上沒有延伸至上表面100S，從而包括最上部分在上表面100S的下方。
在第1A圖與第1B圖描繪的實施例中，各導電突起P1至P6在負的Z方向上延伸至各第一區域100R1與第二區域100R2最下部分的下方。在一些實施例中，第一區域100R1或第二區域100R2其一或兩者在負的Z方向上延伸到導電突起P1至P6至少一者最下部分的下方。在 一些實施例中，第一區域100R1或第二區域100R2其一或兩者在負的Z方向上延伸到全部導電突起P1至P6最下部分的下方。
藉由上述的配置，電晶體結構100包括閘極導體100G，閘極導體100G包括導電突起P1至P6延伸進入第一區域100R1與第二區域100R2之間基板區域100B。藉由包括導電突起P1至P6，增加導電通道100CH的體積，且與沒有包括複數個導電突起(例如導電突起P1至P6)的方案相比，電晶體可以改善第一區域100R1與第二區域100R2之間的電子傳輸效率。
基於減少一或多個鄰近特徵與導電突起之間的平均電子傳輸路徑長度，改善的傳輸效率在電子傳輸到和/或從一或多個沿著導電突起延伸之鄰近特徵的應用中特別有效。例如，在後續談及的像素傳送閘極應用中，與沒有包括複數個導電突起的方案相比，傳輸效率的改善減少延遲次數和白色像素的發生。
根據一些實施例，第2圖是像素感測器電路200的示意圖。像素感測器電路200包括電晶體結構100-1(上述關於第1A圖與第1B圖之電晶體結構100的示例)。像素感測器電路200亦包括電源供應節點VDDN與VSSN、內部節點N1和輸出節點OUT。電晶體RST耦合在電源供應節點VDDN和內部節點N1之間，且電晶體結構100-1與光電二極體PD1串聯耦合在內部節點N1與電源供應節點VSSN之間。光電二極體PD1的陰極耦合到電 晶體結構100-1，且光電二極體PD1的陽極耦合到電源供應節點VSSN。電晶體SF與RS串聯耦合在電源供應節點VDDN與輸出節點OUT之間，電晶體SF的閘極耦合到內部節點N1，以及電流源Ib耦合在輸出節點OUT與電源供應節點VSSN之間。
基於直接電性連接或包括一或多個額外電路元件(例如一或多個邏輯或傳輸閘極)的電性連接，兩個或多個電路元件視為是耦合的，且從而可以控制電路元件，例如由電晶體或其他開關裝置製作電阻或斷路。
在一些實施例中，像素感測器電路200包括一或多個額外電晶體結構100和對應的光電二極體串聯耦合在內部節點N1與電源供應節點VSSN之間，以第N個電晶體結構100-N和光電二極體PDN表示在第2圖中虛線框內。在一些實施例中，像素感測器電路200包括總數N在二至四範圍內的電晶體結構100-1至100-N和對應的光電二極體PD1至PDN。在後續討論中，電晶體結構100-1至100-N和光電二極體PD1至PDN包括N=1的參考示例，且像素感測器電路200包括單一電晶體結構100-1和單一光電二極體PD1。
在一些實施例中，單一電晶體結構100-1串聯耦合光電二極體PD1，相應於後續談及關於第3A圖與第3B圖的像素感測器300。在一些實施例中，電晶體結構100-1至100-N和對應的光電二極體PD1至PDN的總數N等於四，相應於後續談及關於第3C圖的像素感測器300P。 在一些實施例中，像素感測器電路200是像素感測器陣列的一個像素感測器電路，例如後續談及關於第4圖的像素感測器陣列400。
在一些實施例中，像素感測器電路200包括上述元件以外的一或多個電路元件(未示出)，例如一或多個電晶體和/或電阻性裝置耦合在電源供應節點VDDN與內部節點N1之間。
電源供應節點VDDN是配置為承載電源供應電壓VDD的電路節點，電源供應電壓VDD具有電源供應電壓等級(例如包括像素感測器電路200之電源域的操作電壓等級)。電源供應節點VSSN是配置為承載電源供應電壓VSS的電路節點，電源供應電壓VSS具有電源供應參考等級(例如包括像素感測器電路200之電源域的接地等級)。
在第2圖描繪的實施例中，各電晶體RST、SF與RS以及電晶體結構100-1至100-N是n型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)電晶體。在各種實施例中，一或多個電晶體RST、SF或RS或電晶體結構100-1至100-N是p型金屬氧化物半導體(p-type metal-oxide semiconductor，PMOS)電晶體。
電晶體RST的閘極配置為接收訊號Vrst，電晶體結構100-1至100-N的閘極配置為接收個別訊號Vtx1至VtxN，電晶體RS的閘極配置為接收訊號Vrs，以及 電晶體SF的閘極配置為接收內部節點N1上的電壓Vn1。電流源Ib配置為控制經過電晶體SF與RS串連的電流(亦稱為電流Ib)。
在操作中，一或多個光電二極體PD1至PDN在預定時間期間內暴露於電磁輻射(例如光)，且做為對一或多個電磁輻射強度等級的回應，累積一或多個電荷等級在代表一或多個強度等級的相應陰極上。在一些實施例中，一或多個強度等級是光的強度等級。在一些實施例中，一或多個強度等級包括基於電磁輻射之相應分別頻率的多個強度等級。
在各種實施例中，像素感測器電路200具有背照式(back-side illumination，BSI)或前照式(front-side illumination，FSI)配置，且電磁輻射在操作中由一或多個光電二極體PD1至PDN從個別後方或前方方向接收，例如後續談及關於第3A圖至第3C圖之個別負或正的Z方向。
做為對操作中一或多個訊號Vtx1至VtxN的回應，關閉相應的一或多個電晶體結構100-1至100-N，從而導致一部分累積的電荷傳送到內部節點N1，並且產生具有代表一或多個強度等級之電壓等級的電壓Vn1。在一些實施例中，訊號Vtx1至VtxN稱為是像素感測器陣列的傳送或控制訊號，像素感測器陣列包括像素感測器電路200。在一些實施例中，像素感測器陣列配置為產生訊號Vtx1至VtxN，導致一或多個電晶體結構100-1至 100-N關閉，相應地控制像素感測器陣列的一或多個預定暴露週期，例如開啟和關閉像素感測器陣列的光閘之後。
做為對操作中訊號Vrs的回應，電晶體RS關閉，從而建立電流流經電晶體SF的電流路徑，電晶體SF的閘極是由在內部節點N1上電壓Vn1的電壓等級施加偏壓。在一些實施例中，訊號Vrs稱為是像素感測器陣列的列選擇訊號，像素感測器陣列包括像素感測器電路200。在一些實施例中，像素感測器陣列配置為產生訊號Vrs，訊號Vrs做為列選擇操作的一部分導致電晶體RS關閉。
藉由上述的配置，電晶體SF在操作中具有電源跟隨(source follower)配置，即在輸出節點OUT上產生輸出電壓Vout，輸出節點OUT具有輸出電壓等級追隨內部節點N1上電壓Vn1的電壓等級。
做為對操作中訊號Vrst的回應，關閉電晶體RST，從而選擇性耦合內部節點N1到電源供應節點VDDN，且讓內部節點N1放電。在一些實施例中，訊號Vrst稱為是像素感測器陣列的重置訊號，像素感測器陣列包括像素感測器電路200。在一些實施例中，像素感測器陣列配置為產生訊號Vrst，訊號Vrst導致電晶體RST關閉，相應地控制像素感測器陣列的一或多個預定暴露週期，例如配合開啟和/或關閉像素感測器陣列的光閘。
像素感測器電路200在操作中從而配置為產生在輸出節點OUT上的輸出電壓Vout，輸出節點OUT具有輸出電壓等級能代表在內部節點N1上電壓Vn1的電壓等 級，從而代表經由一或多對電晶體結構100-1至100-N與光電二極體PD1至PDN傳送到內部節點N1的一或多個電荷等級，並從而代表光電二極體PD1至PDN接收之一或多個電磁輻射的強度等級。
藉由第2圖所描繪與上述的配置，舉例而言，像素感測器電路200包括一或多個電晶體結構100，電晶體結構100配置為耦合在光電二極體和內部節點之間的傳送電晶體。在各種實施例中，像素感測器電路200具有第2圖所描繪以外的配置，使得電晶體結構100以另外方式配置為耦合在光電二極體和內部節點之間的傳送電晶體。
像素感測器電路200從而可以實現上述關於電晶體結構100的益處。因為一或多個電晶體結構100各個包括導電突起(例如上述關於第1A圖與第1B圖之導電突起P1至P6)，與沒有包括複數個導電突起的方案相比，改善了電荷傳送到內部節點N1的效率，使得電荷傳送延遲次數減少且避免光電二極體陰極飽和(白色像素)的發生。
根據一些實施例，第3A圖至第3C圖是像素感測器300和300P的示意圖。第3A圖是像素感測器300在X-Y平面上的平面圖，第3B圖是像素感測器300在X-Z平面上的截面圖，且第3C圖是像素感測器300P在X-Y平面上的平面圖。像素感測器300是積體電路裝置，可用於組合電晶體結構100-1至100-N之一與相應光電二極體PD1至PDN之一的串聯耦合，如上方關於第2圖之討論，且像素感測器300P是在N=4的情形下的積體電路裝 置，可用於組合電晶體結構100-1至100-N整體與相應光電二極體PD1至PDN的串聯耦合。
像素感測器300包括電晶體結構100、光電二極體300PD和舉例而言兩個隔離結構300S，電晶體結構100包括閘極導體100G和在基板區域100B中第一區域100R1與第二區域100R2(個別在上方關於第1A圖與第1B圖所談及)。舉例而言，像素感測器300P包括四個電晶體結構100、四個光電二極體300PD和整體對應於四個電晶體結構100之第二區域100R2的浮動擴散節點(floating diffusion node，FDN)300F。
為繪示的目的，簡化了在第3A圖至第3C圖中像素感測器300與300P的描繪。在各種實施例中，像素感測器300與300P包括第3A圖至第3C圖中描繪之元件以外的元件(未示出)，例如電晶體、導電特徵和/或隔離結構。在一些實施例中，電晶體結構100具有第3B圖所描繪以外的配置，如上方關於第1A圖與第1B圖的討論。
隔離結構300S是基板區域100B中區域，區域包括一或多個介電材料配置為電性隔離像素感測器300與鄰近積體電路裝置(例如其他的像素感測器300)。
光電二極體300PD是包括鄰近陰極300C之陽極300A的光偵測器結構。陽極300A是在基板區域100B中的p型區域，陰極300C是在基板區域100B中的n型區域，並且像素感測器300在操作中配置為透過在陰極300C中累積電荷，以回應電磁輻射的暴露，在一些實施例 中也稱為是收集器。在一些實施例中，光電二極體300PD稱為是深光電二極體。
在一些實施例中，配置像素感測器300和/或300P，使得在操作中光電二極體300PD回應從負的Z方向接收之電磁輻射，從而符合背照式配置。在一些實施例中，配置像素感測器300和/或300P，使得在操作中光電二極體300PD回應從正的Z方向接收之電磁輻射，從而符合前照式配置。
如第3A圖與第3B圖所描繪，像素感測器300包括電晶體結構100和光電二極體300PD，電晶體結構100和光電二極體300PD鄰近彼此且沿著X方向在隔離結構300S之間，閘極導體100G之各導電突起(例如導電突起P1與P2)的至少一部分從而位於陰極300C和第二區域100R2之間。在第3A圖與第3B圖描繪的實施例中，基板區域100B具有p型摻雜且第一區域100R1與第二區域100R2各具有n型摻雜。
在第3A圖與第3B圖描繪的實施例中，第一區域100R1和陰極300C是基板區域100B中分離的區域，且第一區域100R1鄰近陽極300A。在一些實施例中，第一區域100R1和陰極300C是基板區域100B中單一連續區域。在一些實施例中，第一區域100R1和陽極300A是基板區域100B中由間隔(未示出)分離的區域。
如第3B圖所描繪，在一些實施例中，陰極300C包括在正的X方向延伸的局部300CX，且導電突起P1延 伸進陰極300C的局部300CX。在陰極300C包括往正的X方向延伸之局部300CX的各種實施例中，閘極導體100G除了導電突起P1以外的一或多個導電突起(例如導電突起P2)延伸進陰極300C的局部300CX。
如第3A圖與第3B圖所繪示以及上述，像素感測器300在操作中配置為累積陰極300C上電荷以回應電磁輻射，且做為對閘極導體100G上電壓的回應，經由對應於閘極導體100G之導電突起(例如導電突起P1與P2)的導電通道(未示於第3A圖與第3B圖)，傳送至少一部分累積電荷到第二區域100R2。
為繪示的目的，光電二極體300PD的陽極300A和陰極300C配置如第3B圖所描繪。在各種實施例中，光電二極體300PD包括配置如第3B圖所描繪以外的陽極300A和陰極300C，例如具有第3B圖所描繪以外的形狀、尺寸和/或相對位置，使得像素感測器300配置成如上述所操作。在一些實施例中，光電二極體300PD包括陽極300A與陰極300C以外的一或多個元件(未示出)，使得像素感測器300配置成如上述所操作。在一些實施例中，光電二極體300PD包括陽極300A以外的p型區域(未示出)，且從而配置成嵌入式光電二極體(pinned photodiode)，使得像素感測器300配置成如上述所操作。
如第3C圖所描繪，像素感測器300P舉例而言包括排列於X方向的兩個光電二極體300PD、兩個電晶體 結構100和浮動擴散節點300F，以及排列於Y方向的兩個光電二極體300PD、兩個電晶體結構100和浮動擴散節點300F。各電晶體結構100位於浮動擴散節點300F與對應光電二極體300PD之間，從而具有截面配置等同於第3B圖中描繪的像素感測器300，但不具有鄰近浮動擴散節點300F(第二區域100R2)的隔離結構300S。為清楚的目的，像素感測器300P的額外元件(例如一或多個隔離結構)未示於第3C圖中。
從而配置像素感測器300P，使得給定的光電二極體300PD在操作中累積電荷在陰極300C上以回應電磁輻射，且做為對相應電晶體結構100之閘極導體100G上電壓的回應，經由相應電晶體結構100所對應的閘極導體100G之導電突起(例如導電突起P1與P2)的導電通道(未示於第3C圖)，傳送至少一部分累積電荷到浮動擴散節點300F。
為繪示的目的，第3C圖示例性地配置像素感測器300P的四個光電二極體300PD、四個電晶體結構100和浮動擴散節點300F。在各種實施例中，像素感測器300P包括總共兩或三個各自對齊排列的光電二極體300PD與電晶體結構100，使得像素感測器300P配置成如上述所操作。上述以外的光電二極體300PD數量也在本公開的範圍內。
因為各像素感測器300與300P包括至少一電晶體結構100配置如上述，各像素感測器300與300P從而 可以實現上述關於電晶體結構100與像素感測器電路200的益處。
根據一些實施例，第4圖是像素感測器陣列400的示意圖。像素感測器陣列400在一些實施例中也稱為影像感測器400，包括N列與M行之陣列的像素感測器電路200(上述關於第2圖)和外圍電路400P。在各種實施例中，像素感測器陣列400具有背照式或前照式配置如上述關於第2圖至第3C圖。外圍電路400P和像素感測器電路200是基於互補式金屬氧化物半導體技術，且在一些實施例中，像素感測器陣列400稱為是互補式金屬氧化物半導體影像感測器。
外圍電路400P是包括控制器與記憶體的電子電路，從而配置成導致一些或全部像素感測器電路200產生代表相應電磁輻射強度的電壓，使得基於像素感測器電路200之N列與M行的整體數位影像在操作中產生。
在一些實施例中，像素感測器陣列400包括光閘(未示出)，光閘配置成在一或多個預定暴露期間，導致一些或全部像素感測器電路暴露於電磁輻射。
在一些實施例中，像素感測器陣列400包括一或多個濾光片(未示出)，濾光片配置成限制像素感測器電路200的一或多個子集暴露於一或多個電磁輻射頻率範圍。在一些實施例中，一或多個電磁輻射頻率範圍對應於紅、綠和藍光。
在各種實施例中，外圍電路400P配置成對應各像 素感測器電路200而產生訊號Vtx1至VtxN、Vrst和/或Vrs，以及/或者接收輸出電壓Vout的訊號，如上述關於第2圖。
由像素感測器陣列400在操作中產生的數位影像具有基於總像素數量的尺寸，總像素數量等同於像素感測器電路200之列的數量N乘上行的數量M。在一些實施例中，像素感測器陣列400包括列的數量N在1000至10000的範圍內。在一些實施例中，像素感測器陣列400包括行的數量M在1200至12000的範圍內。在一些實施例中，像素感測器陣列400包括總像素數量在1百萬像素(MP)至125百萬像素的範圍內。在各種實施例中，像素感測器陣列400包括8百萬像素、16百萬像素、24百萬像素、48百萬像素、64百萬像素或128百萬像素的總像素數量。包括其他總像素數量的像素感測器陣列400也在本公開範圍內，例如根據上述範圍以外的總像素數量範圍。
以給定的像素數量而言，像素感測器陣列400在個別X與Y方向上具有寬度和高度(未標示)，從而在一些實施例中，將取決於像素感測器電路200之尺寸與空間的解析度稱為是間距。在一些實施例中，像素感測器陣列400的像素感測器電路200具有間距在0.5微米(μm)至2.0微米的範圍內。在一些實施例中，像素感測器陣列400的像素感測器電路200具有間距在0.75微米至1.0微米的範圍內。包括其他間距數值的像素感測器陣列400也在本 公開範圍內，例如根據上述範圍以外的數值範圍。
為配合減少的間距，像素感測器電路(例如像素感測器電路200)通常包括垂直於X與Y方向延伸的元件(例如上述關於第3A圖至第3C圖之光電二極體300PD)。因為像素感測器陣列400的像素感測器電路200包括電晶體結構100的導電突起(例如導電突起P1至P6)，像素感測器陣列400從而可以實現上述關於電晶體結構100與像素感測器電路200的益處。
根據一些實施例，第5圖是操作像素感測器之方法500的流程圖。方法500的步驟可以做為操作一或多個積體電路裝置方法的一部分執行，積體電路裝置包括一或多個像素感測器，例如上述關於第4圖之像素感測器陣列400、上述關於第3A圖至第3C圖之像素感測器300或300P以及/或者上述關於第2圖之像素感測器電路200。
在一些實施例中，方法500的步驟依第5圖所描繪的順序執行。在一些實施例中，方法500的步驟依第5圖所描繪順序以外的順序執行。在一些實施例中，在執行方法500的一或多個步驟之前、之間、期間和/或之後執行一或多個步驟。
在一些實施例中，在步驟510，重置電晶體用於耦合像素感測器的內部節點到電源供應節點。使用重置電晶體以耦合內部節點到電源供應節點，導致內部節點放出一些或全部儲存的電荷，從而設定內部節點到預定的電壓等級(例如電源供應節點的電源供應電壓等級)。在一些實 施例中，耦合內部節點到電源供應節點包括耦合浮動擴散節點到電源供應節點。
在一些實施例中，使用重置電晶體以耦合內部節點到電源供應節點，包括使用電晶體RST以耦合內部節點N1到電源供應節點VDDN，如上述關於第2圖。在一些實施例中，使用重置電晶體以耦合內部節點到電源供應節點，包括耦合第二區域100R2到電源供應節點，如上述關於第1A圖、第1B圖、第3A圖與第3B圖。在一些實施例中，使用重置電晶體以耦合內部節點到電源供應節點，包括耦合浮動擴散節點300F到電源供應節點，如上述關於第3C圖。
在一些實施例中，使用重置電晶體以耦合內部節點到電源供應節點，對應於控制像素感測器的一或多個預定暴露週期。在一些實施例中，使用重置電晶體以耦合內部節點到電源供應節點，對應於控制包括像素感測器之像素感測器陣列的一或多個預定暴露週期，例如上述關於第4圖之像素感測器陣列400。
在步驟520，像素感測器的光電二極體由電磁輻射(例如光)點亮。在一些實施例中，點亮光電二極體包括在預定時間週期開啟與關閉光閘。在各種實施例中，點亮光電二極體包括執行背照式或前照式操作，如上述關於第1A圖至第4圖。
在一些實施例中，用電磁輻射點亮光電二極體，包括使用濾光片將光電二極體接收的電磁輻射限制在一或多 個電磁輻射頻率範圍。在一些實施例中，將電磁輻射限制在一或多個電磁輻射頻率範圍，包括將電磁輻射限制成紅、綠或藍光之一。
在一些實施例中，用電磁輻射點亮光電二極體包括導致電荷累積在光電二極體的陰極上，電荷量代表電磁輻射的強度等級。
在一些實施例中，用電磁輻射點亮光電二極體包括點亮上述關於第3A圖至第3C圖之光電二極體300PD。
在步驟530，傳送電晶體的垂直閘極結構用於耦合光電二極體的陰極到內部節點，從而產生內部節點電壓等級。使用垂直閘極結構以耦合陰極到內部節點，包括施加偏壓於垂直閘極結構到共同偏壓等級。在一些實施例中，施加偏壓於垂直閘極結構到共同偏壓等級，包括施加偏壓於傳送電晶體之閘極導體的導電區域，導電區域電性連接到各垂直閘極結構。
在一些實施例中，施加偏壓於垂直閘極結構到共同偏壓等級，包括施加偏壓於閘極導體100G的導電突起(例如導電突起P1至P6)，如上述關於電晶體結構100與第1A圖與第1B圖。在一些實施例中，施加偏壓於垂直閘極結構到共同偏壓等級，包括在電晶體結構的閘極接收訊號，例如在電晶體結構100-1至100-N之一的閘極接收相應的訊號Vtx1至VtxN之一，如上述關於第2圖。在一些實施例中，施加偏壓於垂直閘極結構到共同偏壓等級，包括使用電路產生控制訊號，例如使用外圍電路400P產生 訊號Vtx1至VtxN之一，如上述關於第4圖。
使用垂直閘極結構以耦合陰極到內部節點，包括使用位於光電二極體與內部節點之間的各垂直閘極結構至少一部分。在一些使用各垂直閘極結構至少一部份的實施例中，包括使用位於光電二極體300PD與第二區域100R2或浮動擴散節點300F之間之閘極導體100G的各導電突起(例如導電突起P1至P6)的至少一部分，如上述關於第3A圖至第3C圖。
耦合光電二極體的陰極到內部節點，包括做為對偏壓等級的回應，提供光電二極體與內部節點之間的導電通道。在各種實施例中，提供導電通道包括建立導電通道或加強已存在的導電通道。在一些實施例中，提供導電通道包括提供導電通道100CH，如上述關於第1A圖與第1B圖。
耦合光電二極體的陰極到內部節點，包括耦合光電二極體的陰極到像素感測器的內部節點。在一些實施例中，耦合光電二極體的陰極到像素感測器的內部節點，包括耦合光電二極體PD1至PDN之一的陰極到像素感測器電路200的內部節點N1，如上述關於第2圖。在各種實施例中，耦合光電二極體的陰極到像素感測器的內部節點，包括耦合陰極300C到像素感測器300的第二區域100R2，或耦合陰極300C到像素感測器300P的浮動擴散節點300F，如上述關於第3A圖至第3C圖。
產生內部節點電壓等級，包括產生代表光電二極體 陰極上之累積電荷量的內部節點電壓等級，例如上述關於第2圖之光電二極體PD1至PDN之一的陰極，或是上述關於第3A圖至第3C圖之陰極300C。
在一些實施例中，在步驟540，像素感測器的輸出電壓等級是基於內部節點電壓等級所產生。產生輸出電壓等級包括在電晶體的閘極接收內部節點電壓等級，電晶體配置為產生輸出電壓。在一些實施例中，在電晶體的閘極接收內部節點電壓等級，包括在電晶體的閘極接收內部節點電壓等級，電晶體配置成電源跟隨，輸出電壓等級從而跟隨內部節點電壓等級。在一些實施例中，在電晶體的閘極接收內部節點電壓等級，包括在電晶體SF的閘極接收電壓Vn1，如上述關於第2圖。
在一些實施例中，產生輸出電壓等級包括使用選擇電晶體以選擇性耦合電晶體到像素感測器的輸出節點。在一些實施例中，使用選擇電晶體以選擇性耦合電晶體到輸出節點，包括使用電晶體RS以選擇性耦合電晶體SF到輸出節點OUT，如上述關於第2圖。
在一些實施例中，使用選擇電晶體以選擇性耦合電晶體到輸出節點，包括在選擇電晶體的閘極接收控制訊號。在一些實施例中，在選擇電晶體的閘極接收控制訊號，包括在電晶體RS的閘極接收訊號Vrs，如上述關於第2圖。
在一些實施例中，使用選擇電晶體以選擇性耦合電晶體到輸出節點，包括使用電路以產生在選擇電晶體之閘極的控制訊號。在一些實施例中，使用電路以產生控制訊 號包括使用外圍電路400P，如上述關於第4圖。
在一些實施例中，在步驟550，使用傳送電晶體從內部節點去耦陰極之後，重置電晶體用於耦合內部節點到電源供應節點。使用傳送電晶體從內部節點去耦陰極，包括使用傳送電晶體的垂直閘極結構從內部節點去耦陰極。
使用垂直閘極結構從內部節點去耦陰極，包括施加偏壓於垂直閘極結構到共同第二偏壓等級，共同第二偏壓等級不同於用在耦合陰極到內部節點的共同偏壓等級。施加偏壓於垂直閘極結構到共同第二偏壓等級，包括減少或消除光電二極體與內部節點之間的導電通道，導電通道是做為對偏壓等級的回應，例如導電通道100CH，如上述關於第1A圖與第1B圖。
使用傳送電晶體從內部節點去耦陰極，從而包括在去耦操作中使用傳送電晶體的垂直閘極結構，去耦操作具有特徵相似於上述關於步驟530之耦合操作。
使用重置電晶體以耦合內部節點到電源供應節點，執行如上述關於步驟510。
藉由執行方法500的一些或全部操作，使用具有性質之傳送電晶體的垂直閘極結構感應電磁輻射，並從而具有如上述關於電晶體結構100、像素感測器電路200、像素感測器300與300P和像素感測器陣列400的益處。
根據一些實施例，第6圖是製作電晶體結構之方法600的流程圖，例如上述關於第1A圖與第1B圖之電 晶體結構100。根據一些實施例，第7A圖至第7F圖是電晶體結構100在相應於方法600步驟之各種製造階段的示意圖。
第7A圖至第7F圖各個對應於第1B圖所描繪之電晶體結構100的截面圖。為易於各種特徵的繪示，截面圖只包括電晶體結構100的相關部分。第7A圖至第7F圖中所描繪的特徵配置是為提供繪示目的的非限制性示例。在各種實施例中，方法600的步驟對應於具有各種特徵與配置的電晶體結構100，如上述關於第1A圖與第1B圖。
第6圖所描繪之方法600的步驟順序是僅為繪示；方法600的步驟可以同時執行或根據不同於第6圖所繪示之順序。在一些實施例中，在第6圖描繪的步驟之前、之間、期間和/或之後，執行第6圖所描繪步驟以外的步驟。
在各種實施例中，一些或全部的方法600做為製造像素感測器(例如上述關於第3A圖至第3C圖之像素感測器300或300P)、像素感測器電路(例如上述關於第2圖之像素感測器電路200)或像素感測器陣列(例如上述關於第4圖之像素感測器陣列400)的一部份執行。
在一些實施例中，在步驟610，提供具有上表面的基板。在各種實施例中，提供基板包括提供塊體矽層或絕緣體上矽基板、具有n型或p型摻雜的矽層或半導體化合物材料。在一些實施例中，提供基板包括提供具有上表面100S的基板區域100B，如上述關於第1A圖、第1B圖與第3A圖至第3C圖和後續關於第7A圖至第7F圖所 談及。
在一些實施例中，提供具有上表面的基板包括藉由執行平面化製程(例如化學機械研磨(chemical-mechanical polishing，CMP))提供上表面。
在步驟620，在基板的上表面施加包括複數個開口的遮罩。在一些實施例中，施加遮罩包括沉積光阻材料在上表面，且使用微影技術以形成對應複數個開口的光阻材料中圖案，並選擇性移除光阻材料的圖案化部分。在一些實施例中，施加遮罩包括在上表面100S施加含有複數個開口O1與O2的遮罩M1，如第7A圖與第7B圖所描繪。
在步驟630，形成對應於複數個開口的複數個基板溝槽。形成複數個溝槽包括形成根據閘極導體100G之導電突起(例如導電突起P1至P6)配置的複數個溝槽，如上述關於第1A圖、第1B圖與第3A圖至第3C圖。
形成複數個溝槽包括移除由複數個開口所暴露的部分基板。在一些實施例中，形成複數個溝槽包括執行蝕刻製程。在各種實施例中，使用蝕刻製程包括使用一或多個蝕刻製程，例如濕蝕刻、乾蝕刻、噴濺蝕刻或其他適合的移除製程。在各種實施例中，使用蝕刻製程包括使用一或多個蝕刻劑材料，例如一或多個Cl2、SF6、HBr、CF4、CHF3、C2F6、C4F8或其他適合的蝕刻劑材料。
在一些實施例中，形成對應於複數個開口的複數個 溝槽，包括形成分別對應於開口O1與O2的溝槽T1與T2，如第7B圖所描繪。
在一些實施例中，形成複數個溝槽包括在移除複數個開口所暴露的部分基板之後，從基板的上表面移除遮罩。
在步驟640，用介電材料內襯複數個溝槽。用介電材料內襯複數個溝槽包括用介電材料內襯複數個溝槽中各溝槽的整體表面。在一些實施例中，用介電材料內襯複數個溝槽，包括用介電材料內襯在複數個溝槽之間和/或鄰近之基板上表面的一或多個部分。在一些實施例中，用介電材料內襯複數個溝槽，包括形成第7C圖至第7E圖中描繪的介電層D1。
在一些實施例中，用介電材料內襯複數個溝槽包括沉積製程。在各種實施例中，沉積製程包括化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)或其他適合沉積一或多個材料層的製程。
在各種實施例中，用介電材料內襯複數個溝槽，包括沉積一或多個二氧化矽、氮化矽(Si3N4)、氧化鋁(Al2O3)、氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、二氧化鈦(TiO2)或其他適合的材料。
在一些實施例中，在步驟650，基板中區域形成在複數個溝槽的相反側。形成基板中區域包括形成具有與基板相反之摻雜類型的區域。在一些實施例中，形成基板 中區域包括形成第一區域100R1與第二區域100R2，如上述關於第1A圖、第1B圖與第3A圖至第3C圖和第7D圖至第7F圖中所描繪。
在各種實施例中，形成基板中區域包括執行佈植和/或沉積製程。在一些實施例中，形成基板中區域包括移除部分沉積在基板上表面上的介電層(例如介電層D1)。
在一些實施例中，佈植製程包括佈植一或多個施體摻雜劑(例如磷或砷)和/或一或多個受體摻雜劑(例如硼或鋁)。在一些實施例中，執行沉積製程包括沉積一或多個矽或半導體化合物(例如磷化銦、砷化鎵、矽鍺、砷化銦、碳化矽或其他適合的半導體化合物材料)。在一些實施例中，執行沉積製程包括形成一或多個磊晶層。
在步驟660，用導電材料填充複數個溝槽。用導電材料填充複數個溝槽，包括形成上述關於第1A圖、第1B圖與第3A圖至第3C圖之閘極導體100G的導電突起(例如導電突起P1至P6)。在一些實施例中，用導電材料填充複數個溝槽包括執行沉積製程。
在各種實施例中，用導電材料填充複數個溝槽包括用一或多個多晶矽、銅、鋁、鎢、鈷、釕或是一或多個其他金屬，和/或一或多個其他適合的材料填充複數個溝槽。
在一些實施例中，用導電材料填充複數個溝槽包括沉積導電材料在介電材料上，介電材料沉積於複數個溝槽中與基板上表面上。在一些實施例中，用導電材料填充複數個溝槽，包括沉積導電層C1在溝槽T1與T2中和上表 面100S上的介電層D1上，如第7E圖所描繪。
在一些實施例中，在步驟670，移除鄰近複數個溝槽的部分導電材料。在各種實施例中，移除鄰近複數個溝槽的部分導電材料，包括移除在正和/或負的X方向以及/或者在正的Z方向上鄰近複數個溝槽的部分導電材料。
在一些實施例中，移除鄰近複數個溝槽的部分導電材料，包括移除在正與負的X方向上鄰近溝槽T1與T2的部分導電層C1，以形成閘極導體100G的導電區域100C，如第7F圖所描繪。在一些實施例中，移除鄰近複數個溝槽的部分導電材料，包括移除在正的Z方向上鄰近溝槽T1與T2的部分導電層C1，以形成閘極導體100G之導電區域100C的頂表面100CS，如第7F圖所描繪。
在一些實施例中，移除鄰近複數個溝槽的部分導電材料，包括移除覆蓋基板中區域(例如基板第一區域100R1與第二區域100R2其一或兩者)的部分導電材料。
在一些實施例中，移除鄰近複數個溝槽的部分導電材料，包括移除在基板上表面上的部分介電材料，例如在上表面100S上的部分介電層D1，如第7F圖所描繪。
在一些實施例中，在步驟680，形成導電路徑在導電材料上。形成導電路徑包括形成覆蓋導電材料的通孔(未示出)，從而形成導電材料與通孔之間的電性連接。
方法600的步驟藉由在鄰近的基板中區域之間形成閘極導體的導電突起，可用於形成積體電路結構(例如上 述關於第1A圖、第1B圖與第3A圖至第3C圖之電晶體結構100)。與沒有包括形成導電突起的方法相比，方法600可用於形成具有改善電子傳輸效率的電晶體結構，如上述關於電晶體結構100。
在一些實施例中，積體電路結構包括基板區域、位於基板區域中的第一與第二區域以及閘極導體。基板區域具有第一摻雜類型且含有上表面。各第一與第二區域具有相反於第一摻雜類型的第二摻雜類型。閘極導體包括複數個導電突起在垂直於上表面平面方向上延伸進基板區域。導電突起彼此電性連接，且各導電突起的至少一部分位於第一與第二區域之間。在一些實施例中，複數個導電突起和基板區域由介電層電性隔離。在一些實施例中，閘極導體進一步包括與各導電突起連續的導電區域，且導電區域和基板區域由介電層電性隔離。在一些實施例中，第一區域包括在光電二極體與閘極導體之間的源極特徵，並且第二區域包括鄰近閘極導體的汲極特徵。在一些實施例中，汲極特徵包括n型輕度摻雜汲極。在一些實施例中，第一區域包括像素裝置之光電二極體的陰極，且第二區域包括像素裝置的浮動擴散節點。在一些實施例中，第一區域包括像素裝置之光電二極體的陰極，且複數個導電突起的至少一者延伸進光電二極體的陰極。在一些實施例中，各導電突起包括突起直徑，且各導電突起分離於其餘複數個導電突起，分離距離是一或多個等同於或大於一半突起直徑的距離。在一些實施例中，各導電突起具有大約相同長度。
在一些實施例中，像素感測器電路包括多個第一與第二電源供應節點、重置電晶體、光電二極體以及傳送電晶體。重置電晶體耦合在第一電源供應節點與內部節點之間。光電二極體耦合到第二電源供應節點。傳送電晶體耦合在光電二極體與內部節點之間，其中傳送電晶體包括多個垂直閘極結構配置成選擇性耦合光電二極體到內部節點。在一些實施例中，像素感測器電路進一步包括第一與第二電晶體串聯耦合在第一電源供應節點與輸出節點之間，第一電晶體包括耦合到內部節點的閘極。在一些實施例中，內部節點包括浮動擴散節點，且多個垂直閘極結構位於光電二極體與浮動擴散節點之間。在一些實施例中，光電二極體是耦合到第二電源供應節點的複數個光電二極體之一者，傳送電晶體是複數個傳送電晶體之一者，且各傳送電晶體包括多個垂直閘極結構，垂直閘極結構配置成選擇性耦合相應的光電二極體到浮動擴散節點。在一些實施例中，多個垂直閘極結構的至少一者延伸進光電二極體。在一些實施例中，傳送電晶體是複數個傳送電晶體之一者，像素感測器電路是像素感測器電路陣列中的一個像素感測器，且像素感測器電路陣列的各像素感測器電路包括相應的傳送電晶體，傳送電晶體包括多個垂直閘極結構配置為選擇性耦合相應的光電二極體到相應的內部節點。在一些實施例中，像素感測器電路具有背照式配置。
在一些實施例中，偵測電磁輻射的方法包括以電磁輻射點亮像素感測器的光電二極體，使用傳送電晶體的垂 直閘極結構耦合光電二極體的陰極到像素感測器的內部節點，從而產生內部節點電壓等級，以及基於內部節點電壓等級，產生像素感測器的輸出電壓等級。在一些實施例中，方法進一步包括在使用傳送電晶體耦合陰極到內部節點之前，使用重置電晶體耦合內部節點到電源供應節點。在一些實施例中，方法進一步包括在使用傳送電晶體從內部節點去耦陰極之後，使用重置電晶體耦合內部節點到電源供應節點。在一些實施例中，使用垂直閘極結構耦合陰極到內部節點包括用垂直閘極結構中至少一者接觸陰極。
本領域技術人員可很好地發現，一或多個公開的實施例實現一或多個上方先前設定的優點。在閱讀上方的說明書後，本領域技術人員可以如本文廣泛公開的影響各種改變、同等替換和各種其他實施例。因此本文旨在僅由申請之專利範圍及其等同項含括的定義所限制所授予的保護。
100:電晶體結構
100B:基板區域
100C:導電區域
100CH:導電通道
100CS:頂表面
100D:介電層
100G:閘極導體
100R1:第一區域
100R2:第二區域
100R2A:輕度摻雜第二區域
100S:上表面
L:長度
P1,P2:導電突起
S:最小空隙
W:寬度
X,Z:方向

Claims (10)

  1. 一種積體電路結構，包括：一基板區域，具有一第一摻雜類型和包含一上表面；一第一區域和一第二區域，位於該基板區域中，該第一區域和該第二區域具有一第二摻雜類型相反於該第一摻雜類型；及一閘極導體，包含複數個導電突起在垂直於該上表面之一平面的方向上延伸進該基板區域，其中該些導電突起彼此電性連接，及在該第一區域與該第二區域之間的一電子傳輸路徑上，各該導電突起的至少一部分位於該第一區域與該第二區域之間。
  2. 如請求項1所述之積體電路結構，其中該些導電突起與該基板區域由一介電層電性隔離。
  3. 如請求項2所述之積體電路結構，其中該閘極導體進一步包括一導電區域與各該導電突起是連續的，且該導電區域與該基板區域由該介電層電性隔離。
  4. 如請求項1所述之積體電路結構，其中該第一區域包括一像素裝置之一光電二極體的一陰極，及該第二區域包括該像素裝置的一浮動擴散節點。
  5. 如請求項1所述之積體電路結構，其中該第一區域包括一像素裝置之一光電二極體的一陰極，及該些導電突起中的至少一者延伸進該光電二極體的該陰極。
  6. 如請求項1所述之積體電路結構，其中各該導電突起包括一突起直徑，及各該導電突起與其餘的該些導電突起由等同於或大於一半該突起直徑的一或多個距離分離。
  7. 一種像素感測器電路，包括：一第一電源供應節點與一第二電源供應節點；一重置電晶體耦合在該第一電源供應節點與一內部節點之間；一光電二極體耦合到該第二電源供應節點；及一傳送電晶體(transfer transistor)耦合在該光電二極體與該內部節點之間，其中該傳送電晶體包括多個垂直閘極結構配置成選擇性耦合該光電二極體到該內部節點，且在該光電二極體與該內部節點之間的一電子傳輸路徑上，該些垂直閘極結構位於該光電二極體與該內部節點之間。
  8. 如請求項7所述之像素感測器電路，進一步 包括一第一電晶體與一第二電晶體串聯耦合在該第一電源供應節點與一輸出節點之間，該第一電晶體包括一閘極耦合到該內部節點。
  9. 如請求項7所述之像素感測器電路，其中該內部節點包括一浮動擴散節點，及該些垂直閘極結構位於該光電二極體與該浮動擴散節點之間。
  10. 一種偵測電磁輻射的方法，該方法包括：以電磁輻射點亮一像素感測器的一光電二極體；使用一傳送電晶體的多個垂直閘極結構耦合該光電二極體的一陰極到該像素感測器的一內部節點，從而產生一內部節點電壓等級，其中在該光電二極體與該內部節點之間的一電子傳輸路徑上，該些垂直閘極結構位於該光電二極體與該內部節點之間；及基於該內部節點電壓等級，產生該像素感測器的一輸出電壓等級。
TW109136185A 2020-04-16 2020-10-19 積體電路結構、像素感測器電路與偵測電磁輻射的方法 TWI752678B (zh)

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