TWI741073B - 導線框 - Google Patents

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日商大口電材股份有限公司
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Abstract

本發明係一種導線框，其課題為提供：在經由迴焊而使焊錫熔融，連接半導體元件與基板之端子的半導體裝置之組裝中，容易控制所熔融之焊錫，而可防止經由焊錫溢出，與鄰接之端子之短路的導線框。 　　解決手段為自金屬板所形成之複數的導線(13m)則在側面，經由第1樹脂(15)而加以固定，成為導線之內部連接部的面(11a)係自第1樹脂之一方側的面(15c)露出，而成為導線之外部連接部的面(12a)係自第1樹脂之另一方側的面(15d)露出而加以構成之導線框，其中，於第1樹脂之一方側的面上，具有使成為內部連接部的面露出之開口部(15’a)的第2樹脂(15’)則加以形成至較成為內部連接部的面為高之位置。

Description

導線框
[0001] 本發明係有關導線框，而在QFN型封裝(Quad Flat Non-leaded Package)之製造時，特別是有關為了覆晶連接半導體元件之導線框。
[0002] 近年，取代於將半導體元件與基板的端子，經由打線接合而進行連接形式之半導體裝置，而可縮小安裝面積，配線為短之故而進行電性特性佳之覆晶連接形式的半導體裝置則增加。 　　對於覆晶連接方法係例如，有著如專例文獻1所記載，對於QFN型封裝製造用基板的端子，藉由焊錫而搭載半導體元件，再經由迴焊而使焊錫熔融，連接半導體元件與基板的端子之方法。 　　此覆晶連接方法係適合於發展小型化，薄型化，高頻率化，高速化的新世代半導體裝置之安裝技術。 [先前技術文獻] [專利文獻] 　　[0003] 　　[專利文獻1] 日本特開2013-138261號公報
[發明欲解決之課題] 　　[0004] 但，作為覆晶連接方法，對於形成焊錫於基板的端子，搭載半導體元件而經由迴焊，使焊錫熔融者，連接半導體元件與基板的端子之方法，係在半導體裝置之組裝中，不易控制所熔融之焊錫，而有與鄰接的端子之短路(短路)的問題。 　　例如，對於如專利文獻1所記載之QFN型封裝製造用基板的端子，藉由連接用的焊錫而覆晶安裝半導體元件之情況，連接用的焊錫產生熔融時容易滲出，而滲出之焊錫則由與連接的端子接觸者，有著引起配線短路之虞。 　　[0005] 本發明係有鑑於如此之問題所作為之構成，而其目的為提供：在形成焊錫於基板的端子，搭載半導體元件而經由迴焊使焊錫熔融者，連接半導體元件與基板的端子之半導體裝置之組裝中，容易控制所熔融的焊錫，而可防止經由焊錫迴焊，與鄰接之端子的短路(短路)之QFN型封裝製造用的導線框。 [為了解決課題之手段] 　　[0006] 為了達成上述目的，經由本發明之導線框係由金屬板而加以形成之複數的導線則在側面經由第1樹脂而加以固定，而成為前述導線之內部連接部的面係自前述第1樹脂的一方側的面露出而加以構成之導線框，其特徵為於前述第1樹脂之一方的側面上，具有使成為前述內部連接部的面露出之開口部的第2樹脂則加以形成至較成為前述內部連接部的面為高之位置者。 　　[0007] 另外，經由本發明之其他形態之導線框係經由形成於金屬板之一方側之凹部而加以區劃複數之導線部，而前述複數之導線部係在側面經由第1樹脂而加以固定，而成為前述導線部之內部連接部的面係自前述第1樹脂之一方的側面露出而加以構成之導線框，其中，於前述第1樹脂之一方的側面上，具有使成為前述內部連接部的面露出之開口部的第2樹脂則加以形成至較成為前述內部連接部的面為高之位置者。 　　[0008] 另外，在本發明之導線框中，前述第2樹脂之開口部係加以形成為成為前述內部連接部的面則完全露出之尺寸，或成為前述內部連接部的面之一部分露出之尺寸者為佳。 　　[0009] 另外，在本發明之導線框中，前述導線之一方的側面係較該導線之另一方的側面為大者為佳。 　　[0010] 另外，在本發明之導線框中，對於成為前述導線之內部連接部的面與成為外部連接部的面之至少一方，係加以形成有鍍敷層者為佳。 [發明效果] 　　[0011] 如根據本發明，可得到：在形成焊錫於基板的端子，搭載半導體元件而經由迴焊使焊錫熔融者，連接半導體元件與基板的端子之半導體裝置之組裝中，容易控制所熔融的焊錫，而可防止經由焊錫迴焊，與鄰接之端子的短路(短路)之QFN型封裝製造用的導線框。 【圖示簡單說明】 　　[0012] 　　圖1係顯示有關本發明之第1實施形態之導線框的構成圖，(a)係多列型導線框之平面圖，(b)係自具備於(a)之多列型導線框之各個導線框之一方側而視的平面圖，(c)係(b)之A-A剖面圖，(d)係(b)之B-B剖面圖，(e)係(c)之部分擴大圖。 　　圖2係顯示第1實施形態之多列型導線框的製造工程之說明圖。 　　圖3係顯示使用歷經圖2所示之製造工程所製造之第1實施形態的多列型導線框而安裝半導體元件之狀態的剖面圖。 　　圖4係顯示第1實施形態之多列型導線框的變形例，(a)顯示其一例的剖面圖，(b)係顯示其他例之剖面圖，(c)係顯示又其他例的剖面圖，(d)係顯示又其他例的剖面圖，(e)係顯示又其他例的剖面圖。
[0013] 先行於實施形態之說明，對於本發明之作用效果而加以說明。 　　本發明之導線框係由金屬板而加以形成之複數的導線則在側面經由第1樹脂而加以固定，而成為導線之內部連接部的面係自第1樹脂的一面的側面露出而加以構成之導線框，其中，於第1樹脂之一方的側面上，具有使成為內部連接部的面露出之開口部的第2樹脂則加以形成至較成為內部連接部的面為高之位置者。 　　[0014] 另外，經由本發明之其他形態之導線框係經由形成於金屬板之一方側之凹部而加以區劃複數之導線部，而複數之導線部係在側面經由第1樹脂而加以固定，而成為導線部之內部連接部的面係自第1樹脂之一方的側面露出而加以構成之導線框，其中，於第1樹脂之一方的側面上，具有使成為內部連接部的面露出之開口部的第2樹脂則加以形成至較成為內部連接部的面為高之位置者。 　　[0015] 如本發明之導線框，作為成第2樹脂加以形成至較內部連接部的面為高之位置的構成時，在第2樹脂之開口部的側面與成為導線之內部連接部的面之露出面，加以形成有凹部。在此，成為構成凹部的底面之導線的內部連接部的面係藉由連接用的焊錫而與覆晶安裝半導體元件時之連接用的焊錫連接的面，但在構成凹部的側面之開口部的側面而圍繞周圍。因此，在使連接用的焊錫熔融時，所熔融之焊錫係經由凹部的側面，加以阻止對於水平方向之流動。另外，經由凹部具有容積之時，亦可阻止所熔融之焊錫的溢出。 　　因此，如根據本發明之導線框，成為可容易控制所熔融之焊錫，而防止焊錫滲出，進而可防止由所滲出之焊錫則與鄰接的端子接觸而產生之配線短路。 　　[0016] 另外，在本發明之導線框中，理想係第2樹脂之開口部係加以形成為成為內部連接部的面則完全露出之尺寸，或成為內部連接部的面之一部分露出之尺寸者。 　　如將第2樹脂的開口部形成為成為內部連接部的面之一部分所露出之尺寸時，可將藉由焊錫之半導體元件，充分確保對於覆晶連接必要之面積。然而，亦可將第2樹脂的開口部形成為成為內部連接部的面完全露出之尺寸。 　　[0017] 另外，在本發明之導線框中，理想係導線之一方的側面係較導線之另一方的側面為大者。 　　如將導線之一方的側面形成較導線之另一方的側面為大時，導線之側面狀則成為略L字形狀或略T字形狀，而與第1樹脂之密著性提升，可防止自導線之第1樹脂的脫離。 　　[0018] 另外，在本發明之導線框中，理想係對於成為導線之內部連接部的面與成為外部連接部的面之至少一方，係加以形成有鍍敷層者。 　　[0019] 然而，上述之本發明之導線框係例如，可經由具有：於金屬板之一方側，形成具有為了形成成為內部連接部之第1鍍敷層的開口部之第1抗蝕光罩之同時，於金屬板之另一方側，形成具有為了形成成為外部連接部之第2鍍敷層的開口部之第2抗蝕光罩的工程，和於金屬板之一方側的前述第1抗蝕光罩之開口部，形成成為內部連接部之第1鍍敷層之同時，於另一方側的第1抗蝕光罩之開口部，形成成為外部連接部之第2鍍敷層的工程，和除去第1抗蝕光罩之工程，和於金屬板之一方側，被覆第1鍍敷層而形成具有將其他部位開口之開口部的第2抗蝕光罩之同時，於另一側，形成被覆全面之第2抗蝕光罩之工程，和將第2抗蝕光罩作為蝕刻光罩而使用，自金屬板之一方側，以特定的深度而施以半蝕刻，形成第1凹部之工程，和於第1凹部，形成固定用樹脂之工程，和除去第2抗蝕光罩之工程，和將第2鍍敷層作為蝕刻光罩而使用，自形成有金屬板之第2鍍敷層側，施以使固定用樹脂露出之蝕刻，形成將固定用樹脂作為底面之第2凹部之工程，和於第2凹部，形成與固定用樹脂一體地連接之補強用樹脂而使第1樹脂完成之工程，和於第1樹脂之一方側面上，形成具有使成為內部連接部的面露出之開口部的第2樹脂之工程而加以製造。 　　[0020] 另外，本發明之其他形態之導線框係例如，可經由具有：於金屬板之一方側，形成具有為了形成成為內部連接部之第1鍍敷層的開口部之第1抗蝕光罩之同時，於金屬板之另一方側，形成具有為了形成成為外部連接部之第2鍍敷層的開口部之第2抗蝕光罩的工程，和於金屬板之一方側的前述第1抗蝕光罩之開口部，形成成為內部連接部之第1鍍敷層之同時，於另一方側的第1抗蝕光罩之開口部，形成成為外部連接部之第2鍍敷層的工程，和除去第1抗蝕光罩之工程，和於金屬板之一方側，被覆第1鍍敷層而形成具有將其他部位開口之開口部的第2抗蝕光罩之同時，於另一側，形成被覆全面之第2抗蝕光罩之工程，和將第2抗蝕光罩作為蝕刻光罩而使用，自金屬板之一方側，以特定的深度而施以半蝕刻，形成第1凹部之工程，和於第1凹部，形成固定用樹脂而使第1樹脂完成之工程，和於第1樹脂之一方側面上，形成具有使成為內部連接部的面露出之開口部的第2樹脂之工程而加以製造。 　　[0021] 隨之，如根據本發明，可得到：在形成焊錫於基板的端子，搭載半導體元件而經由迴焊使焊錫熔融者，連接半導體元件與基板的端子之半導體裝置之組裝中，容易控制所熔融的焊錫，而可防止經由焊錫迴焊，與鄰接之端子的短路(短路)之QFN型封裝製造用的導線框。 　　[0022] 以下，對於本發明之實施形態，參照圖面加以說明。 第1實施形態 　　圖1係顯示有關本發明之第1實施形態之導線框的構成圖，(a)係多列型導線框之平面圖，(b)係自具備於(a)之多列型導線框之各個導線框之一方側而視的平面圖，(c)係(b)之A-A剖面圖，(d)係(b)之B-B剖面圖，(e)係(c)之部分擴大圖。圖2係顯示第1實施形態之多列型導線框的製造工程之說明圖。圖3係顯示使用歷經圖2所示之製造工程所製造之第1實施形態的多列型導線框而安裝半導體元件之狀態的剖面圖。 　　[0023] 第1實施形態的多列型導線框係如圖1(a)所示，由配列成矩陣狀的導線框10n(但，n係自1至X為止之整數，X係2以上的整數)之集合體所成。 　　各個導線框10n係如圖1(b)所示，係具備複數之導線13m(但，m係自1至Y為止之整數，Y係2以上的整數)，和第1樹脂15，和第2樹脂15’而加以構成。 　　[0024] 各導線13m係如圖1(c)所示，加以形成有成為內部連接部之第1鍍敷層11，而加以形成有成為外部連接部之第2鍍敷層12。 　　另外，導線13m係加以形成為一方側(在圖1(c)所示之半導體裝置用配線構件10n之上面側)的面則比較於另一方側(在圖1(c)所示之半導體裝置用配線構件10n之下面側)的面為大之特定形狀。 　　第1鍍敷層11係依序加以形成於導線13m之一方側的面，以金屬鍍敷層與貴金屬鍍敷層而加以構成。 　　第2鍍敷層12係依序加以形成於導線13m之另一方側的面，以金屬鍍敷層與貴金屬鍍敷層而加以構成。 　　[0025] 第1樹脂15係一體接合固定用樹脂15-1與補強用樹脂15-2而成，使在各導線13m中成為內部連接部的面，自一方側的面15c露出之同時，使成為外部連接部的面，自另一方側的面15b露出，且固定鄰接之導線13m彼此。 　　固定用樹脂15-1，補強用樹脂15-2係由塑模樹脂或充填樹脂而加以構成。 　　第2樹脂15’係由永久抗蝕層，塑模樹脂，聚醯亞胺捲帶或充填樹脂而加以構成，於第1樹脂15之一方側的面15c上，具有使成為內部連接部之第1鍍敷層11之一方側的面11a露出之開口部15’a而加以形成。 　　開口部15’a係形成為在內部連接部之第1鍍敷層11之一方側的面11a之一部分所露出之尺寸。然而，形成為在內部連接部之第1鍍敷層11之一方側的面11a則完全所露出之尺寸亦可。 　　[0026] 在此，本實施形態之多列型導線框中，如圖1(c)，圖1(e)所示，第2樹脂15’之一方側的面15’c係形成於較成為內部連接部之第1鍍敷層11之一方側的面11a為高0.05mm～0.1mm程度之位置，而在第2樹脂15’之一方側的開口部15’a之側面與第1鍍敷層11之一方側的面11a，形成有凹部19。 　　然而，第1樹脂15之另一方側的面15d係與成為外部連接部的第2鍍敷層11之另一方側的面12a略拉平地加以形成。 　　[0027] 如此所構成之第1實施形態之多列型導線框係例如，可如以下作為而加以製造。然而，在製造之各工程中加以實施，包含藥液洗淨或水洗淨等之前處理・後處理等係方便上省略說明。 　　首先，作為金屬板1而準備板厚0.1mm～0.25mm之銅材。 　　接著，於成為基板之金屬板1的兩面，層疊第1抗蝕光罩用之乾膜抗蝕層。此時，在後工程而形成之一方側(在圖2(a)所示之金屬板1的上面側)之第1抗蝕光罩30則呈成為較在後工程而形成之第1鍍敷層11之厚度為厚，另外，在後工程而形成之另一方側(在圖2(a)所示之金屬板1的下面側)之第1抗蝕光罩30則呈成為較在後工程而形成之第2鍍敷層12之厚度為厚地，層疊於金屬板1之各兩面之乾膜抗蝕層係使用具有特定厚度以上之厚度者。 　　接著，對於一方側的乾膜抗蝕層而言，係於特定位置，僅被覆相當於成為內部連接部的第1鍍敷層11之部位，使用形成有使除此以外的部位開口之圖案(在此係作為圖案A)之玻璃光罩而進行曝光・顯像之同時，對於另一方側的乾膜抗蝕層而言，係於特定位置，僅被覆相當於成為外部連接部的第2鍍敷層12之部位，使用形成有使除此以外的部位開口之圖案(在此係作為圖案B)之玻璃光罩而進行曝光・顯像。並且，對於一方的側面係形成具有圖案A之開口的第1抗蝕光罩30，而對於另一方的側面係形成具有圖案B之開口的第1抗蝕光罩30。 　　然而，曝光・顯像係經由以往公知的方法而進行。例如，在以玻璃光罩所被覆之狀態，照射紫外線，使對於加以照射通過玻璃光罩之紫外線的乾膜抗蝕層之部位的顯像液而言之溶解性降低，由除去除此以外之部分者，形成抗蝕光罩。然而，在此，作為抗蝕層而使用負片型之乾膜抗蝕層，但對於抗蝕光罩的形成係使用負片型之液狀抗蝕劑亦可。更且，作為呈使用正片型之乾膜抗蝕層或液狀抗蝕劑，使對於加以照射通過玻璃光罩之紫外線的抗蝕劑之部分的顯像液而言之溶解性增大，由除去其部分者而形成抗蝕光罩亦可。 　　[0028] 接著，於自具有圖案A之開口的第1抗蝕光罩30露出之金屬板1的部位，形成第1鍍敷層11之同時，於自具有圖案B之第1抗蝕光罩30露出之金屬板1的部位，形成第2鍍敷層12(參照圖2(a))。 　　第1鍍敷層11係依金屬鍍敷層，貴金屬鍍敷層之順序而形成。例如，依Ni鍍敷層、Pd鍍敷層、Au鍍敷層之順序而各成為特定的厚度，且最上層之鍍敷層(Au鍍敷層)的面則呈成為具有圖案A之開口的第1抗蝕光罩30的面之高度以下地，施以Ni電鍍，更且各依序實施Pd電鍍、Au電鍍。 　　第2鍍敷層12係依金屬鍍敷層，貴金屬鍍敷層之順序而形成。例如，依Ni鍍敷層、Pd鍍敷層、Au鍍敷層之順序而各成為特定的厚度，且最上層之鍍敷層(Au鍍敷層)的面則呈成為具有圖案B之開口的第2抗蝕光罩31的面之高度以下地，施以Ni電鍍，更且各依序實施Pd電鍍、Au電鍍。然而，未設置Ni鍍敷層，而以Pd鍍敷層、Au鍍敷層之順序，各呈成為特定之厚度地，各施以Pd電鍍、Au電鍍亦可。另外，在第2鍍敷層12中，構成成為外部端子接合面之鍍敷層之金屬係可自Ni、Pd、Au、Sn等，適宜選擇可與外部基材焊錫接合之種類。 　　[0029] 接著，除去形成於金屬板1之兩面的第1抗蝕光罩30(參照圖2(b))。 　　接著，於金屬板1之兩面，再次層疊乾膜抗蝕層。 　　接著，對於一方側之乾膜抗蝕層而言，與第1鍍敷層11的面做比較，面的形狀及尺寸為同一，另外僅被覆面的尺寸稍微大的部位，使用形成有使除此以外的部位開口之圖案(在此係作為圖案C)之玻璃光罩，將一方側進行曝光・顯像，形成具有圖案C之開口的第2抗蝕光罩31之同時，將另一方側的乾膜抗蝕層進行曝光・顯像，形成被覆全面之第2抗蝕光罩31。 　　[0030] 接著，將第2抗蝕光罩31作為蝕刻光罩而使用，自構成金屬板1之銅材的一方側，以特定的深度施以半蝕刻，形成第1凹部1a(參照圖2(c))。 　　[0031] 接著，於第1凹部1a，形成固定用樹脂15-1(參照圖2(d))。 　　在此，以塑模樹脂而形成固定用樹脂15-1之情況，係使用金屬模具而成型，而使其乾燥。 　　另外，以充填樹脂而形成固定用樹脂15-1之情況，係於第1凹部1a塗佈充填樹脂，而使其乾燥。 　　[0032] 接著，除去形成於金屬板1之兩面的第2抗蝕光罩31(參照圖2(e))。 　　接著，將第2鍍敷層12作為蝕刻光罩而使用，施以自形成有金屬板1之第2鍍敷層12側，使固定用樹脂15-1露出之蝕刻，形成將固定用樹脂15-1作為底面之第2凹部1b(參照圖2(f))。 　　接著，於第2凹部1b，形成與固定用樹脂15-1一體地連接之補強用樹脂15-2而使第1樹脂15完成(參照圖2(g))。 　　在此，以塑模樹脂而形成補強用樹脂15-2之情況，係使用金屬模具而成型，而使其乾燥。 　　另外，以充填樹脂而形成補強用樹脂15-2之情況，係於第2凹部1b塗佈充填樹脂，而使其乾燥。 　　接著，於第1樹脂15之一方側的面15c上，形成具有使在成為內部連接部之第1鍍敷層11之一方側的面11a之一部分露出之開口部15’a的第2樹脂15’(參照圖2(h))。 　　在此，以永久抗蝕劑而形成第2樹脂15’的情況係於金屬板1之一方側，疊層具有0.05mm～0.1mm程度厚度之永久抗蝕層，僅被覆或開口相當於開口部15’a之部位，使用形成有使除此以外的部位開口或加以被覆之圖案(在此係作為圖案D)之玻璃光罩，進行曝光・顯像。 　　另外，以塑模樹脂而形成第2樹脂15’之情況，係使用金屬模具而成型，而使其乾燥。 　　另外，以聚醯亞胺捲帶而形成第2樹脂15’之情況，具有0.05mm～0.1mm程度之厚度，準備開孔加工完成相當於開口部15’a之部位之聚醯亞胺捲帶，再將開孔加工完成之聚醯亞胺捲帶貼附於金屬板1之一方側。另外，將未開孔加工之聚醯亞胺捲帶貼附於金屬板1之一方側之後，照射雷射於相當於開口部15’a之部位而進行開孔加工。 　　另外，以充填樹脂而形成第2樹脂15’之情況，以0.05mm～0.1mm程度之厚度而塗佈充填樹脂於金屬板1之一方側，再使其乾燥之後，照射雷射於相當於開口部15’a之部位而進行開孔加工。 　　經由此，本實施形態之多列型導線框則完成。 　　所完成之各個之導線框10n係自第2樹脂15’之開口部15’a，在成為內部連接部之第1鍍敷層11之一方側的面11a之一部分則露出，自第1樹脂15之另一方側的面15d，成為外部連接部之第2鍍敷層12之另一方側的面12a則露出。在此，第2樹脂15’之一方側的面15’c係加以形成於成為內部連接部之第1鍍敷層11之一方側的面11a為高之位置。然而，第1樹脂15之另一方側的面15d係與成為外部連接部的第2鍍敷層12之另一方側的面12a略拉平地加以形成。 　　[0033] 使用如此作為所製造之第1實施形態的導線框的半導體裝置之製造係如以下作為而進行。圖3係顯示使用歷經圖2所示之製造工程所製造之第1實施形態的多列型導線框而安裝半導體元件之狀態的剖面圖。 　　以夾持連接用的焊錫14於圖2(h)所示之導線框10n之在成為內部連接部之第1鍍敷層11的面11a之露出面與半導體元件20之電極之間的型態，於導線框搭載半導體元件20，接著，由加上熱而使連接用之焊錫14熔融者，使成為內部連接部之第1鍍敷層11與半導體元件20之電極進行覆晶連接(參照圖3)。 　　[0034] 在此，構成凹部19的底面之第1鍍敷層11之一方側的面11a係藉由連接用的焊錫14，與覆晶安裝半導體元件20時之連接用的焊錫14連接的面，但如根據第1實施形態之多列型導線框時，因將第2樹脂15’之一方側的面15’c，做成加以形成於較成為內部連接部之第1鍍敷層11之一方側的面11a為高之位置的構成之故，在第2樹脂15’之一方側的開口部15’a之側面與第1鍍敷層11之一方側的面11a，加以形成有凹部19，在構成凹部19之側面的開口部15’a之側面，加以圍繞周圍。因此，在使連接用的焊錫14熔融時，所熔融之焊錫14係經由凹部19的側面，加以阻止對於水平方向之流動。另外，經由凹部19具有容積之時，亦可阻止自凹部19之熔融之焊錫14的溢出。 　　因此，如根據第1實施形態之導線框，成為可容易控制所熔融之焊錫14，而防止焊錫滲出，進而可防止由所滲出之焊錫則在與鄰接的端子接觸而產生之配線短路。 　　[0035] 另外，如第1實施形態的導線框，因將導線13m，形成為一方的側面則較另一方的側面為大之特定形狀之故，導線13m之側面形狀則成為略L字形狀或略T字形狀，而與第1樹脂15之密著性則提升，可防止自導線13m之第1樹脂15的脫離。 　　隨之，如根據第1實施形態的導線框，在形成焊錫於基板的端子，搭載半導體元件而經由迴焊使焊錫熔融者，連接半導體元件與基板的端子之半導體裝置之組裝中，容易控制所熔融的焊錫，而可防止經由焊錫迴焊，與鄰接之端子的短路(短路)。 　　[0036] 實施例 　　接著，說明有關本發明之實施例的多列型導線框及其製造方法。 　　然而，對於各工程，係實施包含藥液洗淨或水洗淨等之前處理・後處理，但因為一般的處理之故，省略記載。 　　首先，作為金屬板1，準備作為導線況材亦加以使用之板厚0.2mm的銅材。 　　接著，於銅材的兩面，層疊厚度25μm之乾膜抗蝕層，使用形成有為了形成成為內部連接部之第1鍍敷層11之圖案A於銅材之一方側的特定位置之玻璃光罩，對於一方側之乾膜抗蝕層而言進行曝光，而對於另一方側之乾膜抗蝕層而言進行曝光係於特定位置，使用形成有為了做成成為外部連接部之第2鍍敷層12之圖案B的玻璃光罩而進行曝光，再進行顯像，一方側係形成具有形成第1鍍敷層之部位開口之圖案A的開口之第1抗蝕光罩30之同時，另一方側係形成具有形成第2鍍敷層之部位開口之圖案B的開口之第1抗蝕光罩30。 　　接著，對於自具有形成於一方側之圖案A的開口之第1抗蝕光罩30露出之銅材的部位，進行一般的電鍍前處理之後，Ni鍍敷層則成為4μm以上、更且Au鍍敷層則成為0.003μm以上、Pd鍍敷層則成為0.01μm以上地施以電鍍而形成第1鍍敷層11之同時，自具有形成於另一方側之圖案B的開口之第1抗蝕光罩30露出之銅材的部位，進行一般的電鍍前處理之後，依序將Ni成為4μm以上、Pd成為0.01μm以上、Au成為0.003μm以上地施以電鍍，形成第2鍍敷層12(參照圖2(a))。 　　[0037] 接著，剝離兩面之第1抗蝕光罩30(參照圖2(b))，於所剝離之兩面，再次層疊乾膜抗蝕層。 　　並且，比較於先形成之第1鍍敷層11的面，面的形狀及尺寸則為同一，另外面的大小則僅被覆大的部位，再使用形成有使除此以外的部位開口之圖案C的玻璃光罩而進行曝光・顯像，形成具有圖案C之開口的第2抗蝕光罩31。另外，對於另一方側係形成被覆全體之第2抗蝕光罩。 　　接著，將第2抗蝕光罩31作為蝕刻光罩而使用，自構成金屬板1之銅材的一方側，以特定的深度施以半蝕刻，形成第1凹部1a(參照圖2(c))。 　　[0038] 接著，於第1凹部1a，由將塑模樹脂進行金屬模具成型，使其乾燥而形成固定用樹脂15-1(參照圖2(d))。 　　接著，除去形成於金屬板1之兩面的第2抗蝕光罩31(參照圖2(e))。 　　接著，將第2鍍敷層12作為蝕刻光罩而使用，施以自構成金屬板1之銅材之另一方側，使固定用樹脂15-1露出之蝕刻，形成將固定用樹脂15-1作為底面之第2凹部1b(參照圖2(f))。 　　[0039] 接著，於第2凹部1b，由將塑模樹脂進行金屬模具成型，使其乾燥者，形成與固定用樹脂15-1一體地連接之補強用樹脂15-2而使第1樹脂15完成。(參照圖2(g))。 　　接著，於金屬板1之一方側，由層疊具有0.05mm之厚度的永久抗蝕層，使用形成有僅被覆或開口相當於開口部15’a之部位，再使除此以外的部位開口或被覆之圖案D的玻璃光罩而進行曝光・顯像者，於第1樹脂之一方側的面15c上，形成具有使成為內部連接部之第1鍍敷層11之一方側的面11a之一部分露出的開口部15’a之第2樹脂15’，得到圖2(f)所示之多列型導線框。 　　所完成之各個之導線框10n係自第2樹脂15’之開口部15’a，在成為內部連接部之第1鍍敷層11之一方側的面11a之一部分則露出，自第1樹脂15之另一方側的面15d，成為外部連接部之第2鍍敷層12之另一方側的面12a則露出。在此，第2樹脂15’之一方側的面15’c係成為加以形成於較成為內部連接部之第1鍍敷層11之一方側的面11a為高之位置，而第1樹脂15之另一方側的面15d係與成為外部連接部之第2鍍敷層12之另一方側的面12a略拉平地加以形成之導線框。 　　[0040] 使用此半導體裝置用基板而經由覆晶連接而連接半導體元件20時，如圖3所示，經由焊錫14而加以連接成為內部連接部之第1鍍敷層11與半導體元件20，但所熔融的焊錫14係經由凹部19之側面，加以阻止對於水平方向之流動。另外，經由凹部19具有容積之時，亦可阻止所熔融之焊錫的溢出。 　　[0041] 以上，對於本發明之多列型導線框之實施形態及實施例加以說明過，但本發明之多列型導線框係並不加以限定為上述實施形態及實施例的構成。 　　例如，在第1實施形態之多列型導線框中，對於第1鍍敷層使用Au、Pd、Ni、而對於第2鍍敷層使用Ni、Pd、Au，但在本發明之多列型導線框中，使用於第1鍍敷層，第2鍍敷層之形成的電鍍之組合係並非限定於此等，而作為變形例，組合施以如以下表1所示之電鍍之第1鍍敷層，第2鍍敷層，構成本發明之多列型導線框亦可。然而，在表1中，電鍍則在各變形例中，作為自欄上依序加以實施者而顯示。
Figure 02_image001
[0042] 另外，例如，在第1實施形態及實施例的多列型導線框中，作為於成為導線13m之內部連接部的面與成為外部連接部的面之兩面，形成有鍍敷層(第1鍍敷層11，第2鍍敷層12)之構成，但如圖4(a)所示，亦可為將鍍敷層，形成於成為導線之內部連接部的面與成為外部連接部的面之任一方(圖4(a)的例中，將鍍敷層形成於成為導線之內部連接部的面)之構成。 　　[0043] 另外，例如，在第1實施形態及實施例的多列型導線框中，將第1樹脂15，作成一體接合固定用樹脂15-1與補強用樹脂15-2之構成，但如圖4(b)所示，僅由固定用樹脂15-1而構成第1樹脂15亦可。 　　圖4(b)所示的例之多列型導線框係在圖2所示之多列型導線框之製造工程中，在形成圖2(f)所示之第2凹部1b後，可省略形成補強用樹脂15-2於第2凹部1b之工程(參照圖2(g))，而由形成第2樹脂15’而製作。 　　[0044] 另外，例如，在第1實施形態及實施例的多列型導線框中，將導線13m，作成加以形成為一方側(在圖1(c)所示之半導體裝置用配線構件10n之上面側)的面則比較於另一方側(在圖1(c)所示之半導體裝置用配線構件10n之下面側)的面為大之特定形狀的構成，但如圖4(c)所示，將導線13m，作成兩面則形為略相同大小之特定形狀的構成亦可。 　　[0045] 另外，例如，如圖4(d)所示，將導線13m，作為兩面形成為略相同大小之特定形狀之構成之同時，將第1樹脂15，僅由固定用樹脂15-1而構成亦可。 　　[0046] 另外，例如，在第1實施形態及實施例的多列型導線框中，由自金屬板1之一方側形成第1凹部1a，於第1凹部1a形成固定用樹脂15-1之同時，自金屬板1之另一方側，形成將固定用樹脂15-1作為底面之第2凹部1b，而於第2凹部1b，形成與固定用樹脂15-1一體地連接之補強用樹脂15-2者，作成成為導線13m之內部連接部的面則自第1樹脂15之一方側的面露出之同時，成為導線13m之外部連接部的面則自第1樹脂15之另一方側的面露出之構成，但如圖4(e)所示，未形成第2凹部1b及補強用樹脂15-2，而僅形成第1凹部1b及固定用樹脂15-1，於金屬板1之一方側，經由第1凹部1b而加以區劃複數之導線13m，而複數之導線部13m則將側面作為經由僅以固定用樹脂15-1而構成之第1樹脂15所固定之構成亦可。 　　圖4(e)所示的例的導線框係在圖2所示之多列型導線框之製造工程中，形成圖2(d)所示之固定用樹脂15-1，除去圖2(e)所示之第2抗蝕光罩31之後，省去形成第2凹部1b之形成工程(參照圖2(f))及補強用樹脂15-2之工程(參照圖2(g))，而可由形成第2樹脂15’而製作。 　　並且，在使用圖4(e)所示的例之多列型導線框之半導體裝置之製造中，圖3所示之成為內部連接部的第1鍍敷層11與半導體元件20之電極的覆晶連接後，以封閉樹脂而封閉半導體元件搭載側，之後，將第2鍍敷層12作為蝕刻光罩而使用，由形成將固定用樹脂15-1作為底面之第2凹部1b者，可使導線13m完成者。然而，作為呈於所形成之第2凹部1b，形成補強用樹脂15-2而與固定用樹脂15-1一體地連接亦可。 [產業上之利用可能性] 　　[0047] 本發明之多列型導線框係有助於必須組裝覆晶連接半導體元件之表面安裝型之封閉樹脂型半導體裝置之領域。
[0048]1‧‧‧金屬板(基材)1a‧‧‧第1凹部1b‧‧‧第2凹部10‧‧‧導線框11‧‧‧第1鍍敷層11a‧‧‧第1鍍敷層之一方側的面12‧‧‧第2鍍敷層12a‧‧‧第2鍍敷層之另一方側的面13m‧‧‧導線(導線部)14‧‧‧連接用的焊錫15‧‧‧第1樹脂15c‧‧‧第1樹脂之一方側的面15d‧‧‧第1樹脂之另一方側的面15-1‧‧‧固定用樹脂15-2‧‧‧補強用樹脂15’‧‧‧第2樹脂15’a‧‧‧第2樹脂之開口部15’c‧‧‧第2樹脂之一方側的面19‧‧‧凹部20‧‧‧半導體元件30‧‧‧第1抗蝕光罩31‧‧‧第2抗蝕光罩32‧‧‧第3抗蝕光罩
10n‧‧‧導線框
11‧‧‧第1鍍敷層
11a‧‧‧第1鍍敷層之一方側的面
12‧‧‧第2鍍敷層
12a‧‧‧第2鍍敷層之另一方側的面
13m‧‧‧導線(導線部)
15‧‧‧第1樹脂
15c‧‧‧第1樹脂之一方側的面
15d‧‧‧第1樹脂之另一方側的面
15-1‧‧‧固定用樹脂
15-2‧‧‧補強用樹脂
15’‧‧‧第2樹脂
15’a‧‧‧第2樹脂之開口部
15’c‧‧‧第2樹脂之一方側的面
19‧‧‧凹部

Claims (6)

  1. 一種導線框，係與半導體元件的搭載側的面全體接觸的具有半導體元件搭載用的面的導線框，其中，由金屬板而形成之複數的導線之側面經由第1樹脂加以固定，且前述導線中的以與半導體元件的電極對向的狀態藉由銲錫覆晶連接之成為內部連接部的面，係在於前述第1樹脂的一方側的面之領域內露出而構成；於前述第1樹脂之一方側的面上，具有使成為前述內部連接部的面露出之開口部的第2樹脂，具有較成為前述內部連接部的面為高之高度位置，在前述開口部之側面，包圍成為前述內部連接部之面之周圍而形成，在前述第2樹脂的前述開口部的側面與前述導線的成為前述內部連接部的面的露出面，形成具有能防止用於半導體元件搭載的熔融的焊錫溢出的容積的凹部，並且將除了該凹部的上面以平面形成；前述半導體元件搭載用的面，由位於包圍前述凹部領域的領域的前述第2樹脂的上面形成。
  2. 如申請專利範圍第1項記載之導線框，其中，前述第2樹脂之開口部係形成為成為前述內部連接部的面之全域露出之大小，或成為前述內部連接部的面之一部分露出之大小者。
  3. 如申請專利範圍第1項或第2項記載之導線框，其中，於領域內具有成為前述內部連接部之面之前述導線框之一方側的面係較該導線之另一方側的面為大者。
  4. 如申請專利範圍第1項或第2項記載之導線框，其中，於前述導線之成為內部連接部的面與成為外部連接部的面之至少一方，係加以形成有鍍敷層者。
  5. 一種導線框，係與半導體元件的搭載側的面全體接觸的具有半導體元件搭載用的面的導線框，其中，經由形成於金屬板之一方側的凹部而加以區劃複數之導線部，而前述複數之導線部之側面，經由第1樹脂而加以固定，且前述導線部中的以與半導體元件的電極對向的狀態藉由銲錫覆晶連接之成為內部連接部的面係在於前述第1樹脂之一方側的面之領域內露出而構成；於前述第1樹脂之一方側的面上，具有使成為前述內部連接部的面露出之開口部的第2樹脂，具有較成為前述內部連接部的面為高之高度位置，在前述開口部之側面，包圍成為前述內部連接部之面之周圍而形成，在前述第2樹脂的前述開口部的側面與前述導線的成為前述內部連接部的面的露出面形成凹部，並且將除了該凹部的上面以平面形成；前述半導體元件搭載用的面，由位於包圍前述凹部領域的領域的前述第2樹脂的上面形成。
  6. 如申請專利範圍第5項記載之導線框，其中，前述第2樹脂之開口部係形成為成為前述內部連接部的面之全域露出之大小，或成為前述內部連接部的面之一部分露出之大小者。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210074621A1 (en) * 2019-09-10 2021-03-11 Amazing Microelectronic Corp. Semiconductor package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080093717A1 (en) * 2004-06-29 2008-04-24 Advanced Semiconductor Engineering, Inc. Leadframe of a leadless flip-chip package and method for manufacturing the same
US20120146199A1 (en) * 2010-12-09 2012-06-14 Qpl Limited Substrate for integrated circuit package with selective exposure of bonding compound and method of making thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283275A (ja) * 1994-04-08 1995-10-27 Toshiba Corp ボンディングテ−プ、そのボンディングテ−プを用いた半導体装置及びその製造方法
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP4357728B2 (ja) * 2000-09-29 2009-11-04 大日本印刷株式会社 樹脂封止型半導体装置
US7795079B2 (en) * 2005-07-21 2010-09-14 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7232755B1 (en) * 2005-08-02 2007-06-19 Asat Ltd. Process for fabricating pad frame and integrated circuit package
KR101089449B1 (ko) * 2005-08-10 2011-12-07 가부시키가이샤 미츠이하이테크 반도체 장치 및 그 제조 방법
US20090189296A1 (en) * 2008-01-30 2009-07-30 Chipmos Technologies Inc. Flip chip quad flat non-leaded package structure and manufacturing method thereof and chip package structure
JP5271949B2 (ja) * 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
US8519518B2 (en) * 2010-09-24 2013-08-27 Stats Chippac Ltd. Integrated circuit packaging system with lead encapsulation and method of manufacture thereof
US20120261689A1 (en) * 2011-04-13 2012-10-18 Bernd Karl Appelt Semiconductor device packages and related methods
US9324584B2 (en) * 2012-12-14 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with transferable trace lead frame
US9331003B1 (en) * 2014-03-28 2016-05-03 Stats Chippac Ltd. Integrated circuit packaging system with pre-molded leadframe and method of manufacture thereof
CN104282637B (zh) * 2014-10-31 2017-09-29 通富微电子股份有限公司 倒装芯片半导体封装结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080093717A1 (en) * 2004-06-29 2008-04-24 Advanced Semiconductor Engineering, Inc. Leadframe of a leadless flip-chip package and method for manufacturing the same
US20120146199A1 (en) * 2010-12-09 2012-06-14 Qpl Limited Substrate for integrated circuit package with selective exposure of bonding compound and method of making thereof

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