TWI739472B - 記憶體裝置及其擦除和驗證方法 - Google Patents

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Abstract

一種記憶體裝置包括控制電路和複數個記憶體塊。複數個記憶體塊的選定的記憶體塊包括頂部選擇閘、底部選擇閘、複數條字線、公共源極線和P井。控制電路執行擦除和驗證方法，其中該擦除和驗證方法包括：在擦除階段期間擦除選定的記憶體塊；以及在驗證階段期間在頂部選擇閘導通之前的維持週期期間維持底部選擇閘導通。

Description

記憶體裝置及其擦除和驗證方法
本發明涉及記憶體裝置及其擦除和驗證方法，並且更具體而言，涉及能夠增加通道放電時間以避免虛假錯誤驗證的記憶體裝置及其擦除和驗證方法。
半導體記憶體廣泛應用於各種電子裝置中，例如蜂窩電話、數碼相機、個人數位助理、醫療電子裝置、移動計算裝置和非移動計算裝置中。非易失性記憶體允許資訊被存儲和保存。非易失性記憶體的示例包括快閃記憶體記憶體(例如，NAND型和NOR型快閃記憶體記憶體)和電可擦可程式設計唯讀記憶體(電可擦可程式設計唯讀記憶體，EEPROM)。
近來，已經提出了使用三維(3D)堆疊記憶體結構的超高密度記憶體裝置，有時被稱為位成本可縮放(BiCS)架構。例如，3D NAND堆疊快閃記憶體記憶體裝置可以由交替的導電層和電介質層的陣列形成。在層中鑽出存儲孔以同時限定很多存儲層。然後通過用適當的材料填充存儲孔來形成NAND串。存儲單元的控制閘由導電層提供。
每個平面NAND記憶體由通過複數條字線和位元線連接的存儲單元陣列構成。資料被逐頁地程式設計到平面NAND記憶體中或從平面NAND記憶體讀出，並被逐塊地從平面NAND記憶體擦除，即，塊是常規的擦除操作的單位， 並且頁是常規的程式設計操作的單位。
對於現有的三維(3D)NAND快閃記憶體結構，在擦除階段之後，需要驗證階段來驗證擦除是否成功。然而，在3D NAND快閃記憶體中，在驗證階段中可能發生虛假錯誤。
因此，本發明的目標是提供一種能夠增加通道放電時間以避免虛假錯誤驗證的記憶體裝置及其擦除和驗證方法。
本發明公開了一種記憶體裝置。該記憶體裝置包括控制電路和複數個記憶體塊。複數個記憶體塊中的選定的記憶體塊包括頂部選擇閘、底部選擇閘、複數條字線、公共源極線和P井。控制電路執行擦除和驗證方法，其中，該擦除和驗證方法包括：在擦除階段期間擦除選定的記憶體塊；以及在驗證階段期間，在頂部選擇閘導通之前的維持週期期間維持底部選擇閘導通。
本發明公開了一種用於記憶體裝置的擦除和驗證方法，其中，該記憶體裝置的複數個記憶體塊中的選定的記憶體塊包括頂部選擇閘、底部選擇閘、複數條字線、公共源極線和P井。該擦除和驗證方法包括：在擦除階段期間擦除選定的記憶體塊；以及在驗證階段期間，在頂部選擇閘導通之前的維持週期期間維持底部選擇閘導通。
30:記憶體裝置
302:記憶體陣列
304:控制電路
70:流程
700~706:步驟
SG_T:頂部選擇閘
SG_B:底部選擇閘
Sub:基板
101~104:電晶體
CG1~CG4:控制閘
FG1~FG4:浮置閘
CSL:公共源極線
SGTL,SGBL:選擇閘線
WL1~WL4,WL1~WLN:字線
BLOCK1~BLOCKI:記憶體塊
BL1-BLM:位元線
T0~T3:時間
Ve,Vv,Von:電壓
Pm,Pm’,Pm”:維持週期
第1圖是示出了根據本發明實施例的一個NAND串的頂視圖。
第2圖是示出了根據本發明實施例的一個NAND串的等效電路的圖示。
第3圖是示出了根據本發明實施例的記憶體裝置的示例性結構的圖示。
第4圖是常規的擦除和驗證過程的時序圖。
第5A圖是根據本發明實施例的擦除和驗證過程的時序圖。
第5B圖是常規的擦除和驗證過程和根據本發明實施例的擦除和驗證過程的通道電勢的示意圖。
第6A圖和第6B圖是根據本發明其他實施例的擦除和驗證過程的時序圖。
第7圖是根據本發明實施例的擦除和驗證過程的示意圖。
在以下具體實施方式中，參考了附圖，附圖通過說明的方式示出了在其中可以實施本發明的具體實施例。充分詳細地描述了這些實施例，以使本領域技術人員能夠實踐本發明。應當理解，本發明的各實施例儘管不同，但未必是相互排斥的。例如，本文結合一個實施例描述的特定特徵、結構或特性可以在其他實施例中實施而不脫離本發明的精神和範圍。另外，應當理解，每個所公開的實施例中的各個元件的位置或佈置可以被修改而不脫離本發明的精神和範圍。因此，以下具體實施方式不應當以限制性意義來理解，並且本發明的範圍僅受所附請求項(適當地解釋)連同請求項有權支配的等價物的完整範圍的限定。在附圖中，類似的數位在所有幾幅圖中是指相同或相似的功能。
在以下說明書和請求項中，術語“包括”是以開放的方式使用的，因此應當被解釋為表示“包括，但不限於”。而且，術語“耦合”意在表示間接或直接的電連接。因此，如果一個器件電連接到另一個器件，該連接可以是通過直接的電連接，或者是通過經由其他器件和連接的間接的電連接。“大致”表示在可接受的誤差預算之內，本領域的技術人員能夠在特定的誤差預算之內解決技術問題並基本實現技術效果。
第1圖是示出了根據本發明實施例的NAND串的頂視圖。第2圖是示 出了其等效電路的圖示。在使用NAND結構的快閃記憶體記憶體系統中，複數個電晶體被串聯佈置並且被夾置於兩個選擇閘之間，被稱為NAND串。第1圖和第2圖中繪示的NAND串包括串聯耦合並且被夾置於頂部選擇閘SG_T、底部選擇閘SG_B(在源極側)和基板Sub之間的四個電晶體101~104，其中基板Sub包括P井。頂部選擇閘SG_T被佈置為用於經由位元線觸點將NAND串連接到位元線，並且可以通過向選擇閘線SGTL施加適當的電壓來控制頂部選擇閘SG_T。底部選擇閘SG_B被佈置為用於將NAND串連接到公共源極線CSL，並且可以通過向選擇閘線SGBL施加適當的電壓來控制底部選擇閘SG_B。公共源極線CSL穿過堆疊結構。電晶體101~104中的每個包括控制閘和浮置閘。例如，電晶體101包括控制閘CG1和浮置閘FG1，電晶體102包括控制閘CG2和浮置閘FG2，電晶體103包括控制閘CG3和浮置閘FG3，並且電晶體104包括控制閘CG4和浮置閘FG4。控制閘CG1連接到字線WL1，控制閘CG2連接到字線WL2，控制閘CG3連接到字線WL3，並且控制閘CG4連接到字線WL4。
出於說明性目的，第1圖和第2圖在NAND串中示出了四個存儲單元。在其他實施例中，NAND串可以包括8個存儲單元、16個存儲單元、32個存儲單元、64個存儲單元、128個存儲單元等。然而，NAND串中的存儲單元的數量不限制本發明的範圍。
用於使用NAND結構的快閃記憶體記憶體系統的典型架構包括幾個NAND串。每個NAND串通過由選擇線SGBL控制的其底部選擇閘SG_B連接到公共源極線CSL，並通過由選擇線SGTL控制的其頂部選擇閘SG_T連接到其相關聯的位元線。每條位元線和經由位元線觸點連接到該位元線的相應的(一個或複數個)NAND串包括存儲單元陣列的列。位元線是與複數個NAND串共用的。典型地，位元線在垂直於字線的方向上在NAND串頂部上延伸，並且位元線連接到一個或複數個感測放大器。
第3圖是示出了根據本發明實施例的記憶體裝置30的示例性結構的圖示。記憶體裝置30包括記憶體陣列302和控制電路304。控制電路304被用於對記憶體陣列302執行讀取、寫入、擦除和驗證操作，並且控制電路304可以包括字線驅動器、位元線驅動器、列解碼器、感測電路、資料緩衝器、程式驗證邏輯和擦除驗證電路。記憶體陣列302被分成存儲單元的複數個記憶體塊，複數個記憶體塊被表示為BLOCK1~BLOCKI，其中I是正整數，並且通常等於大的數位。塊包含經由位元線BL1-BLM和一組公共的字線WL1~WLN訪問的一組NAND串，其中M和N是大於1的整數。NAND串的一個端子經由頂部選擇閘(連接到選擇閘線SGTL)連接到對應的位元線，並且另一個端子經由底部選擇閘(連接到選擇閘線SGBL)連接到公共源極線CSL。每個塊通常被分成若干頁，如虛線所示。在一個實施例中，塊是常規的擦除操作的單位，並且頁是常規的程式設計操作的單位。然而，也可以使用其他的擦除/程式設計的單位。
在控制電路304以塊為單位執行擦除操作時，必須要進行對應的驗證操作以保證對應的存儲單元被擦除，從而防止將導致3D NAND快閃記憶體記憶體壽命縮短的資料殘留或亞穩態。
更具體而言，在驗證階段中，使對應的存儲單元傳導，以通過測量對應的存儲單元的閾值電壓來檢測對應的存儲單元為“強”邏輯1還是“弱”邏輯1。如果對應的存儲單元不夠“強”，或者對應的存儲單元的閾值電壓不滿足預定義閾值，則位元單元可能在老化期間從邏輯1變為邏輯0，並且3D NAND快閃記憶體的可靠性劣化。因此，在擦除階段之後，需要檢查位元單元以判斷對應的存儲單元的閾值電壓是否滿足預定義閾值。然而，在驗證階段中可能發生虛假錯誤。
詳細地，請參考第4圖，第4圖是常規的擦除和驗證過程的時序圖，其中T1是驗證階段開始的時間，T2是頂部選擇閘SG_T的電壓開始達到導通電壓 Von的時間，並且T3是驗證階段結束的時間。如第4圖中所示，在選擇記憶體塊BLOCK1~BLOCKI中的選定的記憶體塊進行擦除時，以一個NAND串作為示例，在擦除階段中，頂部選擇閘SG_T、底部選擇閘SG_B和公共源極線CSL被浮置(floating)，字線被接地，並且P井被提供以擦除電壓Ve(即，P井的電壓上升到並且在一段時間內維持在擦除電壓Ve，並且然後下降到零)。因此，在對應的存儲單元的浮閘中捕獲的電子被P井的高擦除電壓Ve吸引，並且離開浮閘，從而擦除對應的存儲單元。
然後，在驗證階段中，字線被提供以驗證電壓Vv(例如，2.2V)，然後頂部選擇閘SG_T、底部選擇閘SG_B被提供以導通電壓Von，並且最後字線再次被提供以驗證電壓Vv，以檢查對應的存儲單元的閾值電壓是否滿足預定義閾值。如果對應的存儲單元的閾值電壓不滿足預定義閾值，即，驗證階段期間的驗證失敗，則執行另一擦除階段和另一驗證階段，直到對應的存儲單元的閾值電壓滿足預定義閾值，或者如果執行了預定義次數的驗證失敗的驗證階段，則生成錯誤消息。
然而，由於在擦除階段中頂部選擇閘SG_T和底部選擇閘SG_B被浮置，在P井的電壓降低到零時，頂部選擇閘SG_T和底部選擇閘SG_B的電壓相應地下降，並且然後低於導通電壓Von，使得底部選擇閘SG_B截止，並且因而通道停止放電並且被浮置(如第5B圖的虛線中所示)。然後，在字線的電壓在驗證階段期間(T1和T2之間)升高到驗證電壓Vv時，通道的電勢與字線的電壓耦合，以保持在較高的電勢。此後，當在驗證階段中(在T2之後)頂部選擇閘SG_T和底部選擇閘SG_B導通時，通道與P井連接，從而接地，使得通道的電勢迅速下降，並且因而字線的電壓被耦合以相應地下降。結果，在第一驗證階段中發生虛假錯誤，這樣需要另一擦除階段和另一驗證階段，並且因而用低於所需值的閾值電壓對對應的存儲單元進行了過度擦除。
例如，如果對應的存儲單元被擦除到強邏輯1，但被確定為弱邏輯1，那麼需要另一擦除階段來保證擦除成功。然而，擦除具有強邏輯1的對應的存儲單元是冗餘步驟，因為對應的存儲單元在邏輯上足夠強。結果，更多的虛假錯誤導致擦除階段和驗證階段的週期更長，這導致記憶體裝置30的可靠性和程式設計性能劣化。
相比而言，在本發明的擦除和驗證過程中，在選擇記憶體塊BLOCK1~BLOCKI中的選定的記憶體塊進行擦除時，在驗證階段期間，控制電路304在頂部選擇閘SG_T導通之前的維持週期期間維持底部選擇閘SG_B導通。結果，通過在驗證階段期間在頂部選擇閘SG_T導通之前的維持週期期間維持底部選擇閘SG_B導通，本發明增加了通道放電時間，以避免字線的電壓下降和其後的虛假錯誤驗證。
更具體而言，請參考第5A圖和第5B圖，第5A圖是根據本發明實施例的擦除和驗證過程的時序圖，並且第5B圖是常規的擦除和驗證過程和根據本發明實施例的擦除和驗證過程的通道電勢的示意圖。從第5A圖可以看出，在選擇記憶體塊BLOCK1~BLOCKI中的選定的記憶體塊進行擦除時，以一個NAND串為例，在導通頂部選擇閘SG_T之前，在維持週期Pm期間底部選擇閘SG_B被從浮置切換成維持在導通電壓Von(例如，6.5V)，其中維持週期Pm在P井電壓降低時從底部選擇閘SG_B的電壓下降到導通電壓Von，直到在驗證階段期間頂部選擇閘SG_T被導通。
在這樣的情況下，在維持週期Pm期間，公共源極線CSL和通道可以是連接的。因此，與常規的擦除和驗證過程(在以上描述中具有由於字線耦合導致的較高的通道電勢和由於通道放電耦合導致的字線的電壓下降的問題)相比，在本發明中如第5B圖中的實線所示，在早期驗證階段(T1之後)中，通道保持放電到零電勢，由此增加了通道放電時間並且避免了如第5A圖所示的字線 的電壓下降。可以通過參考常規的擦除和驗證過程的以上描述來推導該擦除和驗證過程的其他操作，例如，在擦除階段期間(除了保持週期Pm之外)底部選擇閘是被浮置的，並且為簡潔起見下文不再敘述。結果，本發明增加了通道放電時間，以避免之後的虛假錯誤驗證，以改善擦除和驗證過程的效率。
要指出的是，本發明的精神是在驗證階段期間在頂部選擇閘SG_T導通之前的維持週期期間維持底部選擇閘SG_B導通，以增加通道放電時間，以避免由於通道放電耦合而導致的字線的電壓下降。本領域的技術人員可以做出修改或變更，其仍然屬於本發明的範圍。例如，在其期間底部選擇閘SG_B導通的維持週期不限於第5A圖中所示的維持週期Pm，並且可以是其他時間間隔，只要維持週期是在驗證階段期間頂部選擇閘SG_T導通之前即可。
例如，請參考第6A圖和第6B圖，第6A圖和6B是根據本發明其他實施例的擦除和驗證過程的時序圖。如第6A圖中所示，維持週期Pm’在驗證階段之內，即，從T1和T2之間的中點附近直到頂部選擇閘SG_T被導通。在這樣的情況下，儘管如常規的擦除和驗證過程(如第5B圖的虛線所示)那樣，通道電勢可能由於字線耦合而變高，但通道仍然能夠被放電，以迅速達到零電勢，即使從T1和T2之間的中點開始(參考第5B圖的實線，可以使通道迅速放電)。結果，即使維持週期Pm’比維持週期Pm更短，第6A圖的實施例也可以增加通道放電時間，以避免由於通道放電耦合而導致的字線的電壓下降。
另一方面，如第6B圖中所示，維持週期Pm”從擦除階段開始直到頂部選擇閘SG_T被導通。在這樣的情況下，通道是傳導的以使電子盡可能快地釋放。
要指出的是，在以上實施例中，3D NAND快閃記憶體的預設值為邏輯1。然而，在其他實施例中，3D NAND快閃記憶體的預設值可以是邏輯0，並且擦除的移動是使存儲單元從1到0。在實施例中，高電壓(例如，1.1伏)表示 邏輯1，並且在實施例中，邏輯1可以由低電壓(例如，0伏)表示，但不限於此。然而，強邏輯1和邏輯0之間的預定義閾值在工藝技術之間可能會不同；例如，在22nm超低功率(22ULP)技術中，該閾值可以是0.7伏。本領域的技術人員可以相應地做出修改和變更，本文對此沒有限制。
此外，儘管本發明避免了虛假錯誤驗證，然而，如果對應的存儲單元的閾值電壓不滿足預定義閾值，即，驗證階段期間的驗證失敗，則執行另一擦除階段和另一驗證階段，直到對應的存儲單元的閾值電壓滿足預定義閾值，或者如果執行了預定義次數的驗證失敗的驗證階段，則生成錯誤消息。確定擦除和驗證過程失敗的標準不受限制，並且可以基於閾值時間、為3D NAND快閃記憶體執行擦除和驗證過程的閾值次數、或其任意組合。另外，閾值時間或閾值次數可以通過預先確定或校正來固定，可以是通過表格映射的數位、或相應地進行調整以適應實際情形。本領域的技術人員可以相應地對決策規則做出修改和變更，並且本文對此沒有限制。
此外，可以修改擦除和驗證過程以按順序在複數個擦除階段之後具有驗證階段。例如，3D NAND快閃記憶體擦除和驗證過程可以包括第一擦除階段、第二擦除階段和驗證階段。在實施例中，擦除和驗證過程中的每個應當包括在其期間底部選擇閘SG_B被導通的維持週期，以增加通道放電時間，並且從而避免由於通道放電耦合而導致的字線的電壓下降。
要指出的是，上文陳述的實施例用於說明本發明的概念。本領域的技術人員可以做出修改和變更，並且本文對此沒有限制。因此，只要在驗證階段期間頂部選擇閘SG_T導通之前使底部選擇閘SG_B導通，就滿足本申請的要求，這在本申請的範圍之內。
第7圖是根據本發明實施例的擦除和驗證流程70的示意圖。如第7圖中所示，3D NAND快閃記憶體擦除和驗證流程70包括以下步驟：
步驟700：開始。
步驟702：在擦除階段期間擦除選定的記憶體塊；
步驟704：在驗證階段期間，在頂部選擇閘SG_T導通之前的維持週期期間維持底部選擇閘SG_B導通。
步驟706：結束。
可以參考以上描述推導出擦除和驗證流程70的詳細操作，並且為了簡潔起見下文不再敘述。
總之，本發明通過在驗證階段期間在頂部選擇閘SG_T導通之前的維持週期期間維持底部選擇閘SG_B導通，增加了通道放電時間，以避免由於通道放電耦合而導致的字線的電壓下降和虛假錯誤驗證。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
70:流程
700~706:步驟

Claims (18)

  1. 一種記憶體裝置，包括：複數個記憶體塊，其中，該複數個記憶體塊中的選定的記憶體塊包括頂部選擇閘、底部選擇閘、複數條字線、公共源極線和P阱；以及控制電路，該控制電路被配置為執行擦除和驗證方法，其中，該擦除和驗證方法包括：在擦除階段期間擦除該選定的記憶體塊；以及在驗證階段期間，該複數條字線被提供以驗證電壓，在該頂部選擇閘導通之前的維持週期期間維持該底部選擇閘導通。
  2. 如請求項1的記憶體裝置，其中，在該維持週期期間該底部選擇閘的電壓被維持在導通電壓。
  3. 如請求項1的記憶體裝置，其中，該維持週期在該P阱的電壓降低時從該底部選擇閘的電壓下降到導通電壓，直到在該驗證階段期間該頂部選擇閘被導通。
  4. 如請求項1的記憶體裝置，其中，該維持週期在該驗證階段之內。
  5. 如請求項1的記憶體裝置，其中，該維持週期從該擦除階段的開始直到該頂部選擇閘被導通。
  6. 如請求項1的記憶體裝置，其中，在該擦除階段期間，該P阱被 提供以擦除電壓，並且該頂部選擇閘被浮置，並且在該擦除階段期間，除該維持週期之外，該底部選擇閘被浮置。
  7. 如請求項1的記憶體裝置，其中，並且然後在該驗證階段期間，該頂部選擇閘和該底部選擇閘被提供以導通電壓。
  8. 如請求項1的記憶體裝置，其中，如果該驗證階段期間的驗證失敗，則執行另一擦除階段和另一驗證階段。
  9. 如請求項8的記憶體裝置，其中，如果執行了預定義次數的驗證失敗的驗證階段，則生成錯誤消息。
  10. 一種用於記憶體裝置的擦除和驗證方法，其中，該記憶體裝置的複數個記憶體塊中的選定的記憶體塊包括頂部選擇閘、底部選擇閘、複數條字線、公共源極線和P阱，該擦除和驗證方法包括：在擦除階段期間擦除該選定的記憶體塊；以及在驗證階段期間，為該複數條字線提供驗證電壓，在該頂部選擇閘導通之前的維持週期期間維持該底部選擇閘導通。
  11. 如請求項10的擦除和驗證方法，還包括：在該維持週期期間將該底部選擇閘的電壓維持在導通電壓。
  12. 如請求項10的擦除和驗證方法，其中，該維持週期在該P阱的電壓降低時從該底部選擇閘的電壓下降到導通電壓，直到在該驗證階段期間該 頂部選擇閘被導通。
  13. 如請求項10的擦除和驗證方法，其中，該維持週期在該驗證階段之內。
  14. 如請求項10的擦除和驗證方法，其中，該維持週期從該擦除階段的開始直到該頂部選擇閘被導通。
  15. 如請求項10的擦除和驗證方法，還包括：在該擦除階段期間，為該P阱提供擦除電壓，並且使該頂部選擇閘浮置；以及在該擦除階段期間，除該維持週期之外，使該底部選擇閘浮置。
  16. 如請求項10的擦除和驗證方法，還包括：在該驗證階段期間，並且然後為該頂部選擇閘和該底部選擇閘提供導通電壓。
  17. 如請求項10的擦除和驗證方法，還包括：如果該驗證階段期間的驗證失敗，則執行另一擦除階段和另一驗證階段。
  18. 如請求項17的擦除和驗證方法，還包括：如果執行了預定義次數的驗證失敗的驗證階段，則生成錯誤消息。
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