TWI716754B - 半導體模組 - Google Patents

半導體模組 Download PDF

Info

Publication number
TWI716754B
TWI716754B TW107136422A TW107136422A TWI716754B TW I716754 B TWI716754 B TW I716754B TW 107136422 A TW107136422 A TW 107136422A TW 107136422 A TW107136422 A TW 107136422A TW I716754 B TWI716754 B TW I716754B
Authority
TW
Taiwan
Prior art keywords
end surface
die pad
frame
pad frame
laser
Prior art date
Application number
TW107136422A
Other languages
English (en)
Other versions
TW202005027A (zh
Inventor
漆畑博可
茂野隆
伊藤瑛基
木村涉
遠藤弘隆
小池俊央
河野俊紀
Original Assignee
日商加藤電器製作所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商加藤電器製作所股份有限公司 filed Critical 日商加藤電器製作所股份有限公司
Publication of TW202005027A publication Critical patent/TW202005027A/zh
Application granted granted Critical
Publication of TWI716754B publication Critical patent/TWI716754B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49524Additional leads the additional leads being a tape carrier or flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233Copper alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明的電子模組,包括:裸片焊盤框;半導體晶片,配置在裸片焊盤框的上端面上,並且上端面配置有第一電極,下端面配置有第二電極;裸片焊盤用導電性連接構件,位於半導體晶片的第二電極與裸片焊盤框的上端面之間,用於將半導體晶片的第二電極與裸片焊盤框的上端面電連接;第一線夾框,配置在半導體晶片的上端面上;第一線夾用導電性連接部件,位於半導體晶片的第一電極與第一線夾框的下端面之間,用於將半導體晶片的第一電極與第一線夾框的下端面電連接;以及封裝樹脂,用於封裝半導體晶片、裸片焊盤框、第一線夾框、第一線夾用導電性連接部件、以及裸片焊盤用導電性連接構件。

Description

半導體模組
本發明涉及一種半導體模組。
以往,有一種半導體模組已被普遍認知,其具備:半導體晶片;藉由鍵合線與該半導體晶片電連接的引線框;用於封裝半導體晶片與引線框的封裝樹脂;以及利用接合材料接合在半導體晶片上的裸片焊盤框(die-pad frame)(例如參照特開平06-260572,特開2008-311366等)。
這種半導體模組藉由在裸片焊盤框的端部設置突起部,從而來提升封裝樹脂與該裸片焊盤框之間的密合性。
然而,在這種半導體模組上,用於配置半導體晶片的裸片焊盤框DF的端部處有時會發生封裝樹脂H產生裂痕K或剝離的問題(第14圖、第15圖)。
因此,在這種半導體模組上,配置在半導體晶片CX上的線夾框(clip frame)CF1的端部就需要與半導體晶片CX絕緣。
再有,即使在半導體晶片CX上設置的線夾框CF1的端部的附近,有時也會發生上述封裝樹脂H產生裂痕Q的問題(第15圖)。
本發明的目的,是提供一種半導體模組,其能夠在裸片焊盤框的端部附近一邊提升線夾框與半導體晶片之間的絕緣性,一邊抑制封裝樹脂的開裂和剝離。
本發明的一種形態涉及的半導體模組,其特徵在於,包括:裸片焊盤框;半導體晶片,配置在所述裸片焊盤框的上端面上的晶片區域上,並且上端面配置有第一電極,下端面配置有第二電極;裸片焊盤用導電性連接構件,位於所述半導體晶片的所述第二電極與所述裸片焊盤框的上端面之間,用於將所述半導體晶片的所述第二電極與所述裸片焊盤框的上端面電連接;第一線夾框,配置在所述半導體晶片的上端面上;第一線夾用導電性連接部件,位於所述半導體晶片的所述第一電極與所述第一線夾框的下端面之間,用於將所述半導體晶片的所述第一電極與所述第一線夾框的下端面電連接;以及封裝樹脂,用於封裝所述半導體晶片、所述裸片焊盤框、所述第一線夾框、所述第一線夾用導電性連接部件、以及所述裸片焊盤用導電性連接構件,其中,所述第一線夾框的上端面的端部配置有部分位於比所述第一線夾框的上端面更上方的線夾用鎖緊部,從而使所述線夾用鎖緊部與所述半導體晶片的上端面分離,所述線夾用鎖緊部的下端面上形成有槽。
在所述半導體模組中,與所述線夾用鎖緊部的下端面上的所述槽所延伸的長度方向相垂直的所述槽的截面形狀呈V字形。
在所述半導體模組中,所述線夾用鎖緊部的下端面的所述槽藉由雷射照射或按壓來形成。
在所述半導體模組中,所述線夾用鎖緊部的下端面的所述槽沿所述第一線夾框的上端面的端部的周圍進行設置。
在所述半導體模組中,所述線夾用鎖緊部沿所述第一線夾框的上端面的端部的周圍連續地設置。
在所述半導體模組中,所述線夾用鎖緊部的下端面的所述槽沿所述第一線夾框的上端面的端部的周圍設置有多條。
在所述半導體模組中,所述線夾用鎖緊部具有從所述第一線夾框的上端面的端部向上方突出的段差。
在所述半導體模組中,所述線夾用鎖緊部具有從所述第一線夾框的上端面的端部向上方突出的多個段差。
在所述半導體模組中,所述線夾用鎖緊部的端部為矩形或彎曲的形狀。
在所述半導體模組中,所述線夾用鎖緊部是藉由將所述第一線夾框的上端面的端部向上方按壓後形成的。
在所述半導體模組中,所述封裝樹脂的線膨脹係數小於所述裸片焊盤框以及所述第一線夾框的線膨脹係數,並且,大於所述半導體晶片的線膨脹係數。
在所述半導體模組中,所述半導體晶片的上端面上配置有上端面的面積比所述第一電極更小的第三電極,所述半導體模組進一步包括:第二線夾框,在所述半導體晶片的上端面上與所述第一線夾框鄰接配置,並且上端面的面積比所述第一線夾框更小;以及 第二線夾用導電性連接部件,用於將所述半導體晶片的所述第三電極與所述第二線夾框的下端面電連接。
在所述半導體模組中,所述半導體晶片為MOS電晶體,所述第一電極為所述MOS電晶體的源電極,所述第二電極為所述MOS電晶體的汲電極,所述第三電極為所述MOS電晶體的閘電極。
在所述半導體模組中,所述第一線夾用導電性連接部件、第二線夾用導電性連接部件、以及裸片焊盤用導電性連接構件均為焊錫構件。
在所述半導體模組中,所述裸片焊盤框具有:突起部,配置在所述裸片焊盤框的主體的端部的上側並且從所述裸片焊盤框的所述主體的上端面向與所述裸片焊盤框的所述主體的上端面相平行的方向延伸,用於提高與所述封裝樹脂之間的密合性,在所述突起部的前端,設置有部分位於比所述突起部的上端面更上方的鎖緊部。
在所述半導體模組中,所述裸片焊盤框的所述突起部上設置有藉由雷射照射形成的一個或多個雷射槽,使一個或多個所述雷射槽在所述突起部的上端面上沿所述裸片焊盤框的所述主體的端部延伸。
在所述半導體模組中,與所述突起部的上端面上的所述雷射槽所延伸的長度方向相垂直的所述雷射槽的截面形狀呈V字形或U字形, 所述雷射槽中的第一雷射槽的底部比所述第一雷射槽的寬度的中心更偏向配置有所述半導體晶片的晶片區域一側。
在所述半導體模組中,相對於所述突起部的上端面上形成有所述第一雷射槽的槽區域的所述雷射照射的方向,從穿過所述突起部的上端面上的所述槽區域的垂直線向所述鎖緊部一側傾斜。
在所述半導體模組中,所述突起部的上端面上的與所述雷射槽所延伸的長度方向相垂直的所述雷射槽的截面形狀呈V字形或U字形, 所述雷射槽中的第二雷射槽的底部比所述第二雷射槽的寬度的中心更偏向所述鎖緊部一側。
在所述半導體模組中,相對於所述突起部的上端面上形成有所述第二雷射槽的槽區域的所述雷射照射的方向,從穿過所述突起部的上端面上的所述槽區域的垂直線向配置有所述半導體晶片的晶片區域一側傾斜。
在所述半導體模組中,藉由所述雷射照射,所述雷射槽的內端面以及所述雷射槽的邊緣部被粗糙化,從而在所述裸片焊盤框的上端面上抑制所述裸片焊盤用導電性連接構件的流動擴展。
在所述半導體模組中,所述裸片焊盤框具有:第一邊、一端與所述第一邊相交的第二邊、一端與所述第一邊的另一端相交的第三邊、以及一端與所述第二邊的另一端相交且另一端與所述第三邊相交的第四邊,所述突起部以及所述鎖緊部被形成在沿第一、第二、以及第三邊的區域上,並且,未被形成在沿所述第四邊的區域上,在所述裸片焊盤框的上端面上的沿所述第四邊的所述區域上,形成有貫穿所述主體的,並且用於提升與所述封裝樹脂之間的密合性的貫穿孔,在所述突起部的上端面上,設置有藉由所述雷射照射形成的所述雷射槽,從而使所述雷射槽沿所述裸片焊盤框的所述第一、第二、以及第三邊延伸,沿所述第四邊,在形成有所述貫穿孔的所述區域與所述晶片區域之間,設置有藉由雷射照射形成的一個或多個追加雷射槽。
在所述半導體模組中,所述雷射槽沿所述裸片焊盤框的所述第一、第二、以及第三邊連續形成,所述追加雷射槽的數量多於所述雷射槽的數量。
在所述半導體模組中,所述雷射槽與所述追加雷射槽相連通,並且將配置有所述半導體晶片的所述裸片焊盤框的晶片區域的外周包圍。
在所述半導體模組中,構成所述裸片焊盤框的導電性金屬材料為:銅材、或在銅材中添加了Sn、Zn、Fe、Cr、Ni中的任意一種異種金屬後的合金,所述裸片焊盤框的表面未經過電鍍處理。
在所述半導體模組中,所述鎖緊部的下端面與所述突起部的下端面之間的段差的高度大於所述鎖緊部的上端面與所述突起部的上端面之間的段差的高度。
在所述半導體模組中,所述鎖緊部的下端面向著所述鎖緊部的端部朝上方傾斜。
在所述半導體模組中,所述線夾用鎖緊部的下端面向著所述線夾用鎖緊部的端部朝上方傾斜。
在所述半導體模組中,所述線夾用鎖緊部的上端面向著所述線夾用鎖緊部的端部朝下方傾斜。
在所述半導體模組中,與所述鎖緊部的下端面相連的所述突起部的下端面的端部呈彎曲的形狀。
在所述半導體模組中,所述鎖緊部的下端面的端部呈彎曲的形狀。
本發明的一種形態涉及的半導體模組,包括:裸片焊盤框;半導體晶片,配置在裸片焊盤框的上端面上的晶片區域上,並且上端面配置有第一電極,下端面配置有第二電極;裸片焊盤用導電性連接構件,位於半導體晶片的第二電極與裸片焊盤框的上端面之間,用於將半導體晶片的第二電極與裸片焊盤框的上端面電連接;第一線夾框,配置在半導體晶片的上端面上;第一線夾用導電性連接部件,位於半導體晶片的第一電極與第一線夾框的下端面之 間,用於將半導體晶片的第一電極與第一線夾框的下端面電連接;以及封裝樹脂,用於封裝半導體晶片、裸片焊盤框、第一線夾框、第一線夾用導電性連接部件、以及裸片焊盤用導電性連接構件。
並且,第一線夾框的上端面的端部配置有部分位於比第一線夾框的上端面更上方的線夾用鎖緊部,從而使線夾用鎖緊部與半導體晶片的上端面分離。
而且,線夾用鎖緊部的下端面上形成有槽。
藉由這樣,由於第一線夾框的端部與半導體晶片之間相互分離,因此第一線夾框的端部就能夠與半導體晶片充分地絕緣。
再有,在第一線夾框的端部的線夾用鎖緊部附近,藉由利用該線夾鎖緊部來對封裝樹脂的收縮進行抑制,就能夠抑制該封裝樹脂產生的開裂和剝離。
如上述般,根據本發明的半導體模組,就能夠在半導體晶片上配置的線夾框的端部附近一邊提升線夾框與半導體晶片之間的絕緣性,一邊抑制封裝樹脂的開裂和剝離。
100:半導體模組
A1:第一線夾用導電性連接構件
A2:裸片焊盤用導電性連接構件
A3:第二線夾用導電性連接構件
B:主體
Ba:端部
CF1:第一線夾框
CF1a、CF1b、CF1c:端子
CF1D:凸部
CF1E:上端面
CF2:第二線夾框
CF2a:端子
CX:半導體晶片
CXa:晶片區域
D:第二電極
D1:第一方向
D2:第二方向
Da:端部
DF:裸片焊盤框(引線框)
DF1:第一邊
DF2:第二邊
DF3:第三邊
DF4:第四邊
DL、DLa、DLb:雷射照射的方向
DM:槽
DX:槽區域
DY:鎖緊部
DY1:下端面
DY2:上端面
G:第三電極
H:封裝樹脂
K:裂痕
LM:雷射槽
LM1、LM2、LM3:雷射槽
LM4a、LM4b、LM4c、LM4d:追加雷射槽
LMa、LMb:雷射槽
LMam:雷射槽的中心
LMas、LMbs:雷射槽的底部
P:垂直線
S:第一電極
T;突起部
T1:突起部的下端面
T2:突起部的上端面
Ta:突起部的前端
Tb:端部
U:鎖緊部
U1:鎖緊部的下端面
U2:鎖緊部的上端面
Ub、Uc:段差
Ud:端部
UR:區域
Z:貫穿孔
第1圖是展示實施例一涉及的半導體模組100的一例外觀構成的上端面圖。
第2圖是展示第1圖所示的半導體模組100的一例外觀構成的下端面圖。
第3圖是展示第1圖所示的半導體模組100的一例外觀構成的,從第一方向D1的相反一側進行觀後後的側面圖。
第4圖是展示第1圖所示的半導體模組100的一例外觀構成的,從第二方向D2進行觀後後的側面圖。
第5圖是展示第1圖所示的半導體模組100的一例外觀構成的,從第一方向D1進行觀後後的側面圖。
第6圖是展示第1圖所示的半導體模組100的一例內部構成的上端面圖。
第7圖是展示沿第6圖所示的半導體模組的N-N線切割後的截面的一例截面圖。
第8圖是展示沿第6圖所示的半導體模組的N-N線切割後的截面的另一例截面圖。
第9圖是展示實施例二涉及的半導體模組的截面的一例截面圖。
第10圖是展示實施例二涉及的半導體模組的截面的另一例截面圖。
第11圖是展示實施例二涉及的半導體模組的裸片焊盤框DF的上端面構成的一例上端面圖。
第12圖是展示藉由雷射照射在裸片焊盤框DF的突起部T上形成雷射槽LM的一例操作的裸片焊盤框DF截面圖。
第13圖是展示藉由雷射照射在裸片焊盤框DF的突起部T上形成第一、第二雷射槽LMa、LMb的一例操作的裸片焊盤框DF截面圖。
第14圖是展示以往的半導體模組構成的一例下端面圖。
第15圖是展示沿第14圖中所示的以往的半導體模組的N-N線進行切割後的一例截面圖。
以下,將參照圖式對本發明涉及的實施方式進行說明。
實施例一
第1圖是展示實施例一涉及的半導體模組100的一例外觀構成的上端面圖。第2圖是展示第1圖所示的半導體模組100的一例外觀構成的下端面圖。第3圖是展示第1圖所示的半導體模組100的一例外觀構成的,從第一方向D1的相反一側進行觀後後的側面圖。第4圖是展示第1圖所示的半導體模組100的一例外觀構成的,從第二方向D2進行觀後後的側面圖。第5圖是展示第1圖所示的半導體模組100的一例外觀構成的,從第一方向D1進行觀後後的側面圖。第6圖是展示實施例一涉及的半導體模組100的一例內部構成的上端面圖。第7圖是展示沿第6圖所示的半導體模組的N-N線切割後的截面的一例截面圖。第8圖是展示沿第6圖所示的半導體模組的N-N線切割後的截面的另一例截面圖。另外,在第6圖中,對封裝構件A做了透明化處理。
例如第1圖至第8圖所示,實施例一涉及的半導體模組100包括:裸片焊盤框(引線框)DF、半導體晶片CX、裸片焊盤用導電性連接構件A2、封裝樹脂H、第一線夾框CF1、第一線夾用導電性連接構件A1、第二線夾框CF2、以及第二線夾用導電性連接構件A3。
在本實施例中,半導體模組100是作為三端子的半導體裝置(MOS電晶體)來發揮功能的。
並且,半導體晶片CX被配置在裸片焊盤框DF的上端面上的晶片區域CXa上。
該半導體晶片CX的上端面上設置有第一電極(源電極)S,下端面上設置有第二電極(汲電極)D。該半導體晶片CX的上端面上還設置有上端面的面積小於第一電極S的第三電極(閘電極)G。
該半導體晶片CX在本實施例中例如為MOS電晶體。此情況下,第一電極S為該MOS電晶體的源電極,第二電極D為該MOS電晶體的汲電極,第三電極G為該MOS電晶體的閘電極。
另外,裸片焊盤用導電性連接構件A2位於半導體晶片CX的第二電極D與裸片焊盤框DF的上端面之間。
該裸片焊盤用導電性連接構件A2將半導體晶片CX的第二電極D與裸片焊盤框DF的上端面電連接。
該裸片焊盤用導電性連接構件A2例如為焊錫構件。
第一線夾框CF1例如第6圖以及第7圖所示,配置在半導體晶片CX的上端面上。
該第一線夾框CF1例如第1圖至第6圖所示,具有從封裝樹脂H突出的端子CF1a、CF1b、CF1c。
該第一線夾框CF1的上端面CF1E的端部例如第6圖、第7圖所示,配置有部分位於比第一線夾框CF1的上端面CF1E更上方的線夾用鎖緊部DY,從而使線夾用鎖緊部DY與半導體晶片CX的上端面分離。
藉由該線夾用鎖緊部DY,在第一線夾框CF1的上端面CF1E的端部附近的封裝樹脂H被模塑固定(mold lock)。
因此,特別是如第7圖、第8圖所示,該線夾用鎖緊部DY的下端面上形成有槽DM。
與該線夾用鎖緊部DY的下端面上的槽DM所延伸的長度方向相垂直的槽DM的截面形狀呈V字形。
該線夾用鎖緊部DY的下端面的槽DM藉由雷射照射或按壓來形成。
線夾用鎖緊部DY的下端面的槽DM沿第一線夾框CF1的上端面CF1E的端部的周圍進行設置。特別是,該線夾用鎖緊部DY沿第一線夾框CF1的上端面CF1E的端部的周圍連續地設置。
該線夾用鎖緊部DY的下端面的槽DM例如第7圖、第8圖所示,沿第一線夾框CF1的上端面CF1E的端部的周圍設置有多條。
在第7圖、第8圖的示例中,雖然顯示了槽DM為2條的情況,但是也可以是1條、或者是大於等於3條。
該線夾用鎖緊部DY可以具有從第一線夾框CF1的上端面CF1E的端部向上方突出的段差。
線夾用鎖緊部DY也可以具有從第一線夾框CF1的上端面CF1E的端部向上方呈階段性突出的多個(大於等於2段)的段差。
該線夾用鎖緊部DY的端部Da為矩形或彎曲的形狀。
該線夾用鎖緊部DY例如是藉由將第一線夾框CF1的上端面CF1E的端部向上方按壓後形成的。
第一線夾框CF1例如第6圖所示,具有藉由從上方的按壓向下方突出的4個凸部CF1D。該4個凸部CF1D例如,直接或藉由第一線夾用導電性連接構件A1與半導體晶片CX的上端面的第一電極(源電極)S接觸。
第一線夾用導電性連接構件A1例如第7圖、第8圖所示,位於半導體晶片CX的第一電極S與第一線夾框CF1的下端面之間。
該第一線夾用導電性連接構件A1將半導體晶片CX的第一電極S與第一線夾框CF1的下端面電連接。
該第一線夾用導電性連接構件A1例如為焊錫構件。
第二線夾框CF2在半導體晶片CX的山端面上與第一線夾框CF1相鄰配置。
該第二線夾框CF2具有從封裝樹脂H突出的端子CF2a。
該第二線夾框CF2的上端面的面積比第一線夾框CF1更小。
第二線夾用導電性連接構件A3將半導體晶片CX的第三電極G與第二線夾框CF2的下端面電連接。
該第二線夾用導電性連接構件A3例如為焊錫構件。
封裝樹脂H用於封裝:半導體晶片CX、裸片焊盤框DF、第一線夾框CF1、第一線夾用導電性連接構件A1、第二線夾框CF2、第二線夾用導電性連接構件A3、以及裸片焊盤用導電性連接構件A2。
該封裝樹脂H的線膨脹係數例如被設定為:小於裸片焊盤框DF以及第一線夾框CF1的線膨脹係數,並且大於半導體晶片CX的線膨脹係數。
裸片焊盤框(引線框)DF例如第6圖所示,具有:第一邊DF1、一端與第一邊DF1相交的第二邊DF2、一端與第一邊DF1的另一端相交的第三邊DF3、以及一端與第二邊DF2的另一端相交且另一端與第三邊DF3相交的第四邊DF4。
即,該裸片焊盤框DF大致呈矩形。
該裸片焊盤框DF具有用於提升與封裝樹脂H之間密合性的突起部T。
該突起部T例如第6圖、第7圖所示,配置在裸片焊盤框DF的主體B的端部Ba的上側並且從裸片焊盤框DF的主體B的上端面向與裸片焊盤框DF的主體B的上端面相平行的方向(例如第二方向D2)延伸。
突起部T藉由具有這種結構,就能夠提升裸片焊盤框DF與封裝樹脂H之間的密合性。
突起部T的前端設置有部分位於比突起部T的上端面更上方的鎖緊部U。
該鎖緊部U例如第7圖所示,具有從突起部T的前端Ta的上端面向上方突出的段差Ub。進一步地,該鎖緊部U的下端面還可以具有向著前端向上方變化的段差Uc。
經由這樣,就能夠對突起部T的前端的上端面附近的封裝樹脂H進行鎖緊並進行模塑固定。
另外,該鎖緊部U的段差Ub例如是藉由將突起部T的前端向上方按壓(衝壓)後形成的。
該鎖緊部U例如第8圖所示,可以具有從突起部T的前端Ta的上端面向上方呈階段性(階梯狀)突出的多個(兩段以上)的段差Ub。還可以具有在下端面上設置為向著前端向上方呈階段性的多個(兩段以上)段差Uc。
藉由這樣,就能夠藉由從該突起部T的前端的上端面向上方呈階段性(階梯狀)突出的多個(兩個以上)段差Ub,切實地對突起部T的前端的上端面附近的封裝樹脂H進行模塑固定。
另外,該鎖緊部U的段差Ub例如是藉由將突起部T的前端向上方進行多次按壓(衝壓)後形成的。
鎖緊部U的上部的高度例如第7圖、第8圖所示,被設定為:比裸片焊盤用導電性連接構件A2的上部的高度更高,從而用於封堵裸片焊盤用導電性連接構件A2的流動。
例如第7圖、第8圖所示,在突起部T延伸的方向(例如第二方向D2)上,鎖緊部U的長度比突起部T中除鎖緊部U以外部分的長度更短。另外,也可以根據需要,將鎖緊部U的長度設定為比突起部T中除鎖緊部U以外部分的長度更長。
該鎖緊部U的端部Ua例如呈矩形或彎曲形。
構成裸片焊盤框DF的導電性金屬材料為:銅材、或在銅材中添加了Sn、Zn、Fe、Cr、Ni中的任意一種異種金屬後的合金。雖然該裸片焊盤框DF的表面未經過電鍍處理,但也可以根據需要來對該裸片焊盤框DF的表面實施電鍍處理。
經由這樣,就能夠輕易地形成裸片焊盤框DF。
突起部T例如第6圖所示,沿裸片焊盤框DF的主體B的上端面的端部Ba的周圍(沿第一、第二、第三邊DF1、DF2、DF3)連續地配置。
突起部T以及鎖緊部U如第6圖所示,被形成在沿第一、第二、以及第三邊DF1、DF2、DF3的區域上,並且,未被形成在沿第四邊DF4的區域上。
如第6圖所示,在裸片焊盤框DF的上端面上的沿第四邊DF4的區域上,形成有貫穿主體B的,並且用於提升與封裝樹脂H之間的密合性的貫穿孔Z。
砸該貫穿孔Z內,位於被封裝樹脂H封裝的一側的裸片焊盤框DF的部分的厚度與突起部T的厚度(裸片焊盤框DF的中心部分的一半的厚度)相同。經由這樣,就能夠提升裸片焊盤框DF與封裝樹脂H之間的密合性。
鎖緊部U例如也可以具有與突起部T相同的厚度。
另外,鎖緊部U的下端面U1與突起部T的下端面T1之間的段差Uc的高度可以大於鎖緊部U的上端面U2與突起部T的上端面T2之間的段差Ub的高度(第7圖)。
鎖緊部U的下端面U1可以向著鎖緊部U的端部朝上方傾斜(第7圖中的區域UR)。藉由這樣就能夠降低封裝樹脂H的應力。
在第一線夾框CF1的上端面CF1E的端部,設置有部分位於比第一線夾框CF1的上端面CF1E更上方的線夾用鎖緊部DY,從而使線夾用鎖緊部DY與半導體晶片CX的上端面分離,該線夾用鎖緊部DY的下端面DY1可以向著線夾 用鎖緊部DY的端部朝上方傾斜(第7圖中的區域DRY1)。經由這樣,就能夠進一步提升線夾用鎖緊部DY與半導體晶片CX的下端面DY1之間的絕緣性。
線夾用鎖緊部DY的上端面DY2可以向著線夾用鎖緊部DY的端部朝下方傾斜(第7圖中的區域DRY2)。經由這樣,就能夠一邊降低線夾用鎖緊部DY的端部處的封裝樹脂H的應力,一邊提升線夾用鎖緊部DY的端部與封裝樹脂H之間的密合性。
另外,與鎖緊部U的下端面U1相連的突起部T的下端面的端部Tb(第7圖)也可以採用彎曲形來替代矩形。藉由這樣就能夠降低突起部T的端部Tb處的封裝樹脂H的應力。
另外,與鎖緊部U的下端面U1的端部Ud(第7圖)也可以採用彎曲形來替代矩形。藉由這樣就能夠降低鎖緊部U的端部Ud處的封裝樹脂H的應力。
如上述般,具有上述構成的半導體模組100的裸片焊盤框DF的突起部T的前端的鎖緊部U就能夠對裸片焊盤用導電性連接構件進行封堵。
再有,在裸片焊盤框DF的突起部T的前端附近,藉由該鎖緊部U對封裝樹脂H的收縮進行抑制,從而就能夠抑制該封裝樹脂H的開裂和剝離。
即,根據實施例1涉及的半導體模組,就能夠在半導體晶片上配置的線夾框的端部附近一邊提升線夾框與半導體晶片之間的絕緣性,一邊抑制封裝樹脂的開裂和剝離。
並且,根據實施例1涉及的半導體模組,就能夠在裸片焊盤框的端部附近一邊抑制將半導體晶片與裸片焊盤框電連接的導電性連接構件的流動擴展,一邊抑制裸片焊盤框的端部上的封裝樹脂的開裂和剝離。
實施例二
在本實施例二中,將對半導體模組的裸片焊盤框DF的突起部T的上端面上設置有雷射槽的形態進行說明。
第9圖是展示實施例二涉及的半導體模組的截面的一例截面圖。第10圖是展示實施例二涉及的半導體模組的截面的另一例截面圖。第11圖是展示實施例二涉及的半導體模組的裸片焊盤框DF的上端面構成的一例上端面圖。第12圖是展示藉由雷射照射在裸片焊盤框DF的突起部T上形成雷射槽LM的一例操作的裸片焊盤框DF截面圖。第13圖是展示藉由雷射照射在裸片焊盤框DF的突起部T上形成第一、第二雷射槽LMa、LMb的一例操作的裸片焊盤框DF截面圖。
第9圖以及第10圖中半導體模組的截面是在沿實施例一涉及的圖6中N-N線切割後的截面上追加了該雷射槽後的圖。另外,圖11中所示的實施例二涉及的半導體模組的裸片焊盤框DF被適用於實施例一涉及的圖1至圖6中所示的半導體模組100。
例如第9圖至第11圖所示,裸片焊盤框DF的突起部T上設置有藉由雷射照射形成的一個或多個雷射槽LM(LM1、LM2、LM3),從而使一個或多個雷射槽LM(LM1、LM2、LM3)在突起部T的上端面上沿裸片焊盤框DF的主體B的端部Ba延伸。
並且,與突起部T的上端面上的雷射槽LM所延伸的長度方向(例如第9圖、第10圖中的第一方向D1)相垂直的雷射槽LM的截面形狀呈V字形。
另外,與突起部T的上端面上的雷射槽LM所延伸的長度方向(例如第9圖、第10圖中的第一方向D1)相垂直的雷射槽LM的截面形狀也可以呈U字形。
例如第11圖所示,裸片焊盤框DF具有:第一邊DF1、一端與第一邊DF1相交的第二邊DF2、一端與第一邊DF1的另一端相交的第三邊DF3、以及一端與第二邊DF2的另一端相交且另一端與第三邊DF3相交的第四邊DF4。
即,該裸片焊盤框DF與實施例一一樣,大致呈矩形。
突起部T以及鎖緊部U如第11圖所示,被形成在沿第一、第二、以及第三邊DF1、DF2、DF3的區域上,並且,未被形成在沿第四邊DF4的區域上。
如第11圖所示,在裸片焊盤框DF的上端面上的沿第四邊DF4的區域上,形成有貫穿主體B的,並且用於提升與封裝樹脂H之間的密合性的貫穿孔Z。
特別是,在本實施例二中,如第11圖所示,設置有藉由雷射照射形成的雷射槽LM(LM1、LM2、LM3),從而使雷射槽LM(LM1、LM2、LM3)在突起部T的上端面上沿裸片焊盤框DF的第一、第二、第三邊DF1、DF2、DF3延伸。
進一步地,在本實施例二中,沿第11圖所示的第四邊DF4,在形成有貫穿孔Z的區域與晶片區域CX之間,設置有藉由雷射照射形成的多個追加雷射槽LM4a、LM4b、LM4c、LM4d。
在第11圖的示例中,雖然展示的是具有四條追加雷射槽的形態,但也可以是三條或大於等於五條。
例如第11圖所示,雷射槽LM1、LM2、LM3沿裸片焊盤框DF的第一、第二、第三邊DF1、DF2、DF3連續地配置。
例如第11圖所示,追加雷射槽LM4a、LM4b、LM4c、LM4d的數量(在第11圖中為四條)被設定為多於連續的雷射槽LM1、LM2、LM3的數量(在第11圖中為一條)。
例如第11圖所示,連續的雷射槽LM1、LM2、LM3與追加雷射槽LM4a相連通,並且將配置有半導體晶片CX的裸片焊盤框DF的晶片區域CXa的外周包圍。
與實施例一一樣,構成裸片焊盤框DF的導電性金屬材料為:銅材、或在銅材中添加了Sn、Zn、Fe、Cr、Ni中的任意一種異種金屬後的合金。雖然該裸片焊盤框DF的表面未經過電鍍處理,但也可以根據需要來對該裸片焊盤框DF的表面實施電鍍處理。
經由這樣,就能夠輕易地形成裸片焊盤框DF。
例如第12圖所示,在形成雷射槽LM時,相對於突起部T的上端面上形成有雷射槽LM的槽區域DX的雷射照射的方向DL,被設定為與穿過突起部T的上端面上的槽區域DX的垂直線P相平行。
經由這樣,就能夠以雷射槽LM的底部穿過雷射槽LM的寬度(例如第二方向D2上的寬度)的中心的方式,形成截面形狀大致呈V字形的雷射槽LM。
特別是,藉由雷射照射,雷射槽LM的內端面以及雷射槽LM的邊緣部被粗糙化,從而在裸片焊盤框DF的上端面上抑制裸片焊盤用導電性連接構件A2的流動擴展
例如第13圖所示,雷射槽LM中的第一雷射槽LMa的底部LMas比第一雷射槽LMa的寬度(例如第二方向D2的寬度)的中心LMam更偏向(接近)配置有半導體晶片CX的晶片區域CXa一側。
經由這樣,就能夠更加切實地藉由封裝樹脂H來實施模塑固定。
在形成該第一雷射槽LMa時,例如第13圖所示,相對於突起部T的上端面上形成有第一雷射槽LMa的槽區域DX的雷射照射的方向DLa被設定為:從穿過突起部T的上端面上的槽區域DX的垂直線P向鎖緊部U一側傾斜。
經由這樣,就能夠以:雷射槽LM中的第一雷射槽LMa的底部LMas比第一雷射槽LMa的寬度(例如第二方向D2的寬度)的中心LMam更偏向(接近)配置有半導體晶片CX的晶片區域CXa一側的方式來形成第一雷射槽LMa。
例如第13圖所示,也可以使雷射槽LM中的第二雷射槽LMb的底部LMbs比第二雷射槽LMb的寬度(例如第二方向D2的寬度)的中心LMbm更偏向(接近)鎖緊部U一側。
藉由這樣,例如就能夠更加切實地對裸片焊盤用導電性連接構件A2的流動進行封堵。
在形成該第二雷射槽LMb時,例如第13圖所示,相對於突起部T的上端面上形成有第二雷射槽LMb的槽區域DX的雷射照射的方向DLb被設定為:從穿過突起部T的上端面上的槽區域DX的垂直線P向配置有半導體晶片CX的晶片區域CXa一側傾斜。
藉由這樣,就能夠以:第二雷射槽LMb的底部LMbs比第二雷射槽LMb的寬度(例如第二方向D2的寬度)的中心LMbm更偏向(接近)鎖緊部U一側的方式來形成第二雷射槽LMb。
實施例二中的半導體模組的其他的結構,與實施例一相同。
即,根據實施例2涉及的半導體模組,就能夠在半導體晶片上配置的線夾框的端部附近一邊提升線夾框與半導體晶片之間的絕緣性,一邊抑制封裝樹脂的開裂和剝離。
並且,根據實施例2涉及的半導體模組,就能夠在裸片焊盤框的端部附近一邊抑制將半導體晶片與裸片焊盤框電連接的導電性連接構件的流動擴展,一邊抑制裸片焊盤框的端部上的封裝樹脂的開裂和剝離。
實施例三
雖然在已述的實施例中,是以半導體晶片CX為MOSFET為例進行了說明,但其也可以為其他類型的半導體元件。
即,半導體晶片CX例如也可以為二極管、IGBT(Insulated Gate Bipolar Transistor)、或其他類型的FET。
另外,在本實施例三種的其他類型的半導體模組的構成與實施例一或實施例二相同。
即,根據第三實施例的半導體模組,就能夠在半導體晶片上配置的線夾框的端部附近一邊提升線夾框與半導體晶片之間的絕緣性,一邊抑制封裝樹脂的開裂和剝離。
並且,根據第三實施例的半導體模組,就能夠在裸片焊盤框的端部附近一邊抑制將半導體晶片與裸片焊盤框電連接的導電性連接構件的流動擴展,一邊抑制裸片焊盤框的端部上的封裝樹脂的開裂和剝離。
如以上所述,本發明的一種形態涉及的半導體模組,其特徵在於,包括:裸片焊盤框;半導體晶片,配置在裸片焊盤框的上端面上的晶片區域上,並且上端面配置有第一電極,下端面配置有第二電極;裸片焊盤用導電性連接構件,位於半導體晶片的第二電極與裸片焊盤框的上端面之間,用於將半導體晶片的第二電極與裸片焊盤框的上端面電連接;第一線夾框,配置在半導體晶片的上端面上;第一線夾用導電性連接部件,位於半導體晶片的第一電極與第一線夾框的下端面之間,用於將半導體晶片的所述第一電極與第一線夾框的下端面電連接;以及封裝樹脂,用於封裝半導體晶片、裸片焊盤框、第一線夾框、第一線夾用導電性連接部件、以及裸片焊盤用導電性連接構件。
並且,第一線夾框的上端面的端部配置有部分位於比第一線夾框的上端面更上方的線夾用鎖緊部。從而使線夾用鎖緊部與半導體晶片的上端面分離。
線夾用鎖緊部的下端面上形成有槽。
經由這樣,由於第一線夾框的端部與半導體晶片之間相互分離,因此第一線夾框的端部就能夠與半導體晶片充分地絕緣。
並且,在第一線夾框的端部的線夾用鎖緊部附近,該線夾用鎖緊部的槽,藉由抑制封裝樹脂的收縮,從而就能夠抑制該封裝樹脂的開裂和剝離。
藉由這樣,根據本發明涉及的半導體模組,就能夠在半導體晶片上配置的線夾框的端部附近一邊提升線夾框與半導體晶片之間的絕緣性,一邊抑制封裝樹脂的開裂和剝離。
最後,雖然所屬技術領域具有通常知識者也許能夠根據上述記載,想到本發明的追加效果和各種變形,但本發明的形態並不被上述各實施方式所限定。可以將不同實施方式中的構成要素進行適宜地組合。並且可以在不脫離從本專利的申請專利範圍所規定的內容以及等效物中所得到的本發明的概念性思想以及主旨的範圍內進行各種追加、變更以及部分刪除。
100:半導體模組
A1:第一線夾用導電性連接構件
A2:裸片焊盤用導電性連接構件
A3:第二線夾用導電性連接構件
CF1:第一線夾框
CF1a、CF1b、CF1c:
CF1D:凸部
CF2:第二線夾框
CF2a:端子
CX:半導體晶片
D:第二電極
DF:裸片焊盤框(引線框)
DF1:第一邊
DF2:第二邊
DF3:第三邊
DF4:第四邊
DY:鎖緊部
G:第三電極
H:封裝樹脂
S:第一電極
T:突起部
U:鎖緊部
Z:貫穿孔

Claims (10)

  1. 一種半導體模組,其包括:裸片焊盤框;半導體晶片,配置在該裸片焊盤框的上端面上的晶片區域上,並且上端面配置有第一電極,下端面配置有第二電極;裸片焊盤用導電性連接構件,位於該半導體晶片的該第二電極與該裸片焊盤框的上端面之間,用於將該半導體晶片的該第二電極與該裸片焊盤框的上端面電連接;第一線夾框,配置在該半導體晶片的上端面上;第一線夾用導電性連接部件,位於該半導體晶片的該第一電極與該第一線夾框的下端面之間,用於將該半導體晶片的該第一電極與該第一線夾框的下端面電連接;以及封裝樹脂,用於封裝該半導體晶片、該裸片焊盤框、該第一線夾框、該第一線夾用導電性連接部件、以及該裸片焊盤用導電性連接構件,其中,該第一線夾框的上端面的端部配置有部分位於比該第一線夾框的上端面更上方的線夾用鎖緊部,從而使該線夾用鎖緊部與該半導體晶片的上端面分離,該線夾用鎖緊部的下端面上形成有槽該裸片焊盤框具有:突起部,配置在該裸片焊盤框的主體的端部的上側並且從該裸片焊盤框的該主體的上端面向與該裸片焊盤框的該主體的上端面相平行的方向延伸,用於提高與該封裝樹脂之間的密合 性,在該突起部的前端,設置有部分位於比該突起部的上端面更上方的鎖緊部,該裸片焊盤框的該突起部上設置有藉由雷射照射形成的一個或複數個雷射槽,使一個或複數個該雷射槽在該突起部的上端面上沿該裸片焊盤框的該主體的端部延伸。
  2. 一種半導體模組,其包括:裸片焊盤框;半導體晶片,配置在該裸片焊盤框的上端面上的晶片區域上,並且上端面配置有第一電極,下端面配置有第二電極;裸片焊盤用導電性連接構件,位於該半導體晶片的該第二電極與該裸片焊盤框的上端面之間,用於將該半導體晶片的該第二電極與該裸片焊盤框的上端面電連接;第一線夾框,配置在該半導體晶片的上端面上;第一線夾用導電性連接部件,位於該半導體晶片的該第一電極與該第一線夾框的下端面之間,用於將該半導體晶片的該第一電極與該第一線夾框的下端面電連接;以及封裝樹脂,用於封裝該半導體晶片、該裸片焊盤框、該第一線夾框、該第一線夾用導電性連接部件、以及該裸片焊盤用導電性連接構件,其中,該第一線夾框的上端面的端部配置有部分位於比該第一線夾框的上端面更上方的線夾用鎖緊部,從而使該線夾用鎖緊部與該半導體晶片的上端面分離, 該線夾用鎖緊部的下端面上形成有槽,該裸片焊盤框具有:突起部,配置在該裸片焊盤框的主體的端部的上側並且從該裸片焊盤框的該主體的上端面向與該裸片焊盤框的該主體的上端面相平行的方向延伸,用於提高與該封裝樹脂之間的密合性,在該突起部的前端,設置有部分位於比該突起部的上端面更上方的鎖緊部,該裸片焊盤框的該突起部上設置有通過雷射照射形成的一個或複數個雷射槽,使一個或複數個雷射槽在該突起部的上端面上沿該裸片焊盤框的該主體的端部延伸,與該突起部的上端面上的該雷射槽所延伸的長度方向相垂直的該雷射槽的截面形狀呈V字形或U字形,該雷射槽中的第一雷射槽的底部比該第一雷射槽的寬度的中心更偏向配置有該半導體晶片的晶片區域一側。
  3. 如申請專利範圍第2項所述的半導體模組,其中,相對於該突起部的上端面上形成有該第一雷射槽的槽區域的該雷射照射的方向,從穿過該突起部的上端面上的該槽區域的垂直線向該鎖緊部一側傾斜。
  4. 一種半導體模組,包括:裸片焊盤框;半導體晶片,配置在該裸片焊盤框的上端面上的晶片區域上,並且上端面配置有第一電極,下端面配置有第二電極; 裸片焊盤用導電性連接構件,位於該半導體晶片的該第二電極與該裸片焊盤框的上端面之間,用於將該半導體晶片的該第二電極與該裸片焊盤框的上端面電連接;第一線夾框,配置在該半導體晶片的上端面上;第一線夾用導電性連接部件,位於該半導體晶片的該第一電極與該第一線夾框的下端面之間,用於將該半導體晶片的該第一電極與該第一線夾框的下端面電連接;以及封裝樹脂,用於封裝該半導體晶片、該裸片焊盤框、該第一線夾框、該第一線夾用導電性連接部件、以及該裸片焊盤用導電性連接構件,其中,該第一線夾框的上端面的端部配置有部分位於比該第一線夾框的上端面更上方的線夾用鎖緊部,從而使該線夾用鎖緊部與該半導體晶片的上端面分離,該線夾用鎖緊部的下端面上形成有槽,該裸片焊盤框具有:突起部,配置在該裸片焊盤框的主體的端部的上側並且從該裸片焊盤框的該主體的上端面向與該裸片焊盤框的該主體的上端面相平行的方向延伸,用於提高與該封裝樹脂之間的密合性,在該突起部的前端,設置有部分位於比該突起部的上端面更上方的鎖緊部,該裸片焊盤框的該突起部上設置有通過雷射照射形成的一個或複數個雷射槽,使一個或複數個雷射槽在該突起部的上端面 上沿該裸片焊盤框的該主體的端部延伸,該突起部的上端面上的與該雷射槽所延伸的長度方向相垂直的該雷射槽的截面形狀呈V字形或U字形,該雷射槽中的第二雷射槽的底部比該第二雷射槽的寬度的中心更偏向該鎖緊部一側。
  5. 如申請專利範圍第4項所述的半導體模組,其中,相對於該突起部的上端面上形成有該第二雷射槽的槽區域的該雷射照射的方向,從穿過該突起部的上端面上的該槽區域的垂直線向配置有該半導體晶片的晶片區域一側傾斜。
  6. 如申請專利範圍第1項所述的半導體模組,其中,藉由該雷射照射,該雷射槽的內端面以及該雷射槽的邊緣部被粗糙化,從而在該裸片焊盤框的上端面上抑制該裸片焊盤用導電性連接構件的流動擴展。
  7. 一種半導體模組,包括:裸片焊盤框;半導體晶片,配置在該裸片焊盤框的上端面上的晶片區域上,並且上端面配置有第一電極,下端面配置有第二電極;裸片焊盤用導電性連接構件,位於該半導體晶片的該第二電極與該裸片焊盤框的上端面之間,用於將該半導體晶片的該第二電極與該裸片焊盤框的上端面電連接;第一線夾框,配置在該半導體晶片的上端面上;第一線夾用導電性連接部件,位於該半導體晶片的該第一電極與該第一線夾框的下端面之間,用於將該半導體晶片的該第 一電極與該第一線夾框的下端面電連接;以及封裝樹脂,用於封裝該半導體晶片、該裸片焊盤框、該第一線夾框、該第一線夾用導電性連接部件、以及該裸片焊盤用導電性連接構件,其中,該第一線夾框的上端面的端部配置有部分位於比該第一線夾框的上端面更上方的線夾用鎖緊部,從而使該線夾用鎖緊部與該半導體晶片的上端面分離,該線夾用鎖緊部的下端面上形成有槽,該裸片焊盤框具有:突起部,配置在該裸片焊盤框的主體的端部的上側並且從該裸片焊盤框的該主體的上端面向與該裸片焊盤框的該主體的上端面相平行的方向延伸,用於提高與該封裝樹脂之間的密合性,在該突起部的前端,設置有部分位於比該突起部的上端面更上方的鎖緊部,該裸片焊盤框的該突起部上設置有通過雷射照射形成的一個或複數個雷射槽,使一個或複數個雷射槽在該突起部的上端面上沿該裸片焊盤框的該主體的端部延伸,該裸片焊盤框具有:第一邊、一端與該第一邊相交的第二邊、一端與該第一邊的另一端相交的第三邊、以及一端與該第二邊的另一端相交且另一端與該第三邊相交的第四邊,該突起部以及該鎖緊部被形成在沿第一、第二、以及第三邊的區域上,並且,未被形成在沿所述第四邊的區域上, 在該裸片焊盤框的上端面上的沿該第四邊的該區域上,形成有貫穿該主體的,並且用於提升與該封裝樹脂之間的密合性的貫穿孔,在該突起部的上端面上,設置有藉由該雷射照射形成的該雷射槽,從而使該雷射槽沿該裸片焊盤框的該第一、第二、以及第三邊延伸,沿該第四邊,在形成有該貫穿孔的該區域與該晶片區域之間,設置有藉由雷射照射形成的一個或複數個追加雷射槽。
  8. 如申請專利範圍第7項所述的半導體模組,其中,該雷射槽沿該裸片焊盤框的該第一、第二、以及第三邊連續形成,該追加雷射槽的數量多於該雷射槽的數量。
  9. 如申請專利範圍第7項所述的半導體模組,其中,該雷射槽與該追加雷射槽相連通,並且將配置有該半導體晶片的該裸片焊盤框的晶片區域的外周包圍。
  10. 如申請專利範圍第1項至第9項中任一項所述的半導體模組,其中,構成該裸片焊盤框的導電性金屬材料為:銅材、或在銅材中添加了Sn、Zn、Fe、Cr、Ni中的任意一種異種金屬後的合金,該裸片焊盤框的表面未經過電鍍處理。
TW107136422A 2018-05-29 2018-09-28 半導體模組 TWI716754B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/JP2018/020474 2018-05-29
PCT/JP2018/020474 WO2019229829A1 (ja) 2018-05-29 2018-05-29 半導体モジュール

Publications (2)

Publication Number Publication Date
TW202005027A TW202005027A (zh) 2020-01-16
TWI716754B true TWI716754B (zh) 2021-01-21

Family

ID=64655937

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107136422A TWI716754B (zh) 2018-05-29 2018-09-28 半導體模組
TW107134364A TWI681512B (zh) 2018-05-29 2018-09-28 半導體模組

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW107134364A TWI681512B (zh) 2018-05-29 2018-09-28 半導體模組

Country Status (6)

Country Link
US (2) US10600725B2 (zh)
JP (1) JP6437700B1 (zh)
CN (1) CN110945649B (zh)
NL (2) NL2021767B1 (zh)
TW (2) TWI716754B (zh)
WO (1) WO2019229829A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393774B2 (en) 2019-08-21 2022-07-19 Stmicroelectronics, Inc. Semiconductor device having cavities at an interface of an encapsulant and a die pad or leads
US11594474B2 (en) * 2021-04-30 2023-02-28 Texas Instruments Incorporated Bondwire protrusions on conductive members

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311366A (ja) * 2007-06-13 2008-12-25 Denso Corp 樹脂封止型半導体装置
US20090294935A1 (en) * 2008-05-30 2009-12-03 Lionel Chien Hui Tay Semiconductor package system with cut multiple lead pads
US20090294932A1 (en) * 2008-06-03 2009-12-03 Texas Instruments Inc. Leadframe having delamination resistant die pad
US20110108968A1 (en) * 2006-05-04 2011-05-12 International Rectifier Corporation Semiconductor package with metal straps
US20150279767A1 (en) * 2012-08-08 2015-10-01 Amkor Technology, Inc. Lead frame package and method for manufacturing the same
US20170263537A1 (en) * 2016-03-08 2017-09-14 J-Devices Corporation Semiconductor package and a method for manufacturing a semiconductor device

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260572A (ja) 1993-03-05 1994-09-16 Hitachi Cable Ltd 半導体装置
US5594234A (en) * 1994-11-14 1997-01-14 Texas Instruments Incorporated Downset exposed die mount pad leadframe and package
US6068191A (en) * 1996-08-01 2000-05-30 Siemens Aktiengesellschaft Smart card with card body and semiconductor chip on a leadframe
KR100230515B1 (ko) * 1997-04-04 1999-11-15 윤종용 요철이 형성된 리드 프레임의 제조방법
US5977630A (en) * 1997-08-15 1999-11-02 International Rectifier Corp. Plural semiconductor die housed in common package with split heat sink
KR100298692B1 (ko) * 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
US6459147B1 (en) 2000-03-27 2002-10-01 Amkor Technology, Inc. Attaching semiconductor dies to substrates with conductive straps
JP2004507111A (ja) * 2000-08-18 2004-03-04 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス及び支持基板の製造方法並びに前記方法によって得られる半導体デバイス
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US6630726B1 (en) 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap
EP1514306A2 (en) * 2002-06-06 2005-03-16 Philips Intellectual Property & Standards GmbH Quad flat non-leaded package comprising a semiconductor device
EP1478014A1 (en) * 2003-05-13 2004-11-17 Perspa b.v. Improved production method for QFN leadframes
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US7476816B2 (en) * 2003-08-26 2009-01-13 Allegro Microsystems, Inc. Current sensor
US20050189626A1 (en) * 2004-01-29 2005-09-01 Tan Xiaochun Semiconductor device support structures
US20050224925A1 (en) 2004-04-01 2005-10-13 Peter Chou Lead frame having a tilt flap for locking molding compound and semiconductor device having the same
WO2007007239A2 (en) * 2005-07-08 2007-01-18 Nxp B.V. Semiconductor device
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
JP2008270302A (ja) 2007-04-16 2008-11-06 Sanyo Electric Co Ltd 半導体装置
US7781899B2 (en) * 2008-02-27 2010-08-24 Infineon Technologies Ag Leadframe having mold lock vent
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
US8354740B2 (en) 2008-12-01 2013-01-15 Alpha & Omega Semiconductor, Inc. Top-side cooled semiconductor package with stacked interconnection plates and method
US8692370B2 (en) * 2009-02-27 2014-04-08 Semiconductor Components Industries, Llc Semiconductor device with copper wire ball-bonded to electrode pad including buffer layer
US8692730B2 (en) * 2009-03-03 2014-04-08 Hitachi Metals, Ltd. Mobile communication base station antenna
US9666501B2 (en) * 2009-10-20 2017-05-30 Rohm Co., Ltd. Semiconductor device including a lead frame
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
US20110260314A1 (en) * 2010-04-27 2011-10-27 Stmicroelectronics S.R.L. Die package and corresponding method for realizing a double side cooling of a die package
US8987878B2 (en) * 2010-10-29 2015-03-24 Alpha And Omega Semiconductor Incorporated Substrateless power device packages
US9831393B2 (en) 2010-07-30 2017-11-28 Cree Hong Kong Limited Water resistant surface mount device package
US8404524B2 (en) * 2010-09-16 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with paddle molding and method of manufacture thereof
US8304868B2 (en) * 2010-10-12 2012-11-06 Texas Instruments Incorporated Multi-component electronic system having leadframe with support-free with cantilever leads
US8956920B2 (en) * 2012-06-01 2015-02-17 Nxp B.V. Leadframe for integrated circuit die packaging in a molded package and a method for preparing such a leadframe
JP6121692B2 (ja) * 2012-11-05 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9013028B2 (en) * 2013-01-04 2015-04-21 Texas Instruments Incorporated Integrated circuit package and method of making
JP2014187209A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
CN203850338U (zh) * 2013-03-29 2014-09-24 株式会社钟化 引线架及树脂成型体、表面安装型发光装置
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
JP6210818B2 (ja) * 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法
US9536800B2 (en) * 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing
JP5983700B2 (ja) * 2013-12-09 2016-09-06 株式会社デンソー 半導体装置およびその製造方法、複合成形体
CN105706236B (zh) * 2014-01-27 2019-03-01 三菱电机株式会社 电极端子、电力用半导体装置以及电力用半导体装置的制造方法
US9184121B2 (en) * 2014-02-05 2015-11-10 Texas Instruments Incorporated Stacked synchronous buck converter having chip embedded in outside recess of leadframe
US9620438B2 (en) * 2014-02-14 2017-04-11 Stmicroelectronics (Malta) Ltd Electronic device with heat dissipater
EP3128550B1 (en) 2014-04-04 2020-11-04 Mitsubishi Electric Corporation Semiconductor device
CN106104779B (zh) * 2014-05-20 2019-05-10 三菱电机株式会社 功率用半导体装置
US10177292B2 (en) * 2014-05-23 2019-01-08 Everlight Electronics Co., Ltd. Carrier, carrier leadframe, and light emitting device
DE102014008587B4 (de) * 2014-06-10 2022-01-05 Vitesco Technologies GmbH Leistungs-Halbleiterschaltung
US9558968B2 (en) * 2014-09-11 2017-01-31 Semiconductor Components Industries, Llc Single or multi chip module package and related methods
JP6479036B2 (ja) * 2014-10-30 2019-03-06 三菱電機株式会社 半導体装置及びその製造方法
JP2016115704A (ja) * 2014-12-11 2016-06-23 トヨタ自動車株式会社 半導体装置
US9515009B2 (en) * 2015-01-08 2016-12-06 Texas Instruments Incorporated Packaged semiconductor device having leadframe features preventing delamination
US20160233150A1 (en) 2015-02-05 2016-08-11 Kabushiki Kaisha Toshiba Semiconductor device
JP2016149516A (ja) * 2015-02-05 2016-08-18 株式会社東芝 半導体装置
US9640465B2 (en) * 2015-06-03 2017-05-02 Infineon Technologies Ag Semiconductor device including a clip
US10186498B2 (en) * 2015-07-27 2019-01-22 Semiconductor Components Industries, Llc Semiconductor leadframes and packages with solder dams and related methods
JP6650723B2 (ja) * 2015-10-16 2020-02-19 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置
JP6641161B2 (ja) * 2015-11-18 2020-02-05 株式会社 日立パワーデバイス 半導体装置、およびそれを用いたオルタネータ
CN107851630B (zh) * 2016-01-15 2020-08-04 富士电机株式会社 半导体装置
KR20170086828A (ko) * 2016-01-19 2017-07-27 제엠제코(주) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
CN107924884B (zh) 2016-03-30 2022-02-18 松下知识产权经营株式会社 半导体装置
DE102016108060B4 (de) * 2016-04-29 2020-08-13 Infineon Technologies Ag Packungen mit hohlraumbasiertem Merkmal auf Chip-Träger und Verfahren zu ihrer Herstellung
US10083866B2 (en) * 2016-07-27 2018-09-25 Texas Instruments Incorporated Sawn leadless package having wettable flank leads
KR101694657B1 (ko) * 2016-08-04 2017-01-09 제엠제코(주) 방열 구조를 갖는 반도체 패키지
JP6857035B2 (ja) * 2017-01-12 2021-04-14 ローム株式会社 半導体装置
US10211128B2 (en) * 2017-06-06 2019-02-19 Amkor Technology, Inc. Semiconductor package having inspection structure and related methods
US11031350B2 (en) * 2017-12-26 2021-06-08 Stmicroelectronics, Inc. Leadframe with pad anchoring members and method of forming the same
US10515880B2 (en) * 2018-03-16 2019-12-24 Nxp Usa, Inc Lead frame with bendable leads
US11735506B2 (en) * 2018-05-15 2023-08-22 Texas Instruments Incorporated Packages with multiple exposed pads

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110108968A1 (en) * 2006-05-04 2011-05-12 International Rectifier Corporation Semiconductor package with metal straps
JP2008311366A (ja) * 2007-06-13 2008-12-25 Denso Corp 樹脂封止型半導体装置
US20090294935A1 (en) * 2008-05-30 2009-12-03 Lionel Chien Hui Tay Semiconductor package system with cut multiple lead pads
US20090294932A1 (en) * 2008-06-03 2009-12-03 Texas Instruments Inc. Leadframe having delamination resistant die pad
US20150279767A1 (en) * 2012-08-08 2015-10-01 Amkor Technology, Inc. Lead frame package and method for manufacturing the same
US20170263537A1 (en) * 2016-03-08 2017-09-14 J-Devices Corporation Semiconductor package and a method for manufacturing a semiconductor device

Also Published As

Publication number Publication date
NL2021767B1 (en) 2019-12-04
CN110945649B (zh) 2023-06-16
TW202005027A (zh) 2020-01-16
CN110945649A (zh) 2020-03-31
US10784186B2 (en) 2020-09-22
US20190371710A1 (en) 2019-12-05
TWI681512B (zh) 2020-01-01
NL2021814B1 (en) 2019-12-04
JPWO2019229829A1 (ja) 2020-06-25
WO2019229829A1 (ja) 2019-12-05
US20190371709A1 (en) 2019-12-05
JP6437700B1 (ja) 2018-12-12
TW202005004A (zh) 2020-01-16
US10600725B2 (en) 2020-03-24

Similar Documents

Publication Publication Date Title
US7812464B2 (en) Semiconductor device and a method of manufacturing for high output MOSFET
KR20160006608A (ko) 리드 프레임, 반도체 장치, 및 리드 프레임의 제조 방법
TWI716754B (zh) 半導體模組
JP4530863B2 (ja) 樹脂封止型半導体装置
US10777489B2 (en) Semiconductor module
TWI685076B (zh) 半導體模組
CN110544675A (zh) 半导体模块
US11362023B2 (en) Package lead design with grooves for improved dambar separation
US10790242B2 (en) Method of manufacturing a semiconductor device
CN110544681A (zh) 半导体模块
JP2022143657A (ja) 半導体装置及びその製造方法
JP6498829B1 (ja) 半導体モジュール
JP6457144B1 (ja) 半導体モジュール
US20200343167A1 (en) Leaded Semiconductor Package
JPH08204082A (ja) 半導体装置