TWI712502B - 積層體及靶材 - Google Patents

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Abstract

本發明之課題在於提供具備低反射率之黑化膜的積層體。

本發明之解決手段為一種積層體10,其具有:基材18;積層於基材18而形成電極及/或佈線的金屬層32;與積層於金屬層32之與基材18相反側之面的黑化膜35、及/或積層於金屬層32與基材18之間的黑化膜34。此等3黑化膜34、35係含有以(Ti1-xMox)1-yNy表示之鈦合金之氮化物及無法避免之雜質,x及y係分別表示原子比,且滿足0.03≦x≦0.28、0.40≦y≦0.60。

Description

積層體及靶材
本發明係關於具備了抑制於金屬層之反射之黑化膜的積層體及用於形成黑化膜的靶材。
液晶面板係具有彩色濾光片基板、TFT(Thin Film Transistor,薄膜電晶體)陣列基板、及由此等二片基板挾持之液晶層。關於形成於TFT陣列基板上的電極,除了透明之ITO(Indium Tin Oxide:氧化銦錫)電極之外,尚使用極細之金屬電極。金屬電極之情況,由於金屬線呈不透明並具有金屬光澤,故來自外部之光抵接此金屬線而反射,因該反射光而有對顯示部之辨視性降低的問題。
作為其對策,於液晶面板中,係採用於金屬電極之正上方配置黑矩陣,將來自金屬電極之反射光遮蔽的構造。然而,此種情況下,難以使將R(紅色)、G(綠色)、B(藍色)各色之彩色濾光片區劃為格子狀的黑矩陣之寬度窄化,難以達到提高彩色濾光片之開口率等面板性能之提升。
另一方面,作為抑制來自金屬電極之反射光的其他手段,已有在形成金屬電極之金屬層上,形成可將反射抑制為較低之黑化膜者等各種提案(例如參照下述專利文獻1)。此等黑化膜係確認到抑制於金屬層之反射的一定效果,但近年來係進一步要求反射率更低的黑化膜。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2015-69573號公報
本發明係以以上情況為背景,目的在於提供具備低反射率之黑化膜的積層體、以及提供適合形成低反射率之黑化膜的靶材。
本發明之積層體之特徵在於,至少具有:
基材;
積層於該基材而形成電極及/或佈線的金屬層;與
積層於該金屬層之與上述基材相反側之面、及/或該金屬層與該基材之間的黑化膜;
該黑化膜係含有以(Ti1-xMox)1-yNy表示之鈦合金之氮化物及無法避免之雜質,x及y係分別表示原子比,且滿足0.03≦x≦0.28、0.40≦y≦0.60。
如以上,本發明之積層體在構成具備基材、與形成電極及/或配線之金屬層的積層體時,係於金屬層之與基材相反側之面(亦即,以基材為下側、以金屬層為上側時,於該金屬層之上面)、及/或於金屬層與基材之間之至少一處,積層形成了由既定組成範圍內之鈦合金之氮化物所構成的黑化膜。
依照本發明,在金屬層之上面積層形成了由鈦合金之氮化物所構成的黑化膜之情況,可將金屬層於對於由金屬層側朝基 材側入射之光的反射抑制為較低。
另一方面,在金屬層與基材之間積層形成了黑化膜的情況,在以基材為上側、以金屬層為下側的方向配置積層體時,可將金屬層對於由基材側朝金屬層側入射之光的反射抑制為較低,可確保良好的辨視性。
本發明之黑化膜係含有Ti及Mo作為金屬成分的氮化物。於規定組成之(Ti1-xMox)1-yNy式中,x係表示金屬成分中之Mo之原子比,1-x係表示金屬成分中之Ti之原子比。又,y係表示黑化膜中之N之原子比。
含有Ti及Mo作為金屬成分的黑化膜,由於耐熱性優越,故即使在如TFT製造過程般加熱至300℃以上(例如真空狀態下370℃、10分鐘)的情況下仍無色變化,可維持既定之反射率減低效果。
本發明中,將黑化膜之金屬成分中之Mo之原子比x設為0.03≦x≦0.28。此係由於在x值較小、未滿0.03時,難以藉由濕式蝕刻進行圖案化而製造性惡化。另一方面,在x值較大、超過0.28時,則反射率超過25%而變高,反射率減低之效果變小。因此,本發明中將x之範圍設為可在確保製造性之同時獲得反射率減低效果的0.03≦x≦0.28。
於此,為了更加確保製造性且獲得反射率減低效果的較佳x範圍為0.08≦x≦0.25,更佳範圍為0.10≦x≦0.20。
又,反射率減低之效果亦依存於黑化膜中之N之原子比y的值。因此,本發明中,將y之範圍設為0.40≦y≦0.60。較佳係0.40≦y≦0.50。
尚且,黑化膜係除了上述元素之外,亦可含有無法避 免之雜質。例如氧(O)亦可作為無法避免之雜質而含有未滿3at%。
又,本發明亦可由含有Ti及Mo作為金屬成分之氧氮化物構成黑化膜。此時,黑化膜係含有以(Ti1-xMox)1-y-zNyOz表示之鈦合金之氧氮化物及無法避免之雜質,x、y及z係分別表示原子比,且依滿足0.03≦x≦0.28、0.10≦y≦0.60、0.03≦z≦0.47之方式構成。較佳係0.07≦x≦0.16、0.10≦y≦0.15、及0.10≦z≦0.15。
於規定黑化膜之組成的(Ti1-xMox)1-y-zNyOz式中,x係表示金屬成分中之Mo之原子比,1-x係表示金屬成分中之Ti之原子比。又,y係表示黑化膜中之N之原子比,z係表示黑化膜中之O之原子比。
藉由將黑化膜設為氧氮化物,可更加提高反射率減低之效果。其中,在過度提高黑化膜中之O之原子比時,由於反而損及反射率減低之效果,故本發明中將z之範圍設為0.03≦z≦0.47。
又,本發明之用於形成黑化膜的靶材,其特徵在於含有Mo 3~28at%、較佳為7~16at%,剩餘部分係含有Ti及無法避免之雜質。藉由使用如此規定之鈦合金之靶材,可藉由反應性濺鍍而容易形成低反射率之黑化膜。
根據如以上般之本發明,可提供具備低反射率之黑化膜的積層體,以及適合形成低反射率之黑化膜的靶材。
10、50、50A、60、60A‧‧‧積層體
14‧‧‧層間絕緣層
16‧‧‧氧化物導電層
18、52‧‧‧基材
20‧‧‧閘極電極層
22‧‧‧閘極絕緣層
24‧‧‧半導體層
26‧‧‧源極電極層
28‧‧‧汲極電極層
29‧‧‧凹部
30‧‧‧金屬電極層
30a‧‧‧積層膜
32‧‧‧金屬層
32a‧‧‧第2導電膜
34、34a‧‧‧第1黑化膜
35、35a‧‧‧第2黑化膜
36‧‧‧連接孔
38‧‧‧抗蝕層
41‧‧‧源極區域
42‧‧‧汲極區域
43‧‧‧通道區域
54‧‧‧金屬層
54D‧‧‧電極
56‧‧‧黑化膜
S1、S2‧‧‧極細線
圖1為表示本發明一實施形態之積層體的圖。
圖2(A)至(C)為表示同積層體之製造手續的說明圖。
圖3(A)至(C)為表示接著圖2之製造手續的說明圖。
圖4(A)及(B)為表示接著圖3之製造手續的說明圖。
圖5(A)及(B)為表示接著圖4之製造手續的說明圖。
圖6(A)及(B)為表示本發明其他實施形態之積層體的圖。
圖7為表示黑化膜中之Mo之原子比x與反射率間之關係的圖。
圖8為表示用於反射率評價之積層體之構成的圖。
接著以下詳細說明本發明之實施形態。
圖1中,10為具備作為薄膜電晶體(以下稱為「TFT」)之機能的積層體,其具備:形成於基板18上之閘極電極層20;被覆閘極電極層20之閘極絕緣層22;經由閘極絕緣層22而配置成與閘極電極層20重疊的半導體層24;與半導體層24接合之源極電極層26及汲極電極層28。又,有時將源極電極層26及汲極電極層28總稱為金屬電極層30。
基板18係由透明之基材所構成,除了鈉鈣玻璃、無鹼玻璃等玻璃基板之外,亦可使用聚對苯二甲酸乙二酯(PET)等樹脂基板。基板18之厚度由加工性方面而言,較佳係設為300μm~1mm。
閘極電極層20可由Al或Cu等之低電阻之金屬材料所構成。然而,Al單獨時有耐熱性差、或容易腐蝕等問題,故亦可與其他之耐熱性導電性材料組合形成。
閘極絕緣層22可為單層或2層以上,亦可使用習知一般使用者,例如矽氧化膜(SiOx膜)、矽氮化膜(SiNx膜)等。
半導體層24可由In-Ga-Zn系氧化物(亦記載為IGZO) 等之氧化物半導體所構成。所謂In-Ga-Zn系氧化物,意指具有In與Ga與Zn作為主成分的氧化物,且不論In與Ga與Zn之比率。又,亦可含有In與Ga與Zn以外的金屬元素。
尚且,半導體層24並不限定於氧化物半導體,亦可使用例如非晶矽(亦記載為a-Si)。
源極電極層26及汲極電極層28係分別接合至半導體層24。詳言之,於源極電極層26與汲極電極層28之間設置凹部29,依藉由此凹部29而使源極電極層26與汲極電極層28呈分離之狀態,分別接合至半導體層24。
源極電極層26及汲極電極層28係形成含有下述者之積層構造:由Al、Cu或含有此等之合金所構成的金屬層32;設置於金屬層32之半導體層24側之面的第1黑化膜34;與設置於金屬層32之與半導體層24相反側之面的第2黑化膜35。
金屬層32為了成為低電阻,較佳係由Al單獨構成。一般作為電極材料係除了Al之外尚使用Cu。此等Al、Cu均可藉由濕式蝕刻進行加工,但Cu由於無法藉由乾式蝕刻進行加工,故Al的通用性較高。又,成本方面而言,Al為Cu之1/3左右的廉價。
在由Al單獨構成金屬層32時,可藉由使用了純Al之靶材的非反應性濺鍍進行成膜。又,視情況亦可藉由Al含量為90at%以上之Al合金構成金屬層32,亦可與耐熱性導電性材料組合形成。金屬層32之厚度較佳係設為10nm~1μm。
第1黑化膜34及第2黑化膜35係依抑制於金屬層32表面之光反射之目的而被覆金屬層32之下面及上面。第1黑化膜34及第2黑化膜35係(Ti1-xMox)1-yNy所示之鈦合金之氮化物。x 及y係分別表示原子比,且滿足0.03≦x≦0.28、0.40≦y≦0.60。此種第1黑化膜34及第2黑化膜35係使用由既定組成之鈦合金所構成的靶材,詳言之為含有Mo 3~28at%、剩餘部分為由Ti及無法避免之雜質所構成的靶材,於Ar等惰性氣體與氮氣體之混合氣體環境下可藉由反應性濺鍍而形成。
第1黑化膜34及第2黑化膜35之組成彼此可為相同或相異。若為相同組成,則可使用共通之靶材。
尚且,第1黑化膜34及第2黑化膜35之厚度較佳係設為15~200nm。
層間絕緣層14係依被覆源極電極層26及汲極電極層28之方式配置,於源極電極層26與汲極電極層28之間的凹部29中,依與半導體層24之通道區域43相接之方式配置。層間絕緣層14係與閘極絕緣層22同樣地、可使用矽氧化膜(SiOx膜)、矽氮化膜(SiNx膜)等。
氧化物導電層16係由ITO、ZnO、SnO2、IZO等所構成,配置於層間絕緣層14上。在將本例子之積層體作為構成液晶面板之TFT陣列基板而發揮機能的情況,氧化物導電層16係構成省略了圖示的液晶顯示部中之畫素電極。氧化物導電層16係經由形成於層間絕緣層14之連接孔36而與汲極電極層28電性連接著,藉由TFT進行ON、OFF,而進行對氧化物導電層16之電壓施加的開始、結束。
如此構成之積層體10中,源極電極層26及汲極電極層28由於由金屬層32、及依挾持該金屬層32之方式積層形成的黑化膜34、35所構成,故可抑制金屬層32對於來自外部之光的反射。
接著,說明此積層體10的製造步驟。
首先,於基板18上,藉由濺鍍法或蒸鍍法等之真空薄膜形成方法形成第1導電膜,對第1導電膜進行圖案化,如圖2(A)所示般形成含有Al等之閘極電極層20。
若藉由第1導電膜之圖案化形成閘極電極層20,則閘極電極層20所位處之部分以外係露出基板18之表面。如圖2(B)所示,於基板18及閘極電極層20之表面,形成SiO2、SiNx等之閘極絕緣層22。
接著,如圖2(C)所示,於閘極絕緣層22上形成半導體之薄膜,其後進行圖案化,形成由經圖案化之半導體之薄膜所構成的半導體層24。例如,形成由依既定比例含有In、Ga、Zn之In-Ga-Zn系氧化物所構成的氧化物半導體層。
接著,如圖3(A)、(B)、(C)所示,於半導體層24之表面、及在半導體層24所位處之部分以外處露出之閘極絕緣層22的表面,依第1黑化膜34a、第2導電膜32a、第2黑化膜35a之順序將此等積層為膜狀。
第1黑化膜34a係對製作至圖2(C)之狀態為止的積層體,使用既定組成之鈦合金靶材,並藉由使用含有氮氣體之混合氣體作為濺鍍氣體的反應性濺鍍而形成。
接著,使用以Al作為主成分的靶材,藉由使用對靶材呈非反應性之氣體作為濺鍍氣體的非反應性濺鍍,如圖3(B)所示般,於第1黑化膜34a之表面形成第2導電膜32a。
接著,使用由既定組成之鈦合金所構成之靶材,藉由使用含氮氣體之混合氣體作為濺鍍氣體的反應性濺鍍,如圖3(C) 所示般,於第2導電膜32a之表面形成第2黑化膜35a。如此,形成含有第1黑化膜34a、第2導電膜32a、第2黑化膜35a的積層膜30a。
其後,如圖4(A)所示般於積層膜30a之非去除部份形成抗蝕層38,依此狀態將含有積層膜30a之積層體浸漬於蝕刻液中,藉此將積層膜30a之未被抗蝕層38遮罩的部分部分地去除。其後,去除抗蝕層38時,如圖4(B)所示般,形成具有第1黑化膜34、金屬層32及第2黑化膜35的源極電極層26及汲極電極層28。
如此,本例之第1黑化膜34及第2黑化膜35係可與金屬層32一起藉由習知之濕式蝕刻或乾式蝕刻進行圖案形成。
圖4(B)中,半導體層24之源極區域41與汲極區域42之間為通道區域43,閘極電極層20係位於挾持閘極絕緣層22而與通道區域43相對向的位置。於此狀態下,藉由半導體層24、閘極絕緣層22、與閘極‧源極‧汲極之各電極層20、26、28構成TFT。
接著,如圖5(A)所示般形成含有SiNx或SiO2等的層間絕緣層14。於此同時,在層間絕緣層14之既定處形成連接孔36(參照圖1)。其後,如圖5(B)所示般,於層間絕緣層14之表面形成ITO等之第3導電膜,其後進行圖案化,形成氧化物導電層16。
以上說明了本發明一實施形態之積層體10之構成及其製造方法,但積層體10之構成及其製造方法可適當變更。例如,上述積層體10中係於源極‧汲極電極26、28設置黑化膜,但視情況亦可於圖1所示之閘極電極20之上下形成黑化膜。又,亦可僅於閘極電極20、源極‧汲極電極26、28之上側形成黑化膜,或亦可僅於閘極電極20、源極‧汲極電極26、28之下側形成黑化膜。
又,上述實施形態中,係由鈦合金之氮化物構成第1黑化膜34及第2黑化膜35,但此等黑化膜34、35亦可由(Ti1-xMox)1-y-zNyOz所示之鈦合金之氧氮化物所構成。x、y、z係分別表示原子比,且滿足0.03≦x≦0.28、0.10≦y≦0.60、0.03≦z≦0.47。此種氮氧化物係使用含有既定組成之鈦合金的靶材,可藉由於含有氮氣體及氧氣體之混合氣體環境下的反應性濺鍍而形成。
圖6係表示本發明其他實施形態的積層體。
圖6(A)中,50A係表示作為觸控面板感應器而使用之積層體之一例。同圖中,52為透明基材,於此基板52之其中一面(圖中之上面),電極形成之金屬層54係涵括基材52全面而積層為膜狀。然後,於此金屬層54之與基材52相反側之面、即圖中之上面,積層形成黑化膜56。此黑化膜56亦涵括金屬層54之全面而積層形成為膜狀。
本例中之黑化膜56,係由(Ti1-xMox)1-yNy所示之鈦合金之氮化物。於此,x及y係分別表示原子比,且滿足0.03≦x≦0.28、0.40≦y≦0.60。又,黑化膜56亦可由(Ti1-xMox)1-y-zNyOz所示之鈦合金之氧氮化物所構成。於此,x、y、z係分別表示原子比,且滿足0.03≦x≦0.28、0.10≦y≦0.60、0.03≦z≦0.47。
積層體50A實際上係進行加工而使用作為觸控面板感應器之要件。50係表示其加工後之積層體。
加工後之積層體50中,加工前之積層體50A中之膜狀之金屬層54的多餘部分被去除,僅有多數之極細線S1作為金屬層54而殘留,此等殘留之極細線S1形成為彼此平行而形成條紋狀圖案的電極54D。
黑化膜56亦被去除多餘部分,僅有被覆極細線S1之圖中上面之部分成為極細線S2而殘留,此等係具有使極細線對於由圖中上面所入射之光的反射減低的作用。
尚且,此實施形態中之圖6(A)的積層體50A及50均涵括於本發明之積層體的概念中。
又,圖6(B)所示積層體60A及60係本實施形態之積層體的其他形態例。積層體60A及60中,係於金屬層54與透明之基材52之間積層形成黑化膜56。如此,可抑制由下側朝上入射之光被電極54D(金屬層54)朝下反射的情形。
[實施例1]
接著以下詳細說明本發明之實施例。
此實施例1中,如下表1所示般,使(Ti1-xMox)1-yNy所示之黑化膜中之Mo原子比x改變,而依以下之方式製造各種積層體,並依以下方法對反射率及蝕刻性進行測定、評價。
(黑化膜/金屬膜/黑化膜/基材之積層體的製作)
使用100mm×100mm×1.1mm之玻璃基板作為透明基材,首先進行反應性濺鍍而於基材上形成第1黑化膜。反應性濺鍍係使用含有Mo比相異之TiMo合金的濺鍍靶材,將真空度設為5×10-4~5×10-5Pa,於腔室內導入氮氣體比率為80%以上的混合氣體(剩餘部分為Ar氣體及無法避免之雜質),濺鍍壓力係設為0.1~1.5Pa、電力係設為100~500W而進行。藉此形成厚100nm之黑化膜。
接著,進行非反應性濺鍍而於黑化膜上積層形成含有Cu之金屬膜。用於形成金屬膜之非反應性濺鍍係將真空度設為5×10-4~5×10-5Pa,於腔室內導入Ar氣體(惰性氣體)而進行。濺鍍壓力係設為0.1~1.5Pa、電力係設為100~500W而進行。藉此形成厚200nm之含有Cu的金屬膜。
接著,進行反應性濺鍍而於金屬膜上形成第2黑化膜。成膜條件與第1黑化膜相同。
如此,獲得於透明基材上依序積層了第1黑化膜與金屬膜與第2黑化膜的構造、亦即圖8所示之第2黑化膜/金屬膜/第1黑化膜/基材的積層體。
[表1]
Figure 108131535-A0101-12-0012-16
(反射率之評價)
使用如上述般製作之第2黑化膜/金屬膜/第1黑化膜/基材之積層體,根據JIS K 7105進行反射率之測定。詳言之,使用紫外可見分光光度計針對可見光(波長400~780nm)測定波長每1nm之反射率,並算出其平均值。反射率之測定係如圖8中箭頭所示般,測定 由金屬膜側朝基材側觀看時的反射光、亦即測定光由金屬膜側入射至基材側時之反射光,依下述評價基準進行評價。其結果示於表1。
○:反射率未滿25%
×:反射率為25%以上
(濕式蝕刻性評價)
於濕式蝕刻性評價中,由形成金屬膜前之黑化膜/基材的積層體切出5cm正方之試料,將此試料浸漬於林純藥工業製之蝕刻液Pure Etch TE,測定形成於基板上之黑化膜完全溶解為止的時間,求得蝕刻速率(nm/min),依下述評價基準進行評價。將其結果示於表1。
○:蝕刻速率為70nm/min以上
×:蝕刻速率未滿70nm/min
於表1之結果中,No.1之積層體係不含Mo,由TiN構成黑化膜者。No.1之積層體係反射率之評價、濕式蝕刻性之評價均為×。
另一方面,使黑化膜中含有Mo 32at%以上的No.6及No.7的積層體,雖然濕式蝕刻性之評價為○,但反射率高達超過25%、反射率之評價為×。
相對於此,具備本發明規定之組成之黑化膜的No.2~No.5的積層體,反射率及濕式蝕刻性均得到良好結果。又,於圖7表示黑化膜中之Mo原子比x與反射率間的關係。
又,表1中作為參考,亦表示乾式濕刻性的評價。表1所示黑化膜均可進行乾式蝕刻。
[實施例2]
使用Ti0.92Mo0.08之鈦合金作為黑化膜用之靶材,依與上述實施例1相同的手續,製作第2黑化膜/金屬膜/第1黑化膜/基材的積層體。其中,於此,如表2所示般使黑化膜成膜時之混合氣體中之氮氣體量改變而製造積層體,調查黑化膜之組成並測定反射率。其結果示於表2。
[表2]
Figure 108131535-A0101-12-0015-3
根據表2之結果,可知為了實現目標之反射率未滿25%,必須使黑化膜中之N含有40at%以上。本例中,藉由將成膜時之混合氣體中之氮氣體量設為80%以上,可使黑化膜中之N成為40at%以上。
[實施例3]
使用Ti單獨或鈦合金之靶材作為黑化膜用之靶材,依與上述實施例1相同的手續,製作第2黑化膜/金屬膜/第1黑化膜/基材的積層體。其中,於此,如表3、4所示般使黑化膜成膜時之混合氣體中之氮氣體量與氧氣體量的比率改變而製造積層體,調查黑化膜之組成並測定反射率。且,亦一併進行濕式蝕刻性及乾式蝕刻性之評價。其結果示於表3、表4。
尚且,表3中之Ti-4Mo之記載係表示靶材組成為Ti0.96Mo0.04,Ti-8Mo之記載係表示靶材組成為Ti0.92Mo0.08
[表3]
Figure 108131535-A0101-12-0017-4
[表4]
Figure 108131535-A0101-12-0018-6
根據表3、表4之結果,使用僅含有Ti之靶材時(參照No.21、22)及使用Mo比率較高之靶材(Ti-32Mo)時(參照No.57~62),未達目標(反射率未滿25%)。
另一方面,若著眼於使用共通靶材所製作之積層體(例如參照表3之No.23~No.29),則隨著黑化膜中所含O量增加而反射率降低,確認到使黑化膜中含有O所造成的效果。其中,在超過適當量而含有的情況,反射率反而變高,可知為了實現目標之反射率未滿25%,有效的是將O設為47at%以下(且N設為10~60at%)。
以上詳細說明了本發明之實施形態及實施例,但此僅為一例示。例如本發明之積層體亦可使用於液晶面板或觸控面板之外的具有有機EL的顯示裝置中等,本發明係在不脫離其旨趣之範圍內可依施加了各種變更的態樣實施。
本案係根據2018年9月3日提出之日本專利申請案2018-164810及2019年6月25日提出之日本專利申請案2019-117759,並將其內容引用於此作為參考。
10‧‧‧積層體
14‧‧‧層間絕緣層
16‧‧‧氧化物導電層
18‧‧‧基材
20‧‧‧閘極電極層
22‧‧‧閘極絕緣層
24‧‧‧半導體層
26(30)‧‧‧源極電極層
28(30)‧‧‧汲極電極層
29‧‧‧凹部
32‧‧‧金屬層
34‧‧‧第1黑化膜
35‧‧‧第2黑化膜
36‧‧‧連接孔
41‧‧‧源極區域
42‧‧‧汲極區域
43‧‧‧通道區域

Claims (2)

  1. 一種積層體,其特徵在於,至少具有:基材;積層於該基材而形成電極及/或佈線的金屬層;與積層於該金屬層之與上述基材相反側之面、及/或該金屬層與該基材之間的黑化膜;該黑化膜係含有以(Ti1-xMox)1-yNy表示之鈦合金之氮化物及無法避免之雜質,x及y係分別表示原子比,且滿足0.03≦x≦0.28、0.40≦y≦0.60。
  2. 一種積層體,其特徵在於,至少具有:基材;積層於該基材而形成電極及/或佈線的金屬層;與積層於該金屬層之與上述基材相反側之面、及/或該金屬層與該基材之間的黑化膜;該黑化膜係含有以(Ti1-xMox)1-y-zNyOz表示之鈦合金之氧氮化物及無法避免之雜質,x、y及z係分別表示原子比,且滿足0.03≦x≦0.28、0.10≦y≦0.60、0.03≦z≦0.47。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201738396A (zh) * 2016-03-29 2017-11-01 大同特殊鋼股份有限公司 鈦合金製塗佈膜及鈦合金製靶材

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009025112A1 (ja) * 2007-08-22 2009-02-26 Sumitomo Electric Industries, Ltd. 表面被覆切削工具
JP6043264B2 (ja) 2013-09-30 2016-12-14 株式会社コベルコ科研 入力装置に用いられる電極
CN107428127B (zh) * 2015-03-27 2019-11-19 株式会社Lg化学 导电结构体、其制造方法以及包括导电结构体的电极
EP3495930A1 (en) * 2015-04-24 2019-06-12 LG Innotek Co., Ltd. Touch window
JP2017068219A (ja) 2015-10-02 2017-04-06 株式会社コベルコ科研 電極構造
WO2017170639A1 (ja) 2016-03-29 2017-10-05 大同特殊鋼株式会社 チタン合金製コーティング膜及びチタン合金製ターゲット材
JP6975543B2 (ja) * 2017-03-29 2021-12-01 ジオマテック株式会社 有機エレクトロルミネッセンス素子用電極、有機エレクトロルミネッセンス素子、有機エレクトロルミネッセンス表示装置、及び有機エレクトロルミネッセンス素子用電極の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201738396A (zh) * 2016-03-29 2017-11-01 大同特殊鋼股份有限公司 鈦合金製塗佈膜及鈦合金製靶材

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