TWI710654B - Ｃｕ配線之製造方法 - Google Patents

Ｃｕ配線之製造方法 Download PDF

Info

Publication number
TWI710654B
TWI710654B TW104108014A TW104108014A TWI710654B TW I710654 B TWI710654 B TW I710654B TW 104108014 A TW104108014 A TW 104108014A TW 104108014 A TW104108014 A TW 104108014A TW I710654 B TWI710654 B TW I710654B
Authority
TW
Taiwan
Prior art keywords
film
wiring
wafer
mnox
metal
Prior art date
Application number
TW104108014A
Other languages
English (en)
Other versions
TW201542851A (zh
Inventor
石坂忠大
佐久間隆
橫山敦
松本賢治
常鵬
永井洋之
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201542851A publication Critical patent/TW201542851A/zh
Application granted granted Critical
Publication of TWI710654B publication Critical patent/TWI710654B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

提供一種即便為極微細凹部仍可確保充分之Cu填埋性的Cu配線之製造方法。
在對具有表面形成有既定圖案之凹部的層間絕緣膜之基板，來製造填埋該凹部的Cu配線時，具有：至少於凹部表面以與層間絕緣膜的反應來形成為自整合阻隔膜的MnOx膜之工序；於MnOx膜表面施予氫自由基處理之工序；於氫自由基處理後的MnOx膜表面讓活性較Ru要高的金屬存在之工序；之後，形成Ru膜之工序；以及之後，於Ru膜上藉由PVD來形成Cu膜並將Cu膜埋設至凹部內之工序。

Description

Cu配線之製造方法
本發明係關於一種在形成於基板溝槽或孔洞般之凹部埋設Cu以製造Cu配線之Cu配線之製造方法。
半導體元件的製造中，雖會對半導體晶圓重複進行成膜處理或蝕刻處理等各種處理來製造所欲之元件，但近年來，對應於半導體元件的高速化、配線圖案細微化以及高積集化的要求，而追求配線的低阻抗化(導電性提高)以及電子遷移耐性的提升。
對應於此點，便在配線材料使用導電性會較鋁(Al)或鎢(W)要高(阻抗較低)且電子遷移耐性較優異之銅(Cu)。
Cu配線雖係藉由在層間絕緣膜形成溝槽或孔洞，並於其中埋設Cu來加以形成，但為了防止Cu擴散至層間絕緣膜，便會在埋設Cu前形成有阻隔膜。
作為此般之阻隔膜雖可使用以物理蒸鍍法(PVD)來形成鉭(Ta)、鈦(Ti)、氮化鉭(TaN)、氮化鈦(TiN)等者，但伴隨著配線圖案之日漸微細化，該等便難以得到充分的階段覆蓋，近年來，便探討有可以良好的階段覆蓋形成薄膜之化學蒸鍍法(CVD)的氧化錳(MnOx)來作為阻隔膜。然而，由於MnOx膜與Cu膜之密合性較弱，故被提議有一種在MnOx膜上形成與Cu密合性較高之釕(Ru)膜，並於其上形成Cu膜以形成Cu配線的方法(例如專利文獻1、2)。
另一方面，在MnOx膜上成膜出Ru膜時，由於Ru之核形成密度較低，而難以得到良好膜值之Ru膜，故被提議有一種在成膜出MnOx膜後施予氫 自由基處理，而在之後成膜出Ru膜之技術(專利文獻3)。
【先前技術文獻】
【專利文獻】
專利文獻1：日本特開2008-300568號公報
專利文獻2：日本特開2010-21447號公報
專利文獻3：國際公開第2012/173067號小冊
然而，半導體元件會朝更加微細化進展，而溝槽等凹部之長寬比會日漸變大，即便是專利文獻3之技術，仍難以在凹部之MnOx膜上成膜出充分膜質之Ru膜。因此，Cu之填埋性便不夠充分，而產生有填埋不良之虞。
本發明係有鑑於相關情事而完成者，其課題在於提供一種即便為極微細凹部仍可確保充分之Cu填埋性的Cu配線之製造方法。
本發明人等為了能夠解決上述課題而反覆檢討的結果，發現到藉由在成膜出MnOx膜，並進行氫自由基處理後，在MnOx膜上讓Ta等活性較Ru要高之金屬存在，來使其成為Ru核生成之部位，在微細凹部便亦可以良好的階段覆蓋來較薄且均勻地成膜出優質的Ru膜，而可確保良好的Cu填埋性，以完成本發明。
亦即，本發明係提供一種Cu配線之製造方法，係對具有表面形成有既定圖案之凹部的層間絕緣膜之基板，來製造填埋該凹部的Cu配線之Cu配線之製造方法，具有：至少於凹部表面以與層間絕緣膜的反應來形成為自整合阻隔膜的MnOx膜之工序；於該MnOx膜表面施予氫自由基處理之工序；於該氫自由基處理後的該MnOx膜表面讓活性較Ru要高的金屬存在之工序；之後，於讓活性較Ru膜要高之金屬存在的表面形成Ru膜之工序；以及之後，於Ru膜上藉由PVD來形成Cu膜並將該Cu膜埋設至該凹部內之工序。
本發明中，讓活性較該Ru要高之金屬存在的工序係可藉由PVD讓其金屬沉積來加以進行。又，讓活性較該Ru要高之金屬存在的工序係可藉由將其金屬不連續地形成於該凹部內之壁部來加以進行。進一步地，讓活性 較該Ru要高之金屬存在的工序係可使用選自Ta、Co、W、Ti所構成之群組者來作為金屬。
又，該Ru膜較佳地係藉由CVD來加以形成。進一步地，該Cu膜之形成較佳地係藉由電漿濺鍍處理來加以進行。
本發明另提供一種記憶媒體，係記憶有在電腦上運作而用以控制Cu配線製造系統之程式的記憶媒體，該程式係在實行時，以進行如上述Cu配線之製造方法的方式來讓電腦控制該Cu配線製造系統。
根據本發明，藉由形成可較薄地成膜出之MnOx膜來作為自整合阻隔膜，而於其表面施予氫自由基處理來還原MnOx膜表面，並且於其表面施予讓Ta般活性較Ru要高之金屬存在的處理，由於其金屬會有助於Ru膜形成時之核形成，故亦可在微細溝槽或貫孔(孔洞)中較薄且均勻地形成良好膜質之Ru膜。因此，便可確保良好的Cu填埋性。
12a、12b‧‧‧除氣裝置
14a、14b‧‧‧MnOx膜成膜裝置
32a、32b‧‧‧Ta形成裝置
34a、34b‧‧‧Ru膜成膜裝置
35a、35b‧‧‧氫自由基處理裝置
42a、42b‧‧‧Cu膜成膜裝置
100‧‧‧成膜系統
101‧‧‧第1成膜處理部
102‧‧‧第2成膜處理部
103‧‧‧CMP處理部
104‧‧‧控制部
201‧‧‧下部構造
202‧‧‧層間絕緣膜
203‧‧‧溝槽
204‧‧‧MnOx膜
205‧‧‧活性較Ru要高之金屬
206‧‧‧Ru膜
207‧‧‧Cu膜
208‧‧‧Cu配線
W‧‧‧半導體晶圓(被處理基板)
圖1係顯示本發明一實施形態相關的Cu配線之製造方法的流程圖。
圖2係用以說明本發明一實施形態相關的Cu配線之製造方法的工序剖面圖。
圖3係用以說明於溝槽形成MnOx膜並藉由與基底之層間絕緣膜的反應來形成自整合阻隔膜之機制的圖式。
圖4係顯示金屬氧化物生成的自由能之圖式。
圖5(a)係顯示為本發明例之樣品A的剖面之SEM照片，(b)係顯示為比較例之樣品B的剖面之SEM照片。
圖6係更加詳細地顯示樣品A之剖面的TEM照片。
圖7係顯示藉由能量散佈型X光分析裝置(EDX)來進行樣品A之Cu填埋部分的元素映射的結果之圖式。
圖8係顯示適用於本發明實施形態相關的Cu配線之製造方法的實施之系統的概略構成塊狀圖。
圖9係顯示圖8之第1成膜處理部的一範例之俯視圖。
圖10係顯示圖8之第2成膜處理部的俯視圖。
圖11係顯示圖8之控制部的塊狀圖。
圖12係顯示可適合用於Cu膜成膜裝置及Ta形成裝置之PVD裝置的一範例之剖面圖。
圖13顯示可適合用於MnOx膜成膜裝置及Ru形成裝置之CVD裝置的一範例之剖面圖。
圖14係顯示氫自由基處理裝置一範例的剖面圖。
以下，便參照添附圖式，就本發明之實施形態來具體地說明。
<Cu配線之製造方法的一實施形態>
首先，關於本發明的Cu配線之製造方法之一實施形態係參照圖1之流程及圖2之工序剖面圖來加以說明。
另外，由於氧化錳可為MnO、Mn3O4、Mn2O3、MnO2等複數形態，故該等都以MnOx來加以表示。
首先，準備在含有下層Cu配線之下部構造201(細節省略)上具有由SiO2膜、低介電率(Low-k)膜(SiCO、SiCOH等)等的含Si膜所構成之層間絕緣膜202，並在其以既定圖案來形成有溝槽203及用以朝下層Cu配線連接的貫孔(未圖示)之半導體晶圓(以下，僅記為晶圓)W(步驟1，圖2(a))。
接著，對該晶圓W藉由作為前處理之除氣(Degas)程序或預清洗(Pre-Clean)程序來去除絕緣膜表面的水分(步驟2，圖2中未圖示)，之後，於含有溝槽203及貫孔之表面的整面成膜出MnOx膜204來作為抑制Cu擴散之阻隔膜(步驟3，圖2(b))。
接著，對MnOx膜204施予氫自由基處理(步驟4，圖2(c))。該處理係用以還原MnOx膜204表面以容易成膜出Ru膜的處理。又，該處理亦具有將MnOx膜204之一部分矽酸化之機能。
接著，於施予氫自由基處理後之MnOx膜表面進行讓活性較Ru膜要高之金屬205存在的處理(步驟5，圖2(d))，之後，成膜出Ru膜206來作為內襯膜(步驟6，圖2(e))。
接著，藉由PVD來形成Cu膜207，並將Cu埋設於溝槽203及貫孔(未圖示)(步驟7，圖2(f))。此時，較佳地係具備有在其之後的平坦化處理，而Cu膜207係以從溝槽203上面沉積之方式來加以形成。
之後，依必要來進行退火處理(步驟8，圖2(g))。藉由該退火處理，來讓Cu膜207穩定化。
之後，便藉由CMP(Chemical Mechanical Polishing)來研磨晶圓W表面的整面，以去除Cu膜207之沉積的部分、Ru膜206、活性較Ru要高之金屬205以及為阻隔膜之MnOx膜204而平坦化(步驟9，圖2(h))。藉此，便會在溝槽及貫孔(孔洞)內形成Cu配線208。
另外，在形成Cu配線208後，於晶圓W表面之包含有Cu配線208及層間絕緣膜202的整面，成膜有介電體帽或金屬帽等適當的帽膜。
接著，在以上一連串的工序中，就主要之工序來詳細地說明。
首先，便就形成為阻隔膜之MnOx膜204的工序來加以說明。
MnOx膜204係藉由CVD或原子層沉積法(ALD)來加以成膜。MnOx膜204係藉由成膜時之熱或是其後的程序(氫自由基處理或退火處理等)之熱，來至少在與層間絕緣膜202之邊界部分與層間絕緣膜202中之Si及O成分反應而形成矽酸猛(MnxSiOy(MnSiO3或Mn2SiO4))，以成為自整合阻隔膜。
亦即，如圖3(a)所示，由於MnOx膜204會與被包含於層間絕緣膜202之Si及O反應，故可如圖3(b)所示，形成阻隔膜於為基底之層間絕緣膜202側。因此，便可使得孔洞或溝槽般之凹部內的阻隔膜體積變小，而可讓凹部內之阻隔膜體積接近於0。從而，便可讓配線中之Cu體積增加以實現配線之低阻抗化。從讓配線中之Cu體積增加的觀點看來，較佳地係讓MnOx膜204較薄，較佳地係3nm以下。
在成膜出MnOx膜時，係使用錳化合物及含氧氣體，在CVD的情況係將該等同時地供給至處理容器，在ALD情況係參雜處理容器內之沖淨而將該等交互地供給至處理容器內。
作為錳化合物係可適當地使用茂系錳化合物。作為茂系錳化合物係可舉例有以Cp2Mn[=Mn(C5H5)2]、(MeCp)2Mn[=Mn(CH3C5H4)2]、(EtCp)2Mn[=Mn(C2H5C5H4)2]、(i-PrCp)2Mn[=Mn(C3H7C5H4)2]、(t-BuCp)2Mn[=Mn(C4H9C5H4)2]般之一般式Mn(RC5H4)2來加以表示的二(烷基環戊二烯基)錳。
又，作為其他錳化合物，亦可使用羰系錳化合物、beta二酮系錳化合物、脒基系錳化合物、烷氨基系錳化合物。
作為羰系錳化合物係可舉例有十羰基二錳(Mn2(CO)10)或甲基環戊二烯三羰基錳((CH3C5H4)Mn(CO)3)。其中，特別是因為Mn2(CO)10之構造單純，故可期待少雜質之Mn膜的成膜。
作為脒基系錳化合物係可舉例有以美國公報US2009-0263965A1號所揭露的一般式Mn(R1N-CR3-NR2)2來表示的二(N，N'-二烷基乙脒)錳。
進一步地，作為烷氨基系錳化合物係可舉例有以國際公開第2012/060428號所揭露的一般式Mn(R1N-Z-NR2 2)2所表示之二(N,N'-1-烷基醯胺-2-二烷基氨基烷基)錳。在此，上述一般式中之”R、R1、R2、R3”係以-CnH2n+1(n係0以上之整數)來表示的官能基，”Z”係以-CnH2n-(n係1以上之整數)來表示的官能基。
又，作為含氧氣體係可使用H2O(水蒸氣)、N2O、NO2、NO、O3、O2、H2O2、CO、CO2、甲醇或乙醇等醇類。
此時的成膜溫度較佳地係100~400℃的範圍。又，成膜時之處理容器內的壓力較佳地係1.33~133Pa之範圍。
另外，MnOx膜亦可使用日本特開2010-242187號公報所記載的方法來加以成膜。亦即，使用上述茂系錳化合物來作為錳化合物氣體，並以100~未達400℃來加以成膜。此時讓錳氧化的氧係由基底之層間絕緣膜202所供給。另外，作為由層間絕緣膜202所供給之氧亦包含有來自層間絕緣膜202之含有水分(物理吸附水及化學吸附水)。
接著，便就氫自由基處理來加以說明。
氫自由基處理係還原MnOx膜204以將表面改質為Mn之處理，藉此，便可使得Ru膜容易成膜。亦即，可藉由氫自由基處理，來讓Ru膜成膜時之培養時間變短，而可提高成膜速率，並且可讓Ru膜質變好(低阻抗)及以高階段覆蓋來薄且均勻地成膜出Ru膜。
在成膜後將MnOx膜大氣暴露的情況，較佳地係在進行氫自由基處理的處理容器中進行除氣處理。
氫自由基處理係只要能生成氫自由基(原子狀氫)的話，則不限定其方法。例如，可舉例有遠程電漿處理、電漿處理、讓氫氣接觸於加熱絲之處理。
遠程電漿處理係在處理容器外以感應耦合電漿或微波電漿等來生成氫電漿，而將其供給至處理容器內，並藉其中之氫自由基來進行處理。
又，電漿處理係在處理容器內生成電容耦合電漿或感應耦合電漿等，並藉此而藉由在處理容器內所生成的氫電漿中之氫自由基來進行處理。
進一步地，讓氫氣接觸於加熱絲的處理係加熱絲具有作為觸媒之機能，而藉由接觸裂解反應來產生氫自由基。
作為氫自由基處理時所供給的氣體較佳地係添加Ar氣體等非活性氣體於氫氣者，此時之氫濃度較佳地係1~50%。例如，H2：10%，Ar：90%。又，晶圓溫度較佳地係室溫~450℃，更佳地係200~400℃。處理壓力較佳地係10~500Pa，更佳地係20~100Pa。
接著，便就於施予氫自由基處理後的MnOx膜表面讓活性較Ru金屬要高的金屬205存在的處理來加以說明。
該處理係修補步驟4之氫自由基處理的處理。亦即，雖藉由氫自由基處理會容易形成Ru膜，但當溝槽或孔洞變的微細時，便會產生無法得到充分效果之情況，但藉由進行此步驟5之處理，便可在微細凹槽或孔洞以高階段覆蓋來薄且均勻地成膜出良好的Ru膜。因此，便可良好地進行之後的Cu填埋。
圖4係顯示金屬氧化物之生成自由能，表示該自由能越低(負值中大絕對值)則其金屬活性越高。如此圖所示，作為活性較Ru要高之金屬係可舉例有鉭(Ta)、鈷(Co)、鎢(W)、鈦(Ti)等。即便該等之中，從以往便作為阻隔膜來被加以使用之Ta會較合適。
如此般，藉由在施予氫自由基處理後之MnOx膜表面讓活性較Ru要高之金屬205存在，由於其金屬會有助於Ru膜形成時之核形成，故亦可在微細溝槽或貫孔(孔洞)中以高階段覆蓋來薄且均勻地形成良好膜質之Ru膜。
活性較Ru要高之金屬205只要能有助於Ru之核形成即可，而無須成為連續膜。亦即，只要能有助於Ru之核形成的話，亦可不連續地存在。
雖讓活性較Ru要高之金屬205存在的處理並不特別限定，但可適當地使用以PVD來沉積該金屬的方法。作為PVD係可適當地使用離子化PVD(Ionized physical vapor deposition；iPVD)，例如電漿濺鍍。該情況，未形成溝槽之區域部分中膜厚較佳地係以平均膜厚成為1~5nm之方式來加以 形成。藉此，微細溝槽或貫孔(孔洞)內雖會不連續地形成該金屬，但Ru之核形成會是充分的。如此般，由於該工序只要於微細凹槽或貫孔(孔洞)內讓有助於Ru之核形成的金屬存在即可，故對已填埋之Cu膜體積幾乎不會有影響。當然，亦可在溝槽或貫孔(孔洞)內形成為連續膜。
接著，便就形成作為內襯膜之Ru膜206的工序來加以說明。
由於Ru相對於Cu有較高的潤濕性，故藉由在Cu的基底形成Ru膜，便可在接著PVD之Cu膜形成時，確保良好的Cu移動性，並可使得堵塞溝槽或孔洞的開口之突出部分難以產生。然而，即便在MnOx膜上成膜出Ru膜，但由於Ru之核形成密度較低，故難以高階段覆蓋來形成良好膜質之Ru膜。於是，如上述般，藉由於MnOx膜204表面，除了氫自由基處理外，進行讓活性較Ru膜要高之金屬存在的處理，便可讓其金屬成為Ru之核形成部分而以高階段覆蓋來成膜出良好膜質之Ru膜，可薄且均勻地形成Ru膜。藉此，微細溝槽或貫孔(孔洞)內便可不產生空隙而確實地填埋Cu。Ru膜206從加大所填埋之Cu的體積而使得配線成為低阻抗的觀點看來，較佳地係薄薄地形成為1~5nm，但本實施形態中，在微細溝槽或貫孔(孔洞)內仍可薄且均勻地形成此般薄之膜。
Ru膜206係可使用羰基釕(Ru3(CO)12)來作為成膜原料，並藉由熱CVD來適當地形成。藉此，便可以高純度將薄的Ru膜以高階段覆蓋來加以成膜。此時的成膜條件係例如處理容器內的壓力為1.3~66.5Pa的範圍，成膜溫度(晶圓溫度)為150~250℃的範圍。Ru膜206亦可使用羰基釕以外其他的成膜原料，例如(環戊二烯)(2,4-二甲基戊二烯)釕，(2,4-甲基戊二烯)二茂釕，(2,4-二甲基戊二烯)(乙基戊二烯)釕，以及雙(2,4-甲基戊二烯)(乙基環戊二烯)釕般之釕的茂化合物以CVD來加以成膜。又，亦可以PVD來加以成膜。然而，從得到良好的階段覆蓋的觀點看來，較佳地係CVD。
接著，就成膜出Cu膜207的工序來加以說明。
Cu膜207係藉由為乾程序之PVD來加以成膜。此時，較佳地使用上述之iPVD，例如電漿濺鍍。另外，關於此沉積部分亦可以鍍覆來形成以取代PVD而連續形成。
在填埋Cu時，於通常的PVD成膜的情況，藉由Cu的凝聚，雖然會容易生成堵塞溝槽或孔洞的開口之突出部分，但藉由使用iPVD而調整施加至 晶圓的偏壓功率，來控制Cu離子的成膜作用與電漿生成氣體的離子(Ar離子)之蝕刻作用，便可讓Cu移動而抑制突出部分的生成，而即便為開口狹小的溝槽或是孔洞，亦可得到良好的填埋性。此時，從維持Cu的流動性並得到良好的填埋性的觀點看來，較佳地係Cu會遷移之高溫程序(65~350℃)。藉由如此般在高溫程序中進行PVD成膜，便可讓Cu結晶粒成長，而使得粒界散亂變小，以降低Cu配線之阻抗。又，如上述般，由於可藉由在Cu膜207的基底以良好膜質來薄且均勻地設置有相對於Cu有較高潤濕性的Ru膜206，故在Ru膜上Cu不會凝聚而會流動，即便在微細凹部中亦可抑制突出部分的生成，而不讓空隙產生並確實地填埋Cu。
又，Cu膜成膜時之處理容器內的壓力(程序壓力)較佳地係1~100mTorr(0.133~13.3Pa)，更佳地係35~90mTorr(4.66~12.0Pa)。
如上述，根據本實施形態，藉由形成可薄薄地成膜之MnOx膜204來作為自整合阻隔膜，並於其表面施予氫自由基處理，以還原MnOx膜表面，並且於其表面施予讓Ta般活性較Ru膜要高之金屬205存在的處理，即便於微細溝槽或貫孔(孔洞)中亦可薄且均勻地形成良好膜質之Ru膜。因此，便可確保良好的Cu填埋性。
又，由於藉由使用MnOx膜來作為阻隔膜，便可薄薄地形成自整合阻隔膜，且形成於其表面之Ta等金屬205亦可為不連續，進一步地亦可薄且均勻地形成Ru膜，故可將溝槽或孔洞等凹部內之Cu體積最大化。進一步地，由於以乾成膜之PVD來填埋Cu，故可使得Cu粒徑變大，而可使得粒界散亂變小。由於如此般將所填埋的Cu體積最大化，且使得粒界散亂變小，故可讓Cu配線低阻抗化。
接著，便就確認了本實施形態之效果的實驗來加以說明。
該實驗中，係就使用Low-k膜(SiCOH系列，k=2.55)來作為層間絕緣膜，而對Low-k膜表面進行ALD MnOx膜成膜-氫自由基處理-iPVD Ta膜成膜-CVD Ru膜成膜-iPVD Cu填埋的樣品A(本發明例)以及對Low-k膜表面進行ALD MnOx膜成膜-氫自由基處理-CVD Ru膜成膜-iPVD Cu填埋的樣品B(比較例)，來評量Cu之填埋性。另外，配線寬度係70nm。
另外，各處理之概略條件如下。
(1)ALD MnOx膜成膜
壓力：1.33Pa
晶圓溫度：130℃
ALD循環：21循環
(2)氫自由基處理
RF供給電力：2kW
氫濃度：10%
壓力：32Pa
溫度：300℃
(3)iPVD Ta膜成膜
朝IPC線圈之供給電力：5.25kW
朝靶材之直流電力：2.3kW
施加至載置台之RF偏壓(13.56MHz)：200W
壓力：87Pa
(4)CVD Ru膜成膜
壓力：66.5Pa
溫度：200℃
(5)iPVD Cu成膜(Cu填埋)
朝IPC線圈之供給電力：4kW
朝靶材之直流電力：11kW
施加至載置台之RF偏壓(13.56MHz)：400W
壓力：12Pa
溫度：300℃
於圖5顯示結果。圖5中，(a)係顯示樣品A剖面的掃描式顯微鏡(SEM)照片，(b)係顯示樣品B剖面的SEM照片。又，圖6係更詳細地顯示配線寬度50nm的本發明例樣品之剖面的穿透式顯微鏡(TEM)照片。如該等照片所示，確認到比較例樣品係Cu填埋性不夠充分，但本發明例樣品係可毫無空隙地填埋Cu。
接著，便藉由附屬於TEM之能量散佈型X光分析裝置(EDX)，來進行本發明例樣品之Cu填埋部分的元素映射。於圖7顯示其結果。另外，在圖7左側部分的四角所包圍的區域為映射區域。如該圖所示，得知Ta雖存在 於區域部分，但於溝槽側壁則幾乎不存在。亦即，Ta幾乎不會對Cu膜之體積有影響。
<適於本發明實施形態的實施之成膜系統>
接著，便就適於本發明實施形態相關的Cu配線之製造方法的實施之成膜系統來加以說明。圖8係顯示適於本發明實施形態相關的Cu配線之製造方法的實施之系統的概略構成的塊狀圖，圖9係顯示圖8之第1成膜處理部的一範例之俯視圖，圖10係顯示圖8之第2成膜處理部的俯視圖，圖11係顯示圖8之控制部的塊狀圖。
如圖8所示，成膜系統100係具有：進行除氣處理及為阻隔膜之MnOx膜成膜處理之第1成膜處理部101；進行除氣處理、氫自由基處理、Ta形成處理、Ru膜成膜處理以及Cu成膜處理之第2成膜處理部102；進行CMP處理之CMP處理部103以及用以控制該成膜系統100之各構成部的控制部104。
如圖9所示，第1成膜處理部101係具有MnOx膜成膜處理部301以及搬出入部302。
MnOx膜成膜處理部301係具有真空搬運室11以及連接於該真空搬運室11壁部的2個除氣裝置12a、12b以及2個MnOx膜成膜裝置14a、14b。除氣裝置12a與MnOx膜成膜裝置14a及除氣裝置12b與MnOx膜成膜裝置14b會配置於線對稱之位置。進一步地，搬出入部302側的2個壁部係連接有可大氣搬運及真空搬運之裝載室15a、15b。
除氣裝置12a,12b、MnOx膜成膜裝置14a,14b、裝載室15a,15b係透過閘閥G而連接於真空搬運室11的各壁部，而該等係藉由開啟所對應之閘閥來與真空搬運室11連通，並藉由關閉所對應之閘閥G來從真空搬運室11阻斷。
真空搬運室11內係保持為既定真空氛圍，而其中係設有對於除氣裝置12a,12b、MnOx膜成膜裝置14a,14b、裝載室15a,15b來進行晶圓W的搬出入之搬運機構16。該搬運機構16係配設於真空搬運室11的略中央，並具有可旋轉及伸縮之旋轉．伸縮部17，該旋轉．伸縮部17的前端設有支撐晶圓W的2個支撐臂18a、18b，而該等2個支撐臂18a、18b係以互相朝向相反方向之方式來安裝於旋轉．伸縮部17。
搬出入部302係夾置該裝載室15a、15b，而設置於MnOx膜成膜處理部301的相反側，並具有連接裝載室15a、5b之大氣搬運室21。大氣搬運室21上部係設置有用以形成清淨空氣之下向流的過濾器(未圖示)。裝載室15a、15b與大氣搬運室21之間的壁部係設置有閘閥G。與大氣搬運室21之連接有裝載室15a、15b的壁部對向之壁部係設置有連接收容作為被處理基板之晶圓W的載具C之2個連接埠22、23。又，大氣搬運室21側面係設置有進行晶圓W對位之對位腔室24。大氣搬運室21內係設置有進行晶圓W對載具C的搬出入及晶圓W對裝載室15a、15b的搬出入之大氣搬運用搬運機構26。該大氣搬運用搬運機構26係具有2個多關節臂，並可沿載具C之配列方向在軌道28上移動，而讓晶圓W載置於個別前端的手部27上，以進行該搬運。
如圖10所示，第2成膜處理部102係具有Ta形成及Ru膜成膜用之第1處理部401、Cu膜成膜用之第2處理部402以及搬出入部403。
第1處理部401係具有第1真空搬運室31以及連接於該第1真空搬運室31壁部的2個Ta形成裝置32a、32b以及2個Ru膜成膜裝置34a、34b。Ta形成裝置32a與Ru膜成膜裝置34a及Ta形成裝置32b與Ru膜成膜裝置34b會配置於線對稱之位置。另外，亦可使用活性較Ru要高之其他金屬，例如Co、W、Ti等來取代Ta形成裝置。
第1真空搬運室31之其他壁部係連接有對晶圓W進行氫自由基處理之氫自由基處理裝置35a、35b。氫自由基處理裝置35a、35b亦可進行晶圓W之除氣處理。又，第1真空搬運室31之氫自由基處理裝置35a、35b之間的壁部係連接有在第1真空搬運室31與後述第2真空搬運室41之間進行晶圓W的收授之收授室35。
Ta形成裝置32a,32b、Ru膜成膜裝置34a,34b、氫自由基處理裝置35a,35b及收授室35係透過閘閥G而連接於第1真空搬運室31的各邊，而該等係藉由所對應之閘閥的開閉來對真空搬運室31連通．阻斷。
第1真空搬運室31內係保持為既定真空氛圍，而其中係設有搬運晶圓W之第1搬運機構36。該第1搬運機構36係配設於第1真空搬運室31的略中央，並具有可旋轉及伸縮之旋轉．伸縮部37，以及設於該旋轉．伸縮部37前端來支撐晶圓W的2個支撐臂38a、38b。第1搬運機構36係對Ta 形成裝置32a,32b、Ru膜成膜裝置34a,34b、氫自由基處理裝置35a,35b及收授室35來搬出入晶圓W。
第2處理部402係具有第2真空搬運室41以及連接於該第2真空搬運室41的對向壁部之2個Cu膜成膜裝置42a、42b。可將Cu膜成膜裝置42a、42b作為總括進行從凹部之填埋至沉積部的成膜之裝置來加以使用，亦可僅將Cu膜成膜裝置42a、42b用於填埋，而藉由鍍覆來形成沉積部。
第2真空搬運室41之第1處理部401側的2個壁部係分別連接有上述氫自由基處理裝置35a,35b，氫自由基處理裝置35a與35b之間的壁部係連接有上述收授室35。亦即，收授室35及氫自由基處理裝置35a及35b都設置於第1真空搬運室31與第2真空搬運室41之間，而於收授室35兩側則配置有氫自由基處理裝置35a及35b。進一步地，搬出入部403側的2個壁部係分別連接有可大氣搬運及真空搬運之裝載室43a、43b。
Cu膜成膜裝置42a,42b、氫自由基處理裝置35a,35b以及裝載室43a,43b係透過閘閥G來連接於第2真空搬運室41之各壁部，該等係藉由開啟所對應之閘閥來連通於第2真空搬運室41，而藉由關閉所對應之閘閥G來從第2真空搬運室41遮斷。又，收授室35並不透過閘閥而連接於第2真空搬運室41。
第2真空搬運室41內係被保持為既定真空氛圍，其中係設置有對Cu膜成膜裝置42a,42b、氫自由基處理裝置35a,35b、裝載室43a,43b以及收授室35來進行晶圓W之搬出入的第2搬運機構46。該第2搬運機構46係配設於第2真空搬運室41之略中央，並具有可旋轉及伸縮之旋轉．伸縮部47，該旋轉．伸縮部47之前端設置有支撐晶圓W的2個支撐臂48a、48b，該等2個支撐臂48a、48b係以互相地朝向相反方向的方式來安裝於旋轉．伸縮部47。
搬出入部403係夾置該裝載室43a、43b，而設置於第2處理部402的相反側，並具有連接裝載室43a、43b之大氣搬運室51。大氣搬運室51上部係設置有用以形成清淨空氣之下向流的過濾器(未圖示)。裝載室43a、43b與大氣搬運室51之間的壁部係設置有閘閥G。與大氣搬運室51之連接有裝載室43a、43b的壁部對向之壁部係設置有連接收容作為被處理基板之晶 圓W的載具C之2個連接埠52,53。又，大氣搬運室51側面係設置有進行晶圓W對位之對位腔室54。大氣搬運室51內係設置有進行晶圓W對載具C的搬出入及晶圓W對裝載室43a、43b的搬出入之大氣搬運用搬運機構56。該大氣搬運用搬運機構56係具有2個多關節臂，並可沿載具C之配列方向在軌道58上移動，而讓晶圓W載置於個別前端的手部57上，以進行該搬運。
CMP處理部103係由CMP裝置及附屬於其之搬運裝置等所構成。
如圖11所示，控制部104係具備有：由實行第1成膜處理部101、第2成膜處理部102、CMP處理部103之各構成部的控制之微處理器(電腦)所構成之程序控制器501；用以讓操作員管理成膜系統100而進行指令的輸入操作等之鍵盤，或是將成膜系統100的運作狀況可視化而加以顯示之顯示器等所構成之使用者介面502；以及，記憶有用以將成膜系統100所實行之處理以程序控制器501的控制來加以實現之控制程式，或是用以依照各種資料，及處理條件來於處理裝置的各構成部來實行處理之程式，亦即配方的記憶部503。另外，使用者介面502及記憶部503係連接於程序控制器501。
上述配方係被記憶於記憶部503中之記憶媒體503a。記憶媒體可為硬碟，亦可為CDROM、DVD以及快閃記憶體等可搬動者。又，亦可從其他裝置，透過例如專用迴線來適當地傳送配方。
然後，依必要性，藉由來自使用者介面502的指示等將任意的配方從記憶部503叫出而讓程序控制器501來實行，以在程序控制器501的控制下，進行成膜系統100中之所欲的處理。
此般之成膜系統100中，係搬運收容有蝕刻及灰化後之晶圓的載具C至第1成膜處理部101，並設置於既定位置。然後，藉由大氣搬運用搬運機構26從載具C將形成具有溝槽或孔洞之既定圖案的晶圓W取出，而搬運至裝載室15a或15b。在將該裝載室減壓至與真空搬運室11相同程度之真空度後，會藉由搬運機構16來將裝載室之晶圓W取出，並透過真空搬運室11來搬運至除氣室12a或12b，以進行晶圓W之除氣處理。之後，藉由搬運機構16來將除氣室之晶圓W取出，並透過真空搬運室11來搬入至 MnOx膜成膜裝置14a或14b，以成膜出用以形成上述般自整合阻隔膜之MnOx膜。
MnOx膜形成後，將晶圓W搬運至裝載室15a或15b，而讓該裝載室回復至大氣壓後，藉由大氣搬運用搬運機構26來將形成有MnOx膜之晶圓W取出，而移回載具C。將此般之處理重複載具內之晶圓W數量的次數。
收容有MnOx膜成膜後之載具C會被搬運至成膜處理部102，並設置於既定位置。然後，藉由大氣搬運用搬運機構56從載具C將形成具有溝槽或孔洞之既定圖案的晶圓W取出，而搬運至裝載室43a或43b。在將該裝載室減壓至與第2真空搬運室41相同程度之真空度後，會藉由第2搬運機構46來將裝載室之晶圓W取出，並透過第2真空搬運室41來搬運至氫自由基處理裝置35a或35b，以在進行晶圓W之除氣處理後，進行氫自由基處理。之後，藉由第1搬運機構36來將氫自由基處理裝置之晶圓W取出，並透過第1真空搬運室31來搬入至Ta形成裝置32a或32b，以於MnOx膜表面進行為了讓活性較Ru要高的金屬的Ta存在之Ta形成處理。Ta形成後，會藉由第1搬運機構36來從Ta形成裝置32a或32b將晶圓W取出，而搬入至Ru膜成膜裝置34a或34b，以將上述般Ru膜作為內襯膜來加以成膜。Ru膜成膜後，會藉由第1搬運機構36來從Ru膜成膜裝置34a或34b將晶圓W取出，而搬運至收授室35。之後，藉由第2搬運機構46來將晶圓W取出，並透過第2真空搬運室41來搬入至Cu膜成膜裝置42a或42b，以成膜出Cu膜而進行朝溝槽或孔洞之凹部的Cu填埋。此時，雖可總括至沉積部為止來加以成膜，但亦可在Cu膜成膜裝置42a或42b中僅進行填埋，而藉由鍍覆來進行沉積部之形成。
Cu膜形成後，將晶圓W搬運至裝載室43a或43b，而讓該裝載室回復至大氣壓後，藉由大氣搬運用搬運機構56來將形成有Cu膜之晶圓W取出，而移回載具C。將此般之處理重複載具內之晶圓W數量的次數。另外，在需要退火的情況，便藉由Cu膜成膜裝置42a、42b或氫自由基處理裝置35a、35b等的適當裝置來進行退火處理。
之後，將結束成膜處理之載具C朝CMP處理部103搬運，以進行CMP處理。
根據成膜系統100，便可對蝕刻/灰化後之晶圓總括進行從MnOx膜之 成膜至CMP處理。又，第2成膜處理部102中，由於係可對MnOx膜成膜後之晶圓，不大氣開放而在真空中進行氫自由基處理、Ta形成處理、Ru膜成膜處理、Cu膜成膜處理，故可防止該等工序中之膜的氧化，而可製造高性能之Cu配線。
另外，在以鍍Cu來形成沉積層的情況，係在成膜出Cu膜後，便將晶圓W搬出。
[PVD裝置]
接著，便就可適當地用於上述成膜系統100所使用之Cu膜成膜裝置42a、42b及Ta形成裝置32a、32b的PVD裝置來加以說明。圖12係顯示PVD裝置之一範例的剖面圖。
在此係將為iPVD之ICP(Inductively Coupling Plasma)型電漿濺鍍裝置作為PVD裝置為範例來加以說明。
如圖12所示，該PVD裝置係具有由例如鋁等成形為筒狀體之處理容器61。該處理容器61係接地，其底部62係設置有排氣口63，排氣口63係連接有排氣管64。排氣管64係連接有進行壓力調整之節流閥65及真空泵66，便可將處理容器61內抽真空。又，處理容器61的底部62係設置有朝處理容器61內導入既定氣體的氣體導入口67。該氣體導入口67係連接有氣體供給配管68，氣體供給配管68係連接有用以供給作為電漿激發用氣體之稀有氣體，例如Ar或其他必要之例如N2氣體等的氣體供給源69。又，氣體供給配管68係介設有由氣體流量控制器、閥等所構成之氣體控制部70。
處理容器61內係設置有用以載置為被處理基板之晶圓W的載置機構72。該載置機構72係具有成形為圓板狀之載置台73、支撐該載置台73並接地之中空筒狀的支柱74。載置台73係由例如鋁合金等導電性材料所構成，並透過支柱74來加以接地。載置台73中係設置有冷卻夾套75，並透過未圖示之冷媒流道來供給冷媒。又，載置台73內係於冷卻夾套75上埋設有以絕緣材料來披覆的阻抗加熱器97。阻抗加熱器97係由未圖示之電源來加以供電。載置台73係設置有熱電偶(未圖示)，並藉由基於該熱電偶所檢出之溫度來控制朝冷卻夾套75之冷媒供給及朝阻抗加熱器97之供電，便可將晶圓溫度控制為既定溫度。
載置台73上面側係設置有於例如鋁等介電體構件76a中埋設有電極76b而加以構成的薄圓板狀靜電夾具76，並可藉由靜電力來吸附保持晶圓W。又，支柱74下部係將形成於處理容器61的底部62之中心部的插通孔77貫穿而朝下方延伸。支柱74係可藉由未圖示之升降機構來上下移動，並藉此來升降載置機構72之整體。
設置有以包圍支柱74的方式而可伸縮地構成的蛇腹狀金屬伸縮管78，該金屬伸縮管78係其上端會氣密地接合於載置台73下面，又，下端會氣密地接合於處理容器61的底部62上面，以維持處理容器61內之氣密性，並可容許載置機構72之升降移動。
又，底部62係朝上方垂直地設置有例如3根(圖12中僅顯示2根)的支撐銷79。又，對應於該支撐銷79而於載置台73設置有銷插通孔80。從而，在載置台73下降時，便可在貫穿銷插通孔80之支撐銷79上端部接受晶圓W，而在從外部進入之搬運臂(未圖示)之間移載該晶圓W。因此，處理容器61之下部側壁係為了讓搬運臂進入而設置有搬出入口81，該搬出入口81係設置有可開閉之閘閥G。
又，上述靜電夾具76之電極76b係透過供電線路82來連接有夾具用電源83，並藉由從該夾具用電源83施加直流電壓至電極76b，來藉由靜電力吸附保持晶圓W。又，供電線路82係連接有偏壓用高頻電源84，並透過該供電線路82來對靜電夾具76之電極76b供給偏壓用高頻電力，而對晶圓W施加偏壓電力。該高頻電力之頻率較佳地係400kHz~60MHz，例如採用13.56MHz。
另一方面，處理容器61之頂部係透過O型環等密封構件87來氣密地設置有由例如氧化鋁等介電體所構成而對於高頻有穿透性之穿透板86。然後，於該穿透板86上部設置有在處理容器61內之處理空間S將作為電漿激發用之稀有氣體，例如Ar氣體電漿化以產生電漿用的電漿產生源88。另外，作為該電漿激發用氣體，亦可使用其他稀有氣體例如He、Ne、Kr等來取代Ar。
電漿產生源88係具有對應於穿透板88來設置之感應線圈90，該感應線圈90係連接有電漿產生用之例如13.56MHz的高頻電源91，並透過該穿透板86來使得高頻電力被導入至處理空間S而形成有感應電場。
又，穿透板86正下方係設置有由讓被導入之高頻電力擴散的例如氧化鋁所構成之分隔板92。該分隔板92下部係設置有以包圍該處理空間S之上部側邊的方式來成為例如讓剖片朝向內側傾斜的環狀而由Cu或Ta所構成的靶材93。該靶材93係連接有施加用以吸引Ar離子的直流電力的靶材用電壓可變直流電源94。另外，亦可使用交流電源來取代直流電源。
又，靶材93之外周側係設置有用以賦予其磁場的磁鐵95。靶材93係藉由電漿中之Ar離子來進行濺鍍，並且在通過電漿中時多數被離子化。
又，該靶材93下部係以包圍該處理空間S的方式來設置有由例如鋁或銅所構成之圓筒狀保護罩體構件96。該保護罩體構件96係接地，並且其下部係朝向內側彎曲而位於載置台73之側部附近。從而，保護罩體構件96內側之端部係設置為包圍載置台76外周側。
如此般所構成之PVD裝置中，係將晶圓W朝圖12所示之處理容器61內搬入，並將該晶圓W載置於載置台73，而藉由靜電夾具76來加以吸附，並在控制部104之控制下來進行以下動作。此時，載置台73係藉由基於熱電偶(未圖示)所檢出之溫度來控制朝冷卻夾套75之冷媒的供給及朝阻抗加熱器97之供電，來進行溫度控制。
首先，在藉由讓真空泵66動作來成為既定真空狀態之處理容器61內，操作氣體控制部70而以既定流量來流通Ar氣體，並控制節流閥65而維持處理容器61內為既定真空度。之後，從可變直流電源94施加直流電力至靶材93，進一步地從電漿產生源88之高頻電源91供給高頻電力(電漿電力)至感應線圈90。另一方面，從偏壓用高頻電源84對靜電夾具76的電極76b供給既定偏壓用高頻電力。
藉此，處理容器61內便會藉由供給至感應線圈90之高頻電力來形成氬電漿而生成氬離子，該等離子會被施加於靶材93之直流電壓吸引而衝撞於靶材93，而該靶材93會被濺鍍而釋出粒子。此時，係藉由施加至靶材93之直流電壓來適當地控制所釋出的粒子量。
又，來自被濺鍍之靶材93的粒子在通過電漿中時，多數會被離子化。於是，從靶材83所釋出之粒子便會在成為混有被離子化者與電中性之中性原子的狀態下而朝下方飛散。特別是，某種程度的提高該處理容器61內的 壓力，而藉此會提高電漿密度，便可以高效率來將粒子離子化。此時之離子化率係藉由高頻電源91所供給之高頻電力來加以控制。
然後，離子在藉由從偏壓用高頻電源84施加於靜電夾具76的電極76 b之偏壓用高頻電力來進入晶圓W面上所形成之厚度數mm的離子鞘區區域時，會以具有強指向性而朝晶圓W側加速之方式被吸引並堆積於晶圓W。藉此，來進行Cu膜成膜處理或Ta形成處理。
Cu膜成膜時，係較高地設定晶圓溫度(65~350℃)，並且調整從偏壓用高頻電源84施加於靜電夾具76的電極76 b之偏壓功率來調整Cu之成膜與利用Ar之蝕刻，藉由變良好的Cu流動性，則即便為開口狹窄的溝槽或孔洞，亦可以良好的埋入性來埋入Cu。
另外，作為PVD裝置並不限定於iPVD，亦可使用通常的濺鍍，以及離子鍍覆等通常的PVD。
[CVD裝置]
接著，便就可適當地用於上述成膜系統所使用之MnOx膜成膜裝置14a、14b及Ru膜成膜裝置34a、34b的CVD裝置來加以說明。圖13係顯示CVD裝置之一範例的剖面圖，為藉由熱CVD來成膜出MnOx膜或Ru膜。另外，該CVD裝置亦可藉由將氣體供給系統成為可交互供給者來對應作為ALD裝置。
如圖13所示，該CVD裝置係具有藉由例如鋁等來形成為筒體之處理容器111。處理容器111的內部係配置有載置晶圓W之例如由AlN等陶瓷所構成之載置台112，該載置台112內係設置有加熱器113。該加熱器113係藉由從加熱器電源(未圖示)供電來發熱。
處理容器111頂壁係以與載置台102對向之方式來設置有用以將成膜用之處理氣體或沖淨氣體等噴淋狀地導入至處理容器111內的噴淋頭114。噴淋頭114係於其上部具有氣體導入口115，並於其內部形成有氣體擴散空間116，其底面係形成有多數氣體噴出孔117。氣體導入口115係連接有氣體供給配管118，氣體供給配管118係連接有用以供給成膜用之處理氣體或沖淨氣體等的氣體供給源119。又，氣體供給配管118係介設有由氣體流量控制器、閥等所構成之氣體控制部120。
另外，藉由ALD來成膜的情況，係設置有2個以上的氣體供給源119及氣體供給配管118，並將2種類以上的氣體參雜處理容器111內的沖淨來交互地供給。
處理容器111的底部係設有排氣口121，該排氣口121係連接有排氣管122。排氣管122係連接有進行壓力調整之節流閥123及真空泵124，並可將處理容器131內抽真空。
載置台112係設置有可相對於載置台112的表面伸縮之晶圓搬運用的3根(僅圖示2根)晶圓支撐銷126，而該等晶圓支撐銷146係固定於支撐板127。然後，晶圓支撐銷126係藉由以氣缸等驅動機構128來將桿129升降，而透過支撐板129來進行升降。另外，符號130係伸縮管。另一方面，處理容器111側壁係形成有晶圓搬出入口131，晶圓搬出入口131係可藉由閘閥G來加以開閉。然後，在開啟閘閥G之狀態下進行晶圓W的搬出入。
此般所構成的CVD裝置中，係在將閘閥G開啟，而將晶圓W載置於載置台112上後，將閘閥G關閉，並藉由真空泵124來將處理容器111內排氣而調整處理容器111內至既定的壓力，並藉由加熱器113透過載置台112將晶圓W加熱至既定溫度的狀態下，從氣體供給源119透過氣體供給配管118及噴淋頭114來朝處理容器111內導入處理氣體。藉此，便會在晶圓W上進行處理氣體的反應，而於晶圓W的表面形成MnOx膜或Ru膜。
[氫自由基處理裝置]
接著，便就氫自由基處理裝置的一範例來加以說明。
圖14係顯示氫自由基處理裝置的一範例之剖面圖，並將藉由遠程電漿處理於處理容器內生成氫自由基者作為範例來加以說明。
如圖14所示，該氫自由基處理裝置係具有藉由例如鋁等形成為筒體而用以進行氫自由基處理之處理容器141以及由設置於處理容器141上方的介電體所構成之圓筒狀鐘罩142。鐘罩142之半徑會較處理容器141要小，處理容器141壁部與鐘罩142壁部會氣密地形成，該等內部會加以連通。
處理容器141內部係配置有載置晶圓W之例如由A1N等陶瓷所構成之載置台143，該載置台143內係設置有加熱器144。該加熱器144係藉由從加熱器電源(未圖示)供電來發熱。載置台143係設置有可相對於載置台143 的表面伸縮之晶圓搬運用的3根(未圖示)晶圓支撐銷。
處理容器141底部係設置有排氣口151，該排氣口151係連接有排氣管152。排氣管152係連接有進行壓力調整之節流閥153及真空泵154，並可將處理容器141及鐘罩142內抽真空。另一方面，處理容器141側壁係形成有晶圓搬出入口161，晶圓搬出入口161係可藉由閘閥G來加以開閉。然後，在開啟閘閥G之狀態下進行晶圓W的搬出入。
鐘罩142之頂部中央係形成有氣體導入口171。氣體導入口171係連接於氣體供給配管172，氣體供給配管172係連接有用以供給氫自由基處理所使用的氫氣或非活性氣體等的氣體供給源173。又，氣體供給配管172係介設有由氣體流量控制器、閥等所構成之氣體控制部174。
鐘罩142周圍係卷繞有線圈181來作為天線。線圈181係連接有高頻電源182。然後，藉由將氫氣及非活性氣體供給至鐘罩142內且將高頻電力供給至線圈181，便會在鐘罩142內生成感應耦合電漿，而在處理容器141內對於晶圓W之MnOx膜施予氫電漿處理。
此般所構成的氫自由基處理裝置中，係在將閘閥G開啟，而將晶圓W載置於載置台143上後，將閘閥G關閉，並藉由真空泵154來將處理容器141及鐘罩142內排氣而調整處理容器141及鐘罩142內至既定的壓力，並藉由加熱器144將載置台143上之晶圓W加熱至既定溫度。然後，藉由從氣體供給源173透過氣體供給配管172及氣體供給口171來將氫自由基處理所使用的氫氣或非活性氣體等供給至處理容器141內，並且從高頻電源182供給高頻電力至線圈181，來在鐘罩142內激發氫氣或非活性氣體等以生成感應耦合電漿，將該感應耦合電漿導入至處理容器141內。然後，藉由所生成之電漿中的氫自由基，來對晶圓W之MnOx膜施予氫電漿處理。
<其他適用>
以上，雖已就本發明之實施形態來加以說明，但本發明並不被限定於上述實施形態而可為各種變形。例如，作為成膜系統係不限於圖8般分割有第1成膜處理部與第2成膜處理部，而亦可讓該等成為一體。又，成膜處理部亦可為3個以上，又，相同處理部中之處理亦可為其他組合。
又，上述實施形態中，雖表示具有溝槽與貫孔(孔洞)之晶圓適用本發明 方法的範例，但無需贅言，即便在僅有溝槽之情況或僅有孔洞之情況仍可適用本發明。又，可適用於單鑲嵌結構、雙鑲嵌結構以及其他三維封裝構造等的各種構造元件中之Cu配線製造。
進一步地，上述實施形態中，雖已說明將半導體晶圓作為被處理基板之範例，但半導體晶圓不僅為矽，也包含有GaAs、SiC以及GaN等化合物半導體，進一步地，當然不限定於半導體晶圓，亦可適用本發明於液晶顯示裝置等之FPD(平面顯示器)所使用的玻璃基板或是陶瓷基板等。
201‧‧‧下部構造
202‧‧‧層間絕緣膜
203‧‧‧溝槽
204‧‧‧MnOx膜
205‧‧‧活性較Ru要高之金屬
206‧‧‧Ru膜
207‧‧‧Cu膜
208‧‧‧Cu配線
W‧‧‧半導體晶圓(被處理基板)

Claims (6)

  1. 一種Cu配線之製造方法，對具有表面形成有既定圖案之凹部的層間絕緣膜之基板，來製造填埋該凹部的Cu配線之Cu配線之製造方法，其係具有：至少於該凹部表面以與該層間絕緣膜的反應來形成為自整合阻隔膜的MnOx膜之工序；於該MnOx膜表面施予氫自由基處理之工序；於氫自由基處理後的MnOx膜表面讓活性較Ru要高的金屬存在之工序；之後，於讓活性較Ru膜要高之金屬存在的表面形成Ru膜之工序；以及之後，於Ru膜上藉由PVD來形成Cu膜並將該Cu膜埋設至該凹部內之工序；讓活性較該Ru要高之金屬存在的工序係藉由將其金屬不連續地形成於該凹部內之壁部來加以進行。
  2. 如申請專利範圍第1項之Cu配線之製造方法，其中讓活性較該Ru要高之金屬存在的工序係藉由PVD讓其金屬沉積來加以進行。
  3. 如申請專利範圍第1或2項之Cu配線之製造方法，其中讓活性較該Ru要高之金屬存在的工序係使用選自Ta、Co、W、Ti所構成之群組者來作為金屬。
  4. 如申請專利範圍第1或2項之Cu配線之製造方法，其中該Ru膜係藉由CVD來加以形成。
  5. 如申請專利範圍第1或2項之Cu配線之製造方法，其中該Cu膜之形成係藉由電漿濺鍍處理來加以進行。
  6. 一種記憶媒體，係記憶有在電腦上運作而用以控制Cu配線製造系統之程式的記憶媒體，其中該程式係在實行時，以進行如申請專利範圍第1至5項中任一項之Cu配線之製造方法的方式來讓電腦控制該Cu配線製造系統。
TW104108014A 2014-03-17 2015-03-13 Ｃｕ配線之製造方法 TWI710654B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014053934A JP6268008B2 (ja) 2014-03-17 2014-03-17 Ｃｕ配線の製造方法
JP2014-053934 2014-03-17

Publications (2)

Publication Number Publication Date
TW201542851A TW201542851A (zh) 2015-11-16
TWI710654B true TWI710654B (zh) 2020-11-21

Family

ID=54069662

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104108014A TWI710654B (zh) 2014-03-17 2015-03-13 Ｃｕ配線之製造方法

Country Status (4)

Country Link
US (1) US9362166B2 (zh)
JP (1) JP6268008B2 (zh)
KR (1) KR101846049B1 (zh)
TW (1) TWI710654B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017050304A (ja) * 2015-08-31 2017-03-09 東京エレクトロン株式会社 半導体装置の製造方法
US9888554B2 (en) * 2016-01-21 2018-02-06 Asml Netherlands B.V. System, method and apparatus for target material debris cleaning of EUV vessel and EUV collector
JP2017135237A (ja) * 2016-01-27 2017-08-03 東京エレクトロン株式会社 Ｃｕ配線の製造方法およびＣｕ配線製造システム
KR20170110332A (ko) 2016-03-23 2017-10-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10741442B2 (en) 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
WO2021187485A1 (ja) * 2020-03-18 2021-09-23 東ソー株式会社 金属含有薄膜の製造方法および金属含有薄膜
JP2021156773A (ja) * 2020-03-27 2021-10-07 東京エレクトロン株式会社 ガス濃度測定装置及び処理システム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090053426A1 (en) * 2001-07-25 2009-02-26 Jiang Lu Cobalt deposition on barrier surfaces
WO2012173067A1 (ja) * 2011-06-16 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体装置の製造装置及び記憶媒体

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300568A (ja) 2007-05-30 2008-12-11 Tokyo Electron Ltd 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP2009117633A (ja) * 2007-11-07 2009-05-28 Panasonic Corp 半導体装置の製造方法
JP5417754B2 (ja) 2008-07-11 2014-02-19 東京エレクトロン株式会社 成膜方法及び処理システム
JP5481989B2 (ja) * 2009-07-22 2014-04-23 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5983162B2 (ja) * 2012-01-25 2016-08-31 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090053426A1 (en) * 2001-07-25 2009-02-26 Jiang Lu Cobalt deposition on barrier surfaces
WO2012173067A1 (ja) * 2011-06-16 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置、半導体装置の製造装置及び記憶媒体

Also Published As

Publication number Publication date
TW201542851A (zh) 2015-11-16
KR101846049B1 (ko) 2018-04-05
JP6268008B2 (ja) 2018-01-24
KR20150108316A (ko) 2015-09-25
US9362166B2 (en) 2016-06-07
US20150262872A1 (en) 2015-09-17
JP2015177119A (ja) 2015-10-05

Similar Documents

Publication Publication Date Title
TWI710654B (zh) Ｃｕ配線之製造方法
KR101739613B1 (ko) Cu 배선의 형성 방법
JP5767570B2 (ja) Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム
WO2012133400A1 (ja) Ｃｕ配線の形成方法
JP5969306B2 (ja) Ｃｕ配線の形成方法
KR20160068668A (ko) Cu 배선의 형성 방법 및 성막 시스템, 기억 매체
US10096548B2 (en) Method of manufacturing Cu wiring
JP5788785B2 (ja) Ｃｕ配線の形成方法および成膜システム
KR102103072B1 (ko) 구리 배선의 제조 방법
TWI651807B (zh) Ｃｕ配線之製造方法
KR20170026165A (ko) 반도체 장치의 제조 방법 및 기억 매체
KR101800487B1 (ko) 동(Cu) 배선의 형성 방법 및 기억매체
KR20180117575A (ko) Cu 배선의 제조 방법 및 Cu 배선 제조 시스템
KR20150069537A (ko) 반도체 장치의 제조 방법
WO2014010333A1 (ja) Ｃｕ配線の形成方法およびコンピュータ読み取り可能な記憶媒体
TW201301443A (zh) 成膜方法及銅配線之形成方法
KR101357531B1 (ko) Ｃｕ 배선의 형성 방법 및 Ｃｕ막의 성막 방법, 성막 시스템, 및 기억 매체