TWI625837B - 預包封引線框架的製造方法 - Google Patents

預包封引線框架的製造方法 Download PDF

Info

Publication number
TWI625837B
TWI625837B TW105130236A TW105130236A TWI625837B TW I625837 B TWI625837 B TW I625837B TW 105130236 A TW105130236 A TW 105130236A TW 105130236 A TW105130236 A TW 105130236A TW I625837 B TWI625837 B TW I625837B
Authority
TW
Taiwan
Prior art keywords
etching
connecting strip
lead frame
manufacturing
thickness
Prior art date
Application number
TW105130236A
Other languages
English (en)
Other versions
TW201724431A (zh
Inventor
黎超豐
周林
張繼安
徐治
王敏良
李文波
馮小龍
楊張特
李昌文
Original Assignee
寧波康強電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 寧波康強電子股份有限公司 filed Critical 寧波康強電子股份有限公司
Publication of TW201724431A publication Critical patent/TW201724431A/zh
Application granted granted Critical
Publication of TWI625837B publication Critical patent/TWI625837B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本發明係提供一種預包封引線框架的製造方法，其步驟包括：第一次蝕刻：對金屬基板的正面進行全蝕刻加部分蝕刻兩種蝕刻方式，全蝕刻用以形成數個蝕穿的蝕刻孔來構成各承載單元的晶片座、引腳、座柱和連接條，部分蝕刻是沿連接條的正面進行的第一次部分蝕刻，以去除連接條厚度的一部分；預包封：向所述蝕刻孔和連接條第一次被去除的區域注入第一塑封件進行預包封；第二次蝕刻：是沿連接條的背面進行的第二次部分蝕刻，用於去除連接條的剩下部分。該預包封引線框架的製造方法無需切割金屬、切割時不會出現分層、二次蝕刻區域小、對位元時間短、製造成本低、生產效率高。

Description

預包封引線框架的製造方法
本發明涉及一種引線框架技術領域，尤指一種預包封引線框架的製造方法。
在半導體製造工藝領域，引線框架作為積體電路的晶片載體，是實現晶片內部電路引出端與外引線的電氣連接、形成電氣回路的關鍵結構件，它起到了和外部導線連接的橋樑作用，而四方扁平無外引腳封裝構造(quad flat no-leadpackage，以下簡稱QFN)是目前最為傳統且常見的引線框架封裝構造。
一片QFN引線框架如圖1所示，通常包括若干個呈矩陣排布的承載單元以及位於承載單元之間用於固定承載單元的連接條，所述承載單元包括晶片座4和設置於晶片座4周圍的引腳5陣列，所述連接條7連接於相鄰兩個承載單元的引腳5陣列之間，所述晶片座4通過座柱6與連接條7相連，使得連接條7可以同時用於固定晶片座4和引腳5，以防止晶片座4或引腳5在封裝過程中移動或偏移位置，但是由於連接條7為實體金屬材質製成，在切割成型時，容易損耗切割刀具的壽命，製造成本高且效率低。為解決上述問題，行業內都會對連接條7的背面進行半蝕刻，通過減薄連接條部分的金屬厚度，來降低對切割刀具的磨損，並提高切割效率。但是該方法仍然保留後續的金屬切割過程，使得在測試時無法進行整片的引線框架的測試，因為連接條7的存在使得承載 單元的引腳5之間為短路連接，必須要將各承載單元的連接條7切割下來之後才能一個個分別進行測試，測試效率非常低下，此外，由於連接條7的半蝕刻區域將會在後續的注塑過程中填充塑封件，容易導致切割成型時，在較大的切割力作用下出現金屬層和塑膠層的分層現象。
目前還有一種引線框架的製造方法，是不需要設置連接條7，而是對需要蝕刻的區域，通過在正面和背面分別進行一次半蝕刻的方式來實現，該方法雖然使得後續過程無需切割金屬，但是在進行正面的半蝕刻之後，再進行背面的半蝕刻時，由於需要蝕刻的區域較多，需要較長的對位時間，一方面會造成生產效率下降，難以實現大規模生產，另一方面較長的對位時間也會使蝕刻過程中我們所不期望的側向腐蝕更加嚴重。
本發明要解決的技術問題是：提供一種無需切割金屬、切割時不會出現分層、二次蝕刻蝕刻區域小、對位時間短、製造成本低、生產效率高的預包封引線框架的製造方法。
本發明的技術手段是：提供一種預包封引線框架的製造方法，包括以下步驟：(1)第一次蝕刻：對金屬基板的正面進行全蝕刻加部分蝕刻兩種蝕刻方式，全蝕刻用以形成數個蝕穿的蝕刻孔來構成各承載單元的晶片座、引腳、座柱和連接條，部分蝕刻是沿連接條的正面進行的第一次部分蝕刻，以去除連接條厚度的一部分； (2)預包封：向所述蝕刻孔和連接條第一次被去除的區域注入第一塑封件進行預包封；(3)第二次蝕刻：是沿連接條的背面進行的第二次部分蝕刻，用於去除連接條的剩下部分。
本發明預包封引線框架的製造方法在第一次蝕刻時就已完全形成晶片座、引腳、座柱和連接條，且連接條背面被保留而正面在該次蝕刻中已部分去除，改變了傳統的連接條正面被保留而背面進行半蝕的方式，然後進行預包封使第二次蝕刻時晶片座和引腳可靠固定，這樣只需再對連接條的背面未被蝕刻的部分進行第二次蝕刻，就可將連接條完全去除，蝕刻面積小，所需對位時間短，可大大提高生產效率，並且在兩次蝕刻後連接條部分的金屬已全部由第一塑封件代替，使得後續切割成型時只需切割第一塑封件，而無需切割金屬，大大減少對刀具的損傷，製造成本較低且效率高，並且由於兩次蝕刻後連接條部分已由第一塑封件構成，具有良好的電絕緣性，使各承載單元的引腳之間不再短路，在測試時也可整片進行，而無須將各承載單元一個個切割下來單獨進行測試，也大大提高了測試效率。
進一步地，在步驟(2)之後步驟(3)之前還進行選擇性電鍍：在晶片座和引腳的正面的局部區域形成第一電鍍層，在晶片座和引腳的背面的局部區域形成第二電鍍層。選擇性電鍍使連接條不被電鍍，有利於第二次蝕刻，且該設置可使引線框架進入用戶端之前就已電鍍，無需用戶端在測試切割之前再施行化學鍍。
進一步地，所述連接條第一次被去除的厚度大於第二次被去除的厚度。由於進行第二次部分蝕刻時需要與第一次部分蝕刻的位置進行對位，在 蝕刻相同厚度的情況下，第二次部分蝕刻的時間將比第一次部分蝕刻所花的時間長，過長的蝕刻時間將會導致我們所不期望的側向腐蝕較為嚴重，因此設置第二次被去除的厚度小於第一次被去除的厚度，來減少第二次蝕刻時間，可有效減少側向腐蝕。
進一步地，所述連接條第一次被去除的厚度為金屬基板厚度的3/4。該設置既可使第一次蝕刻後連接條的連接強度滿足使用需求，又可減少第二次蝕刻的蝕刻時間，以減少側向腐蝕。
進一步地，在步驟(2)之後步驟(3)之前進行去溢料，以去除金屬基板表面殘留的第一塑封件。該設置可使產品表面清潔光滑，性能更好。選擇性電鍍和去溢料均為優選方案，若兩者同時存在，則去溢料在選擇性電鍍之前。
進一步地，所述去溢料通過電解或機械拋光去除金屬基板表面殘留的第一塑封件。電解和機械拋光可有效地去除溢料，且技術成熟，成本較低。
進一步地，所述預包封採用模鑄方式，所述第一塑封件為環氧樹脂。模鑄方式使用方便可靠，環氧樹脂粘結力強，機械強度高，耐腐蝕性和電絕緣性好。
1‧‧‧金屬基板
2‧‧‧連接條的正面
3‧‧‧蝕刻孔
4‧‧‧晶片座
5‧‧‧引腳
6‧‧‧座柱
7‧‧‧連接條
8‧‧‧第一塑封件
9‧‧‧第一電鍍層
10‧‧‧連接條的背面
12‧‧‧晶片
13‧‧‧引線
14‧‧‧第二塑封件
15‧‧‧第二電鍍層
D‧‧‧金屬基板厚度
D1‧‧‧連接條第一次被去除的厚度
D2‧‧‧連接條第二次被去除的厚度
圖1為習知QFN引線框架的俯視圖；圖2為本發明預包封引線框架的製造方法的流程圖。
下面結合附圖，並結合實施例對本發明做進一步的說明。
本實施例提供一種包含了本發明預包封引線框架的製造方法的積體電路元件的製作方法，依次經過以下步驟：
(1)第一次蝕刻：提供一金屬基板如圖2a所示，金屬基板1可採用良好導電性的金屬，例如銅、鐵、鋁、鎳、鋅或其合金等，在金屬基板1的正面進行全蝕刻加部分蝕刻兩種蝕刻方式，得到圖2b，全蝕刻用以形成數個蝕穿的蝕刻孔3來構成各承載單元的晶片座4、引腳5、座柱6和連接條7，所述晶片座4、引腳5、座柱6和連接條7的形狀結構採用現有的QFN引線框架的形狀結構，如圖1所示，部分蝕刻是沿連接條的正面2進行的第一次部分蝕刻，為顯示蝕刻孔3和第一次部分蝕刻後連接條7的結構，圖2是沿圖1中A-A’處剖開得到，圖2中顯示蝕刻孔3被蝕穿且連接條7的厚度的一部分被去除，由於連接條的背面的一部分厚度仍然保留，依然可以用於固定晶片座4和引腳5，為減少第二次蝕刻的時間，設置所述連接條7第一次被去除的厚度D1大於第二次被去除的厚度D2，本實施例中設置連接條7第一次被去除的厚度D1為金屬基板厚度D的3/4，第一次蝕刻可採用化學蝕刻或鐳射蝕刻，具體蝕刻方法採用現有技術即可。
(2)預包封：向所述蝕刻孔3和連接條7第一次被去除的區域注入第一塑封件8進行預包封，得到圖2c所示，預包封採用熱壓方式或模鑄方式，熱壓方式和模鑄方式均為現有技術，本實施例中採用模鑄方式，第一塑封件8採用環氧樹脂，所述模具為凹凸模具，凹凸模具表面設置有與蝕刻區域的尺寸和位置相匹配的凹槽、並設置有與凹槽連通的流道，將金屬基板1放置於凹凸模具上，並將金屬基板1的蝕刻區域與凹凸模具的凹槽位置一一對應後將兩者固定，然後使 用外用泵將液化的環氧樹脂打入凹凸模具的凹槽，待環氧樹脂固化粘合於金屬基板1後，將金屬基板1從凹凸模具上取下。
(3)去溢料：以去除金屬基板1表面殘留的第一塑封件8，使第一塑封件8的上下表面與金屬基板1的正面和背面齊平，可通過電解或機械拋光的方法去除金屬基板1表面殘留的第一塑封件8,其中電解去除具體為將基材置於鈉鹽(如氯化鈉、硫酸鈉、碳酸鈉、碳酸氫鈉)濃度25.0-40.0%(品質體積百分比)、磷酸鹽(如磷酸鈣、磷酸二氫鈉、磷酸氫二鈉、磷酸鈉)濃度25.0-40.0%(品質體積百分比)、氫氧化鈉濃度15.0-20.0%(品質體積百分比)、矽酸鹽(如矽酸鈉、矽酸鋁)濃度7.0-10.0%(品質體積百分比)、焦磷酸鉀濃度3.0-5.0%(品質體積百分比)的溶液中進行電解，其中電流大小為10-30A，電解時間為10-30分鐘；機械拋光具體為使用180-200目的細砂輪，通過細砂輪的高速轉輪對基材表面殘留的第一塑封件8進行物理拋光去除。
(4)選擇性電鍍：在晶片座4和引腳5的正面的局部區域形成第一電鍍層9，如圖2d所示，在晶片座4和引腳5的背面的局部區域形成第二電鍍層15，如圖2e所示，選擇性電鍍採用現有技術即可，包括上菲林、曝光、顯影、電鍍、退膜等過程，當電鍍金屬為鎳鈀金時，第一電鍍層9和第二電鍍層15均為鎳鈀金，當電鍍金屬為銀時，第一電鍍層9為銀，第二電鍍層15為錫。
(5)第二次蝕刻：是沿連接條7的背面10進行的第二次部分蝕刻，用於去除連接條7的剩下部分，如圖2f所示，第二次蝕刻可採用化學蝕刻或鐳射蝕刻，第一次蝕刻和第二次蝕刻可採用相同的蝕刻方式，也可採用不同的蝕刻方式。
(6)上晶片：在金屬基板1正面的晶片座4上裝上晶片12，如圖2g所示。
(7)打線：在晶片12與電鍍區之間焊接引線13，如圖2h所示。
(8)包覆：利用第二塑封件14包覆晶片12、引線13和金屬基板1的正面，如圖2i所示。
(9)測試：由於連接條7處已全部替換為絕緣的塑封件，引腳5之間不再短路，可整片進行測試，大大提高了測試效率。
(10)切割成型：沿連接條7所在的位置處切割成型，如圖2j所示，此時只需切割塑封件，而無需切割金屬，大大減少對刀具的損傷，成本低且效率高。

Claims (7)

  1. 一種預包封引線框架的製造方法，其步驟包括：(1)第一次蝕刻：對金屬基板(1)的正面進行全蝕刻加部分蝕刻兩種蝕刻方式，全蝕刻用以形成數個蝕穿的蝕刻孔(3)來構成各承載單元的晶片座(4)、引腳(5)、座柱(6)和連接條(7)，部分蝕刻是沿連接條(7)的正面(2)進行的第一次部分蝕刻，以去除連接條(7)厚度的一部分；(2)預包封：向所述蝕刻孔(3)和連接條(7)第一次被去除的區域注入第一塑封件(8)進行預包封；以及(3)第二次蝕刻：是沿連接條(7)的背面(10)進行的第二次部分蝕刻，用於去除連接條(7)的剩下部分。
  2. 如請求項1所述之預包封引線框架的製造方法，其中在步驟(2)之後步驟(3)之前還進行選擇性電鍍：在晶片座(4)和引腳(5)的正面的局部區域形成第一電鍍層(9)，在晶片座(4)和引腳(5)的背面的局部區域形成第二電鍍層(15)。
  3. 如請求項1所述之預包封引線框架的製造方法，其中所述連接條(7)第一次被去除的厚度(D1)大於第二次被去除的厚度(D2)。
  4. 如請求項3所述之預包封引線框架的製造方法，其中所述連接條(7)第一次被去除的厚度(D1)為金屬基板厚度(D)的3/4。
  5. 如請求項1所述之預包封引線框架的製造方法，其中在步驟(2)之後步驟(3)之前還進行去溢料，以去除金屬基板(1)表面殘留的第一塑封件(8)。
  6. 如請求項5所述之預包封引線框架的製造方法，其中所述去溢料通過電解或機械拋光去除金屬基板(1)表面殘留的第一塑封件(8)。
  7. 如請求項1所述之預包封引線框架的製造方法，其中所述預包封採用模鑄方式，所述第一塑封件(8)為環氧樹脂。
TW105130236A 2015-12-30 2016-09-19 預包封引線框架的製造方法 TWI625837B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201511021539.6A CN105470232A (zh) 2015-12-30 2015-12-30 一种预包封引线框架的制造方法
??201511021539.6 2015-12-30

Publications (2)

Publication Number Publication Date
TW201724431A TW201724431A (zh) 2017-07-01
TWI625837B true TWI625837B (zh) 2018-06-01

Family

ID=55607785

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105130236A TWI625837B (zh) 2015-12-30 2016-09-19 預包封引線框架的製造方法

Country Status (2)

Country Link
CN (1) CN105470232A (zh)
TW (1) TWI625837B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106011993B (zh) * 2016-05-16 2018-01-05 昆山艾森半导体材料有限公司 一种电解去溢料溶液及其制备方法
CN106024750B (zh) * 2016-07-14 2018-11-23 江阴芯智联电子科技有限公司 一种低测试成本的金属引线框结构及其制造方法
CN109256367B (zh) * 2018-10-24 2024-03-22 嘉盛半导体(苏州)有限公司 预塑封引线框架、半导体封装结构及其单元、封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200633173A (en) * 2005-03-02 2006-09-16 Advanced Semiconductor Eng Process for manufacturing sawing type leadless semiconductor packages
TW200633179A (en) * 2005-03-08 2006-09-16 Taiwan Solutions Systems Corp Leadframe and the manufacturing method thereof
TW201115660A (en) * 2009-10-27 2011-05-01 Powertech Technology Inc Fabrication method for chip package structure with high pin count
CN102148213A (zh) * 2011-03-08 2011-08-10 日月光半导体（威海）有限公司 高功率芯片封装构造的导线架及其制造方法
US20150303133A1 (en) * 2014-04-18 2015-10-22 Chipmos Technologies Inc. Flat no-lead package and the manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
US6424024B1 (en) * 2001-01-23 2002-07-23 Siliconware Precision Industries Co., Ltd. Leadframe of quad flat non-leaded package
JP2009088412A (ja) * 2007-10-02 2009-04-23 Renesas Technology Corp 半導体装置の製造方法
CN101958300B (zh) * 2010-09-04 2012-05-23 江苏长电科技股份有限公司 双面图形芯片倒装模组封装结构及其封装方法
CN103500713A (zh) * 2013-09-28 2014-01-08 宁波康强电子股份有限公司 预包封引线框架的制造方法
CN104658926B (zh) * 2015-03-11 2017-07-28 禾邦电子（中国）有限公司 元件绝氧密封方法及其制成的元件
CN104900545A (zh) * 2015-04-27 2015-09-09 杰群电子科技（东莞）有限公司 一种半导体封装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200633173A (en) * 2005-03-02 2006-09-16 Advanced Semiconductor Eng Process for manufacturing sawing type leadless semiconductor packages
TW200633179A (en) * 2005-03-08 2006-09-16 Taiwan Solutions Systems Corp Leadframe and the manufacturing method thereof
TW201115660A (en) * 2009-10-27 2011-05-01 Powertech Technology Inc Fabrication method for chip package structure with high pin count
CN102148213A (zh) * 2011-03-08 2011-08-10 日月光半导体（威海）有限公司 高功率芯片封装构造的导线架及其制造方法
US20150303133A1 (en) * 2014-04-18 2015-10-22 Chipmos Technologies Inc. Flat no-lead package and the manufacturing method thereof

Also Published As

Publication number Publication date
CN105470232A (zh) 2016-04-06
TW201724431A (zh) 2017-07-01

Similar Documents

Publication Publication Date Title
TWI591775B (zh) 樹脂密封型半導體裝置及其製造方法
US9093436B2 (en) Semiconductor device package and method of manufacture
CN111799176A (zh) 制造用于半导体器件的引线框的方法、相应的引线框和半导体器件
TWI625837B (zh) 預包封引線框架的製造方法
JP2014007363A (ja) 半導体装置の製造方法および半導体装置
US11342252B2 (en) Leadframe leads having fully plated end faces
JPH1126489A (ja) ゲートスロットを有するサブストレートならびに半導体パッケージ成形用の金型および成形方法
TWI462253B (zh) 導線架基板及其製造方法
JP2001077278A (ja) 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド
JP2019169729A (ja) 半導体装置用基板および半導体装置
TW201513285A (zh) 預包封導線架的製造方法
JP2007048978A (ja) 半導体装置及びその製造方法
US20160204003A1 (en) Method of forming asper-silver on a lead frame
JP2019160882A (ja) 半導体装置およびその製造方法
JP4620584B2 (ja) 回路部材の製造方法
JP2010287741A (ja) リードフレームとその製造方法、及び半導体装置
CN108198761B (zh) 具有引脚侧壁爬锡功能的半导体封装结构及其制造工艺
CN105514079A (zh) 集成电路封装结构及其生产工艺
JP3993218B2 (ja) 半導体装置の製造方法
US20200258822A1 (en) High i/o density flip-chip qfn
CN105870100A (zh) 一种超薄封装件及其制作工艺
CN104681449A (zh) 带有光学检查特征的无引线半导体封装
CN218385210U (zh) 半导体封装结构
JP2017130522A (ja) 樹脂付リードフレーム基板
JP6589577B2 (ja) 樹脂付リードフレーム基板の製造方法