TWI616887B - 非易失性記憶體的電壓控制電路及其控制方法 - Google Patents

非易失性記憶體的電壓控制電路及其控制方法 Download PDF

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Abstract

本發明提出了一種電壓控制電路，所述電壓控制電路採用正電荷泵和負電荷泵來產生具有三倍於供電電源信號的壓差的抹除電壓信號供給儲存單元中的浮閘電晶體。所述電壓控制電路包括升壓電路和降壓電路，所述降壓電路將供電電源信號轉變成斜坡信號，並藉由負電荷泵轉換成負向的斜坡信號。本發明提供的電壓控制電路結構簡單、製程相容性好，可極大地降低記憶體件的電路成本。

Description

非易失性記憶體的電壓控制電路及其控制方法
本發明涉及一種電子電路，更具體地說，本發明涉及一種非易失性記憶體的控制電路及其控制方法。
浮閘電晶體由於其在斷電情況下仍能保存電荷的能力而被廣泛應用於FLASH(快閃記憶體)、EPROM(可抹除可程式唯讀記憶體)和EEPROM(電可抹除可程式唯讀記憶體)等NVM裝置(非易失性記憶體)中。當浮閘電晶體作為儲存單元時，為了實現對該儲存單元的程式設計、抹除以及讀取功能，通常需要在浮閘電晶體的各個埠疊加具有不同電壓值的電壓信號。這些電壓信號的電壓值通常相差較大，差值甚至可能達到電源電壓的三倍或更多。若是採用普通的電壓控制電路來得到這些電壓信號，則不免需要採用高壓製程，大大提高了電路成本。
因此，有需要提出一種可採用低壓製程實現的電壓控制電路給浮閘電晶體提供讀寫電壓信號。
考慮到現有技術的一個或多個技術問題，提出了一種電壓控制電路及其控制方法。
根據本技術的實施例，提出了一種非易失性記憶體的電壓控制電路，所述非易失性記憶體包括具有浮閘電晶體的儲存單元，其特徵在於，所述電壓控制電路具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述第一輸入端接收供電電源信號，所述第二輸入端接收參考地信號，基於所述供電電源信號和參考地信號，所述第一輸出端輸出第一電源信號，所述第二輸出端輸出第二電源信號，其中所述第一電源信號的電壓值為供電電源信號的電壓值的兩倍，所述第一電源信號的電壓值與所述第二電源信號的電壓值的最大差值為供電電源信號的電壓值的三倍。
根據本技術的實施例，還提出了一種非易失性記憶體，包括前述的電壓控制電路，其特徵在於，所述儲存單元包括：第一浮閘電晶體，具有源極、汲極和閘極；以及第二浮閘電晶體，具有源極、汲極、閘極，所述源極和汲極耦接在一起，形成控制端，所述閘極與第一浮閘電晶體的閘極耦接在一起；其中，儲存單元在抹除時，所述第一浮閘電晶體的源極和汲極接收第一電源信號，所述第二浮閘電晶體的控制端接收第二電源信號。
在一個實施例中，所述非易失性記憶體還包括信號轉換電路，所述信號轉換電路包括：第一位準電路，具有電 源端和接地端，所述電源端接收供電電源信號，所述接地端接收參考地信號；第二位準電路，具有電源端和接地端，所述電源端接收第一電源信號，所述接地端接收供電電源信號；其中，所述第一位準電路將第一邏輯信號轉換成第一邏輯轉換信號輸出至第二位準電路，所述第二位準電路將第二邏輯信號轉換成第二邏輯轉換信號輸出至第一位準電路，並且所述第一邏輯轉換信號和第二邏輯轉換信號的電壓值與供電電源信號的電壓值相同。
根據本技術的實施例，還提出了一種非易失性記憶體的電壓控制方法，所述非易失性記憶體包括具有浮閘電晶體的儲存單元，其特徵在於，所述電壓控制方法包括：採用正電荷泵將供電電源信號轉換為具有兩倍於供電電源信號的電壓值的第一電源信號；採用斜坡電路生成斜坡信號，所述斜坡信號的電壓值從參考地信號的電壓值開始上升，經過預設時間長度，升至供電電源信號電壓值；採用負電荷泵將斜坡信號轉換為第二電源信號，其中所述第二電源信號的電壓值為斜坡信號相對於參考地信號的鏡像負向電壓值；以及將第一電源信號和第二電源信號作為抹除電壓提供給儲存單元。
根據本發明上述各方面提供的電壓控制電路及其控制方法，電路結構簡單，並且可採用普通的低壓製程製作完成，電路成本較低。
10‧‧‧儲存單元
101‧‧‧浮閘電晶體
101S‧‧‧源極
101D‧‧‧汲極
101G‧‧‧閘極
102‧‧‧浮閘電晶體
102C‧‧‧控制端
102G‧‧‧閘極
20‧‧‧電壓控制電路
201‧‧‧升壓電路
202‧‧‧降壓電路
401‧‧‧斜坡信號產生電路
402‧‧‧負電荷泵
S1‧‧‧選擇開關
M1‧‧‧PMOS開關
50‧‧‧信號轉換電路
501‧‧‧反及閘電路
502‧‧‧邏輯電路
503‧‧‧反或閘電路
504‧‧‧邏輯電路
LG1‧‧‧第一位準電路
LG2‧‧‧第二位準電路
為了更好的理解本發明，將根據以下附圖對本發明進行詳細描述：圖1示出了根據本發明一實施例的儲存單元10的電路結構示意圖；圖2示出了根據本發明一實施例的電壓控制電路20的電路模組示意圖；圖3示出了第二電源信號UVCC的波形示意圖；圖4示出了根據本發明一實施例的降壓電路203的電路結構示意圖；圖5示出了根據本發明一實施例的信號轉換電路50的電路結構示意圖；圖6示出了根據本發明一實施例的包括浮閘電晶體的儲存單元的電壓控制方法60的流程示意圖。
下面將詳細描述本發明的具體實施例，應當注意，這裡描述的實施例只用於舉例說明，並不用於限制本發明。在以下描述中，為了提供對本發明的透徹理解，闡述了大量特定細節。然而，對於本領域普通技術入員顯而易見的是：不必採用這些特定細節來實行本發明。在其他實例中，為了避免混淆本發明，未具體描述公知的電路、材料或方法。
在整個說明書中，對“一個實施例”、“實施例”、“一個示例”或“示例”的提及意味著：結合該實施例或示例描 述的特定特徵、結構或特性被包含在本發明至少一個實施例中。因此，在整個說明書的各個地方出現的短語“在一個實施例中”、“在實施例中”、“一個示例”或“示例”不一定都指同一實施例或示例。此外，可以以任何適當的組合和/或子組合將特定的特徵、結構或特性組合在一個或多個實施例或示例中。此外，本領域普通技術入員應當理解，在此提供的附圖都是為了說明的目的，並且附圖不一定是按比例繪製的。應當理解，當稱元件“連接到”或“耦接到”另一元件時，它可以是直接連接或耦接到另一元件或者可以存在中間元件。相反，當稱元件“直接連接到”或“直接耦接到”另一元件時，不存在中間元件。相同的附圖標記指示相同的元件。這裡使用的術語“和/或”包括一個或多個相關列出的專案的任何和所有組合。
圖1示出了根據本發明一實施例的儲存單元10的電路結構示意圖。如圖1所示，儲存單元10包括第一浮閘電晶體101和第二浮閘電晶體102。所述第一浮閘電晶體101具有閘極101G、汲極101D、源極101S。所述第二浮閘電晶體102具有閘極102G，其源極和汲極耦接在一起形成控制端102C。如圖1所示，第一浮閘電晶體101的閘極101G和第二浮閘電晶體102的閘極102G耦接在一起，控制端102C與第一浮閘電晶體101的閘極101G形成電容性連接。
在一個實施例中，所述第二浮閘電晶體102可用電容替代。
在一個實施例中，所述儲存單元10可用於非易失性記憶體。
在一個實施例中，所述儲存單元10可用於多次可程式設計裝置(Multiple-Time Programming)。
圖2示出了根據本發明一實施例的電壓控制電路20的電路模組示意圖。如圖2所示，所述電壓控制電路20具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述第一輸入端接收供電電源信號VCC，所述第二輸入端接收參考地信號GND，基於所述供電電源信號VCC和參考地信號GND，所述第一輸出端輸出第一電源信號MVCC，所述第二輸出端輸出第二電源信號UVCC。
在一個實施例中，所述供電電源信號VCC為系統供電電壓信號。在一個實施例中，所述供電電源信號VCC由電壓源Vsupply提供。所述第一電源信號MVCC的電壓值為供電電源信號VCC電壓值的兩倍。在一個實施例中，當對儲存單元10執行程式設計功能時，所述第二電源信號UVCC的電壓值從參考地信號GND的電壓值開始上升，經過一預設時間長度t1，最終達到供電電源信號VCC的電壓值。在一個實施例中，當對儲存單元10執行抹除功能時，所述第二電源信號UVCC的電壓值從參考地信號GND的電壓值開始下降，經過預設時間長度t1，最終達到供電電源信號VCC的負一倍的電壓值。第二電源信號UVCC的具體波形如圖3所示。在一個實施例中，所述預設時間長度t1的範圍為8ms~12ms。
在一個實施例中，所述參考地信號GND的電壓值為零。在一個實施例中，所述供電電源信號VCC的電壓值為3.3V，所述第一電源信號MVCC的電壓值為6.6V。在一個實施例中，所述供電電源信號VCC的電壓值為5V，所述第一電源信號MVCC的電壓值為10V。
所述參考地信號GND、供電電源信號VCC和第一電源信號MVCC的電壓值可以根據不同的應用而不同。
在一個實施例中，所述電壓控制電路20包括升壓電路201和降壓電路202。所述升壓電路201將供電電源信號VCC轉換成第一電源信號MVCC。所述第一電源信號MVCC的電壓值為供電電源信號VCC的電壓值的兩倍。在一個實施例中，所述升壓電路201包括正電荷泵。
圖4示出了根據本發明一實施例的降壓電路202的電路結構示意圖。如圖4所示，所述降壓電路202包括：輸出埠，提供第二電源信號UVCC；斜坡信號產生電路401，具有第一輸入端、第二輸入端、第三輸入端和輸出端，所述第一輸入端接收供電電源信號VCC，所述第二輸入端接收參考地信號GND，所述第三輸入端接收狀態指示信號EP，基於所述供電電源信號VCC、參考地信號GND和狀態指示信號EP，所述斜坡信號產生電路401在輸出端輸出斜坡信號VP；選擇開關S1，具有第一輸入端、第二輸入端、輸出端和控制端，所述第一輸入端耦接至斜坡信號產生電路401的輸出端接收斜坡信號VP，所述第二輸入端接收參考地信號GND，所述控制端接收狀 態指示信號EP，基於狀態指示信號EP，所述選擇開關S1在輸出端選擇性地輸出斜坡信號VP或參考地信號GND；負電荷泵402，具有第一輸入端、第二輸入端和輸出端，所述第一輸入端耦接至斜坡信號產生電路401的輸出端接收斜坡信號VP，所述第二輸入端耦接至選擇開關S1的輸出端，其輸出端耦接至降壓電路202的輸出端；以及PMOS開關M1，具有汲極端、源極端和控制端，所述源極端耦接至選擇開關S1的輸出端，所述汲極端耦接至降壓電路202的輸出端，所述控制端接收參考地信號；其中，所述狀態指示信號EP指示儲存單元10處於程式設計狀態或抹除狀態，當儲存單元10處於程式設計狀態時，所述選擇開關S1的輸出端選擇輸出斜坡信號VP，此時PMOS開關M1被導通，降壓電路202的輸出埠耦接至PMOS開關M1的汲極端，所述第二電源信號UVCC的電壓值與斜坡信號VP的電壓值一致；當儲存單元10處於抹除狀態時，所述選擇開關S1的輸出端選擇輸出參考地信號GND，此時PMOS開關M1被關斷，降壓電路202的輸出埠耦接至負電荷泵402的輸出端，所述第二電源信號UVCC的電壓值為斜坡信號VP的負向電壓值，即UVCC=-VP。
在一個實施例中，所述降壓電路202還包括驅動電路。所述驅動電路耦接在斜坡信號產生電路401的輸出端(未圖示)，用於增強斜坡信號VP的驅動能力。
在一個實施例中，無論儲存單元10是處於程式設計 狀態或抹除狀態，所述斜坡信號VP都是一個逐漸上升，並且最終達到供電電源信號VCC的電壓值並且保持不變的信號。其上升時間長度為t1。
本領域普通技術人員應該知道，根據供電電源信號VCC來生成前述斜坡信號為本領域常用技術手段，可採用多種電路實現。例如可採用電流源對電容充電來得到斜坡信號VP，或者也可以藉由箝位元電路等來得到斜坡信號VP。因其不是本發明所要討論的技術點，此處不再展開敘述。
在圖4所示電路中，在儲存單元10處於程式設計狀態或者抹除狀態時，所述第二電源信號UVCC作用於圖1所示儲存單元10的控制端102C上。當儲存單元10處於程式設計狀態時，所述指示信號EP控制選擇開關S1輸出斜坡信號。此時所述PMOS開關M1導通，其汲極端信號跟隨源極端信號，即第二電源信號UVCC的電壓值與斜坡信號VP的電壓值一致。當儲存單元10執行抹除功能時，所述指示信號EP控制選擇開關S1輸出參考地信號GND。此時所述PMOS開關M1關斷，所述負電荷泵402基於斜坡信號VP和參考地信號GND，輸出與斜坡信號VP的電壓值相對於參考地信號GND來說是鏡像負向的電壓信號。在一個實施例中，所述參考地信號GND的電壓值為零。當斜坡信號VP正向增大時，則第二電源信號UVCC的電壓值負向增大。當斜坡信號VP的電壓值最終上升至供電電源信號VCC的電壓值時，則第二電源信號 UVCC的電壓值為-VCC。
在本文中，所述A信號與B信號是相對於參考信號C的鏡相負向信號的意思為其電壓值具有下述關係：A-C=-(B-C)。例如，當參考地信號GND的電壓值為0，斜坡信號VP的電壓值為3V時，則與斜坡信號VP的電壓值相對於參考地信號GND來說是鏡像負向信號的第二電源信號UVCC的電壓值為-3V。當參考地信號GND的電壓值為2，斜坡信號VP的電壓值為5V時，則與斜坡信號VP的電壓值相對於參考地信號GND來說是鏡像負向信號的第二電源信號UVCC的電壓值為-1V。
在一個實施例中，所述降壓電路202不包括選擇開關S1和PMOS開關M1，降壓電路202僅包括斜坡信號產生電路401和電荷泵電路402。所述斜坡信號產生電路401接收供電電源信號VCC、參考地信號GND和狀態指示信號EP，輸出斜坡信號VP。而所述負電荷泵電路402接收斜坡信號VP和參考地信號GND，並產生相對於參考地信號GND，與斜坡信號VP鏡像負向的第二電源信號UVCC。即所述第二電源信號UVCC僅具有如圖3所示的儲存單元處於抹除狀態下的信號波形。
本領域普通技術人員應該知道，當儲存單元10用於非易失性記憶體時，所述儲存單元10將執行程式設計、抹除和讀取功能。
當儲存單元10處於程式設計狀態時，第一浮閘電晶體101的源極101S接收供電電源信號VCC，汲極101D 接收參考地信號GND，控制端102C接收第二電源信號UVCC。此時第二電源信號UVCC的電壓值從參考地信號GND的電壓值開始上升，直至供電電源信號VCC的電壓值。
在一個實施例中，當降壓電路202僅包括斜坡信號產生電路401和電荷泵電路402，即第二電源信號UVCC僅具有與斜坡信號VP反向的波形時，所述控制端102C在儲存單元10處於程式設計狀態時接收斜坡信號VP。
當對儲存單元10執行抹除功能時，第一浮閘電晶體101的源極101S和汲極101D接收第一電源信號MVCC，控制端102C接收第二電源信號UVCC。此時第二電源信號UVCC的電壓值從參考地信號GND的電壓值開始下降，直至供電電源信號VCC電壓值的負一倍。
當對儲存單元10執行讀取功能時，浮閘電晶體101的源極101S接收供電電源信號VCC，控制端102C接收供電電源信號VCC，而浮閘電晶體101的汲極則接收讀取信號VSENSE。讀取信號VSENSE由儲存單元10的控制電路提供，由於其不是本發明所要討論的技術點，此處不再展開敘述。
圖5示出了根據本發明一實施例的信號轉換電路50的電路結構示意圖。所述信號轉換電路50包括第一位準電路LG1，具有電源端和接地端，所述電源端接收供電電源信號VCC，所述接地端接收參考地信號GND；以及第二位準電路LG2，具有電源端和接地端，所述電源端接收 第一電源信號MVCC，所述接地端接收供電電源信號VCC；其中，所述第一位準電路LG1將第一邏輯信號LFM轉換成第一邏輯轉換信號LTM輸出至第二位準電路LG2，並且所述第二位準電路LG2將第二邏輯信號LFN轉換成第二邏輯轉換信號LTN輸出至第一位準電路LG1。
由前述描述可知，當儲存單元10處於抹除狀態時，第一浮閘電晶體101的源極101S和汲極101D均接收第一電源信號MVCC。第二位準電路LG2表徵了第一浮閘電晶體101處於抹除狀態時的部分控制電路。而第一位準電路LG1則表徵與第一浮閘電晶體101的抹除狀態不相關的控制電路。第一位準電路LG1和第二位準電路LG2各自包括邏輯電路等控制電路。由圖5可知，第二位準電路LG2的電源端與接地端之間的壓差為供電電源信號VCC的電壓值，並且第二位準電路LG2的接地端與第一位準電路LG1的接地端之間的壓差亦為供電電源信號VCC的電壓值。本領域普通技術人員應該知道，由於第一位準電路LG1和第二位準電路LG2的接地端之間存在電壓差，第一位準電路LG1和第二位準電路LG2的邏輯電路所輸出的邏輯信號若是相互間直接傳輸，則會導致信號出錯。
在圖5中，第一位準電路LG1包括邏輯電路504和反及閘電路501。所述反及閘電路501接收第一指示信號EL和第一邏輯信號LFM，輸出第一邏輯轉換信號LTM。 第一邏輯信號LFM表徵了由第一位準電路LG1中的邏輯電路504輸出的傳送至第二位準電路LG2的任一邏輯信號。當儲存單元10處於抹除狀態時，所述第一指示信號EL為邏輯低位準。即當儲存單元10處於抹除狀態時，所述反及閘電路501輸出邏輯高位準信號至第二位準電路LG2。在一個實施例中，所述第一位準電路LG1的邏輯低位準的電壓值與參考地信號GND的電壓值一致，邏輯高位準的電壓值與供電電源信號VCC的電壓值一致。在一個實施例中，當儲存單元10處於抹除狀態時，所述第一邏輯轉換信號LTM的電壓值為供電電源信號VCC的電壓值。即當儲存單元10處於抹除狀態時，反及閘電路501遮罩了由第一位準電路LG1傳送至第二位準電路LG2的邏輯信號，並將該邏輯信號的電壓值調整至第二位準電路LG2的接地端位準。
第二位準電路LG2包括邏輯電路502和反或閘電路503。所述反或閘電路503接收第二指示信號EH和第二邏輯信號LFN，輸出第二邏輯轉換信號LTN。第二邏輯信號LFN表徵了由第二位準電路LG2中的邏輯電路502輸出的傳送至第一位準電路LG1的任一邏輯信號。當儲存單元10處於抹除狀態時，所述第二指示信號EH為邏輯高位準。即當儲存單元10處於抹除狀態時，所述反或閘電路503輸出邏輯低位準至第一位準電路LG1。在一個實施例中，所述第二位準電路LG2的邏輯低位準的電壓值與供電電源信號VCC的電壓值一致，邏輯高位準的電壓 值與第一電源信號MVCC的電壓值一致。在一個實施例中，當儲存單元10處於抹除狀態時，所述第一邏輯轉換信號LTN的電壓值為供電電源信號VCC的電壓值。即當儲存單元10處於抹除狀態時，反或閘電路503遮罩了由第二位準電路LG2傳送至第一位準電路LG1的邏輯信號，並將該邏輯信號的電壓值調整至第一位準電路LG1的電源端位準。
本發明提供的電壓控制電路20可在儲存單元10執行抹除功能時，提供兩倍於供電電源信號VCC的第一電源信號MVCC，以及負一倍於供電電源信號VCC的第二電源信號UVCC，從而在儲存單元10的浮閘電晶體101的源極101S和控制端102C之間提供三倍於供電電源信號VCC的抹除電壓差值，實現對儲存單元10的抹除控制。並且，由於產生兩倍於供電電源信號VCC的第一電源信號MVCC，以及負一倍於供電電源信號VCC的第二電源信號UVCC的電荷泵電路均可由低壓製程實現，極大地提高了電路的製程相容性，並且節省了電路的生產成本。此外，在儲存單元10處於擦除狀態時，信號轉換電路50將具有不同接地端位準的電路間的信號藉由簡單邏輯電路來實現信號轉換，以保證信號的正確傳輸。
正電荷泵和負電荷泵為本領域公知常識，此處不再展開敘述。
圖6示出了根據本發明一實施例的包括浮閘電晶體的儲存單元的電壓控制方法60的流程示意圖。所述儲存單 元包括如圖1所示的儲存單元10，其特徵在於，所述控制方法60包括：步驟601，採用正電荷泵將供電電源信號轉換為具有兩倍於供電電源信號的電壓值的第一電源信號；步驟602，採用斜坡電路生成斜坡信號，所述斜坡信號的電壓值從參考地信號的電壓值開始上升，經過預設時間長度t1，升至供電電源信號的電壓值；步驟603，採用負電荷泵將斜坡信號轉換為第二電源信號，其中所述第二電源信號的電壓值為斜坡信號相對於參考地信號的鏡像負向電壓值；以及步驟604，將第一電源信號和第二電源信號作為抹除電壓提供給儲存單元。
在一個實施例中，所述控制方法60還包括：步驟605，將與儲存單元的抹除狀態不相關的第一位準電路的電源端耦接供電電源信號，接地端耦接參考地信號；步驟606，將與儲存單元的抹除功能相關的第二位準電路的電源端耦接第一電源信號，接地端耦接供電電源信號；步驟607，當儲存單元執行抹除功能時，將第一位準電路傳送至第二位準電路的邏輯信號轉換成具有供電電源信號電壓值的信號；以及步驟608，當儲存單元執行抹除功能時，將第二位準電路傳送至第一位準電路的邏輯信號轉換成具有供電電源信號電壓值的信號。
在一個實施例中，所述預設時間長度t1的範圍為8ms~12ms。
在一個實施例中，所述參考地信號的電壓值為零。在一個實施例中，所述供電電源信號的電壓值為3.3V，所 述第一電源信號的電壓值為6.6V。在一個實施例中，所述供電電源信號的電壓值為5V，所述第一電源信號的電壓值為10V。
本發明提供的電壓控制電路結構簡單，採用簡單的電荷泵電路即可實現。同時，本發明提供的電壓控制電路可給儲存單元提供3倍於電源電壓的電壓差，並且可藉由普通的低壓製程製作完成，極大地降低了電路的生產成本。
雖然已參照幾個典型實施例描述了本發明，但應當理解，所用的術語是說明和示例性、而非限制性的術語。由於本發明能夠以多種形式具體實施而不脫離發明的精神或實質，所以應當理解，上述實施例不限於任何前述的細節，而應在隨附申請專利範圍所限定的精神和範圍內廣泛地解釋，因此落入申請專利範圍或其等效範圍內的全部變化和改型都應為隨附申請專利範圍所涵蓋。
20‧‧‧電壓控制電路
201‧‧‧升壓電路
202‧‧‧降壓電路

Claims (10)

  1. 一種非易失性記憶體的電壓控制電路，所述非易失性記憶體包括具有浮閘電晶體的儲存單元，其特徵在於，所述電壓控制電路具有第一輸入端、第二輸入端、第一輸出端和第二輸出端，所述第一輸入端接收供電電源信號，所述第二輸入端接收參考地信號，基於所述供電電源信號和參考地信號，所述第一輸出端輸出第一電源信號，所述第二輸出端輸出第二電源信號，其中所述第一電源信號的電壓值為供電電源信號的電壓值的兩倍，當儲存單元處於程式設計狀態或抹除狀態，所述第二電源信號的電壓值為一斜坡信號的鏡像負向電壓值，所述第一電源信號的電壓值與所述第二電源信號的電壓值的最大差值為供電電源信號的電壓值的三倍。
  2. 如申請專利範圍第1項所述的非易失性記憶體的電壓控制電路，所述電壓控制電路包括升壓電路和降壓電路，其中，所述降壓電路包括：輸出埠，提供第二電源信號；斜坡信號產生電路，具有第一輸入端、第二輸入端、第三輸入端和輸出端，所述第一輸入端接收供電電源信號，所述第二輸入端接收參考地信號，所述第三輸入端接收狀態指示信號，基於所述供電電源信號、參考地信號和狀態指示信號，所述斜坡信號產生電路在輸出端輸出斜坡信號，其中，所述斜坡信號的電壓值在每一次程式設計或抹除狀態開始時刻起，從參考地開始上升，經過一段預設 時間長度，固定在供電電源信號的電壓值；以及負電荷泵，具有第一輸入端、第二輸入端和輸出端，所述第一輸入端耦接至斜坡信號產生電路的輸出端接收斜坡信號，所述第二輸入端接收參考地信號，其輸出端耦接至所述降壓電路的輸出端；其中，所述狀態指示信號表徵儲存單元處於程式設計狀態或抹除狀態，所述負電荷泵的輸出端提供電壓值為斜坡信號的鏡像負向電壓值的信號。
  3. 如申請專利範圍第2項所述的非易失性記憶體的電壓控制電路，所述降壓電路還包括：選擇開關，具有第一輸入端、第二輸入端、輸出端和控制端，所述第一輸入端耦接至斜坡信號產生電路的輸出端接收斜坡信號，所述第二輸入端接收參考地信號，所述控制端接收狀態指示信號，基於狀態指示信號，所述選擇開關在輸出端選擇性地輸出斜坡信號或參考地信號；以及PMOS開關，具有汲極端、源極端和控制端，所述源極端耦接至選擇開關的輸出端，所述汲極端耦接至所述降壓電路的輸出端，所述控制端接收參考地信號；其中當儲存單元處於程式設計狀態時，所述第二電源信號為PMOS開關汲極端的信號；當儲存單元處於抹除狀態時，所述第二電源信號為負電荷泵的輸出信號。
  4. 如申請專利範圍第2或3項所述的非易失性記憶體的電壓控制電路，其中所述預設時間長度的範圍為8ms~10ms。
  5. 一種非易失性記憶體，包括如申請專利範圍第1-3項任一項所述的電壓控制電路，其特徵在於，所述儲存單元包括：第一浮閘電晶體，具有源極、汲極和閘極；以及第二浮閘電晶體，具有源極、汲極、閘極，所述源極和汲極耦接在一起，形成控制端，所述閘極與第一浮閘電晶體的閘極耦接在一起；其中，儲存單元在抹除時，所述第一浮閘電晶體的源極和汲極接收第一電源信號，所述第二浮閘電晶體的控制端接收第二電源信號。
  6. 如申請專利範圍第5項所述的非易失性記憶體，其中，還包括信號轉換電路，包括：第一位準電路，具有電源端和接地端，所述電源端接收供電電源信號，所述接地端接收參考地信號；第二位準電路，具有電源端和接地端，所述電源端接收第一電源信號，所述接地端接收供電電源信號；其中，所述第一位準電路將第一邏輯信號轉換成第一邏輯轉換信號輸出至第二位準電路，所述第二位準電路將第二邏輯信號轉換成第二邏輯轉換信號輸出至第一位準電路，並且所述第一邏輯轉換信號和第二邏輯轉換信號的電壓值與供電電源信號的電壓值相同。
  7. 如申請專利範圍第6項所述的非易失性記憶體，其中，所述第一位準電路包括反及閘電路，所述反及閘電路接收第一指示信號和第一邏輯信號，輸出第一邏輯轉換信 號，其中所述第一指示信號在儲存單元處於抹除狀態時為邏輯高位準狀態。
  8. 如申請專利範圍第6項所述的非易失性記憶體，其中，所述第二位準電路包括反或閘電路，所述反或閘電路接收第二指示信號和第二邏輯信號，輸出第二邏輯轉換信號，其中所述第二指示信號在儲存單元處於抹除狀態時為邏輯低位準狀態。
  9. 一種非易失性記憶體的電壓控制方法，所述非易失性記憶體包括具有浮閘電晶體的儲存單元，其特徵在於，所述電壓控制方法包括：採用正電荷泵將供電電源信號轉換為具有兩倍於供電電源信號的電壓值的第一電源信號；採用斜坡電路生成斜坡信號，所述斜坡信號的電壓值從參考地信號的電壓值開始上升，經過預設時間長度，升至供電電源信號電壓值；採用負電荷泵將斜坡信號轉換為第二電源信號，其中所述第二電源信號的電壓值為斜坡信號相對於參考地信號的鏡像負向電壓值；以及將第一電源信號和第二電源信號作為抹除電壓提供給儲存單元。
  10. 如申請專利範圍第9項所述的非易失性記憶體的電壓控制方法，其中，還包括：將與儲存單元的抹除狀態不相關的第一位準電路的電源端耦接供電電源信號，接地端耦接參考地信號； 將與儲存單元的抹除功能相關的第二位準電路的電源端耦接第一電源信號，接地端耦接供電電源信號；當儲存單元執行抹除功能時，將第一位準電路傳送至第二位準電路的邏輯信號轉換成具有供電電源信號電壓值的信號；以及當儲存單元執行抹除功能時，將第二位準電路傳送至第一位準電路的邏輯信號轉換成具有供電電源信號電壓值的信號。
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