TWI609460B - 用於較小佈線面積之記憶體位元單元 - Google Patents

用於較小佈線面積之記憶體位元單元 Download PDF

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Description

用於較小佈線面積之記憶體位元單元
本揭示內容係有關於微型化靜態隨機存取記憶體(SRAM)位元單元的製造。本揭示內容尤其可應用於超越28奈米(nm)技術節點的SRAM位元單元。
隨著技術進步，以及持續縮減電晶體裝置的尺寸，製造半導體需要可能要求半導體製造商額外投資的更先進製程/設備(晶圓廠)。例如，為了製造20或14奈米節點的裝置，需要更新生產28奈米節點裝置的晶圓廠。然而，對半導體製造商有利的是，在不大幅投資當前晶圓廠的情況下，能夠生產較小間距的裝置。生產28奈米節點裝置的晶圓廠可用來生產例如22奈米節點的裝置，這仍可提供例如更小及更有效率之IC裝置的效益。
第1圖示意圖示有雙重圖案化金屬層結構之位元單元的示範電路圖。如圖示，位元單元100包含傳遞閘極(pass-gate)101a及101b，反相器102a及102b，位元線103a及103b，字元線105a及105b，以及內部節點107a及107b用於組構閂鎖，其具有各自含有P型金屬氧化物半導體(PMOS)109a及PMOS 109b和n型金屬氧化物半導體 (NMOS)111a及NMOS 111b的兩個反相器。各反相器連接至各自的電源線113a或113b，以及接地線115a或115b。內部節點107a連接至由字元線105a控制的傳遞閘極101a，以及內部節點107b連接至由字元線105b控制的傳遞閘極101b。
實現更小節點技術的挑戰之一是在微影製程的領域，其係用來印刷/圖案化電路設計的各種層件於矽(Si)基板表面上，用於建造裝置(例如，電晶體)及電路以形成IC裝置。在IC裝置的緊湊區域中圖案化更小的技術節點可能既困難又費時。在某些情況下，為了界定緊湊層(compact layer)，例如記憶體位元單元的金屬1(M1)層，單一圖案化微影製程可能是不相容的，其中M1層可能被限制成印在矽基板上，其低於金屬間距90奈米包括45奈米線寬及45奈米間距。
第2A圖圖示具有單一圖案化金屬層結構之SRAM單元的示範佈線圖。在此實施例中，該佈局係用於包含用作接著墊(landing pad)201之M1字元線結構、用作接著墊203之M1接地線結構、M1位元線結構205及金屬2(M2)層結構207的典型SRAM記憶體單元。此外，該佈局包含主動區觸點209、金屬觸點211及通孔1結構213以提供M1層結構201、203及205和M2層結構207的各種互連。不過，此佈局可能難以印上基板，因為該等金屬結構可能太彼此靠近而無法用同一個圖案化製程印刷。如圖示，例如，字元線接著墊201可能太靠近接地線接著墊 203，以及接著墊201及203可能太靠近位元線結構205。照此，進一步縮減記憶體單元的設計變得越來越困難。
圖示於第2B圖的是記憶體單元佈局的另一實施例，其係包含在IC裝置中佔據重要空間的單一圖案化金屬線(例如，M1層結構215及217)。不過，如果減少該記憶體單元的高度(例如，減少佔用空間)，M1層結構217之間的端邊對端邊間距(tip-to-tip spacing)(其中端邊為結構的較窄側)，特別是在用單一圖案化製程圖案化時，會變得太靠近，這對微影可印性及可靠性有不利影響。不過，雙重圖案化的更先進微影製程可對付前述某些挑戰。
第3A圖及第3B圖圖示利用雙重圖案化微影製程之記憶體單元的示範佈線圖。在雙重圖案化時，可利用微影-蝕刻-微影-蝕刻(litho-etch-litho-etch)、微影-凍結-微影-蝕刻(litho-freeze-litho-etch)、自對準雙重圖案化(self-aligned-double-patterning)或類似方法。
第3A圖圖示局部互連層與通孔0結構。記憶體單元300(例如，在2x2陣列中之一記憶體單元)包含通孔0結構301用於使金屬層結構連接至主動區觸點(為求便於圖解說明而未圖示)。局部互連層(或主動接觸區)303連接至通孔0接觸區301，以及另一局部互連層305用於連接有連接至多晶矽閘極區(為求便於圖解說明而未圖示)之多晶矽接觸區307的內部節點。另一多晶矽接觸區309圖示成可接觸字元線(為求便於圖解說明而未圖示)的多晶矽閘極。這些局部互連層允許彈性地安置用於連接至M1層的 通孔0觸點。和數個局部互連層一起，主動接觸層被單一圖案化，藉此端邊對端邊地安置內部節點，例如，主動接觸區305與另一主動區305a。而且，單一圖案化多晶矽接觸區使得多晶矽接觸區307與下一個單元的相鄰多晶矽接觸區307a端邊對端邊地定位。
第3B圖圖示與第3A圖關連的M1層結構及通孔1結構。如第3B圖所示，局部互連層不直接連接至M1層，使得在形成用於與通孔0結構301接觸之M1層的形狀時有彈性。第3A圖中之單元300的M1層結構包含M1接地線結構311a及311b，M1字元線結構313a及313b，M1電源線結構315，以及M1位元線結構317a及317b。在雙重圖案化製程中，位元線結構317a及317b用第一圖案化製程做成，以及其他結構用第二圖案化製程做成。用第3A圖的局部互連層303及309，可不複雜地組構重覆陣列，因為第3B圖的單元包含對稱金屬層。
在更先進技術節點(例如，20奈米以下)中，線的中央用來連接作為局部互連件的節點。局部互連層可加在可形成於M1層下面的通孔0層下面。不過，局部互連層需要額外的遮罩層，這會增加製造成本及時間。
因此，亟須一種無局部互連層且有改良微影可印性的微型化位元單元及致能方法。
本揭示內容之一態樣為一種用於實現無局部互連層且有改良微影可印性之微型化位元單元的方法。
本揭示內容之另一態樣為一種用無局部互連層之微型化位元單元實現的裝置。
本揭示內容的其他態樣及特徵會在以下說明中提出以及部份在本技藝一般技術人員審查以下內容或學習本揭示內容的實施後會明白。按照隨附申請專利範圍所特別提示，可實現及得到本揭示內容的優點。
根據本揭示內容，可藉由一種方法部份達成某些技術效益，該方法包含：在M1層中提供包括第一字元線、第一位元線、第二位元線、第一接地線、第二接地線、第二閂鎖線或彼等之組合的數個第一顏色結構，其中該等第一顏色結構包含比端邊(tip edge)長的側邊(side edge)；在該M1層中提供包括第二字元線、第一電源線、第二電源線、第一閂鎖線或彼等之組合的數個第二顏色結構，其中該等第二顏色結構包括比端邊長的側邊；形成包括該等第一顏色結構及該等第二顏色結構的位元單元，其中相鄰的端邊包括第一顏色結構端邊與第二顏色結構端邊；以及形成由4個位元單元組成的陣列，其係包括在左下位置的第一位元單元，在右下位置的第二位元單元，在左上位置的第三位元單元，以及在右上位置的第四位元單元，其中該第二位元單元的佈局為該第一位元單元之佈局的鏡像，該第三位元單元的佈局與該第二位元單元之該佈局相同，以及該第四位元單元的佈局與該第一位元單元之該佈局相同。
另一態樣包括：提供該等第一顏色結構係藉 由用第一圖案化製程來同時地形成它們。一態樣包括：提供該等第二顏色結構係藉由用第二圖案化製程來同時地形成它們。
有些態樣包括：提供該第一接地線中與該第一電源線之第一端邊相鄰的第一端邊；提供該第一閂鎖線中與該第二閂鎖線之第一端邊相鄰的第一端邊；以及提供該第二接地線中與該第二電源線之第一端邊相鄰的第一端邊。
其他態樣包括：提供該第一電源線中與該第二位元線之第一端邊相對的第二端邊；提供該第一閂鎖線中與該第一字元線之第一側邊相鄰的第二端邊；提供該第二閂鎖線中與該第二字元線之第一側邊相鄰的第二端邊；提供該第二字元線中與該第二接地線之第一側邊相鄰的第一端邊；以及提供該第二電源線中與該第一位元線的第一端邊相對的第二端邊。
有些態樣包括：端邊對端邊地沿著該位元單元的第一邊形成該第一接地線、該第一電源線、以及該第二位元線；端邊對端邊地沿著該位元單元與該第一邊相對的第二邊形成該第一位元線、該第二電源線、以及該第二接地線；以及端邊對端邊地在該位元單元的該第一邊及該第二邊之間形成該第一閂鎖線及該第二閂鎖線。
在有些態樣中，在第一顏色結構端邊或側邊與第二顏色結構端邊或側邊之間的空間小於在同色結構的兩個端邊之間、兩個側邊之間、或一端邊與一側邊之間的 空間。在一態樣，該第一顏色結構端邊與該第二顏色結構端邊相鄰的該空間小於在該同色結構之兩個相鄰端邊之間的該空間。
另一態樣包括：提供該第一字元線供該第一位元單元及該第二位元單元共享；以及提供另一第二字元線供該第三位元單元及該第四位元單元共享，其中該第一字元線的第二端邊與另一第二字元線的第一端邊相鄰。一態樣包括：提供數個觸點以使該等第一顏色結構及該等第二顏色結構直接連接至閘極結構或數個主動區。
本揭示內容的另一態樣包括一種記憶體裝置，其係包含：數個第一顏色結構，其在M1層中包括第一字元線、第一位元線、第二位元線、第一接地線、第二接地線、第二閂鎖線或彼等之組合，其中該等第一顏色結構包括比端邊長的側邊；數個第二顏色結構，其在該M1層中包括第二字元線、第一電源線、第二電源線、第一閂鎖線或彼等之組合，其中該等第二結構包括比端邊長的側邊；包括該等第一顏色結構及該等第二顏色結構的位元單元，其中相鄰的端邊包括第一顏色結構端邊與第二顏色結構端邊；以及由4個位元單元組成的陣列，其係包括在左下位置的第一位元單元、在右下位置的第二位元單元、在左上位置的第三位元單元、以及在右上位置的第四位元單元，其中該第二位元單元的佈局為該第一位元單元之佈局的鏡像，該第三位元單元的佈局與該第二位元單元之該佈局相同，以及該第四位元單元的佈局與該第一位元單元之 該佈局相同。
在該記憶體裝置的一些態樣中，該位元單元包含該第一接地線中與該第一電源線之第一端邊相鄰的第一端邊；該第一閂鎖線中與該第二閂鎖線之第一端邊相鄰的第一端邊；以及該第二接地線中與該第二電源線之第一端邊相鄰的第一端邊。
在該記憶體裝置的一些態樣中，該位元單元包含該第一電源線中與該第二位元線之第一端邊相對的第二端邊；該第一閂鎖線中與該第一字元線之第一側邊相鄰的第二端邊；該第二閂鎖線中與該第二字元線之第一側邊相鄰的第二端邊；該第二字元線中與該第二接地線之第一側邊相鄰的第一端邊；以及該第二電源線中與該第一位元線的第一端邊相對的第二端邊。
在該記憶體裝置的另一態樣中，該位元單元包含端邊對端邊地沿著該位元單元之第一邊配置的該第一接地線、該第一電源線、以及該第二位元線；端邊對端邊地沿著該位元單元在該第一邊對面之第二邊配置的該第一位元線、該第二電源線、以及該第二接地線；以及端邊對端邊地配置在該位元單元之該第一邊及該第二邊之間的該第一閂鎖線及該第二閂鎖線。
在該裝置的一些態樣中，第一顏色結構端邊或側邊與第二顏色結構端邊或側邊之間的空間小於在同色結構的兩個端邊之間、兩個側邊之間、或一端邊與一側邊之間的空間。在該裝置的一態樣，該第一顏色結構端邊與 該第二顏色結構端邊相鄰的該空間小於在該同色結構之兩個相鄰端邊之間的該空間。
在該記憶體裝置的另一態樣，該第一字元線由該第一位元單元及該第二位元單元共享；以及另一第二字元線由該第三位元單元及該第四位元單元共享，其中該第一字元線的第二端邊與另一第二字元線的第一端邊相鄰。該記憶體裝置的一些態樣包含使該等第一顏色結構及該等第二顏色結構直接連接至閘極結構或數個主動區的數個觸點。
熟諳此藝者由以下詳細說明可明白本揭示內容的其他方面及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的方面，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
100‧‧‧位元單元
101a、101b‧‧‧傳遞閘極
102a、102b‧‧‧反相器
103a、103b‧‧‧位元線
105a、105b‧‧‧字元線
107a、107b‧‧‧內部節點
109a、109b‧‧‧P型金屬氧化物半導體(PMOS)
111a、111b‧‧‧n型金屬氧化物半導體(NMOS)
113a、113b‧‧‧電源線
115a、115b‧‧‧接地線
201‧‧‧接著墊
203‧‧‧接著墊
205‧‧‧M1位元線結構
207‧‧‧金屬2(M2)層結構
209‧‧‧主動區觸點
211‧‧‧金屬觸點
213‧‧‧通孔1結構
215、217‧‧‧M1層結構
300‧‧‧記憶體單元
301‧‧‧通孔0結構
303‧‧‧局部互連層(或主動接觸區)
305‧‧‧另一局部互連層
305a‧‧‧另一主動區
307‧‧‧多晶矽接觸區
307a‧‧‧多晶矽接觸區
309‧‧‧另一多晶矽接觸區
311a、311b‧‧‧M1接地線結構
313a、313b‧‧‧M1字元線結構
315‧‧‧M1電源線結構
317a、317b‧‧‧M1位元線結構
400‧‧‧陣列
400a、400b、400c、400d‧‧‧位元單元
401a、401b‧‧‧字元線
403a、403b‧‧‧位元線
405a、405b‧‧‧接地線
407a、407b‧‧‧電源線
409a、409b‧‧‧閂鎖線
411、413、415、417‧‧‧區域
419a、419b‧‧‧字元線
421‧‧‧寬度
601‧‧‧多邊形接觸層
603‧‧‧方形接觸層
605、607‧‧‧第一顏色及第二顏色
701a、701b‧‧‧多晶矽結構
703‧‧‧方形觸點
705‧‧‧多邊形觸點
801a、801b‧‧‧多晶矽結構
803a‧‧‧n型主動區
803b‧‧‧p型主動區
805‧‧‧n型阱區
在此用附圖舉例說明而不是限定本揭示內容，圖中類似的元件用相同的元件符號表示。
第1圖示意圖示有雙重圖案化金屬層結構之位元單元的示範電路圖；第2A圖及第2B圖圖示有單一圖案化金屬層結構之SRAM位元單元的示範佈線圖；第3A圖及第3B圖圖示利用雙重圖案化微影 製程之位元單元的示範佈線圖；第4圖根據本揭示內容之一示範具體實施例圖示由具有雙重圖案化金屬層結構且無局部互連層之位元單元組成的陣列及佈局；第5圖根據本揭示內容之一示範具體實施例圖示位元單元在陣列中的組構；第6圖根據本揭示內容之一示範具體實施例圖示M1層結構之間的連接；第7圖根據本揭示內容之一示範具體實施例圖示位元單元的基底層；以及第8圖根據本揭示內容之一示範具體實施例圖示與具有雙重圖案化金屬層結構之位元單元關連的多晶矽結構及多晶矽切割區。
為了解釋，在以下的說明中，提出各種特定的細節供徹底瞭解示範具體實施例。不過，顯然沒有該等特定細節或用等價配置仍可實施示範具體實施例。在其他情況下，眾所周知的結構及裝置用方塊圖圖示以免不必要地混淆示範具體實施例。此外，除非明示，在本專利說明書及申請專利範圍中表示成分、反應狀態等等之數量、比例及數值性質的所有數字應被理解為在所有情況下可用措辭“約”來修飾。
本揭示內容針對及解決在不具局部互連層時製造緊湊位元單元所帶來的微影難題。本揭示內容針對及 解決此類問題，例如，尤其是，藉由利用雙重圖案化製程來產生M1層結構，其中佈局經非對稱地著色成可避免同色端邊對端邊空間，以針對可製造性有效且可靠地印刷M1層圖案於矽晶圓上。
第4圖的佈線圖根據本揭示內容之一示範具體實施例圖示由具有雙重圖案化金屬層結構且無局部互連層之位元單元組成的陣列。
在此實施例中，陣列400包含4個位元單元400a、400b、400c及400d以形成2x2 SRAM。藉由整合較小的重覆陣列可形成較大的陣列。該等位元單元都一樣且利用在M1層中含有第一結構(例如，第一顏色)及第二結構(例如，第二顏色)的雙重圖案化金屬層結構形成。不過，如以下所詳述的，對於陣列中的其他位元單元，陣列中之某些位元單元的佈局是翻過來的。關於位元單元400a，該單元包含M1層結構，例如字元線401a及401b，位元線403a及403b，接地線405a及405b，電源線407a及407b，以及閂鎖線409a及409b。該等M1層結構為包含端邊及側邊的矩形，其中側邊比端邊長。字元線401a、位元線403a及403b、接地線405a及405b以及閂鎖線409b係利用習知為第一顏色的第一圖案化製程製成。此外，字元線401b、電源線407a及407b、以及閂鎖線409a用第二圖案化製程或第二顏色製成。如圖示，在該位元單元的佈局中，兩個相鄰的端邊包含第一結構端邊與第二結構端邊。例如，標示於區域411、413、415及417中的端邊各自包含第一顏色 結構(例如，用第一圖案化者)的一端邊，其係鄰近第二顏色結構(例如，用第二圖案化者)的端邊。亦即，在411中，405b的端邊鄰近407b的端邊；在413中，409b的端邊鄰近409a的端邊；在415中，407a的端邊鄰近405a的端邊；以及在417中，401a的端邊鄰近419a的端邊。
如圖示，非對稱地定位M1層的第一及第二結構(例如，第一及第二顏色)以避免端邊對端邊地安置相同的結構用以改善M1層圖案印刷/圖案化製程於矽基板上的可靠性，這可改善IC裝置中之緊湊位元單元的可製造性。如果端邊對端邊地安置相同類型/顏色的結構(例如，第一或第二)，則端邊之間需要更多空間以可靠地印上該等結構。一般而言，在位元單元400a的示範佈局中，大部份的間距規則比標準單元佈局的稍微緊些。
再者，如圖示，鄰近位元單元400a的是位元單元400b，其佈局為位元單元400a佈局的水平翻轉版本。另外，位元單元400a及400b共享字元線401a。
同樣，位元單元400c及400d共享字元線419a。再者，字元線401a與字元線419a有不同的結構(例如，不同的圖案化製程)且端邊對端邊地形成定位，如在417中所示。位元單元400c的佈局與400b的佈局相同，以及位元單元400d的佈局與位元單元400a的佈局相同。
作為用於實現緊湊位元單元佈局的一替代組構，寬端邊也可用來減少一矩形元件的端邊與另一者的側邊之間的空間要求。例如，電源線407a的端邊寬大於60 奈米，這允許電源線407a的端邊當作側邊處理，其中同色端邊與同色側邊之間的最小空間可等於56奈米。如圖示，電源線407a的端邊寬度421大於60奈米，使得它可允許在電源線407a、第一接地線405a之間組構同色的端邊對側邊形狀。
表1包含與不同結構在位元單元中之組構關連的示範測量值。
第5圖根據本揭示內容之一示範具體實施例圖示位元單元在陣列中的組構，其中符號“F”用來圖示第4圖中之位元單元佈局的關係。如第5圖的陣列400所示，位元單元400a在左下角，位元單元400b在右下角且有相較於位元單元400a佈局呈水平翻轉的佈局。位元單元400c在左上角佈局與400b相同，以及位元單元400d在右上角佈局與400a相同，或為位元單元400c的水平翻轉佈局版本。
第6圖根據本揭示內容之一示範具體實施例圖示M1層結構之間的連接。如圖示，在位元單元400a中， 多邊形接觸層601及方形接觸層603可用來各自連接至M1層的第一顏色605及第二顏色607結構。再者，M2層結構(為求便於圖解說明而未圖示)通過通孔1層(為求便於圖解說明而未圖示)可連接至M1層結構605及607。
第7圖根據本揭示內容之一示範具體實施例圖示位元單元的基底層(base layer)。如圖示，位元單元400a可包含用於形成電晶體閘極的多晶矽結構(poly sturcture)701a及701b，它們可連接至包含方形觸點703及多邊形觸點705的接觸層。
第8圖根據本揭示內容之一示範具體實施例圖示與有雙重圖案化金屬層結構之位元單元關連的多晶矽結構及多晶矽切割區(poly-cut region)。多晶矽結構801a及801b可形成於在n型阱區805外的n型主動區803a以及在n型阱區805內的p型主動區803b上。該等接觸層可形成於多晶矽層801a及801b、n型主動區803a和p型主動區803b上。可形成有多晶矽閘極801a及n型主動區803a作為源極/汲極區的電晶體，以及在n型主動區803a及p型主動區803b中可形成各種電晶體。電晶體可形成於絕緣體上覆矽(SOI)上以便增強效能，因為習知平面電晶體在縮放幾何(scaled geometries)下可能無法達成高效能。此外，絕緣體上完全空乏矽(FDSOI)可用來達成超越22奈米的技術節點。
如上述，經設計成用不同微影製程(例如，不同顏色)圖案化而具有數個不同M1結構的位元單元可非對 稱地組構成能避免相同顏色的衝突。例如，該等結構可經組構成沒有彼此鄰近的同色端邊對端邊。此一組構/佈局可致能減少相鄰端邊對端邊結構之間的空間同時改善微影的可印性，因為同色端邊對端邊結構需要較大的離距。另外，可藉由包含位元單元之佈局的翻轉版本設計由重覆位元單元組成的陣列。此外，建議位元單元設計與例如28奈米位元單元的習知位元單元結構相容，它在最小投資下可用典型製程以及在現有的製造設施中製成。
本揭示內容的具體實施例可達成數種技術效果，包括減少位元單元大小、改善與裝置製造關連的微影可印性、等等。本揭示內容的具體實施例可用於各種工業應用，例如，微處理器、智慧型手機、行動電話、手機、機上盒、DVD燒錄機及播放機、汽車導航、印表機及周邊設備，網絡及電信設備，遊戲系統及數位照相機。因此，本揭示內容在產業上可用於各種高度整合的半導體元件，特別是超越28奈米的技術節點。
在以上說明中，本揭示內容用數個示範具體實施例來描述。不過，顯然仍可做出各種修改及改變而不脫離本揭示內容更寬廣的精神及範疇，如申請專利範圍所述。因此，本專利說明書及附圖應被視為圖解說明用而非限定。應瞭解，本揭示內容能夠使用各種其他組合及具體實施例以及在如本文所述的本發明概念範疇內能夠做出任何改變或修改。
400‧‧‧陣列
400a、400b、400c、400d‧‧‧位元單元
401a、401b‧‧‧字元線
403a、403b‧‧‧位元線
405a、405b‧‧‧接地線
407a、407b‧‧‧電源線
409a、409b‧‧‧閂鎖線
411、413、415、417‧‧‧區域
419a‧‧‧字元線
421‧‧‧寬度

Claims (20)

  1. 一種製造記憶體裝置之方法，該方法係包含：在金屬1(M1)層中提供包括第一字元線、第一位元線、第二位元線、第一接地線、第二接地線、第二閂鎖線或彼等之組合的數個第一顏色結構，其中，該等第一顏色結構包括比端邊長的側邊；在該M1層中提供包括第二字元線、第一電源線、第二電源線、第一閂鎖線或彼等之組合的數個第二顏色結構，其中，該等第二顏色結構包括比端邊長的側邊；形成包括該等第一顏色結構及該等第二顏色結構的位元單元，其中，相鄰的端邊包括第一顏色結構端邊與第二顏色結構端邊；以及形成由4個位元單元組成的陣列，其係包括在左下位置的第一位元單元，在右下位置的第二位元單元，在左上位置的第三位元單元，以及在右上位置的第四位元單元，其中，該第二位元單元之佈局為該第一位元單元之佈局的鏡像，該第三位元單元之佈局與該第二位元單元之該佈局相同，以及該第四位元單元之佈局與該第一位元單元之該佈局相同。
  2. 如申請專利範圍第1項所述之方法，還包含：提供該等第一顏色結構係藉由用第一圖案化製程來同時地形成該等第一顏色結構。
  3. 如申請專利範圍第2項所述之方法，還包含：提供該等第二顏色結構係藉由用第二圖案化製程 來同時地形成該等第二顏色結構。
  4. 如申請專利範圍第1項所述之方法，其中，形成該位元單元包括：提供該第一接地線中與該第一電源線之第一端邊相鄰的第一端邊；提供該第一閂鎖線中與該第二閂鎖線之第一端邊相鄰的第一端邊；以及提供該第二接地線中與該第二電源線之第一端邊相鄰的第一端邊。
  5. 如申請專利範圍第4項所述之方法，其中，形成該位元單元還包括：提供該第一電源線中與該第二位元線之第一端邊相對的第二端邊；提供該第一閂鎖線中與該第一字元線之第一側邊相鄰的第二端邊；提供該第二閂鎖線中與該第二字元線之第一側邊相鄰的第二端邊；提供該第二字元線中與該第二接地線之第一側邊相鄰的第一端邊；以及提供該第二電源線中與該第一位元線之第一端邊相對的第二端邊。
  6. 如申請專利範圍第5項所述之方法，其中，形成該位元單元還包括：端邊對端邊地沿著該位元單元的第一邊形成該第 一接地線、該第一電源線、以及該第二位元線；端邊對端邊地沿著該位元單元與該第一邊相對的第二邊形成該第一位元線、該第二電源線、以及該第二接地線；以及端邊對端邊地在該位元單元的該第一邊及該第二邊之間形成該第一閂鎖線及該第二閂鎖線。
  7. 如申請專利範圍第1項所述之方法，其中，在第一顏色結構端邊或側邊與第二顏色結構端邊或側邊之間的空間小於在同色結構的兩個端邊之間、兩個側邊之間、或一端邊與一側邊之間的空間。
  8. 如申請專利範圍第7項所述之方法，其中，該第一顏色結構端邊中與該第二顏色結構端邊相鄰的該空間小於在該同色結構之兩個相鄰端邊之間的該空間。
  9. 如申請專利範圍第1項所述之方法，還包含：提供該第一字元線供該第一位元單元及該第二位元單元共享；以及提供另一第二字元線供該第三位元單元及該第四位元單元共享，其中，該第一字元線的第二端邊與另一第二字元線的第一端邊相鄰。
  10. 如申請專利範圍第1項所述之方法，還包含：提供數個觸點以使該等第一顏色結構及該等第二顏色結構直接連接至一閘極結構或數個主動區。
  11. 一種記憶體裝置，包含：數個第一顏色結構，其在金屬1(M1)層中包括第一 字元線、第一位元線、第二位元線、第一接地線、第二接地線、第二閂鎖線或彼等之組合，其中，該等第一顏色結構包括比端邊長的側邊；數個第二顏色結構，其在該M1層中包括第二字元線、第一電源線、第二電源線、第一閂鎖線或彼等之組合，其中，該等第二顏色結構包括比端邊長的側邊；位元單元，其包括該等第一顏色結構及該等第二顏色結構，其中，相鄰的端邊包括第一顏色結構端邊與第二顏色結構端邊；以及由4個位元單元組成的陣列，其係包括在左下位置的第一位元單元、在右下位置的第二位元單元、在左上位置的第三位元單元、以及在右上位置的第四位元單元，其中，該第二位元單元之佈局為該第一位元單元之佈局的鏡像，該第三位元單元之佈局與該第二位元單元之該佈局相同，以及該第四位元單元之佈局與該第一位元單元之該佈局相同。
  12. 如申請專利範圍第11項所述之記憶體裝置，其中，該位元單元還包含：該第一接地線中與該第一電源線之第一端邊相鄰的第一端邊；該第一閂鎖線中與該第二閂鎖線之第一端邊相鄰的第一端邊；以及該第二接地線中與該第二電源線之第一端邊相鄰的第一端邊。
  13. 如申請專利範圍第11項所述之記憶體裝置，其中，該位元單元還包含：該第一電源線中與該第二位元線之第一端邊相對的第二端邊；該第一閂鎖線中與該第一字元線之第一側邊相鄰的第二端邊；該第二閂鎖線中與該第二字元線之第一側邊相鄰的第二端邊；該第二字元線中與該第二接地線之第一側邊相鄰的第一端邊；以及該第二電源線中與該第一位元線之第一端邊相對的第二端邊。
  14. 如申請專利範圍第13項所述之記憶體裝置，其中，該位元單元還包含：端邊對端邊地沿著該位元單元之第一邊配置的該第一接地線、該第一電源線、以及該第二位元線；端邊對端邊地沿著該位元單元在該第一邊對面之第二邊配置的該第一位元線、該第二電源線、以及該第二接地線；以及端邊對端邊地配置在該位元單元之該第一邊及該第二邊之間的該第一閂鎖線及該第二閂鎖線。
  15. 如申請專利範圍第11項所述之記憶體裝置，其中，在第一顏色結構端邊或側邊與第二顏色結構端邊或側邊之間的空間小於在同色結構的兩個端邊之間、兩個側邊 之間、或一端邊與一側邊之間的空間。
  16. 如申請專利範圍第15項所述之記憶體裝置，其中，該第一顏色結構端邊與該第二顏色結構端邊相鄰的該空間小於在該同色結構之兩個相鄰端邊之間的該空間。
  17. 如申請專利範圍第11項所述之記憶體裝置，還包含：該第一字元線，其係由該第一位元單元及該第二位元單元共享；以及另一第二字元線，其係由該第三位元單元及該第四位元單元共享，其中，該第一字元線的第二端邊與另一第二字元線的第一端邊相鄰。
  18. 如申請專利範圍第11項所述之記憶體裝置，還包含：數個觸點，其使該等第一顏色結構及該等第二顏色結構直接連接至閘極結構或數個主動區。
  19. 一種製造記憶體裝置之方法，該方法係包含：在金屬1(M1)層中提供包括第一字元線、第一位元線、第二位元線、第一接地線、第二接地線、第二閂鎖線或彼等之組合的數個第一顏色結構，其中，該等第一顏色結構包括比端邊長的側邊；在該M1層中提供包括第二字元線、第一電源線、第二電源線、第一閂鎖線或彼等之組合的數個第二顏色結構，其中，該等第二顏色結構包括比端邊長的側邊；形成包括該等第一顏色結構及該等第二顏色結構的位元單元，其中，相鄰的端邊包括第一顏色結構端邊與第二顏色結構端邊，以及其中，該第一顏色結構端邊 與該第二顏色結構端邊相鄰的空間小於在同色結構之兩個相鄰端邊之間的空間；以及形成由4個位元單元組成的陣列，其係包括在左下位置的第一位元單元，在右下位置的第二位元單元，在左上位置的第三位元單元，以及在右上位置的第四位元單元，其中，該第二位元單元之佈局為該第一位元單元之佈局的鏡像，該第三位元單元之佈局與該第二位元單元之該佈局相同，以及該第四位元單元之佈局與該第一位元單元之該佈局相同。
  20. 如申請專利範圍第19項所述之方法，其中，形成該位元單元包括：提供該第一接地線中與該第一電源線之第一端邊相鄰的第一端邊；提供該第一閂鎖線中與該第二閂鎖線之第一端邊相鄰的第一端邊；提供該第二接地線中與該第二電源線之第一端邊相鄰的第一端邊；提供該第一電源線中與該第二位元線之第一端邊相對的第二端邊；提供該第一閂鎖線中與該第一字元線之第一側邊相鄰的第二端邊；提供該第二閂鎖線中與該第二字元線之第一側邊相鄰的第二端邊；提供該第二字元線中與該第二接地線之第一側邊 相鄰的第一端邊；提供該第二電源線中與該第一位元線之第一端邊相對的第二端邊；端邊對端邊地沿著該位元單元的第一邊形成該第一接地線、該第一電源線、以及該第二位元線；端邊對端邊地沿著該位元單元與該第一邊相對的第二邊形成該第一位元線、該第二電源線、以及該第二接地線；端邊對端邊地在該位元單元的該第一邊及該第二邊之間形成該第一閂鎖線及該第二閂鎖線；提供該第一字元線供該第一位元單元及該第二位元單元共享；以及提供另一第二字元線供該第三位元單元及該第四位元單元共享，其中，該第一字元線的第二端邊與另一第二字元線的第一端邊相鄰。
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