TWI607509B - 半導體裝置及其製造方法 - Google Patents

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王昭雄
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Description

半導體裝置及其製造方法
本揭露係有關於半導體裝置，且特別係有關於一種半導體裝置之製造方法。
鰭式場效電晶體為一種半導體材料主動區常常以類似鰭之方式自基板凸出之場效電晶體。此鰭通常包括源極區及汲極區，以及藉由一淺溝槽隔離結構隔離之鰭的區域。此鰭亦包括設於源極區及汲極區之間的閘極區。此閘極區通常形成於鰭之頂表面及側表面以環繞包覆此鰭。此鰭中的通道區通常延伸於此閘極區之下，且設於源極區及汲極區之間。與平面裝置相比，鰭式場效電晶體通常具有較佳之短通道效應(short channel effect)使其可持續微小化，且具有較大之通道寬度使其具有較高之驅動電流。
本揭露一實施例提供一種於一基板上製造半導體裝置之方法，包括：形成第一鰭結構於基底上；形成第二鰭結構於基底上；形成第一半導體材料於第一鰭結構與第二鰭結構上；形成第二半導體材料於第一鰭結構及第二鰭結構上之第一半導體材料上；氧化第一鰭結構上之第一半導體材料以形成第 一氧化物；移除第一鰭結構上之第二半導體材料；移除第一鰭結構上之第一氧化層；形成第一介電材料與第一電極於第一鰭結構上；及形成第二介電材料與第二電極於第二鰭結構上。
本揭露另一實施例提供一種半導體裝置，包括：第一裝置以及第二裝置。第一裝置包括：第一鰭結構，設於基底上；第一半導體材料，設於第一鰭結構上；第一介電材料，設於第一半導體材料上；及第一電極，設於第一介電材料上。第二裝置包括：第二鰭結構，設於基底上；第二介電材料及第一半導體材料，設於第二鰭結構上；第二半導體材料，設於第二介電材料及第一半導體材料上；第三介電材料，設於第二半導體材料上；及第二電極，設於第三介電材料上。此第二介電材料係為第一半導體材料之氧化物。
本揭露又一實施例提供一種半導體裝置，包括：第一裝置以及第二裝置。第一裝置包括：第一鰭結構，設於基底上；第一介電材料，設於第一鰭結構上；及第一電極，設於第一介電材料上。第二裝置包括：第二鰭結構，設於基底上；第二介電材料，設於第二鰭結構上；第一半導體材料，設於第二介電材料上；第三介電材料，設於第一半導體材料上；及第二電極，設於第三介電材料上。此第二介電材料係為第二半導體材料之氧化物。
102‧‧‧第一裝置
104‧‧‧第二裝置
106‧‧‧鰭結構
108‧‧‧鰭結構
110‧‧‧半導體材料
112‧‧‧閘極介電材料
114‧‧‧閘極電極
116‧‧‧半導體材料
118‧‧‧介電材料
120‧‧‧半導體材料
122‧‧‧閘極介電材料
124‧‧‧閘極電極
202‧‧‧基底
204‧‧‧感光層
208‧‧‧硬罩幕層
210‧‧‧緩衝層
302‧‧‧凹部
304‧‧‧鰭結構
306‧‧‧鰭結構
402‧‧‧介電層
508‧‧‧半導體材料
802‧‧‧介電材料
902‧‧‧感光層
1202‧‧‧層間介電材料
1402‧‧‧第一裝置
1404‧‧‧第二裝置
1406‧‧‧鰭結構
1408‧‧‧鰭結構
1410‧‧‧閘極介電材料
1412‧‧‧閘極電極
1414‧‧‧介電材料
1416‧‧‧半導體材料
1418‧‧‧閘極介電材料
1420‧‧‧閘極電極
1502‧‧‧介電材料
1504‧‧‧半導體材料
1602‧‧‧感光層
1604‧‧‧介電層
1802‧‧‧層間介電材料
2002‧‧‧步驟
2004‧‧‧步驟
2006‧‧‧步驟
2008‧‧‧步驟
2010‧‧‧步驟
2012‧‧‧步驟
2014‧‧‧步驟
2016‧‧‧步驟
2018‧‧‧步驟
下文及其相應之圖式係針對本揭露作詳細說明。應注意的是，圖式中之元件並非以其實際比例繪製。實際上，為了明確描述本揭露，圖式中的元件尺寸可能會被放大或縮 小。
第1圖係本揭露某些實施例之形成於一基底上之多層裝置。
第2-13圖係本揭露某些實施例之多層裝置在其製造方法中各階段的剖面圖。
第14圖係本揭露其它某些實施例之形成於一基底上之多層裝置。
第15-19圖係本揭露其它某些實施例之多層裝置在其製造方法中各階段的剖面圖。
第20圖係本揭露某些實施例之於一基底上形成多層裝置的製造方法之流程圖。
以下針對本揭露之各實施例作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本揭露。當然，這些僅用以舉例而非本揭露之限定。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。
此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元 件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。或者，當裝置被旋轉至其它角度(例如旋轉90度或其它角度)，上述空間上相對性之用語亦可相對應之更動。
多種具有不同功能之鰭式場效電晶體可形成於單一積體電路晶片上。例如，某些鰭式場效電晶體係用以作為核心元件(core device)以進行特定功能，而其它鰭式場效電晶體係用以作為輸入輸出元件(I/O device)以連接外部電路。這些鰭式場效電晶體通常需要不同的臨界電壓。然而，通常在一特定晶片上所能形成之鰭的數量是有限的，因此，於一特定晶片上將製造具有不同臨界電壓之多個鰭式場效電晶體仍具有相當的挑戰。此外，製造此鰭式場效電晶體亦需考慮其它因素。例如，核心元件通常需要非常薄的閘極介電層以達到強的電容效應(capacitive effect)，使其具有較佳之電流控制能力。故其可能會產生流向基板之漏電流。
第1圖係本揭露某些實施例之形成於一基底上之多層裝置。如第1圖所示，第一裝置102與第二裝置104係各別形成於鰭結構106與108上。第一裝置102包括設於鰭結構106上之半導體材料110，以及設於半導體材料110上之介電材料112，亦即設於半導體材料110之凸狀部分上。此外，第一裝置102包括設於閘極介電材料112上之閘極電極114。第二裝置104包括設於鰭結構108上之半導體材料116及介電材料118。此外，第二裝置104包括設於半導體材料116及介電材料118上之 另一半導體材料120。此外，第二裝置104包括設於半導體材料120上之閘極介電材料122及閘極電極124。例如，介電材料118係藉由部分氧化半導體材料116形成。
在一些實施例中，第二裝置104係用以作為核心元件。圍繞半導體材料116之介電材料118可減少載子之移動路徑(transport path)，並藉此改善核心元件之漏電流問題。第一裝置102具有第一臨界電壓(threshold voltage)，而第二裝置104具有第二臨界電壓，且此第二臨界電壓與第一臨界電壓不同。此第一裝置102與第二裝置104各包括一鰭式場效電晶體。
第2-13圖係本揭露某些實施例中第一裝置102與第二裝置104在其製造方法中各階段的剖面圖。如第2圖所示，基底202係用以形成第一裝置102與第二裝置104。微影蝕刻技術係用以定義用來形成第一裝置102與第二裝置104之不同區域。首先，一感光層204(例如為光阻)係形成於一硬罩幕層208(例如為氮化矽，Si3N4)之頂面上，此硬罩幕層208係藉由一緩衝層210(例如為二氧化矽，SiO2)與基底202隔離。接著，此感光層204係藉由一罩幕選擇性地曝光，且此露出之部分係與未露出之部分具有不同之物理性質。此感光層204中露出之部分與未露出之部分皆以一選定之溶劑移除。而感光層204中未被移除之部分係用以保護其下之結構。
在一些實施例中，基底202可包括矽、鍺、矽化鍺、III-V族材料(例如砷化鎵、碳化矽、砷化銦、或磷化銦)或其它任何適合之材料。例如，基底202可包括一磊晶層。在另一實施例中，基底202被施予一應力以增進其效能。在又一實施例 中，基底202包括絕緣層上覆矽(silicon-on-insulator，SOI)。
如第3圖所示，一或多個凹部302藉由蝕刻基底202形成。例如，對基底202進行一濕蝕刻步驟，在此步驟中，基底202被浸入具有選定的蝕刻劑之反應浴(bath)，且基底202的一部分可被移除。在另一實施例中，對基底202進行一乾蝕刻步驟(例如電漿蝕刻)。在此步驟中，由電漿產生之帶有能量的自由基係於基底202的表面進行反應，以移除基底202的一部分。鰭結構304與306係由此產生，如第3圖所示。
如第4圖所示，形成介電層402(例如氧化矽，SiO2)以填入凹部302，並對此介電層402進行一化學機械研磨/平坦化步驟。於此化學機械研磨步驟後，移除硬罩幕層208與緩衝層210以形成如第4圖所示之結構。例如，介電層402係藉由物理氣相沉積、化學氣相沉積、原子層沉積、分子束沈積法(molecular-beam deposition)、或其它任何適合之步驟形成。例如，化學機械研磨步驟使用研磨料以及腐蝕性化學漿料(例如膠體)並配合研磨墊以及固定環以使介電層之上表面實質上平坦或為一平面，如第4圖所示。
移除鰭結構304與306之頂部(例如藉由濕蝕刻或乾蝕刻)以分別形成第一鰭結構106與第二鰭結構108，如第5圖所示。接著，形成半導體材料110與508於第一鰭結構106上(例如依序形成半導體材料110與508)，並形成半導體材料116與120於第二鰭結構108上(例如依序形成半導體材料116與120)，如第6圖所示。例如，半導體材料110、508、116與120係以低壓化學氣相沉積(LPCVD)或其它任何適合之方式進行一選擇性成 長形成。在一些實施例中，半導體材料110與半導體材料116之材料相同，而半導體材料508與半導體材料120之材料相同。例如，半導體材料110與半導體材料116之材料可包括矽、鍺、矽化鍺、III-V族材料或其它任何適合之材料。在另一實施例中，半導體材料508與半導體材料120之材料可包括矽、鍺、矽化鍺、III-V族材料或其它任何適合之材料。
如第7圖所示，部分移除介電材料402(例如藉由濕蝕刻或乾蝕刻)。接著，進行一氧化步驟。介電材料802係藉由部分氧化半導體材料110，而介電材料118係藉由部分氧化半導體材料116，如第8圖所示。例如，半導體材料508之氧化速率遠低於半導體材料110之氧化速率。此外，半導體材料120之氧化速率遠低於半導體材料116之氧化速率。在一實施例中，介電材料802及/或介電材料118可包括氧化鍺、氧化鍺矽、或其它氧化物。在一些實施例中，半導體材料110與半導體材料116係各別由側部向中央部被氧化。
接著，一感光層(例如為光阻)係形成於整個晶圓之頂面上，且藉由一罩幕選擇性地曝光。藉由一溶劑以移除一部分之感光層，以露出半導體材料508。此半導體材料508將於後續步驟中被移除(例如藉由濕蝕刻或乾蝕刻)。如第9圖所示，剩餘之感光層902覆蓋半導體材料120以及部分之介電層402，並露出半導體材料110。
如第10圖所示，移除部分半導體110(例如藉由濕蝕刻或乾蝕刻)。此外，移除介電材料802(例如藉由濕蝕刻或乾蝕刻)，如第11圖所示。例如，剩餘之半導體材料110包括一凸狀 部分(convex-shaped portion)。接著，藉由溶劑移除感光層902。
如第12圖所示，形成層間介電材料1202(例如二氧化矽(SiO2)、磷矽玻璃(PSG))於整個晶圓上，接著對層間介電材料1202進行一化學機械研磨步驟。例如，層間介電材料1202係用以電性隔離於後續金屬化步驟中設於一或多層內且彼此間隔極近之內連線。圖案化此層間介電材料1202(例如藉由微影蝕刻步驟)以形成一或多個開口於此層間介電材料1202中。
如第13圖所示，形成閘極介電材料112與閘極電極114於半導體材料110上(亦即，形成於半導體材料110之凸狀部分上)，並形成閘極介電材料122與閘極電極124於半導體材料120上(例如依序形成閘極介電材料122與閘極電極124)。在一實施例中，閘極介電材料112及/或閘極介電材料122可包括氮化矽、高介電常數材料(high-k material)或其它任何適合之材料。閘極電極114及/或閘極電極124可包括鋁、鈦、鉭、氮化鈦、氮化鉭、鈦鋁合金或其它任何適合之材料。
第14圖係本揭露其它某些實施例之形成於一基底上之多層裝置。如第14圖所示，第一裝置1402與第二裝置1404係各別形成於鰭結構1406與1408上。第一裝置1402包括設於鰭結構1406上之閘極介電材料1410(例如設於鰭結構1406之凹狀部分上)、以及設於閘極介電材料1410上之閘極電極1412。第二裝置1404包括設於鰭結構1408上之介電材料1414、以及設於介電材料1414上之半導體材料1416。此外，第二裝置1404包括設於半導體材料1416上之閘極介電材料1418以及閘極電極1420。例如，在一實施例中，介電材料1414係藉由完全氧化另 一半導體材料形成。
在一些實施例中，第二裝置1404係用以作為核心元件。介電材料1414可減少載子之移動路徑(transport path)，並藉此改善核心元件之漏電流問題。第一裝置1402具有第一臨界電壓(threshold voltage)，而第二裝置1404具有第二臨界電壓，且此第二臨界電壓與第一臨界電壓不同。此第一裝置1402與第二裝置1404各包括一鰭式場效電晶體。
第15-19圖係本揭露某些實施例中第一裝置1402與第二裝置1404在其製造方法中各階段的剖面圖。第一裝置1402與第二裝置1404之製造步驟中包括與第2-7圖所示製程相似之步驟。包括半導體材料1504(亦即第7圖之半導體材料508)之兩層半導體材料形成於鰭結構1406上。如第15圖所示，設於半導體材料1504與鰭結構1406之間的半導體材料(亦即第7圖之半導體材料110)係被完全氧化以形成介電材料1502，而非如第8圖僅被部分氧化。包括半導體材料1416(亦即第7圖之半導體材料120)之兩層半導體材料形成於鰭結構1408上。如第15圖所示，設於半導體材料1416與鰭結構1408之間的半導體材料(亦即第7圖之半導體材料116)係被完全氧化以形成介電材料1414。在一實施例中，介電材料1502及/或介電材料1414包括氧化鍺、氧化鍺矽、或其它氧化物。
接著，一感光層(例如為光阻)係形成於整個晶圓之頂面上，且藉由一罩幕選擇性地曝光。藉由一溶劑以移除一部分之感光層，以露出半導體材料1504。此半導體材料1504將於後續步驟中被移除(例如藉由濕蝕刻或乾蝕刻)。如第16圖所 示，剩餘之感光層1602覆蓋半導體材料1416以及設於鰭結構1406與1408之間的部分介電層1604(亦即第7圖之介電層402)，並露出半導體材料1502。
接著，如第17圖所示，移除介電材料1502(例如藉由濕蝕刻或乾蝕刻)。在一實施例中，鰭結構1406包括一凹狀部分。接著，藉由一溶劑移除感光層1602。
如第18圖所示，形成層間介電材料1802(例如二氧化矽(SiO2)、磷矽玻璃(PSG))於整個晶圓上，接著對層間介電材料1802進行一化學機械研磨步驟。接著，圖案化此層間介電材料1802(例如藉由微影蝕刻步驟)以形成一或多個開口於此層間介電材料1802中。
如第19圖所示，形成閘極介電材料1410與閘極電極1412於鰭結構1406上(亦即，形成於鰭結構1406之凹狀部分上)，並形成閘極介電材料1418與閘極電極1420於半導體材料1416上。在一實施例中，閘極介電材料1410及/或閘極介電材料1418可包括氮化矽、高介電常數材料(high-k material)或其它任何適合之材料。閘極電極1412及/或閘極電極1420可包括鋁、鈦、鉭、氮化鈦、氮化鉭、鈦鋁合金或其它任何適合之材料。
第20圖係本揭露某些實施例之於一基底上形成多層裝置的製造方法之流程圖。步驟2002形成第一鰭結構於基底上。步驟2004形成第二鰭結構於基底上。例如，此第一鰭結構與第二鰭結構可同時形成或依序形成。步驟2006形成第一半導體材料於第一鰭結構與第二鰭結構上。步驟2008形成第二半導 體材料於第一鰭結構及第二鰭結構上之第一半導體材料上。步驟2010氧化第一鰭結構上之第一半導體材料以形成第一氧化物。步驟2012移除第一鰭結構上之第二半導體材料。步驟2014選擇性移除第一鰭結構上之第一氧化物。步驟2016形成第一介電材料與第一電極於第一鰭結構上。例如，此第一介電材料與第一電極可依序形成。步驟2018形成第二介電材料與第二電極於第二鰭結構上。例如，此第二介電材料與第二電極可依序形成。
本揭露一實施例提供一種於一基板上製造半導體裝置之方法，包括：形成第一鰭結構於基底上；形成第二鰭結構於基底上；形成第一半導體材料於第一鰭結構與第二鰭結構上；形成第二半導體材料於第一鰭結構及第二鰭結構上之第一半導體材料上；氧化第一鰭結構上之第一半導體材料以形成第一氧化物；移除第一鰭結構上之第二半導體材料；移除第一鰭結構上之第一氧化層；形成第一介電材料與第一電極於第一鰭結構上；及形成第二介電材料與第二電極於第二鰭結構上。
本揭露另一實施例提供一種半導體裝置，包括：第一裝置以及第二裝置。第一裝置包括：第一鰭結構，設於基底上；第一半導體材料，設於第一鰭結構上；第一介電材料，設於第一半導體材料上；及第一電極，設於第一介電材料上。第二裝置包括：第二鰭結構，設於基底上；第二介電材料及第一半導體材料，設於第二鰭結構上；第二半導體材料，設於第二介電材料及第一半導體材料上；第三介電材料，設於第二半導體材料上；及第二電極，設於第三介電材料上。此第二介電 材料係為第一半導體材料之氧化物。
本揭露又一實施例提供一種半導體裝置，包括：第一裝置以及第二裝置。第一裝置包括：第一鰭結構，設於基底上；第一介電材料，設於第一鰭結構上；及第一電極，設於第一介電材料上。第二裝置包括：第二鰭結構，設於基底上；第二介電材料，設於第二鰭結構上；第一半導體材料，設於第二介電材料上；第三介電材料，設於第一半導體材料上；及第二電極，設於第三介電材料上。此第二介電材料係為第二半導體材料之氧化物。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
102‧‧‧第一裝置
104‧‧‧第二裝置
106‧‧‧鰭結構
108‧‧‧鰭結構
110‧‧‧半導體材料
112‧‧‧閘極介電材料
114‧‧‧閘極電極
116‧‧‧半導體材料
118‧‧‧介電材料
120‧‧‧半導體材料
122‧‧‧閘極介電材料
124‧‧‧閘極電極

Claims (10)

  1. 一種半導體裝置之製造方法，包括：形成一第一鰭結構於一基底上；形成一第二鰭結構於該基底上；形成一第一半導體材料於該第一鰭結構與該第二鰭結構上；形成一第二半導體材料於該第一鰭結構及該第二鰭結構上之該第一半導體材料上；氧化該第一鰭結構上之該第一半導體材料以形成一第一氧化物；形成一感光層覆蓋該第二鰭結構上之該第二半導體材料；移除該第一鰭結構上之該第二半導體材料；移除該感光層；形成一第一介電材料與一第一電極於該第一鰭結構上；以及形成一第二介電材料與一第二電極於該第二鰭結構上。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中氧化該第一鰭結構上之該第一半導體材料以形成該第一氧化物之步驟包括：部分氧化該第一鰭結構上之該第一半導體材料以形成該第一氧化物；且該半導體裝置之製造方法更包括：部分氧化設於該第二鰭結構上之該第一半導體材料以形成一第二氧化物；以及 於移除該第一鰭結構上之該第二半導體材料之後，移除部分設於該第一鰭結構上之該第一半導體材料；其中設於該第一鰭結構上之該第一半導體材料包括一凸狀部分(convex-shaped portion)；且該第一介電材料與該第一電極係形成於剩餘之該第一半導體材料之該凸狀部分上。
  3. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中：設於該第一鰭結構上之該第一半導體材料包括一側部(side portion)以及一中央部(middle portion)；且該第一氧化物係藉由氧化設於該第一鰭結構上之該第一半導體材料之該側部形成。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中氧化該第一鰭結構上之該第一半導體材料以形成該第一氧化物之步驟包括：完全氧化設於該第一鰭結構上之該第一半導體材料以形成該第一氧化物；其中該第一鰭結構包括一凹狀部分(concave-shaped portion)；且該第一介電材料與該第一電極於係形成於該第一鰭結構之該凹狀部分上；其中該半導體裝置之製造方法更包括：完全氧化設於該第二鰭結構上之該第一半導體材料以形成一第二氧化物。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該第二介電材料與該第二電極係形成於該第二鰭結構上之該第二半導體材料上；其中該第一鰭結構係連結至(associated with)具有一第一臨界電壓(threshold voltage)之一第一裝置；且該第二鰭結構係連結至(associated with)具有一第二臨界電壓之一第二裝置，且該第二臨界電壓與該第一臨界電壓不同；其中該第二半導體材料具有一第二氧化速率，該第一半導體材料具有一第一氧化速率，且該第二氧化速率小於該第一氧化速率。
  6. 一種半導體裝置，包括：一第一裝置，包括：一第一鰭結構，設於一基底上；一第一半導體材料，設於該第一鰭結構上；一第一介電材料，設於該第一半導體材料上；一第一電極，設於該第一介電材料上；以及一第二裝置，包括：一第二鰭結構，設於該基底上；一第二介電材料及該第一半導體材料，設於該第二鰭結構上；一第二半導體材料，設於該第二介電材料及該第一半導體材料上；一第三介電材料，設於該第二半導體材料上；以及 一第二電極，設於該第三介電材料上；其中該第二介電材料係為該第一半導體材料之氧化物。
  7. 如申請專利範圍第6項所述之半導體裝置，其中：該第一半導體材料包括一凸狀部分(convex-shaped portion)；且該第一介電材料係形成於該第一半導體材料之該凸狀部分上。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該第二介電材料圍繞(surround)該第一半導體材料。
  9. 一種半導體裝置，包括：一第一裝置，包括：一第一鰭結構，設於一基底上；一第一介電材料，設於該第一鰭結構上；一第一電極，設於該第一介電材料上；以及一第二裝置，包括：一第二鰭結構，設於該基底上；一第二介電材料，設於該第二鰭結構上；一第一半導體材料，設於該第二介電材料上；一第三介電材料，設於該第一半導體材料上；以及一第二電極，設於該第三介電材料上；其中該第二介電材料係為一第二半導體材料之氧化物。
  10. 如申請專利範圍第9項所述之半導體裝置，其中：該第一鰭結構包括一凹狀部分(concave-shaped portion)；且該第一介電材料係形成於該第一鰭結構之該凹狀部分上； 其中該第一介電材料包括下列材料之至少其一：氮化矽及高介電常數材料(high-k material)；該第一電極包括下列材料之至少其一：鋁、鈦、鉭、氮化鈦、氮化鉭及鈦鋁合金；該第三介電材料包括下列材料之至少其一：氮化矽及高介電常數材料(high-k material)；以及該第二電極包括下列材料之至少其一：鋁、鈦、鉭、氮化鈦、氮化鉭及鈦鋁合金。
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