KR20150083422A - 상이한 문턱 전압들을 갖는 ｆｉｎｆｅｔ들을 제조하기 위한 방법 및 시스템 - Google Patents

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Abstract

기판 상에서 반도체 디바이스 구조물들을 제조하기 위한 방법 및 시스템이 제공된다. 제1 핀 구조물이 기판 상에서 형성된다. 제2 핀 구조물이 기판 상에서 형성된다. 제1 반도체 물질이 제1 핀 구조물과 제2 핀 구조물 둘 다 위에 형성된다. 제2 반도체 물질이 제1 핀 구조물과 제2 핀 구조물 둘 다 위에 있는 제1 반도체 물질 상에 형성된다. 제1 핀 구조물 상에 있는 제1 반도체 물질은 산화되어 제1 산화물을 형성한다. 제1 핀 구조물 상에 있는 제2 반도체 물질은 제거된다. 제1 유전체 물질과 제1 전극이 제1 핀 구조물 상에 형성된다. 제2 유전체 물질과 제2 전극이 제2 핀 구조물 상에 형성된다.

Description

상이한 문턱 전압들을 갖는 ＦＩＮＦＥＴ들을 제조하기 위한 방법 및 시스템{SYSTEMS AND METHODS FOR FABRICATING FINFETS WITH DIFFERENT THRESHOLD VOLTAGES}
본 발명개시에서 설명된 기술은 일반적으로 반도체 디바이스들에 관한 것이며, 보다 구체적으로는 반도체 디바이스들의 제조에 관한 것이다.
FinFET은 기판으로부터 돌출해 있는, 지느러미를 닮은 반도체 물질의 활성 영역을 종종 포함하는 전계 효과 트랜지스터이다. 핀은 보통, 소스 영역과 드레인 영역을 포함하며, 핀의 영역들은 얕은 트렌치 격리(shallow trench isolation; STI)에 의해 분리되어 있다. FinFET은 또한 소스 영역과 드레인 영역 사이에 위치한 게이트 영역을 포함한다. 게이트 영역은 보통, 핀 주위를 감싸기 위해 핀의 최상단면과 측면들 상에 형성된다. 핀 내에 있는 채널 영역은 소스 영역과 드레인 영역 사이의 게이트 영역 아래에서 연장해 있다. 평면 디바이스들과 비교하여, FinFET들은 보통, 연속적인 스케일링이 가능하도록 우수한 짧은 채널 효과(short channel effect; SCE)를 가지며, 보다 높은 구동 전류를 발생시키도록 보다 큰 채널 폭을 갖는다.
다중 FinFET들은 상이한 목적들을 위해 단일 집적 회로(integrated circuit; IC) 칩 상에서 제조될 수 있다. 예를 들어, 몇몇의 FinFET들은 일정한 기능들을 수행하기 위한 코어 디바이스들로서 이용되며, 다른 FinFET들은 외부 회로들과의 통신을 위한 입력/출력(input/output; I/O) 디바이스들로서 이용된다. 이러한 FinFET들은 종종 상이한 문턱 전압들을 필요로 한다. 하지만, 특정한 칩 상에서의 핀들의 개수는 종종 제한되어 있고, 이에 따라 상이한 문턱 전압들을 갖는 다중 FinFET들의 제조는 도전과제로 남아 있을 수 있다. 게다가, 이러한 FinFET들의 제조를 위해 다른 고려사항들이 고려될 필요가 있을 수 있다. 예를 들어, 코어 디바이스는 양호한 전류 제어를 위해 강력한 용량성 효과를 달성하고자 종종 매우 얇은 게이트 유전체를 필요로 하는데, 이에 따라 기판에 대한 누설 전류로 어려움을 겪고 있다.
일 실시예에 따르면, 기판 상에 반도체 디바이스 구조물들을 제조하기 위한 방법이 제공된다. 제1 핀 구조물이 기판 상에서 형성된다. 제2 핀 구조물이 기판 상에서 형성된다. 제1 반도체 물질이 제1 핀 구조물과 제2 핀 구조물 둘 다 위에 형성된다. 제2 반도체 물질이 제1 핀 구조물과 제2 핀 구조물 둘 다 위에 있는 제1 반도체 물질 상에 형성된다. 제1 핀 구조물 상에 있는 제1 반도체 물질은 산화되어 제1 산화물을 형성한다. 제1 핀 구조물 상에 있는 제2 반도체 물질은 제거된다. 제1 핀 구조물 상에 있는 제1 산화물은 제거된다. 제1 유전체 물질과 제1 전극이 제1 핀 구조물 상에 형성된다. 제2 유전체 물질과 제2 전극이 제2 핀 구조물 상에 형성된다.
다른 실시예에 따르면, 물품은 제1 디바이스와 제2 디바이스를 포함한다. 제1 디바이스는, 기판 상에 있는 제1 핀 구조물, 제1 핀 구조물 상에 있는 제1 반도체 물질, 제1 반도체 물질 상에 있는 제1 유전체 물질, 및 제1 유전체 물질 상에 있는 제1 전극을 포함한다. 제2 디바이스는, 기판 상에 있는 제2 핀 구조물, 제2 핀 구조물 상에 있는 제2 유전체 물질과 제1 반도체 물질, 제2 유전체 물질과 제1 반도체 물질 상에 있는 제2 반도체 물질, 제2 반도체 물질 상에 있는 제3 유전체 물질, 및 제3 유전체 물질 상에 있는 제2 전극을 포함한다. 제2 유전체 물질은 제1 반도체 물질의 산화물에 대응한다.
또다른 실시예에 따르면, 물품은 제1 디바이스와 제2 디바이스를 포함한다. 제1 디바이스는, 기판 상에 있는 제1 핀 구조물, 제1 핀 구조물 상에 있는 제1 유전체 물질, 및 제1 유전체 물질 상에 있는 제1 전극을 포함한다. 제2 디바이스는, 기판 상에 있는 제2 핀 구조물, 제2 핀 구조물 상에 있는 제2 유전체 물질, 제2 유전체 물질 상에 있는 제1 반도체 물질, 제1 반도체 물질 상에 있는 제3 유전체 물질, 및 제3 유전체 물질 상에 있는 제2 전극을 포함한다. 제2 유전체 물질은 제2 반도체 물질의 산화물에 대응한다.
제1 디바이스(102)는 제2 디바이스(104)와 연관된 제2 문턱 전압과는 상이한 제1 문턱 전압과 연관되어 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇의 실시예들에 따른, 기판 상에 제조된 다중 디바이스들을 보여주는 예시적인 도면을 도시한다.
도 2 내지 도 13은 몇몇의 실시예들에 따른, 다중 디바이스들을 제조하기 위한 예시적인 공정 흐름을 보여주는 예시적인 도면들을 도시한다.
도 14는 몇몇의 실시예들에 따른, 기판 상에 제조된 다중 디바이스들을 보여주는 다른 예시적인 도면을 도시한다.
도 15 내지 도 19는 몇몇의 실시예들에 따른, 다중 디바이스들을 제조하기 위한 다른 예시적인 공정 흐름을 보여주는 예시적인 도면들을 도시한다.
도 20은 몇몇의 실시예들에 따른, 기판 상에 다중 디바이스들을 제조하기 위한 예시적인 흐름도를 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "상", "에서" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
도 1은 몇몇의 실시예들에 따른, 기판 상에 제조된 다중 디바이스들을 보여주는 예시적인 도면을 도시한다. 도 1에서 도시된 바와 같이, 제1 디바이스(102)와 제2 디바이스(104)는 핀 구조물들(106, 108) 상에서 각각 제조된다. 제1 디바이스(102)는 핀 구조물(106) 상에 형성된 반도체 물질(110)과 반도체 물질(110) 상(예컨대, 반도체 물질(110)의 볼록 형상 부분 상)에 형성된 게이트 유전체 물질(112)을 포함한다. 뿐만 아니라, 제1 디바이스(102)는 게이트 유전체 물질(112) 상에 형성된 게이트 전극(114)을 포함한다. 제2 디바이스(104)는 핀 구조물(108) 상에 형성된 반도체 물질(116)과 유전체 물질(118)을 포함한다. 또한, 제2 디바이스(104)는 반도체 물질(116)과 유전체 물질(118) 상에 형성된 또다른 반도체 물질(120)을 포함한다. 뿐만 아니라, 제2 디바이스(104)는 반도체 물질(120) 상에 형성된 게이트 유전체 물질(122)과 게이트 전극(124)을 포함한다. 예를 들어, 유전체 물질(118)은 반도체 물질(116)을 부분적으로 산화시켜서 형성된다.
몇몇의 실시예들에서, 제2 디바이스(104)는 코어 디바이스로서 이용된다. 반도체 물질(116)을 둘러싸는 유전체 물질(118)은 캐리어들의 전송 경로를 감소시키며, 이에 따라 코어 디바이스들과 연관된 누설 문제들을 개선시킨다. 제1 디바이스(102)는 제2 디바이스(104)와 연관된 제2 문턱 전압과는 상이한 제1 문턱 전압과 연관되어 있다. 제1 디바이스(102)와 제2 디바이스(104)는 각각 FinFET을 포함한다.
도 2 내지 도 13은 몇몇의 실시예들에 따른, 디바이스들(102, 104)을 제조하기 위한 예시적인 공정 흐름을 보여주는 예시적인 도면들을 도시한다. 도 2에서 도시된 바와 같이, 디바이스들(102, 104)의 제조를 위한 기판(202)이 선택된다. 제1 디바이스(102)와 제2 디바이스(104)를 제조하기 위한 상이한 영역들을 정의하기 위해 포토리소그래피 공정이 이용된다. 버퍼층(210)(예컨대, SiO2)에 의해 기판(202)으로부터 분리되어 있는 하드 마스크층(208)(예컨대, Si3N4)의 최상단 상에서 감광층(204)(예컨대, 포토레지스트)이 처음 형성된다. 그런 후 감광층(204)은 마스크를 통해 빛에 대해 선택적으로 노출되고, 노출된 부분은 노출되지 않은 부분과는 상이한 물리적 특성들을 보유할 수 있다. 감광층(204)의 노출 부분 또는 비노출 부분 중 어느 하나가 선택된 용제(solvent)에 의해 제거된다. 제거되지 않은 감광층(204)의 부분은 그 아래에 있는 구조물들을 보호하는데 이용된다.
몇몇의 실시예들에서, 기판(202)은 실리콘, 게르마늄, 실리콘 게르마늄, Ⅲ-Ⅴ족 물질들(예컨대, 갈륨 비화물, 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물), 또는 다른 적절한 물질들을 포함한다. 예를 들어, 기판(202)은 에피택셜층을 포함한다. 다른 예시에서, 기판(202)은 성능 강화를 위해 스트레인드(strained)된다. 또다른 예시에서, 기판(202)은 반도체 온 절연체(semiconductor-on-insulator; SOI) 구조물을 포함한다.
도 3에서 도시된 바와 같이, 하나 이상의 리세싱된 영역들(302)이 기판(202)을 에칭한 결과로서 형성된다. 예를 들어, 기판(202)은 습식 에칭 공정을 겪는데, 이 경우 기판(202)은 선택된 에천트의 배스(bath) 내에 담궈져서(immersed), 기판(202)의 일부분들이 제거될 수 있다. 다른 예시에서, 건식 에칭 공정(예컨대, 플라즈마 에칭)이 기판(202)에 대해 수행되는데, 이 경우 플라즈마에 의해 생성된 역동적인 자유 라디칼들은 기판(202)의 표면에서 반응을 하여 기판(202)의 일부분들을 제거시킨다. 이에 따라, 도 3에서 도시된 바와 같이, 핀 구조물들(304, 306)이 형성된다.
도 4에서 도시된 바와 같이, 유전체층(402)(예컨대, SiO2)이 형성되어 리세싱된 영역들(302)을 채우고, 화학적 기계적 폴리싱/평탄화(chemical-mechanical polishing/planarization; CMP) 공정이 유전체층(402)에 적용되며, CMP 공정 이후 하드 마스크층(208)과 버퍼층(210)이 제거되어 도 4에서 도시된 구조물을 형성한다. 예를 들어, 유전체층(402)은 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 분자 빔 증착(molecular-beam deposition; MBD) 또는 다른 적절한 기술들을 통해 형성된다. 예로서, CMP 공정은 폴리싱 패드 및 리테이닝 링과 함께 연마성 및 부식성 화학 슬러리(예컨대, 콜로이드)를 이용하여, 도 4에서 도시된 바와 같이, 최상단면을 실질적으로 평탄하게 또는 평평하게 한다.
핀 구조물들(304, 306)의 최상단부들은 (예컨대, 습식 에칭 또는 건식 에칭을 통해) 제거되어, 도 5에서 도시된 바와 같은, 제1 핀 구조물(106)과 제2 핀 구조물(108)이 각각 형성된다. 그런 후, 도 6에서 도시된 바와 같이, 반도체 물질들(110, 508)이 핀 구조물(106) 상에 (예컨대, 순차적으로) 형성되고, 반도체 물질들(116, 120)이 핀 구조물(108) 상에 (예컨대, 순차적으로) 형성된다. 예를 들어, 반도체 물질들(110, 508, 116, 120)은 LPCVD(low-pressure chemical vapor deposition) 공정 또는 다른 적절한 기술들에 의한 선택적 성장을 통해 형성된다. 몇몇의 실시예들에서, 반도체 물질(110)은 반도체 물질(116)과 동일한 물질을 포함하며, 반도체 물질(508)은 반도체 물질(120)과 동일한 물질을 포함한다. 예를 들어, 반도체 물질(110)과 반도체 물질(116)은 실리콘, 게르마늄, 실리콘 게르마늄, Ⅲ-Ⅴ족 물질들, 또는 다른 적절한 물질들을 포함한다. 다른 예시에서, 반도체 물질(508)과 반도체 물질(120)은 실리콘, 게르마늄, 실리콘 게르마늄, Ⅲ-Ⅴ족 물질들, 또는 다른 적절한 물질들을 포함한다.
도 7에서 도시된 바와 같이, 유전체층(402)은 (예컨대, 습식 에칭 또는 건식 에칭을 통해) 부분적으로 제거된다. 그런 후, 산화 공정이 수행될 수 있다. 도 8에서 도시된 바와 같이, 유전체 물질(802)은 반도체 물질(110)을 부분적으로 산화시켜 형성되고, 유전체 물질(118)은 반도체 물질(116)을 부분적으로 산화시켜 형성된다. 예를 들어, 반도체 물질(508)의 산화율은 반도체 물질(110)의 산화율보다 훨씬 작다. 뿐만 아니라, 반도체 물질(120)의 산화율은 반도체 물질(116)의 산화율보다 훨씬 작다. 예시로서, 유전체 물질(802) 및/또는 유전체 물질(118)은 게르마늄 산화물, 실리콘 게르마늄 산화물 또는 다른 산화물들을 포함한다. 몇몇의 실시예들에서, 반도체 물질(110) 및 반도체 물질(116)은 측면부분에서부터 중간부분으로 각각 산화된다.
그런 후, 감광층(예컨대, 포토레지스트)가 전체 웨이퍼의 최상단 상에 형성되고 마스크를 통해 빛에 선택적으로 노출된다. 감광층의 일부분은 용제에 의해 제거되어 나중에 (예컨대, 습식 에칭 또는 건식 에칭을 통해) 제거되는 반도체 물질(508)을 노출시킨다. 도 9에서 도시된 바와 같이, 남아있는 감광층(902)은 유전체층(402)의 일부와 반도체 물질(120)을 덮는 반면에, 반도체 물질(110)은 노출된다.
도 10에서 도시된 바와 같이, 반도체 물질(110)의 일부는 (예컨대, 습식 에칭 또는 건식 에칭을 통해) 제거된다. 뿐만 아니라, 도 11에서 도시된 바와 같이, 유전체 물질(802)이 (예컨대, 습식 에칭 또는 건식 에칭을 통해) 제거된다. 예를 들어, 남아있는 반도체 물질(110)은 볼록 형상 부분을 포함한다. 그런 후, 감광층(902)은 용제에 의해 제거된다.
도 12에서 도시된 바와 같이, 층간 유전체(inter-layer dielectric; ILD) 물질(1202)(예컨대, SiO2, PSG)이 전체 웨이퍼 상에 형성되고, CMP 공정이 ILD 물질(1202)에 대해 수행된다. 예를 들어, ILD 물질(1202)은 이후의 금속화 공정에서 하나 이상의 레벨들로 배열된 밀접하게 이격된 상호연결 라인들을 전기적으로 분리시키기 위해 이용된다. ILD 물질(1202)은 (예컨대, 포토리소그래피 공정을 통해) 패터닝되고, 하나 이상의 개구들이 ILD 물질(1202) 내에서 형성된다.
도 13에서 도시된 바와 같이, 게이트 유전체 물질(112)과 게이트 전극(114)이 반도체 물질(110) 상에 (예컨대, 반도체 물질(110)의 볼록 형상 부분 상에) 형성되고, 게이트 유전체 물질(122)과 게이트 전극(124)이 반도체 물질(120) 상에 (예컨대, 순차적으로) 형성된다. 예를 들어, 게이트 유전체 물질(112) 및/또는 게이트 유전체 물질(122)은 실리콘 질화물, 하이 k 물질, 또는 다른 적절한 물질들을 포함한다. 게이트 전극(114) 및/또는 게이트 전극(124)은 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄, 또는 임의의 적절한 물질들을 포함한다.
도 14는 몇몇의 실시예들에 따른, 기판 상에 제조된 다중 디바이스들을 보여주는 다른 예시적인 도면을 도시한다. 도 14에서 도시된 바와 같이, 제1 디바이스(1402)와 제2 디바이스(1404)는 핀 구조물들(1406, 1408) 상에서 각각 제조된다. 제1 디바이스(1402)는 핀 구조물(1406) 상(예컨대, 핀 구조물(1406)의 오목 형상 부분 상)에 형성된 게이트 유전체 물질(1410)과, 게이트 유전체 물질(1410) 상에 형성된 게이트 전극(1412)을 포함한다. 제2 디바이스(1404)는 핀 구조물(1408) 상에 형성된 유전체 물질(1414)과, 유전체 물질(1414) 상에 형성된 반도체 물질(1416)을 포함한다. 뿐만 아니라, 제2 디바이스(1404)는 반도체 물질(1416) 상에 형성된 게이트 유전체 물질(1418)과 게이트 전극(1420)을 포함한다. 예를 들어, 유전체 물질(1414)은 또다른 반도체 물질을 완전히 산화시켜서 형성된다.
몇몇의 실시예들에서, 제2 디바이스(1404)는 코어 디바이스로서 이용된다. 유전체 물질(1414)은 캐리어들의 전송 경로를 감소시키며, 이에 따라 코어 디바이스들과 연관된 누설 문제들을 개선시킨다. 제1 디바이스(1402)는 제2 디바이스(1404)와 연관된 제2 문턱 전압과는 상이한 제1 문턱 전압과 연관되어 있다. 제1 디바이스(1402)와 제2 디바이스(1404)는 각각 FinFET을 포함한다.
도 15 내지 도 19는 몇몇의 실시예들에 따른, 디바이스들(1402, 1404)을 제조하기 위한 예시적인 공정 흐름을 보여주는 예시적인 도면들을 도시한다. 디바이스(1402, 1404)를 제조하기 위한 공정 흐름은 도 2 내지 도 7에서 도시된 것과 유사한 동작들을 포함한다. 반도체 물질(1504)(예컨대, 도 7에서 도시된 반도체 물질(508))을 포함하는 반도체 물질들의 두 개의 층들이 핀 구조물(1406) 상에 형성된다. (예컨대, 도 8에서 도시된 바와 같이) 부분적으로 산화되는 것 대신에, 반도체 물질(1504)과 핀 구조물(1406) 사이에 형성된 반도체 물질(예컨대, 도 7에서 도시된 반도체 물질(110))은 완전히 산화되어 도 15에서 도시된 바와 같은 유전체 물질(1502)을 형성한다. 반도체 물질(1416)(예컨대, 도 7에서 도시된 반도체 물질(120))을 포함하는 반도체 물질들의 두 개의 층들이 핀 구조물(1408) 상에 형성되고, 반도체 물질(1416)과 핀 구조물(1408) 사이에 형성된 반도체 물질(예컨대, 도 7에서 도시된 반도체 물질(116))은 완전히 산화되어 도 15에서 도시된 바와 같은 유전체 물질(1414)을 형성한다. 예시로서, 유전체 물질(1502) 및/또는 유전체 물질(1414)은 게르마늄 산화물, 실리콘 게르마늄 산화물 또는 다른 산화물들을 포함한다.
그런 후, 감광층(예컨대, 포토레지스트)가 전체 웨이퍼의 최상단 상에 형성되고 마스크를 통해 빛에 선택적으로 노출된다. 감광층의 일부분은 용제에 의해 제거되어 나중에 (예컨대, 습식 에칭 또는 건식 에칭을 통해) 제거되는 반도체 물질(1504)을 노출시킨다. 도 16에서 도시된 바와 같이, 남아있는 감광층(1602)은 핀 구조물들(1406, 1408) 사이의 유전체층(1604)(예컨대, 도 7에서 도시된 유전체층(402))의 일부와 반도체 물질(1416)을 덮는 반면에, 유전체 물질(1502)은 노출된다.
그런 후, 도 17에서 도시된 바와 같이, 유전체 물질(1502)이 (예컨대, 습식 에칭 또는 건식 에칭을 통해) 제거된다. 예를 들어, 핀 구조물(1406)은 오목 형상 부분을 포함한다. 그런 후, 감광층(1602)은 용제에 의해 제거된다.
도 18에서 도시된 바와 같이, 층간 유전체(ILD) 물질(1802)(예컨대, SiO2, PSG)이 전체 웨이퍼 상에 형성되고, CMP 공정이 ILD 물질(1802)에 대해 수행된다. 그런 후 ILD 물질(1802)은 (예컨대, 포토리소그래피 공정을 통해) 패터닝되고, 하나 이상의 개구들이 ILD 물질(1802) 내에서 형성된다.
도 19에서 도시된 바와 같이, 게이트 유전체 물질(1410)과 게이트 전극(1412)이 핀 구조물(1406) 상에 (예컨대, 핀 구조물(1406)의 오목 형상 부분 상에) 형성되고, 게이트 유전체 물질(1418)과 게이트 전극(1420)이 반도체 물질(1416) 상에 형성된다. 예를 들어, 게이트 유전체 물질(1410) 및/또는 게이트 유전체 물질(1418)은 실리콘 질화물, 하이 k 물질, 또는 다른 적절한 물질들을 포함한다. 게이트 전극(1412) 및/또는 게이트 전극(1420)은 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄, 또는 임의의 적절한 물질들을 포함한다.
도 20은 몇몇의 실시예들에 따른, 기판 상에 다중 디바이스들을 제조하기 위한 예시적인 흐름도를 도시한다. 단계(2002)에서, 제1 핀 구조물이 기판 상에서 형성된다. 단계(2004)에서, 제2 핀 구조물이 기판 상에서 형성된다. 예를 들어, 제1 핀 구조물과 제2 핀 구조물은 동시적으로 또는 순차적으로 형성된다. 단계(2006)에서, 제1 반도체 물질이 제1 핀 구조물과 제2 핀 구조물 둘 다 위에 형성된다. 단계(2008)에서, 제2 반도체 물질이 제1 핀 구조물과 제2 핀 구조물 둘 다 위에 있는 제1 반도체 물질 상에 형성된다. 단계(2010)에서, 제1 핀 구조물 상에 있는 제1 반도체 물질은 산화되어 제1 산화물을 형성한다. 단계(2012)에서, 제1 핀 구조물 상에 있는 제2 반도체 물질은 제거된다. 단계(2014)에서, 제1 핀 구조물 상에 있는 제1 산화물이 제거된다(예컨대, 택일적 사항임). 단계(2016)에서, 제1 유전체 물질과 제1 전극이 제1 핀 구조물 상에 형성된다. 예를 들어, 제1 유전체 물질과 제1 전극은 순차적으로 형성된다. 단계(2018)에서, 제2 유전체 물질과 제2 전극이 제2 핀 구조물 상에 형성된다. 예를 들어, 제2 유전체 물질과 제2 전극은 순차적으로 형성된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (20)

  1. 기판 상에서 반도체 디바이스들을 제조하는 방법에 있어서,
    기판 상에 제1 핀 구조물을 형성하는 단계;
    상기 기판 상에 제2 핀 구조물을 형성하는 단계;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 둘 다 위에 제1 반도체 물질을 형성하는 단계;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 둘 다 위에 있는 상기 제1 반도체 물질 상에 제2 반도체 물질을 형성하는 단계;
    상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질을 산화시켜서 제1 산화물을 형성하는 단계;
    상기 제1 핀 구조물 상에 있는 상기 제2 반도체 물질을 제거하는 단계;
    상기 제1 핀 구조물 상에 제1 유전체 물질과 제1 전극을 형성하는 단계; 및
    상기 제2 핀 구조물 상에 제2 유전체 물질과 제2 전극을 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질을 산화시켜서 상기 제1 산화물을 형성하는 단계는,
    상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질을 부분적으로 산화시켜서 상기 제1 산화물을 형성하는 단계를 포함한 것인, 반도체 디바이스 제조 방법.
  3. 제2항에 있어서,
    상기 제1 핀 구조물 상에 있는 상기 제2 반도체 물질이 제거된 후 상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질의 일부분을 제거하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제2항에 있어서,
    상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질은 볼록 형상 부분을 포함하며,
    상기 제1 유전체 물질과 상기 제1 전극은 남아있는 상기 제1 반도체 물질의 볼록 형상 부분 상에서 형성된 것인, 반도체 디바이스 제조 방법.
  5. 제2항에 있어서,
    상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질은 측면부분과 중간부분을 포함하며,
    상기 제1 산화물은 상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질의 측면부분을 산화시켜서 형성된 것인, 반도체 디바이스 제조 방법.
  6. 제2항에 있어서,
    상기 제2 핀 구조물 상에 있는 상기 제1 반도체 물질을 부분적으로 산화시켜서 제2 산화물을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질을 산화시켜서 상기 제1 산화물을 형성하는 단계는,
    상기 제1 핀 구조물 상에 있는 상기 제1 반도체 물질을 완전히 산화시켜서 상기 제1 산화물을 형성하는 단계를 포함한 것인, 반도체 디바이스 제조 방법.
  8. 제7항에 있어서,
    상기 제1 핀 구조물은 오목 형상 부분을 포함하며,
    상기 제1 유전체 물질과 상기 제1 전극은 상기 제1 핀 구조물의 상기 오목 형상 부분 상에서 형성된 것인, 반도체 디바이스 제조 방법.
  9. 제7항에 있어서,
    상기 제2 핀 구조물 상에 있는 상기 제1 반도체 물질을 완전히 산화시켜서 제2 산화물을 형성하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  10. 제1항에 있어서, 상기 제2 유전체 물질과 상기 제2 전극은 상기 제2 핀 구조물 상에 있는 상기 제2 반도체 물질 상에서 형성된 것인, 반도체 디바이스 제조 방법.
  11. 제1항에 있어서,
    상기 제1 핀 구조물은 제1 문턱 전압을 갖는 제1 디바이스와 연관되어 있고,
    상기 제2 핀 구조물은 제2 문턱 전압을 갖는 제2 디바이스와 연관되어 있으며, 상기 제2 문턱 전압은 상기 제1 문턱 전압과는 상이한 것인, 반도체 디바이스 제조 방법.
  12. 제1항에 있어서, 상기 제1 반도체 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 및 Ⅲ-Ⅴ족 물질 중 적어도 하나를 포함한 것인, 반도체 디바이스 제조 방법.
  13. 제1항에 있어서, 상기 제2 반도체 물질은 실리콘, 게르마늄, 실리콘 게르마늄, 및 Ⅲ-Ⅴ족 물질 중 적어도 하나를 포함한 것인, 반도체 디바이스 제조 방법.
  14. 제1항에 있어서, 상기 제2 반도체 물질과 연관된 제2 산화율은 상기 제1 반도체 물질과 연관된 제1 산화율보다 작은 것인, 반도체 디바이스 제조 방법.
  15. 물품에 있어서,
    기판 상에 있는 제1 핀 구조물, 상기 제1 핀 구조물 상에 있는 제1 반도체 물질, 상기 제1 반도체 물질 상에 있는 제1 유전체 물질, 및 상기 제1 유전체 물질 상에 있는 제1 전극을 포함한 제1 디바이스; 및
    상기 기판 상에 있는 제2 핀 구조물, 상기 제2 핀 구조물 상에 있는 제2 유전체 물질과 상기 제1 반도체 물질, 상기 제2 유전체 물질과 상기 제1 반도체 물질 상에 있는 제2 반도체 물질, 상기 제2 반도체 물질 상에 있는 제3 유전체 물질, 및 상기 제3 유전체 물질 상에 있는 제2 전극을 포함한 제2 디바이스
    를 포함하며,
    상기 제2 유전체 물질은 상기 제1 반도체 물질의 산화물에 대응한 것인, 물품.
  16. 제15항에 있어서,
    상기 제1 반도체 물질은 볼록 형상 부분을 포함하며,
    상기 제1 유전체 물질은 상기 제1 반도체 물질의 상기 볼록 형상 부분 상에서 형성되는 것인, 물품.
  17. 제15항에 있어서, 상기 제2 유전체 물질은 상기 제1 반도체 물질을 둘러싼 것인, 물품.
  18. 물품에 있어서,
    기판 상에 있는 제1 핀 구조물, 상기 제1 핀 구조물 상에 있는 제1 유전체 물질, 및 상기 제1 유전체 물질 상에 있는 제1 전극을 포함한 제1 디바이스; 및
    상기 기판 상에 있는 제2 핀 구조물, 상기 제2 핀 구조물 상에 있는 제2 유전체 물질, 상기 제2 유전체 물질 상에 있는 제1 반도체 물질, 상기 제1 반도체 물질 상에 있는 제3 유전체 물질, 및 상기 제3 유전체 물질 상에 있는 제2 전극을 포함한 제2 디바이스
    를 포함하며,
    상기 제2 유전체 물질은 제2 반도체 물질의 산화물에 대응한 것인, 물품.
  19. 제18항에 있어서,
    상기 제1 핀 구조물은 오목 형상 부분을 포함하며,
    상기 제1 유전체 물질은 상기 제1 핀 구조물의 상기 오목 형상 부분 상에서 형성된 것인, 물품.
  20. 제18항에 있어서,
    상기 제1 유전체 물질은 실리콘 질화물과 하이 k 물질 중 적어도 하나를 포함하고,
    상기 제1 전극은 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 및 티타늄 알루미늄 중 적어도 하나를 포함하고,
    상기 제3 유전체 물질은 실리콘 질화물과 하이 k 물질 중 적어도 하나를 포함하며,
    상기 제2 전극은 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 및 티타늄 알루미늄 중 적어도 하나를 포함한 것인, 물품.
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