TWI594423B - 包括具不同摻雜區之鰭狀結構的場效電晶體以及包括該場效電晶體的半導體元件 - Google Patents

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Description

包括具不同摻雜區之鰭狀結構的場效電晶體以及包括該場效電晶體的半導體元件 【相關申請案交叉參考】
此申請案主張2012年3月21日申請的韓國專利申請案第10-2012-0028996號的優先權，上述韓國專利申請案的全文以引用方式併入本文中。
本發明概念是有關於場效電晶體及包括此場效電晶體的半導體元件。
因為半導體元件的小尺寸、多功能及/或低製造成本，半導體元件可為吸引人的。可以將半導體元件分類為儲存數據的半導體記憶體元件、處理數據的半導體邏輯元件、以及用作半導體記憶體元件及半導體邏輯元件的混合式半導體元件。這些半導體元件的高可靠度、高速度、及/或多功能的特徵可隨著電子工業的 發展而改善。
根據本發明概念的實施例可以提供具有不同摻雜區的鰭狀結構。依照這些實施例，場效電晶體(field effect transistor,FET)結構可以包括在基板上的元件隔離層及從基板延伸而自元件隔離層突起(protrude)的鰭(fin)。此鰭可以包括以第一雜質濃度摻雜的臨界電壓控制區(threshold voltage control region)及在臨界電壓控制區上的載子區，載子區以少於第一雜質濃度的第二雜質濃度摻雜。
在根據本發明概念的一些實施例中，包括臨界電壓控制區及載子區的鰭的總寬度大於約10奈米，且臨界電壓控制區包括鰭的內部部分，而載子區包括在內部部分上成長的鰭的外部部分。
在根據本發明概念的一些實施例中，包括臨界電壓控制區及載子區的鰭的總寬度大於鰭中會發生的體反轉(volume inversion)約量，且臨界電壓控制區包括鰭的內部部分，而載子區包括在內部部分上成長的鰭的外部部分。
在根據本發明概念的一些實施例中，第二雜質濃度包括從第一雜質濃度擴散的雜質。在根據本發明概念的一些實施例中，第二雜質濃度可以是第一雜質濃度的約10個百分比以下。
在根據本發明概念的一些實施例中，包括臨界電壓控制區及載子區的鰭的總寬度可以少於約10奈米，且其中載子區包括 鰭的內部部分，而臨界電壓控制區包括在內部部分上成長的鰭的外部部分。
在根據本發明概念的一些實施例中，包括臨界電壓控制區及載子區的鰭的總寬度可以約少於鰭中會發生體反轉的量，且載子區包括鰭的內部部分，而臨界電壓控制區包括在內部部分上成長的鰭的外部部分。
在根據本發明概念的一些實施例中，第二雜質濃度可以是從第一雜質濃度擴散的雜質。在根據本發明概念的一些實施例中，第二雜質濃度可以是第一雜質濃度的約10個百分比以下。
在根據本發明概念的一些實施例中，場效電晶體(FET)結構可以包括基板上的元件隔離層及鰭，鰭包括：從基板延伸而自元件隔離層突起以提供上側壁及頂表面的鰭的內部部分；鰭的內部部分經第一雜質濃度摻雜以提供臨界電壓控制區；以及在內部部分上的鰭的外部部分，其可以包括成長在鰭的內部部分的頂表面及上側壁上的半導體層，半導體層經少於第一雜質濃度的第二雜質濃度摻雜，以提供載子區。閘極結構可以跨越鰭。
在根據本發明概念的一些實施例中，半導體元件可以包括在基板上的元件隔離層，其中第一電晶體可以包括從元件隔離層突起的第一半導體結構，第一半導體結構包括在第一電晶體操作期間提供第一通道的第一半導體層且包括摻雜重於第一半導體層以提供第一臨界電壓的第一臨界電壓控制區。第一閘極電極及第一閘極介電質可以跨越第一半導體結構。第二電晶體可以包括 從元件隔離層突起的第二半導體結構，第二半導體結構包括在第二電晶體操作期間提供第二通道的第二半導體層且包括摻雜重於第二半導體層以提供第二臨界電壓的第二臨界電壓控制區。第二閘極電極及第二閘極介電質可以跨越第二半導體結構，其中第一臨界電壓與第二臨界電壓可以為不同的臨界電壓。
在根據本發明概念的一些實施例中，場效電晶體(FET)結構可以包括在基板上的元件隔離層及總寬度少於約10奈米的鰭，其中鰭可以包括從基板延伸而自元件隔離層突起以提供上側壁、頂表面、以及通道區的鰭的內部部分，鰭的內部部分經第一雜質濃度摻雜。鰭的外部部分可以包括在鰭的內部部分的頂表面上及上側壁上成長的半導體層，半導體層經大於第一雜質濃度的第二雜質濃度摻雜。閘極結構可以相對於通道區跨越鰭。
54、F、F1、F2‧‧‧鰭
74‧‧‧鰭狀部分
100‧‧‧基板
101、115‧‧‧膜層
103、104‧‧‧罩幕圖案
110‧‧‧元件隔離層
112、131、132、133、134、135‧‧‧半導體層
121、123‧‧‧溝槽
125‧‧‧凹槽區
130‧‧‧初步半導體
141‧‧‧虛擬閘極介電層
143‧‧‧虛擬閘極電極圖案
145、146‧‧‧閘極電介電層
147、148‧‧‧閘極電極圖案
151‧‧‧間隙壁
155‧‧‧層間介電層
161‧‧‧源極/汲極區
1100‧‧‧電子系統
1110‧‧‧控制器
1130‧‧‧記憶體元件
1140‧‧‧介面單元
1150‧‧‧數據匯流排
A-A’、B-B’、C-C’‧‧‧線
BL1、BL2‧‧‧位元線
CR‧‧‧通道
DR‧‧‧汲極區
DV‧‧‧臨界電壓控制摻雜區
H1、H2‧‧‧半單元
N1、N2‧‧‧節點
SR‧‧‧源極區
SW1、SW2‧‧‧上側壁
T、T1、T2‧‧‧厚度
TD1、TD2‧‧‧驅動電晶體
TL1、TL2‧‧‧負載電晶體
TT1、TT2‧‧‧傳送電晶體
MG1、MG2‧‧‧次閘極電極
Vcc‧‧‧電源線
Vss‧‧‧接地線
WL‧‧‧字元線
根據附加圖示及所附的詳細描述，本發明概念將變得更清楚。
圖1是繪示根據本發明概念的實施例的場效電晶體的透視圖。
圖2及圖3分別是沿著圖1的線A-A’及線B-B’所擷取的截面圖。
圖4是圖2的鰭狀部分及鄰近鰭狀部分的區域的放大圖。
圖5、圖7、圖9及圖11是根據本發明概念的實施例的 場效電晶體的平面圖。
圖6、圖8、圖10及圖12分別是沿著圖5、圖7、圖9及圖11的線C-C’所擷取的截面圖。
圖13至圖30是繪示根據本發明概念的實施例的場效電晶體的製造方法的透視圖及截面圖。
圖31是繪示根據本發明概念的另一實施例的場效電晶體透視圖。
圖32及圖33是沿著圖31的線A-A’及線B-B’所擷取的截面圖。
圖34是繪示根據本發明概念的另一實施例的半導體層的形成方法的透視圖。
圖35是繪示根據本發明概念的又一實施例的場效電晶體的截面圖。
圖36及圖37是繪示根據本發明概念的再一實施例的場效電晶體的截面圖。
圖38是圖36的鰭狀部分及鄰近鰭狀部分的區域的放大圖。
圖39是繪示根據本發明概念的再又一實施例的場效電晶體的透視圖。
圖40及圖41是沿著圖39的線A-A’及線B-B’所擷取的截面圖。
圖42是包括至少一個根據本發明概念的場效電晶體的互 補式金氧半導體(CMOS)靜態隨機存取記憶體(SRAM)單元的電路圖。
圖43是繪示包括根據本發明概念的場效電晶體的電子系統的實例的塊圖。
圖44是在根據本發明概念的一些實施例中，包括奈米線的閘極環繞型結構(gate-all-around type structure)的透視圖。
圖45是在根據本發明概念的一些實施例中，Ω形閘極結構的截面圖。
現在將參照在其中表示本發明概念的示範實施例的附圖而在下文中更完整地描述本發明概念。本發明概念的優點及特徵及其達成方法將因為參照附圖而更詳細描述的以下實施例顯而易見於。然而，應當注意的是，本發明概念並不受限於以下示範實施例，且本發明概念可以多種形式施行。因此，提供示範實施例僅用於揭露本發明概念且讓本技術所屬領域具有通常知識者知道本發明概念的種類範疇。在圖式中，本發明概念的實施例並不受限於本文中所提供的特定實例，且為了清晰度而誇張化。
本文所使用的術語僅是為了描述特別的實施例且並非傾向於限制本發明。除非上下文中另外清楚地說明，作為本文中所使用的單數詞彙的「一(a/an)」及「該(the)」傾向於亦包括多數形。本文中所使用的「及/或(and/or)」包括一個以上的相關列 出項目的任一及全部的組合。應當理解的是，當提到元件為「連接」或「耦接」於另一元件時，其可以為直接連接或直接耦接於其他的元件，或可存在介入其中的元件。
相似地，應當理解的是，當提及例如膜層、區域或基板的元件是「在」另一元件「上」，其可以直接在其他元件上或可存在介入其中的元件。相較而言，詞彙「直接地(directly)」意指不具有介入其中的元件。更應當理解的是，當本文中使用詞彙「包括(comprise/comprising/include/including)」時，則指存在特定的特徵、整體、步驟、操作、元件及/或組件，但不排除一個以上之其他特徵、整體、步驟、操作、元件、組件及/或其族群的存在或添加。
此外，將以作為本發明概念的理想示範視圖的截面圖來描述實施方式中的實施例。因此，可根據製造技術及/或可容許的誤差改良示範視圖的形狀。因此，本發明概念的實施例並不受限於示範視圖中所繪示的特定形成，但是本發明概念的實施例可包括因為製造製程而產生的其他形狀。例示於圖式中的區域具有通常特性，且是用來繪示元件的特定形狀。因此，此不應當被視為限制本發明概念的範疇。
應當理解的是，雖然本文中可能使用詞彙第一、第二、第三等以描述多種元件，這些元件不應被這些詞彙所限制。這些詞彙僅使用於區別一個元件及另一個元件。因此，若不違背本發明的教示，一些實施例中的第一元件可以在其他實施例中稱為第 二元件。本文中所解釋及繪示的本發明概念的示範實施例的態樣包括其互補的對應體。通篇說明書中，相同的參考元件符號或相同的參考代號是指相同的元件。
再者，本文參照理想化的示範繪圖的橫截面繪圖及/或平面繪圖描述示範實施例。因此，可以預期由於例如製造技術及/或公差的緣故，與繪圖的形狀有所不同。因此，不應將示範實施例視為限於本文所繪示區域的形狀，但示範實施例將包括例如製造過程產生的形狀誤差。舉例而言，繪示為矩形的蝕刻區域將典型地具有圓形或弧形的特徵。因此，圖式中所繪示的區域為例示其自然特性，而非傾向於繪示元件的區域的真實形狀，且並非傾向於限制示範實施例的範疇。
圖1是繪示根據本發明概念的場效電晶體的透視圖。圖2及圖3分別是沿著圖1的線A-A’及線B-B’所擷取的截面圖。圖4是圖2的鰭狀部分及鄰近鰭狀部分的區域的放大圖。
參照圖1至圖4描述根據本發明概念的一實施例的場效電晶體。可提供鰭F以使其從基板100突出。基板100可為半導體基板，包括矽、鍺、或矽-鍺。舉例而言，鰭F可對應為基板100的部分但亦可包括從基板100成長的磊晶層(即半導體層)。因此，在一些實施例中，鰭F的內部部分可對應為從基板100突起的基板100的部分，且鰭的外部部分對應為在鰭F的內部部分上成長的半導體層。鰭F可在元件隔離層110之間延伸從而從基板100的頂表面朝上突起以提供鰭F的上側壁。元件隔離層110可覆蓋 鰭F的下側壁。
可在鰭F上提供閘極電極圖案147。閘極電極圖案147可以沿X軸方向延伸。閘極電極圖案147可包括至少一個金屬層。舉例而言，閘極電極圖案147可包括第一次閘極電極MG1及第二閘極電極MG2，且各個第一次閘極電極MG1及第二次閘極電極MG2可為包括金屬的膜層。可在第二閘極電極MG2的下方提供第一閘極電極MG1，且第一閘極電極MG1可沿著第二閘極電極MG2的側壁延伸。第一閘極電極MG1可對應為用於控制功函數的金屬層，且第二閘極電極MG2可對應為填充由第一閘極電極MG1所定義的空間的金屬層。又，第一閘極電極MG1可包括TiN、TaN、TiC及TaC的至少一者。舉例而言，第二閘極電極MG2可包括鎢或鋁。在其他實施例中，閘極電極圖案147可包括矽及/或鍺。
雖然本文所描述的結構的部分採用鰭的形式，應當理解的是，為臨界電壓控制區與載子區提供不同摻雜程度的方式也可應用於其他幾何配置，其例如「閘極環繞型(gate-all-around)」結構(例如奈米線結構)及「Ω形」(omega shaped)閘極結構。圖44繪示奈米線結構115，其使用於提供在本文中稱為鰭F者。在根據本發明的一些實施例中，鰭的外部部分可以為經磊晶成長的半導體層112，其重摻雜(heavily doped)的程度可少於奈米線結構115。
亦可以以Ω形閘極結構的形式提供本發明概念的實施例，例如圖45所繪示者，其中鰭54採用具有鄰近基板的頸部的Ω 形字母的形式，上述鄰近基板的頸部窄於Ω形結構的主體的上部分。又進一步地說，在鰭54上形成的外部鰭狀部分74亦可以隨著Ω形的鰭54的側壁及上部分的剖面行進，且外部鰭狀部分74可以為磊晶成長的(epi-grown)半導體層。
更進一步地說，表示於本文中結構簡稱為(例如)鰭者可以是主動半導體層，形成主動半導體層以使其具有相等於鰭狀結構的半導體性質。舉例而言，如本文描述之，可以形成主動半導體層以使其包括經不同摻雜的內部部分及外部部分。在根據發明的實施例中，亦可使用其他結構。
請參照圖1至圖4，可在鰭F與閘極電極圖案147之間提供閘極電介電層145。閘極介電層145可沿著鰭F的上側壁及頂表面延伸。舉例而言，閘極介電層145可延伸於閘極電極圖案147與元件隔離層110之間。在鰭F與閘極電極圖案147之間可提供閘極介電層145，且閘極介電層145可沿著閘極電極圖案147的側壁延伸。閘極介電層145可包括介電常數大於氧化矽層的介電常數的高介電常數(high-k)介電材料。舉例而言，閘極介電層145可包括HfO2、ZrO2及/或Ta2O5。應當理解的是，在本文中，可將閘極電極圖案147及閘極介電層145統稱作閘極結構。
可在鰭F與閘極介電層145之間提供半導體層(或半導體區131)。可在閘極電極圖案147與鰭F的交叉區域(crossing region)中提供半導體層131。如圖2所繪示，半導體層131可延伸至面對閘極電極圖案147的鰭F的第一上側壁SW1上。換句話 說，可沿著從元件隔離層110所暴露出的鰭F的表面配置半導體層131。在一些實施例中，如圖3所繪示，在面對源極/汲極區161的鰭F的第二上側壁上可以不提供半導體層131，如以下所進一步描述者。
如圖4所繪示，鰭F可包括臨界電壓控制摻雜區DV。可以相同導電型的摻質摻雜臨界電壓控制摻雜區DV及半導體層131。在一些實施例中，當根據本發明概念的實施例的場效電晶體是NMOS電晶體時，摻質可為硼(B)。在其他實施例中，當場效電晶體是PMOS電晶體時，摻質可為磷(P)或砷(As)。半導體層131及臨界電壓控制摻雜區DV可分別具有彼此不同的摻質濃度。在一些實施例中，半導體層131的摻質濃度可少於臨界電壓控制摻雜區DV的摻質濃度。
在一些實施例中，除了那些從臨界電壓控制摻雜區DV(即鰭F的內部部分)擴散的摻質，半導體層131(提供鰭F的外部部分)可為實質上未摻雜的(un-doped)。即使半導體層131起初可為實質上不經摻質摻雜的，由於從臨界電壓控制摻雜區DV擴散的摻質，半導體層131的摻質濃度可具有下述的摻雜濃度分布(doping profile)，此摻雜濃度分布從與鰭F接觸的半導體層131表面開始連續減少，並持續減少至與閘極介電層145接觸的半導體層131表面。下文中，實質上未摻雜的狀態意指：除了上述那些擴散的摻質外，實質上未經摻雜的狀態。
在其他實施例中，可將半導體層131摻雜以使其摻質濃 度相等於或少於約臨界電壓控制摻雜區DV中的摻質濃度的十分之一。
當操作場效電晶體時，如圖4所繪示，在半導體層131中形成通道CR。當使用具有相對低的摻質濃度的半導體層131作為電晶體的通道時，由於半導體層131相對低的摻質濃度，將減少藉由閘極電極圖案147而施加於通道區的電場。載子的遷移率可藉由電場的減少而增加。此外，因為臨界電壓控制摻雜區DV與閘極電極圖案147分離，可改善臨界電壓的分配。在一些實施例中，可由相同於鰭F的材料形成半導體層131。在其他實施例中，可由不同於鰭f的半導體材料的半導體材料形成半導體層131。舉例而言，若由矽形成鰭F，則半導體層131可包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe、以及SiC中的至少一者。半導體層131可包括能帶間隙不同於鰭F的能帶間隙的半導體材料。舉例而言，鰭F可包括GaAs，而半導體層131可包括AlGaAs。
可在閘極電極圖案147的兩側配置源極/汲極區161。源極/汲極區161可與鰭F的第二上側壁SW2接觸。源極/汲極區161可分別形成在凹槽區125及層間介電層155中。在一些實施例中，源極/汲極區161可為隆起源極/汲極形(elevated source/drain shape)，其具有高於閘極電極圖案147的底表面的頂表面。源極/汲極區161可藉由間隙壁151與閘極電極圖案147絕緣。舉例而言，間隙壁151可包括氮化物層及氮氧化物層中的至少一者。
若場效電晶體是PMOS電晶體，源極/汲極區161可為施 加壓應力於半導體層131及鰭F的壓應力圖案，因此可改善通道區中的載子的遷移率。舉例而言，壓應力圖案可包括晶格常數大於使用作為鰭F的材料(例如矽)的晶格常數的材料(例如矽-鍺(SiGe))。或者，若場效電晶體是NMOS電晶體，則可由相同於基板100的材料形成源極/汲極區161。舉例而言，若基板100是矽基板，則可由矽形成源極/汲極區161。
在本發明概念的一些實施例中，使用具有相對低的摻質濃度的半導體層131作為通道，因此可改善載子的遷移率且可改善臨界電壓的分配性。此外，由於源極/汲極區161具有隆起形狀及/或壓應力圖案，更可改善載子的遷移率且可改善場效電晶體的短通道效應。
圖5、圖7、圖9及圖11是本發明概念的實施例的場效電晶體的平面圖。圖6、圖8、圖10及圖12分別是沿著圖5、圖7、圖9及圖11的線C-C’所擷取的截面圖。
在根據本發明概念的一些實施例中，場效電晶體可為包括PMOS電晶體及NMOS電晶體的互補式金氧半導體(CMOS)電晶體。在PMOS區上的各個PMOS電晶體及在NMOS區上的各個NMOS電晶體可包括在基板100上的源極區SR及汲極區DR。可提供鰭F1及鰭F2以將源極區SR及汲極區DR彼此連接。第一鰭F1可構成PMOS電晶體的部分。換句話說，第一鰭F1可將PMOS電晶體的源極區SR及汲極區DR彼此連接。第二鰭F2可構成NMOS電晶體的部分。換句話說，第二鰭F2可將NMOS電晶體 的源極區SR及汲極區DR彼此連接。在第一鰭F1上可依序配置第一閘極介電層145及第一閘極電極圖案147，在第二鰭F2上可依序配置第二閘極介電層146及第二閘極電極圖案148。在源極區SR與汲極區DR之間，各個第一鰭F1及第二鰭F2可沿第一方向(例如Y軸方向)延伸。各個第一閘極電極圖案147及第二閘極電極圖案148可沿與第一方向交叉的第二方向(例如X軸方向)延伸。
可在第一鰭F1及第二鰭F2中的至少一者上提供半導體層。如圖5及圖6所繪示，可對NMOS電晶體及PMOS電晶體兩者提供半導體層。換句話說，在第一鰭F1與第一閘極介電層145之間可配置第一半導體層131，且在第二鰭F2與第二閘極介電層146之間可配置第一半導體層132。
或者，可僅在NMOS電晶體及PMOS電晶體中的一者上提供半導體層。換句話說，如圖7及圖8所繪示，可僅在PMOS電晶體上提供半導體層，或者如圖9及圖10所繪示，可僅在NMOS電晶體上提供半導體層。
根據本發明概念的實施例，一個電晶體可包括一個以上的鰭。如圖11及圖12所繪示，第一區RG1上的電晶體可包括多數個第一鰭F1，其將一個源極區SR與一個汲極區DR彼此連接。本發明概念並不限制第一鰭F1的數量。在第二區RG2上的電晶體可包括將一個源極區SR與一個汲極區DR彼此連接的單一第二鰭F2。第一區RG1及第二區RG2可對應為基板100的兩個預定 的區域。在多數個第一鰭F1上可配置第一半導體層131且在第二鰭F2上可配置第二半導體層132。在本實施例中，第一半導體層131彼此可以不連接。
圖13至圖30是繪示根據本發明概念的實施例的場效電晶體的製造方法的透視圖及截面圖。
請參照圖13，可在基板100中形成用於元件隔離層的第一溝槽121。可在基板100上形成第一罩幕圖案103，並接著可在基板100上使用第一罩幕圖案103作為蝕刻罩幕進行蝕刻製程以形成第一構槽121。第一罩幕圖案103可具有沿Y軸方向延伸的線形。藉由蝕刻製程可形成鰭F以使其沿Y軸方向延伸。可由氧化矽層、氮化矽層、以及氮氧化矽層中的至少一者形成第一罩幕圖案103。
請參照圖14及圖15，可形成元件隔離層110以使其分別填充第一構槽121。可由氧化矽層、氮化矽層、以及氮氧化矽層中的至少一者形成元件隔離層110。元件隔離層110的上部分可以形成凹槽(be recessed)以暴露出鰭F包括其側壁的上部分。凹槽製程可包括選擇性蝕刻製程。在形成元件隔離層110之前或在凹槽製程之後，可移除第一罩幕圖案103。
在根據本發明概念的一些實施例中，藉由磊晶製程可形成在元件隔離層110上方突起的鰭F的上部分。舉例而言，在元件隔離層110形成之後，不進行元件隔離層110的凹槽製程，藉由使用暴露的鰭F的頂表面作為晶種(seed)進行磊晶製程，可 形成鰭F的上部分。鰭F可以包括內部部分。
可在鰭F上進行用於控制臨界電壓的摻雜製程。若根據實施例的場效電晶體是NMOS電晶體，摻雜製程的摻質可為硼(B)。在其他實施例中，若場效電晶體是PMOS電晶體，摻雜製程的摻質可為磷(P)或砷(As)。可以約1×1019 atoms/cm3的濃度進行控制臨界電壓的摻雜製程。摻雜製程可作為圖14或圖15的製程的一部分進行。或者，可在圖13的第一溝槽121形成之前進行摻雜製程。
請參照圖16，可在藉由凹槽製程所暴露出的鰭F上形成初步半導體130。初步半導體130可具有沿Y軸方向延伸的線形。初步半導體130可覆蓋暴露的鰭F的頂表面及上側壁，且初步半導體130可與元件隔離層110的頂表面接觸。在一些實施例中，可藉由使用鰭F作為晶種的磊晶製程形成初步半導體130。在其他實施例中，可藉由沈積半導體材料的製程及圖案化製程形成初步半導體130。因此，初步半導體130可以提供鰭F的外部部分。
可由作為鰭F的內部部分的相同材料形成初步半導體130。在一些實施例中，可藉由同質磊晶製程(homo epitaxial process)形成初步半導體130。或者，形成初步半導體130的製程可包括沈積與鰭F的內部部分相同的材料的製程。舉例而言，可由矽形成鰭F的內部部分及初步半導體層130兩者。或者，可由不同於鰭F的內部部分的材料形成初步半導體層130。舉例而言，若是由矽形成鰭F的內部部分，可由包括InSb、InAs、GaSb、InP、 GaAs、Ge、SiGe、以及SiC中的至少一者的材料形成初步半導體層130。初步半導體層130可包括能帶間隙不同於鰭F的內部部分的能帶間隙的半導體材料。舉例而言，可由GaAs形成鰭F的內部部分，且可由AlGaAs形成初步半導體層130。
初步半導體層130的摻質濃度低於鰭F的內部部分的摻質濃度。在一些實施例中，起初時，初步半導體層130可為實質上未摻雜，且接著可藉由從鰭F的內部部分擴散的摻質來摻雜初步半導體層130。換句括說，即使起初時可形成初步半導體層130以使其實質上不經摻質摻雜，可將鰭F的內部部分中的摻質擴散進入初步半導體層130中。因此，初步半導體層130的摻質濃度可具有特定的濃度分布，上述濃度分布從與鰭F接觸的初步半導體層130表面至與閘極介電層145接觸的初步半導體層130表面連續減少。在其他實施例中，除了從鰭F的內部部分擴散的摻質外，可以使用摻雜濃度相等於或少於約鰭F的內部部分的十分之一的額外摻質摻雜初步半導體層130。
請參照圖17，可在初步半導體層130(外部鰭狀部分)上形成虛擬閘極介電層141及虛擬閘極電極圖案143。虛擬閘極介電層141及虛擬閘極電極圖案143可以與鰭F交叉的X軸方向延伸。虛擬閘極介電層141及虛擬閘極電極圖案143可沿著初步半導體層130的頂表面及上側壁延伸。在一些實施例中，在介電層及虛擬閘極電極材料形成在形成有初步半導體層130的所得結構上之後，可在虛擬閘極電極材料及介電層上使用第二罩幕圖案140 作為蝕刻罩幕，進行蝕刻製程以形成虛擬閘極介電層141及虛擬閘極電極圖案143。上述蝕刻製程可包括多數個乾式及/或濕式蝕刻製程。舉例而言，可由氧化矽層形成虛擬閘極介電層141。舉例而言，可由多晶矽形成虛擬閘極電極圖案143。
請參照圖18，可在虛擬閘極電極圖案143及初步半導體層130的側壁上形成間隙壁151。在一些實施例中，可在具有虛擬閘極電極圖案143的所得結構上形成介電層，並接著在上述介電層上進行非等向性蝕刻製程直到暴露出初步半導體層130的頂表面及第二罩幕圖案104。藉此，可形成間隙壁151。可由氮化矽層及/或氮氧化矽層形成間隙壁151。
請參照圖19至圖21，可在其上形成有間隙壁151的所得結構上形成層間介電層155。舉例而言，可由氧化矽層形成層間介電層155。圖20及圖21分別是沿著圖19的線A-A’及線B-B’所擷取的截面圖。可平坦化層間介電層155直到暴露出虛擬閘極電極圖案143的頂表面。藉此，可移除第二罩幕圖案104且可暴露出虛擬閘極電極圖案143的頂表面。
請參照圖22至圖24，可移除虛擬閘極電極圖案143及虛擬閘極介電層141。圖23及圖24分別是沿著圖22的線A-A’及線B-B’所擷取的截面圖。可藉由移除虛擬閘極電極圖案143及虛擬閘極介電層141形成暴露出初步半導體層130的第二溝槽123。可藉由多數個選擇性蝕刻製程移除虛擬閘極電極圖案143及虛擬閘極介電層141。
請參照圖25至圖27，可在第二構槽123中依序形成閘極介電層145及閘極電極圖案147。圖26及圖27分別是沿著圖25的線A-A’及線B-B’所擷取的截面圖。舉例而言，閘極介電層145可包括介電常數大於氧化矽層的介電常數的高介電常數材料。舉例而言，閘極介電層145可包括HfO2、ZrO2及/或Ta2O5。可沿著第二構槽123的側壁及底表面共形地形成閘極介電層145。閘極電極圖案147可包括至少一個金屬層。舉例而言，閘極電極圖案147可包括第一次閘極電極MG1及第二次閘極電極MG2。可沿著閘極介電層145共形地形成第一次閘極電極MG1，且可在第一次閘極電極MG1上配置第二次閘極電極MG2，且第二次閘極電極MG2可填充第二溝槽123的剩留區域。舉例而言，第一次閘極電極MG1可包括TiN、TaN、TiC、以及TaC中的至少一者。又第二次閘極電極MG2可包括鎢或鋁。可藉由使用層間介電層155及間隙壁151作為模具的鑲嵌製程(damascene process)形成閘極電極圖案147。
請參照圖28至圖30，在閘極電極圖案147的兩側可分別形成凹槽區125。形成凹槽區125可包括圖案化層間介電層155、初步半導體層130、以及鰭F的上部分。形成凹槽區125可包括多數個蝕刻製程。在一些實施例中，在閘極電極圖案147的兩側可選擇性地移除層間介電層155的上部分以暴露出初步半導體層130。並接著可蝕刻初步半導體層130及鰭F以形成凹槽區125。在一些實施例中，可由相對於層間介電層155具有蝕刻選擇性的材料形成間隙壁151，因此在層間介電層155的蝕刻期間，間隙壁 151可保護閘極電極圖案147。在蝕刻初步半導體層130之後，可随著鄰近於間隙壁151的層間介電層155的移除，一併移除在初步半導體層130的側壁上的間隙壁151。初步半導體層130的側壁上間隙壁151的部分可留下。形成凹槽區125，因此半導體層131可留下在閘極電極圖案147與鰭F的交叉區域中。半導體層131可對應為初步半導體層130的部分。此外，當形成凹槽區125時，可蝕刻在閘極電極圖案147兩側的鰭F的上部分以形成鰭F的第二側壁SW2。凹槽區125可暴露出半導體層131的側壁及鰭F的第二側壁SW2。
請再次參照圖1至圖3，在凹槽區125中可分別形成源極/汲極區161。源極/汲極區161可與由凹槽區125暴露出的半導體層131的側壁及鰭f的第二側壁SW2接觸。在一些實施例中，可形成源極/汲極區161以使其為隆起源極/汲極形，其具有高於半導體層131的頂表面的頂表面。藉由間隙壁151，源極/汲極區161可與閘極電極圖案147絕緣。
若場效電晶體是PMOS電晶體，源極/汲極區161可為壓應力圖案。壓應力圖案可施加壓應力於外部鰭半導體層131及鰭F的內部部分，因此可改善通道區中的載子的遷移率。舉例而言，壓應力圖案可包括晶格常數大於矽的晶格常數的材料(例如矽-鍺(SiGe))。或者，若場效電晶體是NMOS電晶體，可由作為基板100的相同材料形成源極/汲極區161。舉例而言，若基板100是矽基板，可由多晶矽形成源極/汲極區161。
圖31是繪示根據本發明概念的另一實施例的場效電晶體透視圖。圖32及圖33是沿著圖31的線A-A’及線B-B’所擷取的截面圖。圖34是繪示根據本發明概念的另一實施例的半導體層的形成方法的透視圖。
根據圖31至圖34，描述根據本發明概念的另一實施例的場效電晶體及其製造方法。在本實施例中，半導體層134更延伸於基板100與元件隔離層110之間。如圖34所繪示，可在元件隔離層110形成之前形成半導體層134。舉例而言，在將基板100蝕刻以形成鰭F之後，可在具有鰭F的基板100上進行磊晶製程，從而形成初步半導體層133(作為外部鰭)。在初步半導體層133上可形成元件隔離層110以填充第一溝槽。隨後，參照圖16至圖30描述的製程可進行於圖31至圖33所繪示的場效電晶體。更詳細地說，在參照圖28至圖30描述的凹槽區125形成期間可部分蝕刻初步半導體層133，從而形成半導體層134。
圖35是繪示根據本發明概念的又一實施例的場效電晶體的截面圖。在本實施例中，圖31所繪示的場效電晶題可經改良以包括如圖11及圖12所描述的多數個鰭F。在本實施例中，不同於圖12的是，半導體層134更可延伸於基板100與在多數個鰭F周圍的元件隔離層110之間。因此，半導體層134可將多數個鰭F彼此連接。多數個鰭F可內含於一個電晶體中並且將一個源極區連接至一個汲極區。
圖36及圖37是繪示根據本發明概念的再一實施例的場 效電晶體的截面圖。圖36及圖37是沿著圖1的線A-A’及線B-B’所擷取的截面圖。圖38是圖36的鰭及鄰近鰭狀的區域的放大圖。
在本實施例中，鰭F的厚度可少於上述實施例的鰭F的厚度。藉由下式可代表閘極電極圖案147所圍繞的半導體材料的全部厚度T：T=T1+2×T2，其中T1是鰭F的內部的厚度，而T2是半導體層135的外部鰭狀部分的厚度。
舉例而言，全部厚度T可少於約10奈米。在其他實施例中，鰭F的內部部分的厚度T1可少於外部鰭狀部分(半導體層135)的厚度T2的兩倍。
若鰭F的內部部分的厚度T1非常薄，可空間上地限制載子的移動，且波函數的重曡表示顆粒存在鰭F的內部部分中的可能性。因為波函數的絕對值的平方可代表載子的存在概率，反轉區可能不在半導體層135中形成而是在鰭F的內部部分中形成。鰭F的內部部分中的反轉區簡稱為「體反轉(volume inversion)」。因此，如圖38所繪示，可使用鰭F的內部部分作為本實施例中的通道CR。雖然在根據本發明概念的一些實施例中，本文中揭露一些可發生體反轉的總鰭寬尺寸，應當理解的是，在根據本發明概念的一些實施例中，將厚度描述為元件中可發生體反轉的大約尺寸。舉例而言，在根據本發明概念的一些實施例中，將鰭的總寬度(包括臨界電壓控制區及載子區)描述為約大於在鰭中可發生 體反轉的量，因此臨界電壓控制區將是鰭的內部部分，而載子區將是在內部部分上成長的鰭的外部部分。
在本實施例中，外部鰭狀部分(半導體層135)可包括臨界電壓控制摻雜區DV。可以相同導電型的摻質摻雜臨界電壓控制摻雜區DV及鰭F的內部部分。舉例而言，若場效電晶體是NMOS電晶體，摻質可為硼(B)。或者，若場效電晶體是PMOS電晶體，摻質可為磷(P)或砷(As)。
在本實施例中，鰭F的內部部分的摻質濃度可少於臨界電壓控制摻雜區DV的摻質濃度。舉例而言，除了那些從外部鰭狀部分(半導體層135)擴散的摻質外，鰭F的內部部分可處於實質上未摻雜的狀態中。即使起初時鰭F的內部部分可為實質上無摻雜的，鰭F的內部部分的摻質濃度可具有從與外部鰭狀部分(半導體層135)接觸的鰭狀部分F的表面至鰭F的內部部分的內側連續減少的剖面。
在其他實施例中，鰭F的內部部分起初可經摻雜以具有相等於或少於約臨界電壓控制摻雜區的摻質濃度的十分之一的摻質濃度。
當場效電晶體操作時，在內部鰭狀部分形成通道CR，如圖38所繪示。當使用具有相對低的摻質濃度的鰭F的內部部分作為電晶體的通道時，將減少藉由閘極電極圖案147施加於通道區的電場。載子的遷移率可藉由電場的減少而增加。外部鰭狀部分(半導體層135)及鰭F的內部部分的半導體材料可分別相同於參 照圖1至圖4所描述的作為半導體層131及鰭F的內部部分的半導體材料。
可臨場(in situ)進行半導體層135的摻雜。在一些實施例中，可藉由使用鰭F的內部部分作為晶種的磊晶製程形成半導體層135，且可與進行磊晶製程同時地形成臨界電壓控制摻雜區DV。
圖39至圖41是繪示根據本發明概念的再又一實施例的場效電晶體的視圖。圖39是繪示根據本發明概念的再又一實施例的場效電晶體的透視圖，而圖40及圖41是沿著圖39的線A-A’及線B-B’所擷取的截面圖。為了解釋的簡易性及便利性的目的，省略先前描述過的元件的描述。
在本實施例中，可在絕緣體上矽(SOI)基板上形成場效電晶體。SOI基板可包括第一膜層101、第二膜層115、以及第三膜層。可由半導體材料形成第一膜層101及第三膜層，而第二膜層115可為例如是氧化矽層的介電層。第三膜層可經圖案化以形成鰭F。因此，可藉由第二膜層115將鰭F與第一膜層101絕緣。本實施例中的其他元件可相同於以上實施例中所描述的對應元件，因此可省略其描述。
圖42是包括根據本發明概念的場效電晶體中的至少一者的互補式金氧半導體(CMOS)靜態隨機存取記憶體(static random access memory,SRAM)單元的電路圖。請參照圖42，CMOS SRAM單元可包括一對驅動電晶體TD1及TD2、一對傳送電晶體(transfer transistor)TT1及TT2、以及一對負戴電晶體(load transistor)TL1及TL2。驅動電晶體TD1及TD2可對應為下拉電晶體(pull-down transistor)、傳送電晶體TT1及TT2可對應為通路電晶體(pass transistor)、而負戴電晶體TL1及TL2可對應為下拉電晶體。驅動電晶體TD1及TD2及傳送電晶體TT1及TT2可為NMOS電晶體，而負載電晶體TL1及TL2可為PMOS電晶體。
第一驅動電晶體TD1及第一傳送電晶體TT1可彼此串聯連接。第一驅動電晶體TD1的源極區可電性連接於接地線Vss，而第一傳送電晶體TT1的汲極區可電性連接於第一位元線BL1。第二驅動電晶體TD2及第二傳送電晶體TT2可彼此串聯連接。第二驅動電晶體TD2的源極區可電性連接於接地線Vss，而第二傳送電晶體TT2的汲極區可電性連接於第二位元線BL2。
第一負載電晶體TL1的源極區及汲極區可分別電性連接於電源線Vcc及第一驅動電晶體TD1的汲極區。第二負載電晶體TL2的源極區及汲極區可分別電性連接於電源線Vcc及第二驅動電晶體TD2的汲極區。第一負載電晶體TL1的汲極區、第一驅動電晶體TD1的汲極區、以及第一傳送電晶體TT1的源極區可對應為第一節點N1(node)。第二負載電晶體TL2的汲極區、第二驅動電晶體TD2的汲極區、以及第二傳送電晶體TT2的源極區可對應為第二節點N2。第一驅動電晶體TD1及第一負載電晶體TL1的閘極電極可電性連接於第二節點N2，而第二驅動電晶體TD2及第二負載電晶體TL2的閘極電極可電性連接於第一節點N1。第 一傳送電晶體TT1及第二傳送電晶體TT2的閘極電極可電性連接於字元線WL。第一驅動電晶體TD1、第一傳送電晶體TT1、以及第一負載電晶體TL1可構成第一半單元H1，而第二驅動電晶體TD2、第二傳送電晶體TT2、以及第二負載電晶體TL2可構成第二半單元H2。
可應用以上實施例中所描述的場效電晶體於驅動電晶體TD1及TD2、傳送電晶體TT1及TT2、以及負載電晶體TL1及TL2中的至少一者。若可應用以上實施例中所描述的場效電晶體於電晶體TD1、TD2、TT1、TT2、TL1、以及TL2中的至少兩者，則於本發明概念的精神及範疇中，可多樣性地變化應用於各電晶體的鰭的寬、高、以及數量和半導體層的提供區。本發明概念並不受限於SRAM單元。在其他實施例中，可應用本發明概念於動態隨機記憶體(DRAM)元件、磁性隨機存取記憶體(MRAM)元件、及/或其他半導體元件及其製造方法。
圖43是繪示包括根據本發明概念的場效電晶體的電子系統的實例的塊圖。
請參照圖43，根據本發明概念的實施例的電子系統1100可包括控制器1100、輸入/輸出(I/O)元件1120、記憶體元件1130、介面單元1140及數據匯流排1150。控制器1100、I/O元件1120、記憶體元件1130及介面單元1140中的至少兩者可經由數據匯流排1150彼此通訊。數據匯流排1150可對應為傳輸電子訊號所經由的路徑。
控制器1100可包括微處理器、數位訊號處理器、微控制器或其他邏輯元件中的至少一者。其他邏輯元件可具有相似於微處理器、數位訊號處理器及微控制器的任一者的功能。I/O單元1120可包括小鍵盤(keypad)、鍵盤及/或顯示單元。記憶體元件1130可儲存數據及/或指令。介面單元1140可無線地或藉由纜線操作。舉例而言，介面單元1140可包括用於無線通訊的天線或用於纜線通訊的收發器。電子系統1100更可包括快速DRAM元件及/或快速SRAM元件，所述快速SRAM元件作為快取記憶體(cache memory)，用於改善控制器1110的操作。可在電子系統1100的任何部分中提供根據本發明概念的實施例的場效電晶體。
可應用電子系統1100於個人數位助理(PDA)、可攜式電腦、網路平板、無線電話、行動電話、數位音樂播放器、記憶卡或其他電子產品。其他電子產品可無線地接收或傳輸資料/數據。
根據本發明概念的實施例，上述場效電晶體可改善遷移率特徵。
根據本發明概念的實施例，上述場效電晶體可改善臨界電壓的分配。
雖然已參照示範實施例描述本發明概念，本技術所屬領域具有通常知識者將顯而易見的是，在不違背本發明概念的精神及範疇的情況下，可做出多種改變及改良。因此，應當理解的是，以上實施例並非限制性而是說明性。因此，本發明概念的範疇將是藉由以下申請專利範圍及其相等的最寬可允許的解釋來決定， 且本發明概念的範疇不應當被前面的描述所侷限或是限制。
100‧‧‧基板
110‧‧‧元件隔離層
125‧‧‧凹槽區
145‧‧‧閘極電介電層
147‧‧‧閘極電極圖案
151‧‧‧間隙壁
155‧‧‧層間介電層
161‧‧‧源極/汲極區
A-A’、B-B’‧‧‧線
MG1、MG2‧‧‧次閘極電極
F‧‧‧鰭

Claims (20)

  1. 一種場效電晶體(FET)結構，包括：元件隔離層，配置在基板上；以及鰭，從所述基板延伸而自所述元件隔離層突出，所述鰭包括以第一雜質濃度摻雜的所述FET結構的臨界電壓控制區和以第二雜質濃度摻雜且配置在所述臨界電壓控制區上的所述FET結構的載子區，所述第二雜質濃度少於所述第一雜質濃度，其中包括所述臨界電壓控制區及所述載子區的所述鰭的總寬度少於10奈米；以及其中所述載子區包括所述鰭的內部部分，而所述臨界電壓控制區包括所述鰭的外部部分，所述外部部分是成長在所述內部部分上。
  2. 如申請專利第1項所述的場效電晶體(FET)結構，其中包括所述臨界電壓控制區及所述載子區的所述鰭的總寬度少於所述鰭中會發生體反轉的量；以及其中所述載子區包括所述鰭的內部部分，而所述臨界電壓控制區包括所述鰭的外部部分，所述外部部分是成長在所述內部部分上。
  3. 如申請專利第1項所述的場效電晶體(FET)結構，其中所述第二雜質濃度包括從所述第一雜質濃度擴散的雜質。
  4. 如申請專利第1項所述的場效電晶體(FET)結構，其中 所述第二雜質濃度包括所述第一雜質濃度的10個百分比或更低。
  5. 一種半導體元件，包括：元件隔離層，配置在基板上；第一電晶體，包括第一半導體結構，所述第一半導體結構從所述元件隔離層突起，所述第一半導體結構包括第一半導體層，在所述第一電晶體的操作期間，所述第一半導體層提供第一通道，且所述第一半導體結構包括第一臨界電壓控制區，所述第一臨界電壓控制區的摻雜重於所述第一半導體層以提供第一臨界電壓；第一閘極電極及第一閘極介電質，跨越所述第一半導體結構；第二電晶體，包括第二半導體結構，所述第二半導體結構從所述元件隔離層突起，所述第二半導體結構包括第二半導體層，在所述第二電晶體的操作期間，所述第二半導體層提供第二通道，且所述第二半導體結構包括第二臨界電壓控制區，所述第二臨界電壓控制區的摻雜重於所述第二半導體層以提供第二臨界電壓；以及第二閘極電極及第二閘極介電質，跨越所述第二半導體結構；以及其中所述第一臨界電壓及所述第二臨界電壓包括不同的臨界電壓，其中包括所述第一臨界電壓控制區及所述第一半導體層的所述第一半導體結構的總寬度少於所述第一半導體結構中會發生體 反轉的量；以及其中所述第一半導體層包括所述第一半導體結構的內部部分及所述第一臨界電壓控制區包括所述第一半導體結構的外部部分，所述外部部分是成長在所述內部部分上。
  6. 如申請專利第5項所述的半導體元件，其中所述基板包括絕緣體上矽基板。
  7. 一種場效電晶體(FET)結構，包括：元件隔離層，配置在基板上；鰭，包括少於10奈米的總寬度，且所述鰭包括：所述鰭的內部部分，從所述基板延伸而自所述元件隔離層突起，以提供上側壁、頂表面、以及通道區，所述鰭的所述內部部分經第一雜質濃度摻雜；所述鰭的外部部分，包括半導體層，所述半導體層是成長在所述鰭的所述內部部分的所述頂表面上及所述上側壁上，所述半導體層經第二雜質濃度摻雜，所述第二雜質濃度大於所述第一雜質濃度；以及閘極結構，相對於所述通道區跨越所述鰭。
  8. 如申請專利第7項所述的場效電晶體(FET)結構，其中所述內部部分包括所述鰭的載子區，且所述外部部分包括臨界電壓控制區。
  9. 如申請專利第7項所述的場效電晶體(FET)結構，其中所述第一雜質濃度包括從所述第二雜質濃度擴散的雜質。
  10. 如申請專利第7項所述的場效電晶體(FET)結構，其中所述第一雜質濃度包括所述第二雜質濃度的10個百分比或更低。
  11. 如申請專利第7項所述的場效電晶體(FET)結構，更包括：升起式源極/汲極區，鄰近所述鰭，所述升起式源極/汲極區包括不同於所述鰭的所述內部部分之晶格常數及所述外部部分之晶格常數的晶格常數。
  12. 一種積體電路元件，包括多個場效電晶體(FET)結構，包括：元件隔離層，配置在基板上；第一FET結構，包括多個第一鰭，所述第一鰭從所述基板延伸而自所述元件隔離層突起，所述第一鰭各自包括以第一雜質濃度摻雜的所述第一FET結構的臨界電壓控制區及在所述臨界電壓控制區上以第二雜質濃度摻雜的所述第一FET結構的載子區，所述第二雜質濃度少於所述第一雜質濃度；以及閘極結構，跨越多個所述第一鰭，其中所述第一鰭的個別總寬度少於所述第一鰭中會發生體反轉的量；以及其中各個所述載子區包括所述第一鰭的個別內部部分，且各個所述臨界電壓區包括所述第一鰭的個別外部部分，所述外部部分是成長在所述內部部分上。
  13. 如申請專利第12項所述的積體電路元件，更包括： 第二FET結構，與所述第一FET結構分離，所述第二FET結構包括單鰭，所述單鰭從所述基板延伸而自所述元件隔離層突起，所述單鰭包括以所述第一雜質濃度摻雜的所述第二FET結構的臨界電壓控制區以及在所述臨界電壓控制區上以所述第二雜質濃度摻雜的所述第二FET結構的載子區，所述閘極結構跨越所述單鰭。
  14. 如申請專利第12項所述的積體電路元件，更包括：第二FET結構，與所述第一FET結構分離，包括多個第二鰭，所述第二鰭從所述基板延伸而自所述元件隔離層突起，所述第二鰭各自包括以所述第一雜質濃度摻雜的所述第二FET結構的臨界電壓控制區以及在所述臨界電壓控制區上以所述第二雜質濃度摻雜的所述第二FET結構的載子區，所述閘極結構跨越所述多個第二鰭，其中包括於多個所述第一鰭中的鰭的第一數量不同於包括於多個所述第二鰭中的鰭的第二數量。
  15. 如申請專利第12項所述的積體電路元件，其中所述第二雜質濃度包括從所述第一雜質濃度擴散的雜質。
  16. 如申請專利第12項所述的積體電路元件，其中所述第二雜質濃度包括所述第一雜質濃度的10個百分比或更低。
  17. 一種場效電晶體(FET)結構，包括：元件隔離層，配置在基板上；以及主動半導體層，從所述基板延伸而自所述元件隔離層突起， 所述主動半導體層包括以第一雜質濃度摻雜的所述FET結構的臨界電壓控制區以及在所述臨界電壓控制區上以第二雜質濃度摻雜的所述FET結構的載子區，所述第二雜質濃度少於所述第一雜質濃度，其中包括所述臨界電壓控制區及所述載子區的所述主動半導體層的總寬度少於10奈米；以及其中所述載子區包括所述主動半導體層的內部部分，而所述臨界電壓控制區包括所述主動半導體層的外部部分，所述外部部分是成長在所述內部部分上。
  18. 如申請專利第17項所述的場效電晶體(FET)結構，其中所述主動半導體層包括Ω形的矽結構，所述Ω形的矽結構包括上側壁及頸部分，所述頸部分窄於所述Ω形的矽結構的所述上側壁的寬。
  19. 如申請專利第17項所述的場效電晶體(FET)結構，其中所述主動半導體層包括閘極環繞型結構。
  20. 如申請專利第19項所述的場效電晶體(FET)結構，其中所述閘極環繞型結構包括奈米線結構，所述奈米線結構包括少於10奈米的寬。
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