KR20130107136A - 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치 - Google Patents

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KR20130107136A
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Abstract

전계 효과 트랜지스터가 제공된다. 기판 상의 소스 영역 및 드레인 영역이 제공되고, 기판으로부터 돌출되고 소스 영역과 드레인 영역을 연결하는 핀 부분(fin portion)이 제공된다. 핀 부분 상에 제공되고, 핀 부분과 교차하여 연장되는 게이트 전극 패턴 및 핀 부분과 게이트 전극 패턴 사이의 게이트 유전막이 제공된다. 핀 부분과 게이트 유전막 사이의 반도체층이 제공되고, 반도체층과 핀 부분은 서로 다른 도펀트 농도를 갖는다.

Description

전계 효과 트랜지스터 및 이를 포함하는 반도체 장치{FIELD EFFECT TRANSISTOR AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 전계 효과 트랜지스터에 관한 것으로, 보다 상세히는 핀 전계 효과 트랜지스터에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 이동도 특성을 향상시킬 수 있는 핀 전계 효과 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 문턱 전압 산포를 개선할 수 있는 핀 전계 효과 트랜지스터를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 전계 효과 트랜지스터는, 기판 상의 소스 영역 및 드레인 영역; 상기 기판으로부터 돌출되고 상기 소스 영역과 상기 드레인 영역을 연결하는 핀 부분(fin portion); 상기 핀 부분 상에 제공되고, 상기 핀 부분과 교차하여 연장되는 게이트 전극 패턴; 상기 핀 부분과 상기 게이트 전극 패턴 사이의 게이트 유전막; 및 상기 핀 부분과 상기 게이트 유전막 사이의 반도체층을 포함하고, 상기 반도체층과 상기 핀 부분은 서로 다른 도펀트 농도를 가질 수 있다.
일 실시예에 있어서, 상기 핀 부분은 문턱 전압 조절 도핑 영역을 포함하고, 상기 문턱 전압 조절 도핑 영역의 도펀트 농도는 상기 반도체층의 도펀트 농도보다 클 수 있다.
일 실시예에 있어서, 상기 반도체층의 도펀트 농도는 상기 문턱 전압 조절 도핑 영역의 도펀트 농도의 1/10 이하일 수 있다. 상기 반도체층은 실질적으로 언도프드(un-doped) 상태일 수 있다.
일 실시예에 있어서, 상기 반도체층은 문턱 전압 조절 도핑 영역을 포함하고, 상기 문턱 전압 조절 도핑 영역의 도펀트 농도는 상기 핀 부분의 도펀트 농도보다 클 수 있다. 상기 핀 전계 효과 트랜지스터의 동작 시, 상기 핀 부분에 채널이 제공될 수 있다. 상기 핀 부분은 실질적으로 언도프드 상태일 수 있다.
일 실시예에 있어서, 상기 핀 부분의 하부 측벽을 덮는 소자 분리막을 더 포함하고, 상기 반도체층의 하면은 상기 소자 분리막의 상면과 접촉하고 상기 핀 부분의 상부 측벽과 상면을 덮을 수 있다.
일 실시예에 있어서, 상기 핀 부분의 하부 측벽을 덮는 소자 분리막을 더 포함하고, 상기 반도체층은 상기 핀 부분의 상면을 덮고 상기 기판과 상기 소자 분리막 사이로 연장될 수 있다.
일 실시예에 있어서, 상기 반도체층은 에피택시얼층일 수 있다.
일 실시예에 있어서, 상기 반도체층은 상기 핀 부분과 다른 반도체 물질을 포함할 수 있다. 상기 반도체층은 InSb, InAs, GaSb, InP, GaAs, Ge, SiGe, 및 SiC 중 적어도 하나를 포함할 수 있다. 상기 핀 부분은 GaAs를 포함하고, 상기 반도체층은 AlGaAs를 포함할 수 있다.
일 실시예에 있어서, 상기 소스 영역 및 상기 드레인 영역의 상면은 상기 반도체층의 상면보다 높을 수 있다.
일 실시예에 있어서, 상기 소스 영역 및 상기 드레인 영역은 상기 핀 부분의 격자 상수보다 큰 격자 상수를 갖는 반도체 물질을 포함할 수 있다. 상기 게이트 전극 패턴은 적어도 하나의 금속층을 포함하고, 상기 게이트 유전막은 실리콘 산화막보다 큰 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
일 실시예에 있어서, 기판 상의 소스 영역 및 드레인 영역; 상기 소스 영역과 상기 드레인 영역을 연결하고, 상기 기판의 상면으로부터 돌출되는 반도체 구조체; 상기 반도체 구조체 상의 게이트 유전막; 및 상기 게이트 유전막 상에 제공되고 상기 반도체 구조체와 교차하여 연장되는 게이트 전극 패턴을 포함하고, 상기 반도체 구조체는 문턱 전압 조절 영역 및 실질적으로 언도프드 상태인 반도체 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 영역은 상기 문턱 전압 조절 영역과 상기 게이트 유전막 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 문턱 전압 조절 영역은 상기 기판으로부터 연장되는 핀 부분에 제공되고, 상기 반도체 영역은 상기 핀 부분의 표면을 따라 제공되는 에피택시얼 층일 수 있다.
일 실시예에 있어서, 상기 기판의 활성 영역을 정의하는 소자 분리막들을 더 포함하고, 상기 반도체 영역의 하면은 상기 소자 분리막들의 상면과 접할 수 있다.
일 실시예에 있어서, 상기 기판의 활성 영역을 정의하는 소자 분리막들을 더 포함하고, 상기 반도체 영역은 상기 소자 분리막들과 상기 기판 사이로 연장될 수 있다.
일 실시예에 있어서, 상기 핀 부분은 복수의 핀 부분들을 포함하고, 상기 반도체 영역은 상기 복수의 핀 부분들 사이의 소자 분리막들과 상기 기판 사이로 연장되어 상기 복수의 핀 부분들을 연결할 수 있다.
일 실시예에 있어서, 상기 복수의 핀 부분들은 하나의 소스 영역 및 하나의 드레인 영역과 연결될 수 있다. 상기 문턱 전압 조절 영역은 상기 반도체 영역과 상기 게이트 유전막 사이에 제공될 수 있다.
일 실시예에 있어서, 상기 반도체 영역은 상기 기판으로부터 연장되어 돌출되고, 상기 문턱 전압 조절 영역은 상기 반도체 영역 상의 에피택시얼 층에 제공될 수 있다.
일 실시예에 있어서, 상기 핀 전계 효과 트랜지스터의 동작 시, 상기 반도체 영역에 채널이 제공될 수 있다.
일 실시예에 있어서, 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역을 포함하는 기판; 상기 피모스 트랜지스터 영역 상에 제공되고, 상기 기판으로부터 돌출된 적어도 하나의 제 1 핀 부분을 포함하는 제 1 트랜지스터; 상기 엔모스 트랜지스터 영역 상에 제공되고, 상기 기판으로부터 돌출된 적어도 하나의 제 2 핀 부분을 포함하는 제 2 트랜지스터; 및 상기 제 1 핀 부분 및 상기 제 2 핀 부분 중 적어도 하나 상에 제공되고, 상기 제 1 핀 부분 및 상기 제 2 핀 부분보다 낮은 도펀트 농도를 갖는 저농도 채널 영역(low dopant channel region)을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 트랜지스터들은 게이트 유전막 및 게이트 전극 패턴을 포함하고, 상기 저농도 채널영역은 상기 제 1 및/또는 제 2 핀 부분들과 상기 게이트 유전막 사이의 에피층 내에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 핀 부분들은 각각 문턱 전압 조절 영역을 포함하고, 상기 문턱 전압 조절 영역의 도펀트 농도는 상기 저농도 채널 영역의 도펀트 농도보다 10배 이상일 수 있다. 상기 저농도 채널 영역은 실질적으로 언도프드 상태일 수 있다.
본 발명의 실시예들에 따르면, 이동도 특성을 향상시킬 수 있는 핀 전계 효과 트랜지스터를 제공할 수 있다.
본 발명의 실시예들에 따르면, 문턱 전압 산포를 개선할 수 있는 핀 전계 효과 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시예 따른 핀 전계 효과 트랜지스터의 사시도이다.
도 2 및 도 3은 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 4는 도 2의 핀 부분 및 이와 인접한 영역의 확대도이다.
도 5, 7, 9, 및 11은 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터의 평면도이다.
도 6, 8, 10, 및 12는 각각 도 5, 7, 9, 및 11의 C-C'선에 따른 단면도들이다.
도 13 내지 도 30은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 31은 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다.
도 32 및 도 33은 각각 도 31의 A-A'선 및 B-B'선에 다른 단면도들이다.
도 34는 본 발명의 다른 실시예에 따른 반도체층의 형성 방법을 설명하기 위한 사시도이다.
도 35는 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 단면도이다.
도 36 및 도 37은 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 단면도들이다.
도 38은 도 36의 핀 부분 및 그 인접 영역의 확대도이다.
도 39는 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다.
도 40 및 도 41은 각각 도 39의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 42는 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터를 포함하는 시모스 에스램 셀의 회로도이다.
도 43은 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예 따른 핀 전계 효과 트랜지스터의 사시도이다. 도 2 및 도 3은 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 4는 도 2의 핀 부분 및 이와 인접한 영역들의 확대도이다.
도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터가 설명된다. 기판(100)으로부터 돌출된 핀 부분(fin portion)(F)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판일 수 있다. 일 예로, 상기 핀 부분(F)은 상기 기판(100)의 일부이거나, 상기 기판(100)으로부터 성장된 에피택시얼층(epitaxial layer)을 포함할 수 있다. 상기 핀 부분(F)은 소자 분리막들(110) 사이로 연장되어 상기 기판(100)의 상면으로부터 위로 돌출될 수 있다. 상기 소자 분리막들(110)은 상기 핀 부분(F)의 하부 측면을 덮을 수 있다.
상기 핀 부분(F) 상에 게이트 전극 패턴(147)이 제공될 수 있다. 상기 게이트 전극 패턴(147)은 X 방향으로 연장될 수 있다. 상기 게이트 전극 패턴(147)은 적어도 하나의 금속층을 포함할 수 있다. 일 예로, 상기 게이트 전극 패턴(146)은 제 1 게이트 전극 패턴(MG1) 및 제 2 게이트 전극 패턴(MG2)을 포함하고, 상기 제 1 및 제 2 게이트 전극 패턴들(MG1, MG2)은 각각 금속을 포함하는 층일 수 있다. 상기 제 1 게이트 전극 패턴(MG1)은 상기 제 2 게이트 전극 패턴(MG2) 아래에 제공되고, 상기 제 2 게이트 전극 패턴(MG2)의 측벽을 따라 연장될 수 있다. 상기 제 1 게이트 전극 패턴(MG1)은 일 함수 조절을 위한 금속층이고, 상기 제 2 게이트 전극 패턴(MG2)은 상기 제 1 게이트 전극 패턴(MG1)에 의하여 형성된 공간을 채우는 금속층일 수 있다. 일 예로, 상기 제 1 게이트 전극 패턴(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 게이트 전극 패턴(MG2)은 텅스텐 또는 알루미늄을 포함할 수 있다. 다른 실시예에 있어서, 상기 게이트 전극 패턴(147)은 실리콘 및/또는 게르마늄을 포함할 수 있다.
상기 핀 부분(F)과 상기 게이트 전극 패턴(147) 사이에 게이트 유전막(145)이 제공될 수 있다. 상기 게이트 유전막(145)은 상기 핀 부분(F)의 상부 측면 및 상면을 따라 연장될 수 있다. 일 예로, 상기 게이트 유전막(145)은 상기 게이트 전극 패턴(147)과 상기 소자 분리막들(110) 사이로 연장될 수 있다. 상기 게이트 유전막(145)은 상기 핀 부분(F)과 상기 게이트 전극 패턴(147) 사이에 제공되고 상기 게이트 전극 패턴(147)의 측벽을 따라 연장될 수 있다. 상기 게이트 유전막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 상기 게이트 유전막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 게이트 전극 패턴(147)은 금속 물질을 포함할 수 있다. 일 예로, 상기 게이트 전극 패턴(147)은 TiN, TaN 등과 같은 도전성 금속 질화물을 포함할 수 있다.
상기 핀 부분(F)과 상기 게이트 유전막(145) 사이에 반도체층(또는 반도체 영역)(131)이 제공될 수 있다. 본 명세서에서, 반도체 구조체는 상기 핀 부분(F)과 상기 반도체층(131)을 포함하는 용어로 사용될 수 있다. 상기 반도체층(131)은 상기 게이트 전극 패턴(147)과 상기 핀 부분(F)이 교차하는 영역들에 제공될 수 있다. 상기 반도체층(131)은 상기 핀 부분(F)의 상면을 덮을 수 있다. 도 2에 도시된 바와 같이, 상기 반도체층(131)은 상기 게이트 전극 패턴(147)과 마주보는 상기 핀 부분(F)의 제 1 측벽(SW1) 상으로 연장될 수 있다. 즉, 상기 반도체층(131)은 상기 소자 분리막(110)에 의하여 노출된 상기 핀 부분(F)의 표면을 따라 제공될 수 있다. 일 실시예에 있어서, 도 3에 도시된 바와 같이, 상기 반도체층(131)은 이하 설명될 압축 응력 패턴(161)과 마주보는 상기 핀 부분(F)의 제 2 측벽(SW2) 상에 제공되지 않을 수 있다.
도 4에 도시된 바와 같이, 상기 핀 부분(F)은 문턱 전압 조절 도핑 영역(DV)을 포함할 수 있다. 상기 문턱 전압 조절 도핑 영역(DV)과 상기 핀 부분(F)은 동일한 도전형의 도펀트로 도핑된 영역들일 수 있다. 일 예로, 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우, 상기 도펀트는 붕소(B)일 수 있다. 다른 실시예에 있어서, 상기 핀 전계 효과 트랜지스터가 피모스(PMOS) 트랜지스터인 경우, 상기 도펀트는 인(P) 또는 비소(As)일 수 있다. 상기 반도체층(131)과 상기 문턱 전압 조절 도핑 영역(DV)은 서로 다른 도펀트 농도를 가질 수 있다. 일 예로, 상기 반도체층(131)의 도펀트 농도는 상기 문턱 전압 조절 도핑 영역(DV) 의 도펀트 농도 보다 낮을 수 있다.
일 실시예에 있어서, 상기 반도체층(131)은 확산에 의해 상기 문턱 전압 조절 도핑 영역(DV)으로부터 확산된 도펀트를 제외하면 실질적으로 도핑되지 않은 언도프드(un-doped) 상태일 수 있다. 상기 반도체층(131)이 실질적으로 도핑되지 않는 경우에도, 상기 반도체층(131)의 도펀트 농도는 확산에 의하여 상기 핀 부분(F)과 접하는 면으로부터 상기 게이트 유전막(145)과 접하는 면까지 연속적으로 감소되는 프로파일을 가질 수 있다. 이하 본 명세서에서. 실질적으로 언도프드 상태란 상술한 바와 같이 확산된 도펀트를 제외하고는 실질적으로 도핑되지 않은 상태로 기술된다.
다른 실시예에 있어서, 상기 반도체층(131)은 상기 문턱 전압 조절 도핑 영역(DV)의 도펀트 농도보다 1/10이하의 도펀트 농도를 갖는 도핑 영역일 수 있다.
상기 핀 전계 효과 트랜지스터의 동작 시, 도 4에 도시된 바와 같이 상기 반도체층(131)에 채널(CR)이 형성될 수 있다. 이와 같이, 상대적으로 도펀트 농도가 낮은 상기 반도체층(131)을 트랜지스터의 채널 영역으로 사용하는 경우, 상대적으로 낮은 도펀트 농도에 기인하여 게이트 전극에 의하여 채널 영역에 가해지는 전기장이 감소한다. 이와 같은 전기장의 감소는 전하들의 이동도(mobility)를 증가시킬 수 있다. 또한, 상기 문턱 전압 조절 도핑 영역(DV)이 상기 게이트 전극 패턴(147)으로부터 이격되어 제공되므로, 문턱 전압의 산포가 개선될 수 있다. 일 실시예에 있어서, 상기 반도체층(131)은 상기 핀 부분(F)과 동일 물질로 형성될 수 있다. 다른 실시예에 있어서, 상기 반도체층(131)은 상기 핀 부분(F)과 다른 반도체 물질을 포함할 수 있다. 일 예로, 상기 핀 부분(F)이 실리콘인 경우, 상기 반도체층(131)은 InSb, InAs, GaSb, InP, GaAs, Ge, SiGe, 및 SiC 중 적어도 하나를 포함할 수 있다. 상기 반도체층(131)은 상기 핀 부분(F)과 다른 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 핀 부분(F)은 GaAs를 포함하고, 상기 반도체층(131)은 AlGaAs를 포함할 수 있다.
상기 게이트 전극 패턴(147)의 양 측에 소스/드레인 영역들(161)이 제공될 수 있다. 상기 소스/드레인 영역들(161)은 상기 핀 부분(F)의 상기 제 2 측벽(SW2)과 접할 수 있다. 상기 소스/드레인 영역들(161)은 층간 유전막(155) 상에 형성된 리세스 영역들(125) 내에 형성될 수 있다. 일 예로, 상기 소스/드레인 영역들(161)의 상면은 상기 게이트 전극 패턴(147)의 하면보다 더 높은 상면을 갖는 엘리베이티드(elevated) 소스/드레인 형태일 수 있다. 상기 소스/드레인 영역들(161)과 상기 게이트 전극 패턴(147)은 스페이서(151)에 의하여 절연될 수 있다. 일 예로, 상기 스페이서(151)는 질화막, 또는 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 핀 전계 효과 트랜지스터가 PMOS 트랜지스터인 경우, 상기 소스/드레인 영역들(161)은 압축 응력 패턴일 수 있다. 일 예로, 상기 압축 응력 패턴은 SiGe 패턴과 같이 실리콘에 비하여 격자 상수가 상대적으로 큰 물질을 포함할 수 있다. 상기 압축 응력 패턴은 상기 반도체층(131) 및 상기 핀 부분(F)에 압축 응력을 가하여 채널 영역의 전하의 이동도를 향상시킬 수 있다. 이와는 달리, 상기 핀 전계 효과 트랜지스터가 NMOS 트랜지스터인 경우, 상기 소스/드레인 영역(161)은 상기 기판과 동일한 물질로 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역(161)은 실리콘일 수 있다.
본 발명의 일 실시예에 따르면, 상대적으로 낮은 도펀트 농도를 갖는 반도체층을 채널로 사용하여 전하의 이동도를 상승시키고, 문턱 전압의 산포를 개선할 수 있다. 또한 엘리베이티드된 형태의 소스/드레인 영역들 및/또는 압축 응력 패턴을 제공하여 전하의 이동도를 더욱 상승시키고 단채널 효과를 개선시킬 수 있다.
도 5, 7, 9, 및 11은 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터의 평면도이다. 도 6, 8, 10, 및 12는 각각 도 5, 7, 9, 및 11의 C-C'선에 따른 단면도들이다.
본 실시예에 있어서, 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터는 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함하는 CMOS 트랜지스터일 수 있다. PMOS 영역 상의 PMOS 트랜지스터 및 NMOS 영역 상의 NMOS 트랜지스터는 각각 기판(100) 상의 소스 영역(SR) 및 드레인 영역(DR)을 포함할 수 있다. 상기 소스 영역(SR) 및 드레인 영역(DR)을 연결하는 핀 부분들(F1, F2)이 제공된다. 제 1 핀 부분(F1)은 상기 PMOS 트랜지스터의 일부를 구성하고, 제 2 핀 부분(F2)은 상기 NMOS 트랜지스터의 일부를 구성할 수 있다. 상기 제 1 핀 부분(F1) 상에 제 1 게이트 유전막(145) 및 제 1 게이트 전극 패턴(147)이 차례로 제공되고, 상기 제 2 핀 부분(F2) 상에 제 2 게이트 유전막(146) 및 제 2 게이트 전극 패턴(148)이 차례로 제공될 수 있다. 상기 제 1 및 제 2 핀 부분들(F1, F2)은 상기 소스 영역(SR) 및 상기 드레인 영역(DR) 사이에서 제 1 방향(Y방향)으로 연장되고, 상기 제 1 및 제 2 게이트 전극 패턴들(147, 148)은 상기 제 1 방향과 교차하는 제 2 방향(X방향)으로 연장될 수 있다.
상기 1 핀 부분(F1) 및 상기 제 2 핀 부분(F2) 중 적어도 하나 상에 상기 반도체층이 제공될 수 있다. 상기 반도체층은 도 5 및 도 6에 도시된 바와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터 모두에 제공될 수 있다. 즉, 상기 제 1 핀 부분(F1)과 상기 제 1 게이트 유전막(145) 사이에 제 1 반도체층(131)이 제공되고, 상기 제 2 핀 부분(F2)과 상기 제 2 게이트 유전막(146) 사이에 제 2 반도체층(132)이 제공될 수 있다.
이와는 달리, 상기 반도체층은 NMOS 트랜지스터와 PMOS 트랜지스터 중 하나에 한정되어 제공될 수 있다. 즉, 상기 반도체층은 도 7 및 도 8에 도시된 바와 같이 PMOS 트랜지스터에만 제공되거나, 도 9 및 도 10에 도시된 바와 같이 NMOS 트랜지스터에만 제공될 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터는 하나의 트랜지스터가 하나 이상의 핀 부분을 포함할 수 있다. 도 11 및 도 12에 도시된 바와 같이, 제 1 영역(RG1) 상의 트랜지스터는 하나의 소스 영역(SR) 및 하나의 드레인 영역(DR)을 연결하는 복수 개의 제 1 핀들(F1)을 포함할 수 있다. 상기 제 1 핀들(F1)의 개수는 도시된 2개에 한정되지 않는다. 이와는 달리, 제 2 영역(RG) 상의 트랜지스터는 하나의 소스 영역(SR) 및 하나의 드레인 영역(DR)을 연결하는 제 2 핀(F1)이 하나만 제공될 수 있다. 상기 제 1 영역(RG1) 및 상기 제 2 영역(RG2)은 기판(100) 상의 임의의 두 영역일 수 있다. 상기 복수 개의 제 1 핀들(F1) 상에 각각 제 1 반도체층들(131)이 제공될 수 있다. 본 실시예에 있어서, 상기 제 1 반도체층들(131)은 서로 연결되지 않을 수 있다.
도 13 내지 도 30을 참조하여, 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 제조 방법이 설명된다.
도 13을 참조하여, 기판(100)에 소자 분리막 형성을 위한 제 1 트렌치(121)가 형성될 수 있다. 상기 제 1 트렌치(121)는 상기 기판(100) 상에 제 1 마스크 패턴(103)을 형성한 후, 이를 식각 마스크로 하는 식각 공정에 의하여 형성될 수 있다. 상기 제 1 마스크 패턴(103)은 Y방향으로 연장되는 라인 형태일 수 있다. 상기 식각 공정에 의하여 Y 방향으로 연장되는 핀 부분(fin portion)(F)이 형성될 수 있다. 상기 제 1 마스크 패턴(103)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 14 및 도 15를 참조하여, 상기 제 1 트렌치(121)를 채우는 소자 분리막들(110)이 형성될 수 있다. 상기 소자 분리막들(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 소자 분리막들(110)의 상부를 리세스하여 상기 핀 부분(F)의 상부가 노출될 수 있다. 상기 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 상기 제 1 마스크 패턴(103)은 상기 소자 분리막들(110)의 형성 이전에 제거되거나, 상기 리세스 공정 이후에 제거될 수 있다.
다른 실시예에 있어서, 상기 소자 분리막들(110) 위로 돌출된 상기 핀 부분(F)의 상부는 에피택시얼 공정에 의하여 형성될 수 있다. 일 예로, 상기 핀 부분(F)의 상부는 상기 소자 분리막들(110)의 형성 후 상기 리세스 공정 없이 상기 소자 분리막들(110)에 의하여 노출된 상기 핀 부분(F)의 상면을 씨드로 하는 에피택시얼 공정에 의하여 형성될 수 있다.
상기 핀 부분(F)에 문턱 전압 조절용 도핑이 수행될 수 있다. 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우, 도펀트는 붕소(B)일 수 있다. 다른 실시예에 있어서, 상기 핀 전계 효과 트랜지스터가 피모스(PMOS) 트랜지스터인 경우, 상기 도펀트는 인(P) 또는 비소(As)일 수 있다. 상기 문턱 전압 조절용 도핑은 약 1X1019 atm/㎤의 레벨로 수행될 수 있다. 상기 도핑 공정은 도 14 또는 도 15의 단계에서 수행되거나, 도 13의 상기 제 1 트렌치(121)가 형성되기 전에 수행될 수 있다.
도 16을 참조하여, 상기 리세스 공정에 의하여 상기 소자 분리막들(110) 상으로 노출된 상기 핀 부분(F) 상에 예비 반도체층(130)이 형성될 수 있다. 상기 예비 반도체층(130)은 Y 방향을 따라 연장되는 라인 형상일 수 있다. 상기 예비 반도체층(130)은 노출된 상기 핀 부분(F)의 상면 및 측벽들을 덮을 수 있고, 상기 소자 분리막들(110)의 상면과 접할 수 있다. 일 예로, 상기 예비 반도체층(130)은 상기 핀 부분(F)을 씨드(seed) 층으로 하는 에피택시얼(epitaxial) 공정에 의하여 형성될 수 있다. 다른 실시예에 있어서, 상기 예비 반도체층(130)은 반도체 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있다.
상기 예비 반도체층(130)은 상기 핀 부분(F)과 동일한 물질로 형성될 수 있다. 일 예로, 상기 예비 반도체층(130)은 동종 에피택시얼 공정(homo epitaxy)에 의하여 형성되거나, 상기 핀 부분(F)과 동일한 물질의 증착 공정을 수반할 수 있다. 일 예로, 상기 핀 부분(F)과 상기 예비 반도체층(130)은 모두 실리콘일 수 있다. 이와는 달리, 상기 예비 반도체층(130)은 상기 핀 부분(F)과 다른 물질로 형성될 수 있다. 일 예로, 상기 핀 부분(F)이 실리콘인 경우, 상기 반도체층(131)은 InSb, InAs, GaSb, InP, GaAs, Ge, SiGe, 및 SiC 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 상기 예비 반도체층(130)은 상기 핀 부분(F)과 다른 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 일 예로, 상기 핀 부분(F)은 GaAs로 형성되고, 상기 예비 반도체층(130)은 AlGaAs로 형성될 수 있다.
상기 예비 반도체층(130)은 상기 핀 부분(F)에 비하여 상대적으로 낮은 도펀트 농도로 도핑될 수 있다. 일 실시예에 있어서, 상기 예비 반도체층(130)은 확산에 의해 상기 핀 부분(F)으로부터 확산된 도펀트를 제외하면 실질적으로 도핑되지 않은 언도프드(un-doped) 상태일 수 있다. 상기 예비 반도체층(130)이 실질적으로 도핑되지 않는 경우에도, 상기 예비 반도체층(130)의 도펀트 농도는 확산에 의하여 상기 핀 부분(F)과 접하는 면으로부터 이하 설명될 상기 게이트 유전막과 접하는 면까지 연속적으로 감소되는 프로파일을 가질 수 있다. 다른 실시예에 있어서, 상기 예비 반도체층(130)은 상기 핀 부분(F)의 도펀트 농도보다 1/10이하의 도핑 농도로 도핑될 수 있다.
도 17을 참조하여, 상기 핀 부분(F)과 교차하여 X방향으로 연장되는 더미 게이트 유전막(141), 더미 게이트 전극 패턴(143)이 형성될 수 있다. 상기 더미 게이트 유전막(141), 상기 더미 게이트 전극 패턴(143)은 상기 예비 반도체층(130)의 상면 및 측벽을 따라 연장될 수 있다. 일 예로, 상기 예비 반도체층(130)이 형성된 결과물 상에, 유전막 및 게이트 전극 물질을 형성한 후, 제 2 마스크 패턴(104)을 식각 마스크로 이용한 식각 공정에 의하여 형성될 수 있다. 상기 식각 공정은 복수의 건식 및/또는 습식 식각 공정을 포함할 수 있다. 일 예로, 상기 더미 게이트 유전막(141)은 실리콘 산화막일 수 있다. 일 예로, 상기 더미 게이트 전극 패턴(143)은 폴리 실리콘 패턴일 수 있다.
도 18을 참조하여, 상기 더미 게이트 전극 패턴(143) 및 상기 예비 반도체층(130)의 측벽들 상에 스페이서(151)가 형성될 수 있다. 일 예로, 상기 스페이서(151)는 상기 더미 게이트 전극 패턴(143)이 형성된 결과물을 덮는 유전막을 형성한 후, 직진성이 강한 식각 공정에 의하여 형성될 수 있다. 상기 스페이서(151)는 상기 예비 반도체층(130)의 상면 및 상기 제 2 마스크 패턴(104)의 상면을 노출할 수 있다. 상기 스페이서(151)는 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
도 19 내지 도 21을 참조하여, 상기 스페이서(151)가 형성된 결과물 상에 층간 유전막(155)이 형성될 수 있다. 일 예로, 상기 층간 유전막(155)은 실리콘 산화막일 수 있다. 도 20 및 도 21는 각각 도 19의 A-A'선 및 B-B'선에 따른 단면도들이다. 상기 더미 게이트 전극 패턴(143)의 상면이 노출될 때까지 상기 층간 유전막(155)에 평탄화 공정이 수행될 수 있다. 그 결과, 상기 제 2 마스크 패턴(104)이 제거되고 상기 더미 게이트 전극 패턴(143)의 상면이 노출될 수 있다.
도 22 내지 도 24를 참조하여, 상기 더미 게이트 유전막(141) 및 상기 더미 게이트 전극 패턴(143)이 제거될 수 있다. 도 23 및 도 24는 각각 도 22의 A-A'선 및 B-B'선에 따른 단면도들이다. 상기 더미 게이트 유전막(141) 및 상기 더미 게이트 전극 패턴(143)의 제거에 의하여 상기 예비 반도체층(130)을 노출하는 제 2 트렌치(123)가 형성될 수 있다. 상기 더미 게이트 유전막(141) 및 상기 더미 게이트 전극 패턴(143)이 제거는 복수의 선택적 식각 공정을 포함할 수 있다.
도 25 내지 도 27을 참조하여, 상기 제 2 트렌치(123) 내에 게이트 유전막(145) 및 게이트 전극 패턴(147)이 차례로 형성될 수 있다. 도 26 및 도 27은 각각 도 25의 A-A'선 및 B-B'선에 따른 단면도들이다. 일 예로, 상기 게이트 유전막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질로 형성될 수 있다. 일 예로, 상기 게이트 유전막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 상기 게이트 유전막(145)은 상기 제 2 트렌치(123)의 측벽 및 하면을 따라 실질적으로 콘포멀하게 형성될 수 있다. 상기 게이트 전극 패턴(147)은 적어도 하나의 금속층을 포함할 수 있다. 일 예로, 상기 게이트 전극 패턴(146)은 제 1 게이트 전극 패턴(MG1) 및 제 2 게이트 전극 패턴(MG2)을 포함할 수 있다. 상기 제 1 게이트 전극 패턴(MG1)은 상기 게이트 유전막(145)을 따라 실질적으로 콘포멀하게 형성될 수 있고, 상기 제 2 게이트 전극 패턴(MG2)은 상기 제 2 트렌치(123)의 나머지 영역을 채울 수 있다. 일 예로, 상기 제 1 게이트 전극 패턴(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 게이트 전극 패턴(MG2)은 텅스텐 또는 알루미늄을 포함할 수 있다. 상기 게이트 전극 패턴(147)은 상기 층간 유전막 및 상기 스페이서(151)를 몰드(mold)로 하는 다마신 공정에 의하여 형성될 수 있다.
도 28 내지 도 30을 참조하여, 상기 게이트 전극 패턴(147)의 양 측에 리세스 영역들(125)이 형성될 수 있다. 상기 리세스 영역들(125)의 형성은 상기 층간 유전막(155), 상기 예비 반도체층(130) 및 상기 핀 부분(F)의 상부를 패터닝하는 것을 포함한다. 상기 리세스 영역들(125)의 형성은 복수의 식각 공정을 포함할 수 있다. 일 예로, 상기 층간 유전막(155)의 상부를 선택적으로 제거하여 상기 예비 반도체층(130)을 노출시킨 후, 상기 예비 반도체층(130) 및 상기 핀 부분(F)을 식각하여 상기 리세스 영역들(125)을 형성할 수 있다. 일 예로, 상기 스페이서(151)는 상기 층간 유전막(155)과 식각 선택성이 있는 물질로 형성되어 상기 층간 유전막(155)의 제거 시에 상기 게이트 전극 패턴(147)의 측벽을 보호할 수 있다. 상기 예비 반도체층(130)의 측벽 상의 상기 스페이서(151)는 상기 예비 반도체층(130)의 제거 후, 상기 층간 유전막(155)과 함께 제거될 수 있다. 도시를 생략하였으나, 상기 예비 반도체층(130)의 측벽 상의 상기 스페이서(151)의 일부는 잔류될 수 있다. 상기 리세스 영역들(125)의 형성에 의하여, 상기 예비 반도체층(130)은 상기 게이트 전극 패턴(147)과 상기 핀 부분(F)의 교차 영역들에 각각 한정되는 형태의 반도체층(131)이 될 수 있다. 또한 상기 리세스 영역들(125)의 형성에 의하여, 상기 핀 부분(F)의 상부가 식각되어 제 2 측벽(SW2)이 형성될 수 있다. 상기 리세스 영역들(125)은 상기 반도체층(131)의 측벽 및 상기 핀 부분(F)의 상부 측벽을 노출할 수 있다.
도 1 내지 도 3을 다시 참조하여, 상기 리세스 영역들(125) 내에 소스/드레인 영역들(161)이 형성될 수 있다. 상기 소스/드레인 영역들(161)은 상기 스페이서(151)에 의하여 노출된 상기 반도체층(131)의 측벽 및 상기 핀 부분(F)의 상기 제 2 측벽(SW2)과 접할 수 있다. 일 예로, 상기 소스/드레인 영역들(161)은 상기 반도체층(131)의 상면보다 더 높은 상면을 갖는 엘리베이티드(elevated) 소스/드레인 형태일 수 있다. 상기 소스/드레인 영역들(161)과 상기 게이트 전극 패턴(147)은 상기 스페이서(151)에 의하여 절연될 수 있다.
상기 핀 전계 효과 트랜지스터가 PMOS 트랜지스터인 경우, 상기 소스/드레인 영역들(161)은 압축 응력 패턴일 수 있다. 일 예로, 상기 압축 응력 패턴은 SiGe 패턴과 같이 실리콘에 비하여 격자 상수가 상대적으로 큰 물질을 포함할 수 있다. 상기 압축 응력 패턴은 상기 반도체층(131) 및 상기 핀 부분(F)에 압축 응력을 가하여 채널 영역의 전하의 이동도를 향상시킬 수 있다. 이와는 달리, 상기 핀 전계 효과 트랜지스터가 NMOS 트랜지스터인 경우, 상기 소스/드레인 영역(161)은 상기 기판과 동일한 물질로 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역(161)은 다결정 실리콘으로 형성될 수 있다.
도 31은 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이다. 도 32 및 도 33은 각각 도 31의 A-A'선 및 B-B'선에 다른 단면도들이다. 도 34는 본 발명의 다른 실시예에 따른 반도체층의 형성 방법을 설명하기 위한 사시도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 31 내지 도 34을 참조하여, 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터 및 그 제조 방법이 설명된다. 본 실시예에 있어서, 반도체층(134)은 상기 기판(100)과 상기 소자 분리막들(110) 사이로 연장될 수 있다. 도 34에 도시된 바와 같이, 상기 반도체층(134)은 상기 소자 분리막들(110)의 형성 이전에 형성될 수 있다. 일 예로, 상기 기판(100)을 식각하여 핀 부분(F)을 형성한 후, 상기 핀 부분(F)이 형성된 상기 기판(100) 전체에 에피택시얼 공정을 수행하여 상기 예비 반도체층(133)을 형성할 수 있다. 상기 반도체층(133) 상의 제 1 트렌치(미도시)를 채우는 소자 분리막들(110)을 형성할 수 있다. 상기 소자 분리막들(110)이 형성된 결과물은 이후 도 16 내지 도 30을 참조하여 설명된 공정들에 의하여 도 31 내지 도 33에 도시된 구조가 될 수 있다. 보다 상세히는, 상기 예비 반도체층(133)은 도 28 내지 도 30을 참조하여 설명된 상기 리세스 영역들(125)의 형성 시에 일부가 식각되어 반도체층(134)이 될 수 있다.
도 35는 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 단면도이다. 본 실시예에 있어서, 도 31의 실시예에 따른 전계 효과 트랜지스터는 도 11 및 도 12와 같이 복수의 핀 부분들(F)을 포함하도록 변형될 수 있다. 도 12와는 달리, 상기 반도체층(134)은 복수의 핀 부분들(F) 사이의 소자 분리막들(110)과 기판(100) 사이로 연장되어, 상기 복수의 핀 부분들(F)을 연결할 수 있다. 상기 복수의 핀 부분들(F)은 하나의 트랜지스터의 일부로, 하나의 소스 영역 및 하나의 드레인 영역과 연결될 수 있다.
도 36 및 도 37은 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 도면들로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 도 38은 도 36의 핀 부분 및 그 인접부의 확대도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
본 실시예에 있어서, 핀 부분(F)의 두께(T1)는 이전 실시예들에 비하여 상대적으로 작을 수 있다. 상기 핀 부분(F)의 두께가 T1이고, 상기 반도체층(135)의 두께가 T2인 경우, 상기 게이트 전극 패턴(147)에 의하여 둘러싸인 반도체 물질의 총 두께인 T는 T1+2×T2가 될 수 있다. 일 예로, 상기 총 두께(T)는 약 10nm 보다 작을 수 있다. 다른 실시예에 있어서, 상기 핀 부분(F)의 두께(T1)는 상기 반도체층(135)의 두께(T2)의 두 배보다 작을 수 있다.
상기 핀 부분(F)의 두께(T1)가 매우 얇아지게 되면 전하의 움직임이 공간적으로 한정되게 되고, 상기 핀 부분(F)에서 입자의 존재 확률을 나타내는 파동 함수(wave function)의 중첩이 일어날 수 있다. 파동 함수의 절대값의 제곱이 전하의 존재 확률을 나타내므로, 상기 반도체층(135)이 아닌 상기 핀 부분(F)에서 반전 영역이 형성되며, 이를 볼륨 인버젼(volume inversion)이라 한다. 따라서, 본 실시예의 경우 도 38에 도시된 바와 같이 상기 핀 부분(F)이 채널(CR)로 사용될 수 있다.
본 실시예에 있어서, 상기 반도체층(135)은 문턱 전압 조절 영역(DV)을 포함할 수 있다. 상기 문턱 전압 조절 영역(DV)과 상기 핀 부분(F)은 동일한 도전형의 도펀트로 도핑된 영역들일 수 있다. 일 예로, 상기 핀 전계 효과 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우, 상기 도펀트는 붕소(B)일 수 있다. 다른 실시예에 있어서, 상기 핀 전계 효과 트랜지스터가 피모스(PMOS) 트랜지스터인 경우, 상기 도펀트는 인(P) 또는 비소(As)일 수 있다.
본 실시예에 있어서, 상기 핀 부분(F)은 상기 문턱 전압 조절 영역(DV) 보다 낮은 도펀트 농도를 가질 수 있다. 일 예로, 상기 핀 부분(F)은 확산에 의해 상기 반도체층(135)으로부터 확산된 도펀트를 제외하면 실질적으로 도핑되지 않은 언도프드(un-doped) 상태일 수 있다. 상기 핀 부분(F)이 실질적으로 도핑되지 않는 경우에도, 상기 핀 부분(F)의 도펀트 농도는 확산에 의하여 상기 반도체층(135)과 접하는 면으로부터 상기 핀 부분(F)의 내부로 갈수록 연속적으로 감소되는 프로파일을 가질 수 있다.
다른 실시예에 있어서, 상기 핀 부분(F)은 상기 문턱 전압 조절 영역(DV)의 도펀트 농도보다 1/10이하의 도펀트 농도를 갖는 도핑 영역일 수 있다.
상기 핀 전계 효과 트랜지스터의 동작 시, 도 38에 도시된 바와 같이 상기 핀 부분(F)에 채널(CR)이 형성될 수 있다. 이와 같이, 상대적으로 도펀트 농도가 낮은 상기 핀 부분(F)을 트랜지스터의 채널 영역으로 사용하는 경우, 게이트 전극에 의하여 채널 영역에 가해지는 전기장이 감소한다. 이와 같은 전기장의 감소는 전하들의 이동도(mobility)를 증가시킬 수 있다. 상기 반도체층(131)과 상기 핀 부분(F)의 물질은 도 1 내지 도 4를 참조하여 설명된 물질들과 동일할 수 있다.
상기 반도체층(135)의 도핑은 인-시츄로 수행될 수 있다. 일 예로, 상기 반도체층(135)은 상기 핀 부분(F)을 씨드로 하는 에피택시얼 공정에 의하여 형성될 수 있으며, 상기 에피택시얼 공정과 동시에 상기 문턱 전압 조절 영역(DV)이 형성될 수 있다.
도 39 내지 도 41은 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터를 설명하기 위한 도면들로, 도 39는 본 발명의 또 다른 실시예에 따른 핀 전계 효과 트랜지스터의 사시도이고, 도 40 및 도 41은 각각 도 39의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
본 실시예에 있어서, 상기 핀 전계 효과 트랜지스터는 에스-오-아이(Silicon On Insulator) 기판 상에 형성될 수 있다. 상기 에스-오-아이 기판은 제 1 층(101), 제 2 층(115) 및 제 3 층(미도시)을 포함할 수 있다. 상기 제 1 층(101) 및 상기 제 3 층은 반도체층일 수 있으며, 상기 제 2 층(115)은 실리콘 산화막과 같은 유전층일 수 있다. 핀 부분(F)은 상기 제 3 층을 패터닝하여 형성될 수 있으며, 따라서 상기 핀 부분(F)은 상기 제 2 층(115)에 의하여 상기 제 1 층(101)과 절연될 수 있다. 그 외의 구성에 대해서는 이전 실시예와 동일하므로 구체적 설명을 생략한다.
도 42는 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터를 포함하는 시모스 에스램 셀(CMOS RAM cell)의 등가 회로도이다. 도 42를 참조하여, 상기 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 상기 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 상기 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 상기 구동 트랜지스터들(TD1, TD2) 및 상기 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 상기 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다.
상기 제 1 구동 트랜지스터(TD1)와 상기 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 상기 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)와 상기 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 상기 제 2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
상기 제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 상기 전원선(Vcc) 및 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제 2 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제 1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제 2 노드(N2)에 전기적으로 연결되고, 상기 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제 2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제 1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 상기 제 1 구동 트랜지스터(TD1), 상기 제 1 전송 트랜지스터(TT1), 및 상기 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 상기 제 2 구동 트랜지스터(TD2), 상기 제 2 전송 트랜지스터(TT2), 및 상기 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
상기 구동 트랜지스터들(TD1, TD2), 상기 전송 트랜지스터들(TT1, TT2), 및 부하 트랜지스터들(TL1, TL2) 중 적어도 하나 이상의 트랜지스터는 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터로 구성될 수 있다. 상기 트랜지스터들 중 복수의 트랜지스터들이 본 발명의 실시예들에 따른 핀 전걔 효과 트랜지스터들로 구성되는 경우, 각 트랜지스터들에 적용되는 핀 부분의 폭, 높이, 및 개수, 반도체층의 제공 영역과 형태는 본 발명의 사상 내에서 자유롭게 변경이 가능하다. 또한 본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 43은 본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터를 포함하는 전자 시스템의 블록도이다.
도 43을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 소자분리막
F: 핀 부분
131: 반도체층
145: 게이트 유전막
147: 게이트 전극 패턴
151: 스페이서
161: 소스/드레인 영역들

Claims (20)

  1. 기판 상의 소스 영역 및 드레인 영역;
    상기 기판으로부터 돌출되고 상기 소스 영역과 상기 드레인 영역을 연결하는 핀 부분(fin portion);
    상기 핀 부분 상에 제공되고, 상기 핀 부분과 교차하여 연장되는 게이트 전극 패턴;
    상기 핀 부분과 상기 게이트 전극 패턴 사이의 게이트 유전막; 및
    상기 핀 부분과 상기 게이트 유전막 사이의 반도체층을 포함하고,
    상기 반도체층과 상기 핀 부분은 서로 다른 도펀트 농도를 갖는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 핀 부분은 문턱 전압 조절 도핑 영역을 포함하고,
    상기 문턱 전압 조절 도핑 영역의 도펀트 농도는 상기 반도체층의 도펀트 농도보다 큰 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 반도체층의 도펀트 농도는 상기 문턱 전압 조절 도핑 영역의 도펀트 농도의 1/10 이하인 전계 효과 트랜지스터.
  4. 제 2 항에 있어서,
    상기 반도체층은 실질적으로 언도프드(un-doped) 상태인 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 반도체층은 문턱 전압 조절 도핑 영역을 포함하고,
    상기 문턱 전압 조절 도핑 영역의 도펀트 농도는 상기 핀 부분의 도펀트 농도보다 큰 전계 효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 전계 효과 트랜지스터의 동작 시, 상기 핀 부분에 채널이 제공되는 전계 효과 트랜지스터.
  7. 제 5 항에 있어서,
    상기 핀 부분은 실질적으로 언도프드 상태인 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 핀 부분의 하부 측벽을 덮는 소자 분리막을 더 포함하고,
    상기 반도체층의 하면은 상기 소자 분리막의 상면과 접촉하고 상기 핀 부분의 상부 측벽과 상면을 덮는 전계 효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 핀 부분의 하부 측벽을 덮는 소자 분리막을 더 포함하고,
    상기 반도체층은 상기 핀 부분의 상면을 덮고 상기 기판과 상기 소자 분리막 사이로 연장되는 전계 효과 트랜지스터.
  10. 제 1 항에 있어서,
    상기 반도체층은 에피택시얼층인 전계 효과 트랜지스터.
  11. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 핀 부분의 격자 상수보다 큰 격자 상수를 갖는 반도체 물질을 포함하는 전계 효과 트랜지스터.
  12. 기판 상의 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역을 연결하고, 상기 기판의 상면으로부터 돌출되는 반도체 구조체;
    상기 반도체 구조체 상의 게이트 유전막; 및
    상기 게이트 유전막 상에 제공되고 상기 반도체 구조체와 교차하여 연장되는 게이트 전극 패턴을 포함하고,
    상기 반도체 구조체는 문턱 전압 조절 영역 및 실질적으로 언도프드 상태인 반도체 영역을 포함하는 전계 효과 트랜지스터.
  13. 제 12 항에 있어서,
    상기 반도체 영역은 상기 문턱 전압 조절 영역과 상기 게이트 유전막 사이에 제공되는 전계 효과 트랜지스터.
  14. 제 12 항에 있어서,
    상기 문턱 전압 조절 영역은 상기 기판으로부터 연장되는 핀 부분에 제공되고,
    상기 반도체 영역은 상기 핀 부분의 표면을 따라 제공되는 에피택시얼 층인 전계 효과 트랜지스터.
  15. 제 14 항에 있어서,
    상기 기판의 활성 영역을 정의하는 소자 분리막들을 더 포함하고,
    상기 반도체 영역의 하면은 상기 소자 분리막들의 상면과 접하는 전계 효과 트랜지스터.
  16. 제 14 항에 있어서,
    상기 기판의 활성 영역을 정의하는 소자 분리막들을 더 포함하고,
    상기 반도체 영역은 상기 소자 분리막들과 상기 기판 사이로 연장되는 전계 효과 트랜지스터.
  17. 제 12 항에 있어서,
    상기 문턱 전압 조절 영역은 상기 반도체 영역과 상기 게이트 유전막 사이에 제공되는 전계 효과 트랜지스터.
  18. 제 12 항에 있어서,
    상기 반도체 영역은 상기 기판으로부터 연장되어 돌출되고,
    상기 문턱 전압 조절 영역은 상기 반도체 영역 상의 에피택시얼 층에 제공되는 전계 효과 트랜지스터.
  19. 제 12 항에 있어서,
    상기 전계 효과 트랜지스터의 동작 시, 상기 반도체 영역에 채널이 제공되는 전계 효과 트랜지스터.
  20. 피모스 트랜지스터 영역 및 엔모스 트랜지스터 영역을 포함하는 기판;
    상기 피모스 트랜지스터 영역 상에 제공되고, 상기 기판으로부터 돌출된 적어도 하나의 제 1 핀 부분을 포함하는 제 1 트랜지스터;
    상기 엔모스 트랜지스터 영역 상에 제공되고, 상기 기판으로부터 돌출된 적어도 하나의 제 2 핀 부분을 포함하는 제 2 트랜지스터; 및
    상기 제 1 핀 부분 및 상기 제 2 핀 부분 중 적어도 하나 상에 제공되고, 상기 제 1 핀 부분 및 상기 제 2 핀 부분보다 낮은 도펀트 농도를 갖는 저농도 채널 영역(low dopant channel region)을 포함하는 반도체 장치.
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TW101148791A TWI594423B (zh) 2012-03-21 2012-12-20 包括具不同摻雜區之鰭狀結構的場效電晶體以及包括該場效電晶體的半導體元件
CN201310089305.XA CN103325833B (zh) 2012-03-21 2013-03-20 场效应晶体管以及包括其的半导体器件和集成电路器件
JP2013058507A JP6161350B2 (ja) 2012-03-21 2013-03-21 電界効果トランジスタ構造
US14/980,134 US9653551B2 (en) 2012-03-21 2015-12-28 Field effect transistors including fin structures with different doped regions and semiconductor devices including the same

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140126618A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150134887A (ko) * 2014-05-23 2015-12-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160035651A (ko) * 2014-09-23 2016-04-01 삼성전자주식회사 저항 소자 및 이를 포함하는 반도체 소자
US9466724B2 (en) 2014-09-29 2016-10-11 Samsung Electronics Co., Ltd. Semiconductor devices having source/drain and method of fabricating the same
KR20170001274A (ko) * 2015-06-26 2017-01-04 삼성전자주식회사 반도체 장치의 제조 방법
WO2019066857A1 (en) * 2017-09-28 2019-04-04 Intel Corporation TRANSISTORS COMPRISING CHANNEL AND SUB-CHANNEL REGIONS COMPRISING SEPARATE COMPOSITIONS AND DIMENSIONS

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559189B2 (en) 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
US8765533B2 (en) * 2012-12-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) channel profile engineering method and associated device
US9536792B2 (en) * 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN110047933B (zh) 2013-09-25 2022-11-08 太浩研究有限公司 用于finfet架构的用固态扩散源掺杂的隔离阱
US9245882B2 (en) * 2013-09-27 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with gradient germanium-containing channels
KR102163187B1 (ko) * 2013-10-21 2020-10-08 삼성전자 주식회사 반도체 장치의 제조 방법 및 이를 구현하기 위한 컴퓨팅 시스템
US9515172B2 (en) 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9236452B2 (en) * 2014-05-23 2016-01-12 Globalfoundries Inc. Raised source/drain EPI with suppressed lateral EPI overgrowth
EP3158585A4 (en) * 2014-06-18 2018-05-16 Intel Corporation Pillar resistor structures for integrated circuitry
JP6344094B2 (ja) * 2014-07-02 2018-06-20 富士通セミコンダクター株式会社 半導体装置の製造方法
US9171922B1 (en) * 2014-07-11 2015-10-27 Globalfoundries Inc. Combination finFET/ultra-thin body transistor structure and methods of making such structures
KR102219295B1 (ko) 2014-07-25 2021-02-23 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US20160043092A1 (en) * 2014-08-08 2016-02-11 Qualcomm Incorporated Fin field-effect transistor static random access memory devices with p-channel metal-oxide-semiconductor pass gate transistors
CN105428238B (zh) * 2014-09-17 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种FinFET器件及其制作方法和电子装置
KR102284754B1 (ko) * 2014-10-27 2021-08-03 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
KR102235612B1 (ko) 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US9570613B2 (en) 2015-02-13 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of FinFET device
US10483262B2 (en) * 2015-05-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Dual nitride stressor for semiconductor device and method of manufacturing
US9748394B2 (en) 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
KR102387919B1 (ko) * 2015-05-21 2022-04-15 삼성전자주식회사 반도체 장치
US10269968B2 (en) * 2015-06-03 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
KR20160143942A (ko) * 2015-06-04 2016-12-15 삼성전자주식회사 반도체 소자의 제조 방법
KR102290685B1 (ko) 2015-06-04 2021-08-17 삼성전자주식회사 반도체 장치
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9673331B2 (en) 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
CN105244353B (zh) 2015-11-05 2018-05-25 中国科学院微电子研究所 包括带电荷穿通阻止层以降低穿通的cmos器件及其制造方法
US9601492B1 (en) * 2015-11-16 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US9799649B2 (en) * 2015-12-17 2017-10-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and manufacturing method thereof
KR102532169B1 (ko) * 2015-12-22 2023-05-16 인텔 코포레이션 핀 기반 iii-v족/si 또는 ge cmos sage 통합
US10068904B2 (en) * 2016-02-05 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device
US10644153B2 (en) * 2016-02-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10516051B2 (en) * 2016-05-26 2019-12-24 Taiwan Semiconductor Manufacturing FinFET and method of fabrication thereof
US10163771B2 (en) * 2016-08-08 2018-12-25 Qualcomm Incorporated Interposer device including at least one transistor and at least one through-substrate via
KR101846991B1 (ko) * 2016-08-11 2018-04-09 가천대학교 산학협력단 벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법
US9842927B1 (en) 2016-08-26 2017-12-12 Globalfoundries Inc. Integrated circuit structure without gate contact and method of forming same
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107171649B (zh) * 2017-05-27 2020-07-31 中国电子科技集团公司第四十一研究所 一种新型fet管及由新型fet管组成的分布式放大器
KR102336784B1 (ko) * 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
CN109285875B (zh) * 2017-07-20 2021-07-13 中芯国际集成电路制造(上海)有限公司 鳍式晶体管及其形成方法
KR102465356B1 (ko) 2018-02-09 2022-11-10 삼성전자주식회사 반도체 소자
US11094733B2 (en) 2018-10-18 2021-08-17 Canon Kabushiki Kaisha Semiconductor device, semiconductor memory, photoelectric conversion device, moving unit, manufacturing method of photoelectric conversion device, and manufacturing method of semiconductor memory
JP7464554B2 (ja) 2021-03-12 2024-04-09 株式会社東芝 高周波トランジスタ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7119772B2 (en) * 1999-04-30 2006-10-10 E Ink Corporation Methods for driving bistable electro-optic displays, and apparatus for use therein
EP1519421A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
JP2005045245A (ja) * 2003-07-18 2005-02-17 Interuniv Micro Electronica Centrum Vzw マルチゲート半導体デバイスおよびそれを形成するための方法
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100625175B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 채널층을 갖는 반도체 장치 및 이를 제조하는 방법
US7859065B2 (en) 2005-06-07 2010-12-28 Nec Corporation Fin-type field effect transistor and semiconductor device
JP2007059427A (ja) * 2005-08-22 2007-03-08 Seiko Epson Corp 半導体装置及びその製造方法、ｍｉｓ型高耐圧トランジスタ
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7531423B2 (en) 2005-12-22 2009-05-12 International Business Machines Corporation Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same
JP2007305827A (ja) 2006-05-12 2007-11-22 Elpida Memory Inc 半導体装置及びその製造方法
KR100739653B1 (ko) * 2006-05-13 2007-07-13 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법
US20080111185A1 (en) 2006-11-13 2008-05-15 International Business Machines Corporation Asymmetric multi-gated transistor and method for forming
US7560784B2 (en) * 2007-02-01 2009-07-14 International Business Machines Corporation Fin PIN diode
KR20100048954A (ko) 2007-07-27 2010-05-11 파나소닉 주식회사 반도체장치 및 그 제조방법
US8004045B2 (en) 2007-07-27 2011-08-23 Panasonic Corporation Semiconductor device and method for producing the same
US8063437B2 (en) * 2007-07-27 2011-11-22 Panasonic Corporation Semiconductor device and method for producing the same
US8507337B2 (en) 2008-07-06 2013-08-13 Imec Method for doping semiconductor structures and the semiconductor device thereof
US9054194B2 (en) 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US8421162B2 (en) * 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8890207B2 (en) * 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140126618A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150134887A (ko) * 2014-05-23 2015-12-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160035651A (ko) * 2014-09-23 2016-04-01 삼성전자주식회사 저항 소자 및 이를 포함하는 반도체 소자
US9466724B2 (en) 2014-09-29 2016-10-11 Samsung Electronics Co., Ltd. Semiconductor devices having source/drain and method of fabricating the same
KR20170001274A (ko) * 2015-06-26 2017-01-04 삼성전자주식회사 반도체 장치의 제조 방법
WO2019066857A1 (en) * 2017-09-28 2019-04-04 Intel Corporation TRANSISTORS COMPRISING CHANNEL AND SUB-CHANNEL REGIONS COMPRISING SEPARATE COMPOSITIONS AND DIMENSIONS
US11069795B2 (en) 2017-09-28 2021-07-20 Intel Corporation Transistors with channel and sub-channel regions with distinct compositions and dimensions

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