TWI584350B - 應用崁段共聚物之蝕刻方法 - Google Patents

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Description

應用崁段共聚物之蝕刻方法
本發明係關於微影之領域且特定言之係關於奈米微影(例如，用於產生半導體積體電路或奈米機電系統之奈米微影)之領域。更明確言之，本發明係關於一種用於蝕刻在自組裝崁段共聚物材料下面之聚合物結構(且視需要基板)之方法。
在半導體製造中，需要在積體電路及奈米機電系統中達成較高組件密度及較小(例如，奈米尺度)結構。產生半導體器件之微影技術通常涉及施加器件結構之圖案至一抗蝕劑層上且選擇性蝕除藉由該抗蝕劑層中之圖案暴露之基板。在進一步處理步驟中，其他材料可沈積於該等經蝕刻區域中以形成(例如)一積體電路。
在習知光微影蝕刻中，藉由光將一圖案遮罩投影至一光敏性聚合物抗蝕劑上。然而，此方法之解析度本質上受繞射限制。替代性地，亦可藉由具有一不同輻射品質之能量波將一圖案轉印至一合適抗蝕劑層，諸如在電子束微影、離子束微影或x射線微影中。然而，藉由此等微影方法，以一可接受成本及工業上可接受之產量產生奈米尺度結構仍為困難的。
崁段共聚物之引導式自組裝(DSA)係對奈米微影之一新與替代方法。崁段共聚物由藉由共價鍵互連之化學上不同之聚合物崁段組成。該等化學上不同之聚合物崁段經歷藉由不同聚合物鏈之間之推斥驅動之一微相分離，使得在退火之後形成一週期奈米結構中之均質域。例 如，此等週期結構可包括六方堆積之圓柱體、球體、螺旋二十四面體結構或薄片。此外，可藉由調諧不同聚合物崁段長度之比率來控制所形成之結構之類型。然而，在未藉由引導式控制技術約束時，崁段共聚物材料可以隨機定向及一較差長程有序為特徵。此等技術(例如，製圖磊晶法或化學磊晶法)選擇性引導在崁段共聚物材料中之域之形成。透過隨後選擇性移除一聚合物類型，形成可用作在下伏基板上之一抗蝕劑層之間隙之一圖案化結構，因此使能夠在5nm至50nm之範圍中按比例圖案化特徵。
在DSA中，一預圖案可施加於基板上以引導崁段共聚物材料在施加於該基板上時之定向。此預圖案可用於達成倍頻，例如，產生高於預圖案之空間頻率之叉線式(cross-bar)結構或線圖案，因此增加最終印刷結構之節距。因此，可藉由DSA達成其中圖案特徵小於14nm之先進按比例縮減之圖案化。此外，DSA可用於在原始印刷中(例如)藉由收縮及改正預圖案而修復缺陷及改善均勻度。例如，結合EUV微影，可克服藉由臨界尺寸(CD)中之局部變動施加之限制，此可(例如)有利於製造小接觸特徵。
儘管通常存在對於選擇性移除一聚合物類型之解決方案，然使用餘留圖案化結構作為一抗蝕劑層以用於圖案化下伏層(且視需要圖案化基板)仍然係一挑戰。通常，允許蝕刻穿過下伏層(且視需要蝕刻基板)之蝕刻方法亦損壞餘留聚合物類型，藉此在下伏層(且視需要基板)中產生一變形圖案。因此，此項技術中需要克服此限制之新的蝕刻方法。
本發明之實施例之一目的係提供對於在自組裝崁段共聚物材料下面之層之良好乾式蝕刻(且視需要對於基板之蝕刻)。
本發明之實施例之一優點係蝕刻且因此可限制對餘留聚合物類 型之損壞。
本發明之實施例之一優點係由餘留聚合物類型組成之圖案可用作用於在低變形之情況下將此圖案轉印至下伏層且視需要基板之一遮罩。
在一第一態樣中，本發明係關於一種用於崁段共聚物微影之方法，該方法包括：- 獲得在一中性層上之一自組織崁段共聚物層，該中性層上覆一基板，該自組織崁段共聚物層包括具有相互不同之蝕刻抗性之至少兩個聚合物組分，此外，該自組織崁段共聚物層包括藉由該至少兩個聚合物組分之微相分離而形成之一共聚物圖案結構，- 選擇性蝕刻該自組織崁段共聚物層之一第一聚合物組分，藉此餘留一第二聚合物組分，- 使用該第二聚合物組分作為一遮罩施加一電漿蝕刻至該中性層，其中該電漿蝕刻包括一惰性氣體及H2。
在一第二態樣中，本發明係關於一種部分製造之積體電路，其包括：提供於一中性層上之一聚合物圖案結構，該中性層上覆一基板，該聚合物圖案結構為其中已蝕除至少一聚合物組分之一崁段共聚物層。該聚合物圖案可具有小於50nm、有利地小於20nm、更有利地小於16nm之一半節距，該中性層具有可藉由使用該聚合物圖案作為一遮罩以使得暴露之在底下基板之一方式蝕刻該中性層而獲得之一圖案。
10‧‧‧方法
12‧‧‧步驟/提供
14‧‧‧步驟/蝕刻
16‧‧‧步驟/電漿蝕刻
18‧‧‧步驟/提供
21‧‧‧崁段共聚物層/崁段聚合物層
22‧‧‧層
22'‧‧‧預遮罩圖案
22"‧‧‧中性層(NUL)
23‧‧‧基板
24‧‧‧聚合物圖案結構/第二聚合物組分/聚苯乙烯
25‧‧‧第一聚合物組分/PMMA
40‧‧‧部分製造之積體電路
圖1係展示根據本發明之實施例之一例示性方法之一流程圖。
圖2示意性地展示用在根據本發明之實施例之一方法中之在一中性層上之一自組裝雙崁段共聚物層。
圖3示意性地展示在使用根據本發明之實施例之一方法蝕除一聚 合物組分之後及蝕刻中性層之前之自組裝雙崁段共聚物層。
圖4展示SEM橫截面圖，其展示將形成於雙崁段共聚物層中之圖案轉印至中性層中。
該等圖式係僅示意性的且非限制性的。在該等圖式中，可誇大一些元件之大小且為闡釋性目的而不按比例繪製。
在該等技術方案中之任何參考符號不應理解為限制範疇。
在不同圖式中，相同參考符號係指相同或類似元件。
將參考特定實施例及參考特定圖式描述本發明但本發明並不限於此但僅藉由申請專利範圍限制。所描述之圖式係僅示意性的且非限制性的。在該等圖式中，可誇大一些元件之大小且為闡釋性目的而不按比例繪製。該等尺寸及相對尺寸並不對應於本發明之實踐之實際減小程度。
此外，在描述及申請專利範圍中之術語第一、第二及類似者係用於區分類似元件且未必用於描述在時間、空間、排序或以任何其他方式之一序列。應理解，如此使用之術語可在適當境況下互換且本文中所描述之本發明之實施例能夠以除本文中所描述或繪示以外之其他序列操作。
此外，在描述及申請專利範圍中之術語頂部、下方及類似者係為描述目的而使用，且未必用於描述相對位置。應理解，如此使用之術語可在適當境況下互換，且本文中所描述之本發明之實施例能夠以除本文中所描述或繪示以外之其他定向操作。
應注意，在申請專利範圍中使用之術語「包括」不應解釋為限制於此後所列出之含義；其並不排除其他元件或步驟。因此，應解釋為指定存在如所指之經陳述特徵、整數、步驟或組件，但不排除存在或增加一或多個其他特徵、整數、步驟或組件或其等之群組。因此， 表式「一器件包括構件A及B」之範疇不應限於僅由組件A及B組成之器件。此意謂關於本發明，該器件之僅有相關組件係A及B。
貫穿本說明書對「一項實施例」或「一實施例」之引用意謂結合該實施例描述之一特定特徵、結構或特性係包含於本發明之至少一項實施例中。因此，在貫穿本說明書之各種地方出現片語「在一項實施例中」或「在一實施例中」並不一定全部係指相同實施例，但可能。此外，如來自本發明之此項技術之一般技術者在一或多項實施例中將明白，可以任何合適方式組合特定特徵、結構或特性。
類似地，應瞭解，在本發明之例示性實施例之描述中，為簡化本發明及助於理解各種發明態樣之一或多者而有時將本發明之各種特徵集合在其之一單一實施例、圖式或描述中。然而，本發明之此方法不應解釋為反映一意向：所申請發明需要多於每一請求項中所明確敘述之特徵。而是，如以下申請專利範圍反映，發明態樣在於少於一單一前述所揭示實施例之全部特徵。因此，繼實施方式後之申請專利範圍明確併入此實施方式中，其中每一請求項獨立作為本發明之一單獨實施例。
此外，雖然本文中所描述之一些實施例包含一些但並非包含於其他實施例中之其他特徵，但不同實施例之特徵之組合意以在本發明之範疇內且形成不同實施例，如此項技術者將理解。例如，在以下申請專利範圍中，可以任何組合使用所申請實施例之任一者。
在本文中所提供之描述中，闡述許多特定細節。然而，應理解，可在沒有此等特定細節之情況下實踐本發明之實施例。在其他例項中，並未詳細展示眾所周知的方法、結構及技術以不模糊對此描述之一理解。
在本發明之實施例中其中引用一「崁段共聚物」之處，引用具有兩個或兩個以上化學上不同之聚合物崁段之一聚合物，例如，具有 受控制結構之一雙崁段、三崁段、星形、梳狀或其他聚合物。該等崁段可通常具有不同化學性質，諸如親水性或疏水性之程度。該等崁段在一溫度範圍上可通常相互不混溶或僅部分混溶(例如)以允許形成分離微相域，因此能夠自組裝。自組裝可基於該等不同聚合物崁段之間之化學差異，例如，一親水性/疏水性不平衡。可藉由此項技術中所知之方法(例如，藉由原子轉移自由基聚合反應、可逆加成斷裂鏈轉移聚合反應、氮氧調控聚合反應、硼調控聚合反應或催化鏈轉移聚合反應)獲得此等崁段共聚物。
在本發明之實施例中其中引用「退火」之處，引用允許藉由一崁段共聚物材料中之微相分離而自組裝結構之一程序。
在本發明之實施例中其中引用「崁段共聚物微影」之處，引用利用自一崁段共聚物內對一聚合物組分之選擇性蝕刻而獲得之一遮罩之一微影方法。
本發明係關於一種用於崁段共聚物微影之方法，該方法包括：- 獲得在一中性層上之一自組織崁段共聚物層，該中性層上覆一基板，該自組織崁段共聚物層包括具有相互不同之蝕刻抗性之至少兩個聚合物組分，此外，該自組織崁段共聚物層包括藉由該至少兩個聚合物組分之微相分離而形成之一共聚物圖案結構，- 選擇性蝕刻該自組織崁段共聚物層之一第一聚合物組分，藉此餘留一第二聚合物組分，- 使用該第二聚合物組分作為一遮罩施加一電漿蝕刻至該中性層，其中施加至該中性層之該電漿蝕刻包括一惰性氣體及H2(例如，Ar/H2)。
在實施例中，自組織崁段共聚物層可上覆且接觸一預遮罩圖案及一平坦化中性層(NUL)。貫穿該描述中性層及平坦化中性層係用於指定相同者。在實施例中，該中性層係沈積於一基板上且因此定位於 該基板與自組織崁段共聚物層之間之一材料層。當一預遮罩圖案(例如，具有脊及谷)存在於基板上時，該中性層可填充於該等谷中且平坦化該預遮罩圖案，使得提供用於自組織崁段共聚物之生長之一平坦平台。較佳地，此平坦平台之頂表面係由該預遮罩圖案之頂表面及周圍中性層區域組成。該預遮罩圖案之該頂表面允許自組織崁段共聚物之一改良自組織。平坦化中性層可具有任何性質，只要其允許崁段共聚物層之自組織。下文將描述較佳實施例。自組織崁段共聚物層包括具有相互不同之蝕刻抗性之至少兩個聚合物組分。此外，該自組織崁段共聚物層包括藉由該至少兩個聚合物組分之微相分離而形成之一共聚物圖案結構。該方法包括施加一蝕刻程序(例如，一電漿蝕刻程序)以選擇性移除一第一聚合物相。
參考圖1，展示根據本發明之實施例之用於崁段共聚物微影(例如，用於蝕刻在一預遮罩圖案上具有一崁段共聚物層之一基板及提供於其上之一平坦化中性層)之一例示性方法10。此方法可用於積體電路之領域中，例如，作為減小電晶體大小及間距及/或校正小尺寸特徵中之缺陷之一構件。因此，可藉由應用根據本發明之實施例之一方法在積體電路中達成小於100nm之特徵，例如，小於50nm之特徵，舉例而言，小於20nm之特徵(例如，小於16nm之特徵或14nm或小於10nm之特徵(舉例而言，5nm))。
此方法10包括獲得(12)在包括一預遮罩圖案之一基板及上覆該基板之一平坦化中性層上之一自組織崁段共聚物層之步驟。在實施例中，該基板可為一半導體基板。該半導體基板可為矽基板或二氧化矽基板。此基板亦可為一分層結構(例如，一矽-絕緣體-矽結構)及/或可具有藉由先前處理步驟提供於其中之結構。替代性地，該基板可由一上層製成或可包括該上層，該上層係由一硬遮罩材料(諸如氮化矽、氮氧化矽、二氧化矽或碳氧化矽、旋塗玻璃(SOG/SOC)或其等之組 合)製成。
自組織崁段共聚物層包括具有相互不同之蝕刻抗性之至少兩個聚合物組分。例如，可(例如)藉由塗刷、輥壓、噴射、噴墨施加或旋塗而於基板上塗佈由藉由其等鏈端之共價鍵連接之兩個或兩個以上化學上不同之均聚物崁段組成之一聚合組合物。此外，該聚合組合物可包括添加劑(例如，黏著劑、助黏劑及/或溶劑)。例如，自組織崁段共聚物層可由包括彼此共價鍵結之兩種類型之聚合物鏈之一雙崁段共聚物組合物形成。例如，此雙崁段共聚物可包括聚苯乙烯-聚異丁烯、聚苯乙烯-異戊二烯、聚二甲基矽氧烷-聚異丁烯、聚苯乙烯-聚乙烯氧化物、聚苯乙烯-聚丙烯氧化物、聚氧化乙烯-聚(氰基聯苯氧)己基甲基丙烯酸酯、聚苯乙烯-聚甲基丙烯酸、聚氧化乙烯-聚乙烯基吡啶、聚苯乙烯-聚乙烯基吡啶或聚異戊二烯-聚羥基苯乙烯。較佳地，此雙崁段共聚物可包括共價鍵結至聚甲基丙烯酸甲酯(PMMA)鏈之聚苯乙烯(PS)鏈，其中聚苯乙烯及PMMA具有用於使用氬電漿之乾式蝕刻之一有利蝕刻抗性比。替代性地，自組織崁段共聚物層可由一三崁段共聚物組合物形成，(例如)其中兩種類型之聚合物鏈A、B係以一A-B-A形式鍵結或其中三種類型之聚合物鏈A、B、C係以一A-B-C形式鍵結。在一實施例中，該聚合物組分之一者(例如，該第二聚合物組分)可為聚苯乙烯。此係有利的，因為根據本發明之對中性層之電漿蝕刻方法令人驚訝地並不很大程度蝕刻聚苯乙烯(及/或在蝕刻之後並不很大程度使聚苯乙烯結構變形)，而其對於其他組分(舉例而言，諸如眾所周知很難蝕刻之PMMA)卻具有良好蝕刻能力。此允許在並不很大程度蝕刻或並不使一第二組分(該第二組分可餘留以形成一明確定義之遮罩)變形的情況下，選擇性蝕刻一組分。
在一實施例中，該聚合物組分之一者(例如，該第一聚合物組分)可為PMMA。
此外，自組織崁段共聚物層具有藉由至少兩個聚合物組分之微相分離而形成之一共聚物圖案結構。例如，可使塗佈於基板上之聚合組合物(例如)在高於玻璃轉變或熔化溫度之一溫度下退火，在此期間該聚合組合物之組分可自組裝成結構化域，從而形成共聚物圖案結構。例如，可在高於該組合物之至少一聚合組分之玻璃轉變或熔化溫度之最低值之一溫度下使用熱退火。退火時間可經選擇以允許自組裝且可在0.01小時至300小時之範圍中，較佳是在0.1小時與24小時之間。在退火之前，可執行一預烘以在崁段共聚物沈積(例如，藉由旋塗澆鑄)之後移除任何殘留溶劑。在PS-PMMA崁段共聚物之情況中，可(例如)在範圍70℃至130℃內(例如，100℃)之一溫度下執行此預烘持續30秒至120秒(例如，60秒)。選取導致跨基板之一均勻膜之預烘條件係有利的。在PS-PMMA崁段共聚物之情況中，可在處於惰性(例如，N2)氣氛下之一烘箱中，(例如)在自200℃至300℃(例如，250℃)之一溫度下執行該崁段共聚物之實際退火持續自100秒至500秒(例如，300秒)之一時間間隔。
如此項技術所知，藉由選擇在崁段共聚物中之各崁段之一適當總鏈長度及分子量(例如，選擇一適當Flory Huggins參數)，可調諧此共聚物圖案結構之形態(例如)以在該崁段共聚物層中產生薄片、圓柱體或球體。可(例如)選擇該崁段共聚物之分子量，使得該等崁段之端至端距離係與預期圖案之最小特徵相當。較佳分子量可在(例如)自200g/mol至1000000g/mol之範圍內(例如，自2000g/mol至100000g/mol)。
參考圖1及圖2。在根據本發明之實施例中，方法10包括在基板23上提供(18)一預遮罩圖案22'及一平坦化中性層22"。此預遮罩圖案22'可包括用於對準共聚物圖案結構之複數個導件。此複數個導件可藉由一物理或化學性質之局部差異(例如，親水性之局部差異)形成。 可藉由如此項技術所知之方法產生該預遮罩。例如，製圖磊晶方法可用於在基板上刻上一浮雕結構，使得因此形成之低空間頻率圖案可用於約束及對準高空間頻率崁段共聚物圖案。類似地，化學磊晶方法可用於在其中化學性質(例如，親水性)之局部差異誘發在BCP中之一聚合物組分沿著此等圖案之一優先對準之基板上提供一圖案。因此，共聚物圖案結構之該對準可基於優先吸引一相組分至預遮罩圖案，例如，基於該等相組分之不同化學性質(例如，親水性/疏水性之一差異)。因此，可在共聚物圖案結構中獲得該預遮罩圖案之一複製，例如，該基板附近之預遮罩圖案之一空間倍頻。視需要，例如，可藉由一均勻(例如，一選擇性、蝕刻、切割或研磨步驟)移除崁段共聚物層(例如，開始於自基板移除(例如，遠端或遠距)之側)之頂部以移除其中此圖案複製可偏離該預遮罩之區域。例如，圖2繪示在退火之後之具有留存至提供於一基板(例如，基板23)上之層22之一層狀共聚物圖案結構之一崁段共聚物層21。層22包括一預遮罩圖案。此外，層22包括一中性層22"(NUL)。
本發明之實施例可進一步包括藉由施加與經施加用於蝕刻NUL蝕刻層之蝕刻化學物相同之蝕刻化學物而形成預遮罩圖案，其中該蝕刻時間經調適以修整(橫向減小)預遮罩圖案結構直至達成所需臨界尺寸。
如圖2及圖3之實施例中所展示，可以一中性層22"平坦化預遮罩圖案22'，即，該中性層填充兩個相鄰預遮罩圖案線/結構之間之渠溝(間隙)導致在崁段共聚物層21下面之一平坦化(平坦)上部。藉此該預遮罩圖案22'之結構嵌入於該中性層22"中且形成整個層22。
用於產生預遮罩22'之方法為熟習此項技術者所知且可(例如)如2012年2月由Somervell等人在SPIE Advanced Lithography出版之「Comparison of Directed Self-Assembly Integrations」中所描述而產 生。藉由圖解，於圖2及圖3中展示預遮罩圖案22'及中性層22"。例如，崁段聚合物層21可包括交替一第一聚合物組分(例如，PMMA 25)及一第二聚合物組分(例如，聚苯乙烯24)之崁段域。圖3繪示在蝕除該第一聚合物組分(例如，PMMA 25)之後之崁段聚合物層21。
在實施例中，中性層可為包括構成崁段共聚物之各組分之單體之一隨機共聚物。此係有利的，因為其有助於中性層與該隨機共聚物之間之化學相容性。在實施例中，中性層可為包括構成崁段共聚物之第一組分之單體及構成崁段共聚物之第二組分之單體之一隨機共聚物。在實施例中，中性層可攜載親水基團(舉例而言，諸如羥基基團)。此係有利的，因為其促進該中性層上之崁段共聚物之自組裝。在本發明之實施例中，中性層可包括約50%聚苯乙烯及約50%PMMA之一混合物。
在特定實施例中，中性層係一羥基封端之聚(苯乙烯-隨機-甲基丙烯酸甲酯)刷((PS-r-MMA)-OH)。該中性層之組合物使崁段共聚物能夠在退火程序期間自組裝。此(PS-r-MMA)-OH在與包括聚苯乙烯及聚甲基丙烯酸甲酯崁段之一崁段共聚物一起使用時尤其有利。
方法10進一步包括使用藉由一灰化氣體之單一電漿蝕刻步驟或一序列電漿蝕刻步驟執行自組織崁段共聚物層之一蝕刻(例如，一電漿蝕刻)14以選擇性移除一第一聚合物相。該序列電漿蝕刻步驟可包括使用由一灰化氣體形成之電漿之一電漿蝕刻步驟之後或之前為使用由一實質上純惰性氣體形成之電漿之一電漿蝕刻/濺鍍步驟。
此一灰化氣體可為任何合適灰化氣體。可使用之一灰化氣體之一實例係氧。在一些實施例中，為防止灰化發生太快，灰化氣體可以小於50%、有利地小於20%、又更有利地小於10%之一濃度存在。實質上純係指僅包括可忽略量之雜質之一氣體混合物且應解釋為優先純，儘管此混合物可含有如所知並不以一顯著方式影響電漿蝕刻之此 等小量之其他元素或分子之痕量。惰性氣體係指並不經歷或僅以一可忽略程度經歷與崁段共聚物材料及其成份之化學反應之一氣體。例如，鈍氣及氮氣可能不反應或僅與有機化合物弱反應。
惰性氣體電漿蝕刻可包括一濺鍍步驟。例如，一氬(Ar)電漿可用於選擇性移除對應於一聚合物組分(例如，PMMA)之材料，而留下形成於另一聚合物組分(例如，聚苯乙烯)中之共聚物圖案結構於適當位置中。若該共聚物包括兩個以上組分，則對使用此惰性氣體蝕刻之蝕刻抗性可針對此等組分而不同，使得可藉由蝕刻(例如，實質上蝕除一第一組分，以一較小程度蝕除一第二組分，及留下甚至更少受影響之一第三組分)形成三維結構。
在實施例中，對於一第一聚合物組分相對於一第二聚合物組分之蝕刻14之選擇性可為8或更高。
例如，對於一聚苯乙烯-崁段-聚(甲基丙烯酸甲酯)層(PS-b-PMMA)，氬電漿可在最低限度侵蝕聚苯乙烯圖案結構之情況下移除PMMA。例如，使用氬電漿之一乾式蝕刻步驟在沒有偏壓或低偏壓之情況下可達成(例如)8或更高之PMMA相對於PS選擇性。
本發明之至少一些實施例之一優點為，灰化氣體電漿蝕刻可自惰性氣體蝕刻/濺鍍步驟移除蝕刻殘留物，例如，在PS-b-PMMA層中，可藉由氧蝕刻步驟將濺鍍或重新沈積於聚苯乙烯上之非揮發性PMMA蝕刻殘留物轉換成揮發性材料且隨後經有效移除。
在根據本發明之實施例中，方法10包括使用餘留聚合物相作為一遮罩來蝕刻中性層之步驟16。
在本發明之實施例中，藉由使用包括一惰性氣體及H2之一電漿蝕刻來蝕刻中性層，藉此獲得自聚苯乙烯(作為一遮罩之餘留聚合物相)至中性層中之一良好圖案轉印。較佳地，使用Ar/H2電漿。
較佳地，在低電漿密度情況下執行惰性氣體/H2(例如，Ar/H2)電 漿蝕刻，使得在該惰性氣體/H2(例如，Ar/H2)電漿暴露期間並未過度消耗聚苯乙烯及/或將其磨蝕。在蝕刻腔室中小於50mT、較佳小於10mT之一低總壓下獲得該低密度電漿。
當將一含碳(C)之氣體(例如，一聚合氣體)添加至Ar/H2電漿時，獲得對邊緣均勻度之經改善控制。
在一特定實例中，其中將CH4添加至Ar/H2電漿，對於25.68nm之一線寬(或臨界尺寸CD)獲得1.71之一標準偏差(3σ)。此表示相對於對於約相同CD值僅使用Ar/H2電漿而未添加含碳之氣體(例如，聚合氣體)之情況下所獲得之22.3之3σ值約1數量級之邊緣均勻度之一改善。
該聚合氣體係一含碳(C)之氣體。在本發明之實施例中，該含碳之氣體可進一步包括氫。此等含碳之氣體之實例係碳氫化合物，諸如CH4、C2H4、C2H6、C3H8及其等之任何混合物。CH4係尤其有利地，此係因為CH4更便宜且比其他含碳之氣體更少聚合。
在一些實施例中，含碳之氣體可進一步包括氫及鹵素化合物。此等含碳及鹵素之氣體之實例係CH3F、CH2F2、C2H2F4、CH3I及其等之任何混合物。
在又其他實施例中，含碳之氣體可進一步包括氧。此等含碳及氧之氣體之實例係COS、CO2及其等之任何混合物。當該含碳之氣體進一步包括氧時，COS係較佳的。
不希望受理論限制，據信含碳之氣體保護餘留聚合物相(其作為一遮罩)，藉此在中性層蝕刻期間保持該遮罩之輪廓。
在特定實施例中，其中在中性層蝕刻期間已將CH4添加至Ar/H2電漿，已更佳保持聚苯乙烯輪廓且藉此已實質上改善至中性層及下伏基板之圖案轉印。
在特定實例中，腔室中之總壓係約5mT至10mT，RF功率係約100W且將約100sccm H2、100sccm Ar及5sccm至10sccm CH4供應給 該腔室。每當施加50W至100W之一偏壓時，對於具有6nm至8nm之一厚度之一中性層蝕刻時間係約15秒。
圖4展示在蝕刻腔室中在低總壓下(a)使用Ar/O2之PMMA蝕刻之後及(b)在使用Ar/H2電漿之中性層蝕刻之後之SEM橫截面圖。如可見，將形成於雙崁段共聚物層中之圖案(圖(a)在約10.3nm之一中性層之頂部上具有35.9nm之一高度之PS線)轉印至中性層中。圖(b)展示PS之21nm之一總餘留高度，其係在NUL蝕刻期間消耗一些聚苯乙烯之一指示。然而，保持該輪廓且該等線之均勻度係非常好的。
方法10可進一步包括藉由施加其中添加一含碳之氣體之一惰性氣體/H2(例如，Ar/H2)蝕刻化學物(例如，如上文任何實施例中所揭示)形成預遮罩圖案22'。對該預遮罩圖案之蝕刻時間經調適以修整(橫向減小線寬)預遮罩圖案結構直至達成所需臨界尺寸。
在實施例中，預遮罩圖案可由一交聯材料(舉例而言，諸如交聯聚苯乙烯(X-PS))形成。
在特定實例中，取決於必須達成之最終臨界尺寸(CD)，對由形成預遮罩圖案22'之交聯聚苯乙烯(X-PS)製成之層之蝕刻時間係約60秒至90秒。該X-PS層係直接沈積於基板上或上覆該基板之硬遮罩層上。
在一特定實例中，X-PS層具有約6nm之一厚度。當使用由Ar/H2/CH4組成之一蝕刻化學物時，獲得持續60秒之25.68nm之一CD值(3σ=1.71)，持續75秒之20.52nm之一CD(3σ=2.60)及持續90秒之15.42nm之一CD(3σ=6.84)。不希望受理論限制，據信含碳之氣體與餘留聚苯乙烯層之頂部交互作用，藉此形成保護該頂部之一薄層(若在修整程序期間，則為該餘留聚苯乙烯)。因此，獲得具有非常窄的線之一預遮罩圖案22'，同時保持對輪廓及線邊緣粗糙度之一良好控制。
在根據本發明之實施例中，方法10可進一步包括在蝕除來自崁段共聚物層之該第一聚合物組分(例如，PMMA材料)及作為一微影抗蝕劑遮罩之餘留中性層(在該第一聚合物組分下方)之後使用餘留聚合物組分或若干組分(例如，形成於聚苯乙烯中之圖案)蝕刻基板之步驟(圖1中未展示)。
替代性地，當一硬遮罩層(未展示)存在於基板23與NUL層22"之間時，首先圖案化該硬遮罩層且接著將該圖案轉印至該基板。
在一第二態樣中，本發明係關於一種至少部分製造之積體電路40(例如，如圖3中所展示)，其包括提供於一基板23上之一聚合物圖案結構24。此聚合物圖案結構係藉由根據本發明之第一態樣之一方法蝕除一崁段共聚物層21之至少第一聚合物組分25而獲得。此一結構通常包括其中已蝕除至少第一聚合物組分25之一崁段共聚物層，該聚合物圖案具有小於50nm、有利地小於20nm、更有利地小於16nm之一半節距。根據本發明之方法進一步圖案化NUL層22"，藉此暴露在底下之基板或硬遮罩層。
使用化學磊晶流程製備用於其中最佳化PMMA及中性層蝕刻之當前實例之引導式自組裝樣本。於中性層之頂部上塗佈及退火使一30nm至35nm厚之崁段共聚物(PS-b-PMMA)膜。在退火之前，在旋塗澆鑄之後可執行一預烘以移除任何殘留溶劑。可在100℃下執行此預烘持續60秒且導致跨300mm晶圓之一均勻膜。在處於N2氣氛下之一烘箱中在250℃下執行該崁段共聚物之實際退火持續300秒。
中性層(6nm至8nm)係聚苯乙烯及PMMA之一混合物。崁段共聚物係在氮化矽基板上與交聯聚苯乙烯(PS)之導引條紋自對準。在退火之後，崁段共聚物形成14nm半節距之薄片狀PMMA/PS線/空間結構。
21‧‧‧崁段共聚物層/崁段聚合物層
22‧‧‧層
22'‧‧‧預遮罩圖案
22"‧‧‧中性層(NUL)
23‧‧‧基板
24‧‧‧聚合物圖案結構/第二聚合物組分/聚苯乙烯
40‧‧‧部分製造之積體電路

Claims (17)

  1. 一種用於崁段共聚物微影之方法，該方法包括：在位於一基板上的一預遮罩層上，形成一具有多個脊和多個谷的預遮罩圖案，其中該預遮罩層與該基板為不同材料，其中該等脊和該等谷包含多個用於對準一共聚物圖案結構之多個導件；在形成該預遮罩圖案後，在該基板上形成一中性層，其中該中性層填充該預遮罩圖案的該等谷以將該該預遮罩層平坦化並促進一崁段共聚物層的自組織化；在該經平坦化的預遮罩層(22")上形成(12)一自組織崁段共聚物層(21)，該自組織崁段共聚物層(21)包括具有相互不同之蝕刻抗性之至少兩個聚合物組分(24、25)，此外，該自組織崁段共聚物層(21)包括藉由該至少兩個聚合物組分(24、25)之微相分離而形成之一共聚物圖案結構，其中該中性層可為一隨機共聚物，其包括由該至少兩聚合物組分之每一者所構成之單體；選擇性蝕刻(14)該自組織崁段共聚物層(21)之一第一聚合物組分(25)，藉此餘留一第二聚合物組分(24)；以及使用該第二聚合物組分(24)作為一遮罩，施加一電漿蝕刻(16)至該中性層(22")，其中該電漿蝕刻(16)包括一惰性氣體及H2。
  2. 如請求項1之方法(10)，其中施加至該中性層(22")之該電漿蝕刻(16)包括Ar/H2。
  3. 如請求項1之方法(10)，其中施加至該中性層(22")之該電漿蝕刻(16)進一步包括一含碳(C)之氣體。
  4. 如請求項3之方法(10)，其中該含碳之氣體係選自由CH4、C2H4、C2H6、C3H8及其等之任何混合物組成的群組。
  5. 如請求項1之方法(10)，其中在該中性層(22")之該電漿蝕刻(16)期間，該蝕刻腔室中之總壓低於50mT。
  6. 如請求項1之方法(10)，其中該預遮罩圖案(22')係藉由施加使用包括一惰性氣體、H2及一含碳之氣體之一電漿之一電漿蝕刻及修整程序而形成(18)。
  7. 如請求項1之方法(10)，其中該預遮罩圖案(22')係藉由施加使用包括Ar/H2及CH4之一電漿之一電漿蝕刻及修整程序而形成(18)。
  8. 如請求項1之方法(10)，其中該共聚物圖案結構係藉由使該崁段共聚物層(21)退火而形成。
  9. 如請求項1之方法(10)，其中該第二聚合物組分(24)係聚苯乙烯。
  10. 如請求項1之方法(10)，其中該崁段共聚物包括一雙崁段共聚物，該雙崁段共聚物包括彼此共價鍵結之兩種類型的聚合物鏈。
  11. 如請求項10之方法(10)，其中該雙崁段共聚物包括聚苯乙烯-聚異丁烯、聚苯乙烯-異戊二烯、聚二甲基矽氧烷-聚異丁烯、聚苯乙烯-聚乙烯氧化物、聚苯乙烯-聚丙烯氧化物、聚氧化乙烯-聚(氰基聯苯氧)己基甲基丙烯酸酯、聚苯乙烯-聚甲基丙烯酸甲酯、聚苯乙烯-聚甲基丙烯酸、聚氧化乙烯-聚乙烯基吡啶、聚苯乙烯-聚乙烯基吡啶，或聚異戊二烯-聚羥基苯乙烯。
  12. 如請求項1之方法(10)，進一步包括選擇性蝕除(14)來自該崁段共聚物層(21)之該第一聚合物組分(25)的步驟，以及接下來使用該第二聚合物組分(24)或經蝕除該第一聚合物組分後所餘留的若干組分(24)作為一抗蝕劑遮罩來蝕刻該基板(23)之步驟。
  13. 如請求項1之方法(10)，其中一硬遮罩層係存在於該基板(23)與該中性層(22")之間。
  14. 如請求項1之方法(10)，其中選擇性蝕刻(14)該自組織崁段共聚物 層(21)之一第一聚合物組分(25)的步驟包括：使用一序列電漿蝕刻步驟以選擇性移除該第一聚合物相，其中該序列電漿蝕刻步驟可包括以灰化氣體形成之電漿進行之一電漿蝕刻步驟，並在其之後或之前以實質上純惰性氣體形成之電漿進行之一電漿蝕刻/濺鍍步驟。
  15. 如請求項14之方法，其中以灰化氣體形成之電漿進行之該電漿蝕刻步驟移除該電漿蝕刻/濺鍍步驟的蝕刻餘留物。
  16. 如請求項1之方法，其中該預遮罩層包括：直接沉積在該基板上的交聯聚苯乙烯(X-PS)，其中該等脊和該等谷係在該交聯聚苯乙烯中被界定。
  17. 如請求項1之方法，其中該基板包括一半導體材料，且其中該預遮罩層包括一交聯聚合物材料。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5973763B2 (ja) * 2012-03-28 2016-08-23 東京エレクトロン株式会社 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP6170378B2 (ja) * 2013-08-29 2017-07-26 東京エレクトロン株式会社 エッチング方法
US9666447B2 (en) 2014-10-28 2017-05-30 Tokyo Electron Limited Method for selectivity enhancement during dry plasma etching
FR3041119B1 (fr) 2015-09-11 2017-09-29 Commissariat Energie Atomique Procede de gravure selective d’un copolymere a blocs
FR3041120B1 (fr) * 2015-09-11 2017-09-29 Commissariat Energie Atomique Procede de gravure selective d’un copolymere a blocs
WO2017087410A2 (en) * 2015-11-16 2017-05-26 Tokyo Electron Limited Etching method for a structure pattern layer having a first material and second material
JP6643876B2 (ja) * 2015-11-26 2020-02-12 東京エレクトロン株式会社 エッチング方法
KR102637883B1 (ko) * 2015-12-11 2024-02-19 아이엠이씨 브이제트더블유 기판 상의 패턴 형성 방법, 그 방법에 관련된 반도체 장치 및 이용
US9899220B2 (en) 2015-12-15 2018-02-20 Imec Vzw Method for patterning a substrate involving directed self-assembly
US9978563B2 (en) * 2016-01-27 2018-05-22 Tokyo Electron Limited Plasma treatment method to meet line edge roughness and other integration objectives
CN105565261B (zh) * 2016-01-29 2018-02-16 中国科学院微电子研究所 定向自组装模板转移方法
KR102191606B1 (ko) 2016-11-30 2020-12-15 주식회사 엘지화학 적층체
FR3066497A1 (fr) * 2017-05-22 2018-11-23 Arkema France Procede pour l'assemblage de copolymeres a blocs par controle de l'energie de surface d'un materiau a l'aide d'un traitement reducteur
FR3066498A1 (fr) * 2017-05-22 2018-11-23 Arkema France Procede pour l'assemblage de copolymeres a blocs par controle de l'energie de surface d'un materiau par traitement reducteur plasma
JP7027674B2 (ja) 2017-09-13 2022-03-02 エルジー・ケム・リミテッド パターン化基板の製造方法
CN108231984A (zh) * 2018-01-31 2018-06-29 华南理工大学 一种相分离手段实现的钙钛矿图案化膜片及其制作方法
FR3085389B1 (fr) * 2018-09-03 2021-02-12 Commissariat Energie Atomique Procede de gravure d’un copolymere a blocs comprenant une etape de depot selectif
CN112713086A (zh) * 2019-10-24 2021-04-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060113182A1 (en) * 2004-11-29 2006-06-01 Samsung Electronics Co., Ltd. Driving frequency modulation system and method for plasma accelerator
US20120025233A1 (en) * 2010-07-28 2012-02-02 Kabushiki Kaisha Toshiba Light emitting device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472196B2 (ja) * 1999-06-01 2003-12-02 キヤノン株式会社 エッチング方法及びそれを用いた半導体装置の製造方法
JP3940546B2 (ja) 1999-06-07 2007-07-04 株式会社東芝 パターン形成方法およびパターン形成材料
JP3403374B2 (ja) * 2000-05-26 2003-05-06 松下電器産業株式会社 有機膜のエッチング方法、半導体装置の製造方法及びパターンの形成方法
CN100343210C (zh) * 2001-08-06 2007-10-17 昭和电工株式会社 六氟乙烷的生产方法及其应用
JP2004281837A (ja) * 2003-03-18 2004-10-07 Hitachi Ltd 半導体装置の製造方法
US7371684B2 (en) * 2005-05-16 2008-05-13 International Business Machines Corporation Process for preparing electronics structures using a sacrificial multilayer hardmask scheme
JP5193454B2 (ja) * 2005-10-31 2013-05-08 株式会社東芝 短波長用偏光素子及び偏光素子製造方法
US7723009B2 (en) * 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US7989026B2 (en) * 2008-01-12 2011-08-02 International Business Machines Corporation Method of use of epoxy-containing cycloaliphatic acrylic polymers as orientation control layers for block copolymer thin films
US8101261B2 (en) * 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
JP4654279B2 (ja) * 2008-08-28 2011-03-16 株式会社日立製作所 微細構造を有する高分子薄膜およびパターン基板の製造方法
WO2010096363A2 (en) 2009-02-19 2010-08-26 Arkema Inc. Nanofabrication method
US8828493B2 (en) * 2009-12-18 2014-09-09 International Business Machines Corporation Methods of directed self-assembly and layered structures formed therefrom
US8268180B2 (en) * 2010-01-26 2012-09-18 Wisconsin Alumni Research Foundation Methods of fabricating large-area, semiconducting nanoperforated graphene materials
JP5259661B2 (ja) * 2010-09-07 2013-08-07 株式会社東芝 パターン形成方法
KR101824285B1 (ko) * 2010-09-29 2018-01-31 제이에스알 가부시끼가이샤 패턴 형성 방법, 레지스트 하층막 및 레지스트 하층막 형성용 조성물
JP5703896B2 (ja) * 2011-03-29 2015-04-22 凸版印刷株式会社 パターン形成方法およびパターン形成体
JP5846568B2 (ja) * 2011-04-13 2016-01-20 東京応化工業株式会社 相分離構造を有する層を表面に備える基板の製造方法
US8691925B2 (en) * 2011-09-23 2014-04-08 Az Electronic Materials (Luxembourg) S.A.R.L. Compositions of neutral layer for directed self assembly block copolymers and processes thereof
WO2013143813A1 (en) * 2012-03-28 2013-10-03 Asml Netherlands B.V. Methods of providing patterned templates for self-assemblable block copolymers for use in device lithography

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060113182A1 (en) * 2004-11-29 2006-06-01 Samsung Electronics Co., Ltd. Driving frequency modulation system and method for plasma accelerator
US20120025233A1 (en) * 2010-07-28 2012-02-02 Kabushiki Kaisha Toshiba Light emitting device

Also Published As

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