TWI570715B - 記憶體中之比較操作 - Google Patents

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TWI570715B
TWI570715B TW104118412A TW104118412A TWI570715B TW I570715 B TWI570715 B TW I570715B TW 104118412 A TW104118412 A TW 104118412A TW 104118412 A TW104118412 A TW 104118412A TW I570715 B TWI570715 B TW I570715B
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TW
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value
values
line
coupled
memory cells
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TW104118412A
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TW201614650A (en
Inventor
凱爾Ｂ 惠勒
卓依Ａ 曼寧
理查Ｃ 墨菲
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美光科技公司
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Description

記憶體中之比較操作
本發明一般而言係關於半導體記憶體裝置及方法，且更特定而言係關於與在一記憶體中執行比較操作有關之裝置及方法。
記憶體器件通常經提供為電腦或其他電子系統中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之諸多不同類型之記憶體。揮發性記憶體可需要電力來維持其資料(例如，主機資料、錯誤資料等)且包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)及閘流體隨機存取記憶體(TRAM)以及其他。非揮發性記憶體可藉由在未供電時保持所儲存資料而提供持續資料且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁阻式隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)以及其他。
電子系統通常包含可擷取及執行指令且將所執行指令之結果儲存至一適合位置之若干個處理資源(例如，一或多個處理器)。一處理器可包括(舉例而言)可執行指令以對資料(例如，一或多個運算元)執行諸如AND、OR、NOT、NAND、NOR及XOR邏輯操作之邏輯操作之若干個功能單元(例如，在本文中稱為功能單元電路(FUC))，諸如 算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及/或一組合邏輯區塊。
在將指令提供至功能單元電路以用於執行中可涉及一電子系統中之若干個組件。可(例如)由諸如一控制器及/或主機處理器之一處理資源產生該等指令。資料(例如，將對其執行指令以執行邏輯操作之運算元)可儲存於可由FUC存取之一記憶體陣列中。可自記憶體陣列擷取指令及/或資料且在FUC開始對資料執行指令之前對指令及/或資料進行定序及/或緩衝。此外，由於可透過FUC在一或多個時脈循環中執行不同類型之操作，因此亦可對操作及/或資料之中間結果進行定序及/或緩衝。
在諸多例項中，處理資源(例如，處理器及/或相關聯之FUC)可在記憶體陣列外部，且可存取資料(例如，經由處理資源與記憶體陣列之間的一匯流排以執行指令)。可經由一匯流排將資料自記憶體陣列移動至在記憶體陣列外部之暫存器。
100‧‧‧計算系統/系統
110‧‧‧主機
130‧‧‧記憶體陣列/陣列
140‧‧‧控制電路/晶粒上控制器
142‧‧‧位址電路
144‧‧‧輸入/輸出電路
146‧‧‧列解碼器
148‧‧‧寫入電路
150‧‧‧感測電路
152‧‧‧行解碼器
154‧‧‧控制匯流排
156‧‧‧輸入/輸出匯流排
160‧‧‧記憶體器件/器件
202‧‧‧存取器件/電晶體/特定胞元電晶體/存取電晶體/ 特定記憶體胞元電晶體
203‧‧‧儲存元件/電容器/信號
204‧‧‧選擇線/列信號/字線
204-0‧‧‧選擇線/信號/列/列信號
204-1‧‧‧選擇線/信號/列/列信號
204-2‧‧‧選擇線
204-3‧‧‧選擇線
204-N‧‧‧選擇線
204-R‧‧‧列
205-0‧‧‧感測線/數位線/互補感測線/互補感測線對/信號/感測線電壓信號
205-1‧‧‧感測線/數位線/互補感測線/互補感測線對/信號/感測線電壓信號/電壓信號
205-2‧‧‧電壓信號/互補感測線/互補感測線對
205-M‧‧‧感測線/數位線/互補感測線/互補感測線對
206‧‧‧感測放大器
206-1‧‧‧感測放大器
206-P‧‧‧感測放大器
207-1‧‧‧電晶體/通過電晶體
207-2‧‧‧電晶體/通過電晶體
208-1‧‧‧NMOS電晶體/電晶體
208-2‧‧‧NMOS電晶體/電晶體
209-1‧‧‧PMOS電晶體/電晶體
209-2‧‧‧PMOS電晶體/電晶體
211‧‧‧控制信號/信號
211-1‧‧‧控制信號/信號/控制線
211-2‧‧‧控制信號/信號/控制線
212-1‧‧‧負控制信號/啟用信號/信號/控制線/累加器控制信號
212-2‧‧‧正控制信號/啟用信號/信號/控制線/累加器控制信號
213‧‧‧信號/InvD信號
214-1‧‧‧反相電晶體/電晶體
214-2‧‧‧反相電晶體/電晶體
216-1‧‧‧電晶體
216-2‧‧‧電晶體
217-1‧‧‧節點/共同節點
217-2‧‧‧節點/共同節點
218-1‧‧‧電晶體
218-2‧‧‧電晶體
225‧‧‧平衡電壓
226‧‧‧平衡信號/信號
228‧‧‧負控制信號/感測放大器控制信號
230‧‧‧記憶體陣列/陣列
231‧‧‧計算組件
250‧‧‧感測電路
264-1‧‧‧行解碼線/選定行解碼線/線
264-R‧‧‧行解碼線/選定行解碼線/線
266-1‧‧‧輸入/輸出線
266-2‧‧‧輸入/輸出線
268‧‧‧次級感測放大器
270-0‧‧‧一個電晶體一個電容器記憶體胞元/記憶體胞元 /胞元/選定記憶體胞元
270-1‧‧‧一個電晶體一個電容器記憶體胞元/記憶體胞元/胞元/選定記憶體胞元
270-2‧‧‧一個電晶體一個電容器記憶體胞元/記憶體胞元/胞元/選定記憶體胞元
270-3‧‧‧一個電晶體一個電容器記憶體胞元/記憶體胞元/胞元/選定記憶體胞元
270-N‧‧‧一個電晶體一個電容器記憶體胞元/記憶體胞元
270-F‧‧‧胞元/記憶體胞元/選定記憶體胞元
272‧‧‧接地電壓
274‧‧‧供應電壓
285-1‧‧‧時序圖
285-2‧‧‧時序圖
285-3‧‧‧時序圖
285-4‧‧‧時序圖
285-5‧‧‧時序圖
290‧‧‧正控制信號/感測放大器控制信號/信號/所累加值/資料值
304-0‧‧‧選擇線
304-1‧‧‧選擇線
304-2‧‧‧選擇線
304-3‧‧‧選擇線
304-4‧‧‧選擇線
304-5‧‧‧選擇線
304-6‧‧‧選擇線
304-7‧‧‧選擇線
304-8‧‧‧選擇線
304-9‧‧‧選擇線
305-1‧‧‧感測線
305-2‧‧‧感測線
305-3‧‧‧感測線
305-4‧‧‧感測線
320-0‧‧‧第一值
320-1‧‧‧第一值
320-2‧‧‧第一值
320-3‧‧‧第一值
320-4‧‧‧第一值
322-0‧‧‧第二值
322-1‧‧‧第二值
322-2‧‧‧第二值
322-3‧‧‧第二值
322-4‧‧‧第二值
324-0‧‧‧tmp值
324-1‧‧‧tmp值
324-2‧‧‧tmp值
324-3‧‧‧tmp值
324-4‧‧‧tmp值
326-0‧‧‧tmpset值
326-1‧‧‧tmpset值
326-2‧‧‧tmpset值
326-3‧‧‧tmpset值
326-4‧‧‧tmpset值
328-0‧‧‧第一位元
328-1‧‧‧第一位元
328-2‧‧‧第一位元
328-3‧‧‧第一位元
328-4‧‧‧第一位元
330‧‧‧陣列/記憶體陣列/陣列部分
330-0‧‧‧第二位元
330-1‧‧‧第二位元
330-2‧‧‧第二位元
330-3‧‧‧第二位元
330-4‧‧‧第二位元
402-1‧‧‧電晶體/儲存元件/記憶體胞元/存取電晶體/選定胞元
402-2‧‧‧電晶體/存取電晶體/儲存元件/記憶體胞元
403-1‧‧‧電容器
403-2‧‧‧電容器
404-X‧‧‧列/字線
404-Y‧‧‧列/字線
405-1‧‧‧資料線/互補資料線
405-2‧‧‧資料線/互補資料線
406‧‧‧感測放大器/經預種感測放大器
407-1‧‧‧下拉電晶體/通過電晶體
407-2‧‧‧下拉電晶體/通過電晶體/電晶體
408-1‧‧‧負載/通過電晶體/電晶體/p通道電晶體
408-2‧‧‧負載/通過電晶體/電晶體/p通道電晶體
409-1‧‧‧電晶體/n通道電晶體
409-2‧‧‧電晶體/n通道電晶體
412-1‧‧‧作用中負控制信號線/負控制信號線/負控制信號
412-2‧‧‧作用中正控制信號線/正控制信號線/正控制信號
413-1‧‧‧ANDinv控制信號線
413-2‧‧‧ORinv控制信號線
414-1‧‧‧下拉電晶體/電晶體
414-2‧‧‧下拉電晶體/電晶體
416-1‧‧‧電晶體
416-2‧‧‧電晶體
418-1‧‧‧負載/通過電晶體
418-2‧‧‧負載/通過電晶體
419‧‧‧互補控制信號/控制信號
421-1‧‧‧隔離電晶體/非導電隔離電晶體
421-2‧‧‧隔離電晶體/非導電隔離電晶體
421-3‧‧‧隔離電晶體
421-4‧‧‧隔離電晶體
423‧‧‧移位電路
430‧‧‧記憶體陣列/陣列
431‧‧‧計算組件/累加器
439-1‧‧‧電晶體
439-2‧‧‧電晶體
450‧‧‧感測電路
480‧‧‧控制信號
482‧‧‧靜態鎖存器/鎖存器/交叉耦合之鎖存器
484-1‧‧‧鎖存器輸入
484-2‧‧‧鎖存器輸入
505-1‧‧‧互補資料線/資料線
505-2‧‧‧互補資料線/資料線
506‧‧‧感測放大器
515‧‧‧鎖存器/交叉耦合之鎖存器
527-1‧‧‧n通道電晶體/電晶體
527-2‧‧‧n通道電晶體/電晶體
528‧‧‧作用中負控制信號/信號/RnIF負控制信號
529-1‧‧‧p通道電晶體/電晶體
529-2‧‧‧p通道電晶體/電晶體
531‧‧‧計算組件
533-1‧‧‧鎖存器輸入
533-2‧‧‧鎖存器輸入
538‧‧‧平衡電壓
586-1‧‧‧電晶體
586-2‧‧‧電晶體
588‧‧‧電晶體
590‧‧‧作用中正控制信號/信號/ACT正控制信號
705-1‧‧‧互補感測線/真實感測線
705-2‧‧‧互補感測線
706‧‧‧感測放大器
707-1‧‧‧通過閘極
707-2‧‧‧通過閘極
713-5‧‧‧邏輯操作選擇邏輯/邏輯
731‧‧‧計算組件
742‧‧‧交換電晶體
750‧‧‧感測電路
752‧‧‧邏輯選擇電晶體
754‧‧‧邏輯選擇電晶體
762‧‧‧邏輯選擇電晶體
764‧‧‧邏輯選擇電晶體
844‧‧‧行A
845‧‧‧行B
847‧‧‧列
875‧‧‧連接路徑
876‧‧‧列
877‧‧‧列
878‧‧‧列
879‧‧‧列
880‧‧‧標題
A‧‧‧計算組件
ACT‧‧‧控制信號/作用中正控制信號/正控制信號/信號/信號電壓
AND‧‧‧控制信號
ANDinv‧‧‧控制信號
Accum‧‧‧正控制信號/信號/累加器控制信號
Accumb‧‧‧負控制信號/信號/累加器控制信號
B‧‧‧感測放大器
CD-1‧‧‧行解碼線
CD-R‧‧‧行解碼線
D‧‧‧感測線/數位線/互補感測線
D_‧‧‧感測線/數位線/互補感測線
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
EQ‧‧‧控制信號/信號
FF‧‧‧信號/選擇信號/邏輯選擇控制信號
FT‧‧‧信號/選擇信號/邏輯選擇控制信號
GND‧‧‧接地電壓/電壓/接地/全軌電壓
IO‧‧‧輸入/輸出線
IO_‧‧‧輸入/輸出線
ISO‧‧‧信號/控制信號
InvD‧‧‧信號
LOAD‧‧‧控制信號
NORM‧‧‧控制信號
OR‧‧‧控制信號
ORinv‧‧‧控制信號
PASS‧‧‧邏輯操作選擇邏輯信號/控制信號
PASS*‧‧‧邏輯操作選擇邏輯信號/控制信號
Passd‧‧‧信號/控制信號
Passdb‧‧‧信號/控制信號
RnIF‧‧‧控制信號/作用中負控制信號/信號/負控制信號
S1‧‧‧節點/區域動態節點
S2‧‧‧節點/區域動態節點
SHIFT‧‧‧互補控制信號/控制信號
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
t4‧‧‧時間
t5‧‧‧時間
t6‧‧‧時間
t7‧‧‧時間
t8‧‧‧時間
t9‧‧‧時間
t10‧‧‧時間
t11‧‧‧時間
t12‧‧‧時間
t13‧‧‧時間
t14‧‧‧時間
TF‧‧‧信號/控制信號/邏輯選擇控制信號
TT‧‧‧信號/選擇信號/邏輯選擇控制信號
VDD‧‧‧供應電壓/電壓/導軌電壓/經啟動正控制信號電壓/全軌電壓
VDD/2‧‧‧平衡電壓
圖1係根據本發明之若干項實施例之呈包含一記憶體器件之一計算系統之形式之一裝置之一方塊圖。
圖2A圖解說明根據本發明之若干項實施例之一記憶體陣列之一部分之一示意圖。
圖2B圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖2C-1及圖2C-2圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖。
圖2D-1及圖2D-2圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖。
圖2E圖解說明根據本發明之若干項實施例之耦合至感測電路之 一記憶體陣列之一部分之一示意圖。
圖3A圖解說明根據本發明之若干項實施例展示處於與執行一串列比較操作相關聯之一特定階段之一陣列之一部分之胞元狀態之一邏輯圖。
圖3B圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3C圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3D圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3E圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3F圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3G圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3H圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3I圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3J圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3K圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3L圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖3M圖解說明展示處於與執行一比較操作相關聯之一特定階段之陣列部分之胞元狀態之一邏輯圖。
圖4圖解說明根據本發明之若干項實施例之感測電路之一示意圖。
圖5圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。
圖6A圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖6B圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。
圖7係圖解說明根據本發明之若干項實施例之具有可選擇邏輯操作選擇邏輯之感測電路之一示意圖。
圖8係圖解說明根據本發明之若干項實施例之由一感測電路實施之可選擇邏輯操作結果之一邏輯表。
本發明包含與記憶體之比較操作有關之裝置及方法。可儲存於一位元向量中(例如，一記憶體陣列中)之邏輯值之一實例包括一第一位址空間，該第一位址空間包括耦合至一感測線且耦合至第一數目個選擇線之記憶體胞元。該第一位址空間之該等記憶體胞元可儲存一第一值。一第二位址空間包括耦合至該感測線且耦合至第二數目個選擇線之記憶體胞元。該第二位址空間之該等記憶體胞元可儲存一第二值。比較操作之結果儲存於一第三位址空間中，該第三位址空間包括耦合至該感測線且耦合至第三數目個選擇線之記憶體胞元。該第三位址空間之該等記憶體胞元可儲存比較操作之結果之一邏輯表示。
如本文中所使用，該第一值及該第二值係彼此相比較之數值。亦即，可比較該第一值與該第二值及/或可比較該第二值與該第一 值。一比較操作可判定該第一值是否大於該第二值、該第二值是否大於該第一值及/或該第一值是否等於該第二值。
本發明之若干項實施例可提供在經由先前方法執行若干個比較操作(例如，比較函數)中涉及之計算數目及一時間之一減少。由於可並行(例如，同時)執行該若干個比較操作，因此可減少計算及時間。並行執行該若干個比較操作可減少在執行該若干個比較操作中涉及之計算。並行執行若干個比較操作亦可減少執行若干個計算之電力消耗。例如，若干項實施例可提供：使用邏輯地儲存(例如，在一記憶體陣列中之若干個記憶體胞元中以二進制形式)之資料(例如，一第一值及一第二值)執行一比較操作。實施例可在不經由一匯流排(例如，資料匯流排、位址匯流排、控制匯流排等)將資料傳送出記憶體陣列及/或感測電路之情況下執行一比較操作。一比較操作可涉及執行若干個邏輯操作(例如，AND、OR、XOR等)。然而，實施例並不限於此等實例。
在先前方法中，可經由包括輸入/輸出(I/O)線之一匯流排將資料(例如，一第一值及一第二值)自陣列及感測電路傳送至若干個暫存器。可由諸如一處理器、微處理器及/或計算引擎之一處理資源使用該若干個暫存器，該處理資源可包括ALU電路及/或經組態以執行適當邏輯操作之其他功能單元電路。然而，可由ALU電路執行僅一單個比較函數。經由一匯流排將資料自暫存器傳送至記憶體或將資料自記憶體傳送至暫存器可涉及顯著電力消耗及時間要求。即使處理資源位於與記憶體陣列相同之一晶片上，在將資料自陣列移出至計算電路中亦可消耗顯著電力，將資料自陣列移出至計算電路可涉及(例如)執行一感測線位址存取(例如，激發一行解碼信號)以便將資料自感測線傳送至I/O線上、將資料移動至陣列周邊及將資料提供至與一比較函數相關聯之一暫存器。
在本發明之以下詳細說明中，參考形成本文一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可做出程序、電及/或結構改變，而不背離本發明之範疇。如本文中所使用，特定而言關於圖式中之參考編號之標識符「N」、「M」、「F」、「R」及「P」指示可包含如此指定之若干個特定特徵。如本文中所使用，「若干個」一特定事物可係指此類事物中之一或多者(例如，若干個記憶體陣列可係指一或多個記憶體陣列)。
本文中之圖遵循其中第一個數字或前幾個數字對應於圖式之圖編號且剩餘數字識別圖式中之一元件或組件之一編號慣例。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，在圖2A中204可指代元件「04」，且在圖3A中一類似元件可指代為304。如將瞭解，可添加、更換及/或消除本文中之各種實施例中所展示之元件以便提供本發明之若干個額外實施例。另外，如將瞭解，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之某些實施例且不應視為具一限制性意義。
圖1係根據本發明之若干項實施例之呈包含一記憶體器件160之一計算系統100之形式之一裝置之一方塊圖。如本文中所使用，亦可將一記憶體器件160、一記憶體陣列130及/或感測電路150單獨視為一「裝置」。
系統100包含耦合至包含一記憶體陣列130之記憶體器件160之一主機110。主機110可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一移動電話或一記憶卡讀取器以及各種其他類型之主機。主機110可包含一系統母板及/或底板且可包含若干個處理資源(例如，一或多個處理器、微處理器或某一其他類型之控制電 路)。系統100可包含單獨積體電路，或主機110及記憶體器件160兩者可在相同積體電路上。系統100可係(例如)一伺服器系統及/或一高效能計算(HPC)系統及/或其一部分。儘管圖1中所展示之實例圖解說明具有一範紐曼型架構之一系統，但可以非範紐曼型架構(例如，一杜林機)實施本發明之實施例，非範紐曼型架構可不包含通常與一範紐曼型架構相關聯之一或多個組件(例如，CPU、ALU等)。
為了清晰起見，系統100已經簡化以集中於與本發明具有特定相關性之特徵。記憶體陣列130可係(例如)一DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括配置成由選擇線(其可在本文中稱為字線或存取線)耦合之列及由感測線(其可在本文中稱為數位線或資料線)耦合之行之記憶體胞元。儘管圖1中展示一單個陣列130，但實施例並不如此受限制。例如，記憶體器件160可包含若干個陣列130(例如，若干個DRAM胞元庫)。與圖2A相關聯地闡述一實例性DRAM陣列。
記憶體器件160包含位址電路142以鎖存透過I/O電路144經由一I/O匯流排156(例如，一資料匯流排)提供之位址信號。由一列解碼器146及一行解碼器152接收並解碼位址信號以存取記憶體陣列130。在若干項實例中，可由更多或更少列解碼器解碼位址信號。舉例而言，記憶體器件可包含三個列解碼器。如本文中所使用，一列解碼器可稱為一選擇解碼器。可藉由使用感測電路150感測感測線上之電壓及/或電流改變而自記憶體陣列130讀取資料。感測電路150可自記憶體陣列130讀取且鎖存一頁(例如，列)資料。I/O電路144可用於經由I/O匯流排156與主機110進行雙向資料通信。寫入電路148用於將資料寫入至記憶體陣列130。
在若干項實例中，術語解碼可包含在列解碼器146及/或行解碼器 152中實施之一預解碼、最終解碼及/或任一其他類型之解碼。在若干項實例中，術語預解碼包含電路實施預解碼程序使得位址並非離散地經定址。術語預解碼及解碼可在本文中用於區分術語可離散定址線及/或可個別定址線。
在若干項實例中，記憶體陣列130中之若干個選擇線及/或感測線可獨立於記憶體陣列130之其他選擇線及/或感測線經個別地定址及/或解碼。如本文中所使用，一離散位址可係不需要解碼以便啟動一特定選擇線之一位址。舉例而言，位址電路142可接收與若干個選擇線相關聯之一位址，可在不解碼與該若干個選擇線相關聯之一位址之情況下啟動該若干個選擇線。在若干項實例中，個別地經定址列及/或離散地經定址列可稱為完全經解碼列。與記憶體陣列130相關聯之記憶體胞元可包括(例如)以其他方式用於DRAM陣列、SRAM陣列、STT RAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列以及其他記憶體組態中之記憶體胞元。
控制電路140解碼藉由控制匯流排154自主機110提供之信號。此等信號可包含用於控制對記憶體陣列130執行之操作(包含資料讀取、資料寫入及資料抹除操作)之晶片啟用信號、寫入啟用信號及位址鎖存信號。在各種實施例中，控制電路140負責執行來自主機110之指令。控制電路140可係一狀態機、一定序器或某一其他類型之控制器。
下文與圖2A及圖3A至圖3M相關聯地進一步闡述感測電路150之一實例。例如，在若干項實施例中，感測電路150可包括若干個感測放大器及若干個計算組件，該若干個計算組件可包括一累加器且可用於執行邏輯操作(例如，對與互補感測線相關聯之資料)。在若干項實施例中，感測電路(例如，150)可用於使用儲存於陣列130中之資料作為輸入來執行比較操作且在不經由一感測線位址存取傳送之情況下 (例如，在不激發一行解碼信號之情況下)將比較操作之結果往回儲存至陣列130。耦合至記憶體陣列130中之選擇線及感測線之記憶體胞元可在執行比較操作及/或執行比較操作中涉及之計算期間用作暫時儲存器(例如，暫存器)。如此，不是及/或除由在感測電路150外部之處理資源(例如，由與主機110相關聯之一處理器及/或位於器件160上(例如，控制電路140上或別處)之其他處理電路，諸如ALU電路)執行一比較函數之外，可使用該感測電路執行該比較函數。
在各種先前方法中，(例如)將經由感測電路自記憶體讀取與一比較操作相關聯之資料且將該資料提供至一外部ALU。外部ALU電路將使用運算元執行比較函數且可經由區域I/O線將結果傳送回至陣列。 相比之下，在本發明之若干項實施例中，感測電路(例如，150)經組態以對儲存於記憶體陣列130中之記憶體胞元中之資料執行一比較操作且在不啟用耦合至感測電路之一區域I/O線之情況下將結果往回儲存至陣列130。
如此，在若干項實施例中，可不需要在陣列130及感測電路150外部之暫存器及/或一ALU執行比較函數，此乃因感測電路150可使用記憶體陣列130之位址空間執行在執行比較函數中涉及之適當計算。另外，可在不使用一外部處理資源之情況下執行比較函數。
圖2A圖解說明根據本發明之若干項實施例之一記憶體陣列230之一部分之一示意圖。在此實例中，記憶體陣列230係各自由一存取器件202(例如，電晶體)及一儲存元件203(例如，一電容器)組成之1T1C(一個電晶體一個電容器)記憶體胞元270-0、270-1、270-2、...、270-N-1、270-N(例如，共同稱為記憶體胞元270)之一DRAM陣列。
在若干項實施例中，記憶體胞元270係破壞性讀取記憶體胞元(例如，讀取儲存於胞元中之資料會破壞資料，使得起初儲存於胞元中之 資料在經讀取之後經再新)。記憶體胞元270配置成由選擇線204-0(列0)、204-1(列1)、204-2(列2)、...、204-N-1(列N-1)、204-N(列N)(例如，共同稱為選擇線204)耦合之列及由感測線(例如，數位線)205-0(D)及205-1(D_)(例如，共同稱為感測線205)耦合之行。在若干項實施例中，陣列230可包含耦合至單獨電路之位址空間。
在此實例中，每一胞元行與一對互補感測線205-0(D)及205-1(D_)相關聯。圖2A中所圖解說明之結構可用於提供諸多互補感測線205、選擇線204及/或記憶體胞元270。儘管圖2A中圖解說明僅一單個記憶體胞元270行，但實施例並不如此受限制。例如，一特定陣列可具有若干胞元行及/或感測線(例如，4,096、8,192、16,384等)。在圖2A中，記憶體胞元270耦合至感測線205-0。一特定胞元電晶體202之一閘極耦合至其對應選擇線204-0至204-N(例如，共同稱為選擇線204)，一第一源極/汲極區域耦合至其對應感測線205-0，且一特定胞元電晶體之一第二源極/汲極區域耦合至其對應電容器，例如，電容器203。儘管圖2A中未圖解說明，但感測線205-1亦可使記憶體胞元耦合至其。
在若干項實例中，耦合至感測線205-0之記憶體胞元270可儲存位元。該等位元可表示一值及/或若干個值(例如，第一值、第二值、一暫時值及/或結果值)之一邏輯表示。舉例而言，一第一值可由可沿著感測線205-0儲存於記憶體胞元270-0、記憶體胞元270-1及記憶體胞元270-2中之一個三位元向量表示。在若干項實例中，一位元向量可由多於或少於圖2A中所論述之彼等位元之位元表示。關於圖3A至圖3M論述其他實例。舉例而言，第一值可由一4位元向量、一8位元向量、一16位元向量及/或一32位元向量以及其他位元向量維度表示。在若干項實例中，可沿著選擇線204水平地(與沿著感測線205垂直地相反)儲存一值之每一位元向量表示。
可對一值之每一位元向量邏輯表示加索引。舉例而言，儲存於記憶體胞元270-0中之一位元可與一第一索引相關聯，儲存於記憶體胞元270-1中之一位元可與一第二索引相關聯，且儲存於記憶體胞元270-2中之一位元可與一第三索引相關聯。作為一實例，該第三索引可指示一所儲存位元向量之一最高有效位元(MSB)且該第一索引可指示該所儲存位元向量之一最低有效位元(LSB)。在若干項實例中，可藉由比較表示第一值之一邏輯表示之位元與表示第二值之一邏輯表示之位元而執行一比較操作。可藉由首先比較來自第一值之邏輯表示之一最高有效位元與來自第二值之邏輯表示之一最高有效位元而執行該比較操作。可藉由比較來自第一值之邏輯表示之一次高有效位元與來自第二值之邏輯表示之一次高有效位元而繼續該比較操作。一次高有效位元可表示與每當執行比較操作之一反覆時遞減之一索引相關聯之一位元。
與圖2A相關聯地使用之加索引係說明的而非限制性的。可在若干項實施例中採用其他加索引系統及/或次序。舉例而言，儲存於記憶體胞元270-2中之一位元可與一第一索引相關聯，儲存於記憶體胞元270-1中之一位元可與一第二索引相關聯，且儲存於記憶體胞元270-3中之一位元可與一第三索引相關聯。此外，可使用若干個不同佈局及/或記憶體胞元定向執行本文中所闡述之操作。
若干個值可儲存於記憶體陣列230之感測線中之每一者中。舉例而言，記憶體胞元270-0、270-1、270-2可儲存表示一第一值之若干個位元，記憶體胞元270-3、270-4、270-5可儲存表示一第二值之若干個位元，記憶體胞元270-6可儲存表示一第一暫時值之若干個位元，記憶體胞元270-7可儲存表示一第二暫時值之若干個位元，且記憶體胞元270-8、270-9可儲存表示比較操作之一結果之若干個位元，雖然圖2A中未圖解說明記憶體胞元270-4至記憶體胞元270-9，但記憶體胞元 270-4至記憶體胞元270-9包含於記憶體胞元270-0...270-N之範圍中。如所展示之記憶體胞元270-0至270-9耦合至一第一感測線。耦合至一不同感測線之記憶體胞元可儲存表示一不同第一值、一不同第二值、一不同第一暫時值、一不同第二暫時值及/或一不同比較操作之一不同結果之若干個位元。
在若干項實例中，可並行啟動耦合至一選擇線204-0及若干個感測線(例如，感測線205-0及感測線205-1)之記憶體胞元。此外，亦可藉由並行啟動選擇線204-0、選擇線204-1、選擇線204-2及選擇線204-3而並行啟動記憶體胞元270-0、記憶體胞元270-1、記憶體胞元270-2、記憶體胞元270-3。在若干項實例中，可並行啟動經獨立定址選擇線204及/或感測線205以並行啟動若干個記憶體胞元。
感測電路250包括一感測放大器206及一計算組件231。感測電路250可係圖1中所展示之感測電路150。圖2A亦展示耦合至記憶體陣列230之感測電路250。感測放大器206耦合至對應於一特定記憶體胞元行之互補感測線D、D_。可操作感測放大器206以判定儲存於一選定胞元(例如，記憶體胞元270)中之一狀態(例如，邏輯資料值)。實施例不限於一給定感測放大器架構或類型。例如，根據本文中所闡述之若干項實施例之感測電路可包含電流模式感測放大器及/或單端感測放大器(例如，耦合至一個感測線之感測放大器)。
在若干項實施例中，一計算組件231可包括按間距與感測放大器206及/或陣列(例如，230)之記憶體胞元270之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。如本文中所使用，按間距用於闡述沿著一相同行耦合至一相同感測線之電路。如下文進一步闡述，計算組件231可連同感測放大器206操作以使用來自陣列230中之記憶體胞元270之資料作為輸入來執行一比較操作且在不經由一感測線位址存取傳送資料之情況下(例 如，在不激發一行解碼信號，使得經由區域I/O線將資料傳送至在陣列及感測電路外部之電路之情況下)將結果往回儲存至陣列230中之記憶體胞元270。如此，本發明之若干項實施例可實現使用少於各種先前方法之電力來執行與其相關聯之一比較操作及計算。另外，由於若干項實施例消除對跨越區域I/O線傳送資料以便執行計算函數之需要，因此若干項實施例可使用計算組件231及記憶體胞元270實現與先前方法相比較經增加之一並行處理能力。
在圖2A中所圖解說明之實例中，對應於計算組件231之電路包括耦合至感測線D及D_中之每一者之五個電晶體；然而，實施例不限於此實例。電晶體207-1及207-2具有分別耦合至感測線D及D_之一第一源極/汲極區域及耦合至一交叉耦合之鎖存器(例如，耦合至一對交叉耦合之電晶體(諸如交叉耦合之NMOS電晶體208-1及208-2以及交叉耦合之PMOS電晶體209-1及209-2)之閘極)之一第二源極/汲極區域。如本文中進一步闡述，包括電晶體208-1、208-2、209-1及209-2之交叉耦合之鎖存器可稱為一次級鎖存器(例如，對應於感測放大器206之一交叉耦合之鎖存器可在本文中稱為一初級鎖存器)。
電晶體207-1及207-2可稱為通過電晶體，該等通過電晶體可經由各別信號211-1(Passd)及211-2(Passdb)經啟用以便將各別感測線D及D_上之電壓或電流傳遞至包括電晶體208-1、208-2、209-1及209-2之交叉耦合之鎖存器之輸入(例如，次級鎖存器之輸入)。在此實例中，電晶體207-1之第二源極/汲極區域耦合至電晶體208-1及209-1之一第一源極/汲極區域以及電晶體208-2及209-2之閘極。類似地，電晶體207-2之第二源極/汲極區域耦合至電晶體208-2及209-2之一第一源極/汲極區域以及電晶體208-1及209-1之閘極。
電晶體208-1及208-2之一第二源極/汲極區域共同耦合至一負控制信號212-1(Accumb)。電晶體209-1及209-2之一第二源極/汲極區域 共同耦合至一正控制信號212-2(Accum)。Accum信號212-2可係一供應電壓(例如，Vcc)且Accumb信號可係一參考電壓(例如，接地)。啟用信號212-1及212-2啟動包括對應於次級鎖存器之電晶體208-1、208-2、209-1及209-2之交叉耦合之鎖存器。經啟動交叉耦合之鎖存器操作以放大共同節點217-1與共同節點217-2之間的一差動電壓，使得節點217-1經驅動至Accum信號電壓及Accumb信號電壓中之一者(例如，Vcc及接地中之一者)，且節點217-2經驅動至Accum信號電壓及Accumb信號電壓中之另一者。如下文進一步闡述，信號212-1及212-2經標記為「Accum」及「Accumb」，此乃因次級鎖存器可用作一累加器同時用於執行一邏輯操作(例如，一比較操作)。在若干項實施例中，一累加器包括形成次級鎖存器之交叉耦合之電晶體208-1、208-2、209-1及209-2以及通過電晶體207-1及207-2。如本文中進一步闡述，在若干項實施例中，包括耦合至一感測放大器之一累加器之一計算組件可經組態以執行一邏輯操作，該邏輯操作包括對由一對互補感測線中之至少一者上之一信號(例如，電壓或電流)表示之一資料值執行一累加操作。
計算組件231亦包含具有耦合至各別數位線D及D_之一第一源極/汲極區域之反相電晶體214-1及214-2。電晶體214-1及214-2之一第二源極/汲極區域分別耦合至電晶體216-1及216-2之一第一源極/汲極區域。電晶體214-1及214-2之閘極耦合至一信號213(InvD)。電晶體216-1之閘極耦合至共同節點217-1，電晶體208-2之閘極、電晶體209-2之閘極以及電晶體208-1及209-1之第一源極/汲極區域亦耦合至共同節點217-1。以一互補方式，電晶體216-2之閘極耦合至共同節點217-2，電晶體208-1之閘極、電晶體209-1之閘極以及電晶體208-2及209-2之第一源極/汲極區域亦耦合至共同節點217-2。如此，啟用信號InvD用於使儲存於次級鎖存器中之資料值反轉變且將反轉變值驅動至感測線 205-0及205-1上。
在圖2A中，計算組件231經組態以執行一比較操作。以下實例將證明可如何使用儲存於陣列230中之資料作為輸入來執行一比較操作及可如何經由感測電路(例如，感測放大器206及計算組件231)之操作將比較操作之結果儲存於陣列中。實例涉及針對比較操作使用儲存於耦合至選擇線204-o至204-N且共同耦合至感測線205-0之記憶體胞元270中之資料值(例如，具有邏輯「1」或邏輯「0」之位元)作為各別輸入。可將比較操作之結果往回儲存於耦合至感測線205-0之記憶體胞元中。
作為一實例，計算組件231可使用儲存於耦合至感測線205-0之若干個記憶體胞元270之一第一部分及一第二部分中之一第一值及一第二值。該第一部分可包含一第一位址空間中之第一數目個記憶體胞元(例如，記憶體胞元270-0、270-1、270-2)。該第二部分可包含一第二位址空間中之第二數目個記憶體胞元(例如，記憶體胞元270-3、270-4、270-5)。可將比較操作之一結果儲存於一第三位址空間中之記憶體胞元270(例如，記憶體胞元270-8、270-9)之一第三部分中。
執行一比較操作可包含：在將第一值之一邏輯表示儲存於記憶體胞元270之第一部分中之前清除記憶體胞元270之第一部分。執行一比較操作亦可包含：在將第二值之一邏輯表示儲存於記憶體胞元270之第二部分中之前清除記憶體胞元270之第二部分。執行一比較操作亦可包含：在將比較操作之結果儲存於記憶體胞元270之第三部分中之前清除記憶體胞元270之第三部分。執行一比較操作可進一步包含：在將用於執行比較操作之中間值(例如，暫時值)儲存於記憶體胞元270之其他部分中之前清除記憶體胞元270之任何其他部分。清除記憶體胞元270之一部分包括將若干個預定義位元儲存於記憶體胞元270之選定部分中。預定義位元可包含零資料值(例如，0位元)、一資料 值(例如，1位元)及/或零、一及/或其他資料值之任一組合。
一比較操作可包含：判定第一值是否大於第二值。在若干項實例中，判定第一值是否大於第二值僅識別第一值是否較大，但不識別第二值是否大於第一值及/或第一值是否等於第二值。舉例而言，若第一值不大於第二值，則第二值可大於第一值或第一值可等於第二值。
因此，一比較操作亦可包含：判定第二值是否大於第一值。然而，在若干項實例中，判定第二值是否大於第一值僅識別第二值是否較大，但不識別第一值是否大於第二值及/或第二值是否等於第一值。
因此，一比較操作亦可包含：判定第一值及第二值是否相等。在若干項實例中，判定第一值是否等於第二值僅識別第一值及第二值是否是否，但不識別第一值是否大於第二值或第二值是否大於第一值。
如此，上文所闡述之比較操作可劃分成計算之反覆。如本文中所使用，計算可闡述在執行比較操作中涉及之計算操作。舉例而言，一析取(例如，OR)操作可係一計算及/或一加法操作可係一計算以及其他計算。比較之一反覆可與一索引相關聯。如此，每當一索引遞增或遞減時可起始比較操作之一新反覆。
在一個二進制實例中，可藉由判定儲存於記憶體胞元之第一部分中之位元是否等於儲存於記憶體胞元之第二部分中之位元而判定第一值是否等於第二值。可比較來自記憶體胞元之第一部分之對應位元與來自記憶體胞元之第二部分之對應位元。若來自第一值之邏輯表示之一位元等於來自第二值之邏輯表示之一對應位元，且若來自第一值之邏輯表示之所有先前位元等於來自第二值之邏輯表示之所有對應位元，則若干個位元可儲存於記憶體胞元270之一第三部分(例如，第三 位址空間)中，此指示第一值等於第二值。
比較操作可包含：在判定來自儲存於記憶體胞元270之第一部分及記憶體胞元270之第二部分中之若干個位元對之較低次位元是否不同之前判定來自儲存於記憶體胞元270之第一部分及記憶體胞元270之第二部分中之若干個位元對之較高次位元是否不同。舉例而言，在一個三位元值中，比較操作可包含：在判定來自係第一值之一邏輯表示之若干個位元之儲存於記憶體胞元270-0中之一位元是否不同於來自係第二值之一邏輯表示之若干個位元之儲存於記憶體胞元270-3中之一位元之前判定來自係第一值之一邏輯表示之若干個位元之儲存於記憶體胞元270-2中之一位元是否不同於來自係第二值之一邏輯表示之若干個位元之儲存於記憶體胞元270-5中之一位元。在以上實例中，儲存於記憶體胞元270-2中之位元可比儲存於記憶體胞元270-0中之一位元更有效且儲存於記憶體270-5中之一位元可比儲存於記憶體胞元270-3中之一位元更有效。
判定位元是否不同可包含：若來自第一值之邏輯表示之位元不等於來自第二值之邏輯表示之對應位元，則判定來自第一值之邏輯表示之位元是否大於來自第二值之邏輯表示之對應位元。若來自第一值之邏輯表示之位元大於來自第二值之邏輯表示之對應位元，則可將若干個位元儲存於若干個記憶體胞元之一第三部分(例如，一第三位址空間)中，此指示第一值大於第二值。若來自第二值之邏輯表示之對應位元大於來自第一值之邏輯表示之位元，則可將若干個位元儲存於第三位址空間中之若干個記憶體胞元中，此指示第二值大於第一值。
本發明之實施例不限於圖2A中所圖解說明之特定感測電路組態。例如，不同計算組件電路可用於執行根據本文中所闡述之若干項實施例之邏輯操作。儘管圖2A中未圖解說明，但在若干項實施例中，控制電路可耦合至陣列230、感測放大器206及/或計算組件231。 此控制電路可在與陣列及感測電路相同之一晶片上及/或在諸如一外部處理器之一外部處理資源上實施(例如)，且可控制啟用/停用對應於陣列及感測電路之各種信號以便執行如本文中所闡述之邏輯操作。此外，儘管圖2A中展示一單個互補感測線對(205-0/205-1)，但陣列230可包含多個互補感測線對。
如下給出提供用於在一記憶體中執行比較操作之一摘要之實例性虛擬程式碼：tmp=getTemp(0)； tmpset=getTmp(1)； ClearOpenRow； WriteRow(tmpset)； for(i=nbits-1；i>=0；i--){ ReadRow(srcA+i)； XorRow(srcB+i)； XorRow(tmpset)； WriteRow(tmp)； OrRow(tmpset)； WriteRow(tmpset)； ReadRow(srcA+i)； AndRow(tmp)； OrRow(dest)； WriteRow(dest)； ReadRow(srcB+i)； AndRow(tmp)； OrRow(dest+1)； WriteRow(dest+1)； If(！Acc_contains_any_zeros()){ break； } }
在若干項實施例中，可使用一清除操作、一寫入操作、一讀取操作、一線OR操作、一加法操作、一減法操作及/或一反轉操作以及可用於執行一比較操作之其他操作來執行該比較操作。可使用布林操作及非布林操作執行以上操作。在若干項實施例中，可使用邏輯操作(例如，NAND、AND、NOR、XOR、OR等)執行布林及非布林操作。舉例而言，執行一比較操作可包含：執行一加法操作、一減法操作、一XOR操作、一OR操作、一AND操作及/或一NOT操作以及可用於執行該比較操作之其他操作。執行一加法操作可包含：執行一OR操作、一NAND操作及/或一AND操作以及可用於執行一加法操作之其他操作。一減法操作可包含：執行一NAND操作、一OR操作、一AND操作及/或一XOR操作以及可用於執行該減法操作之其他操作。圖2B、圖2C-1、圖2C-2、圖2D-1、圖2D-2及圖2E中給出連同計算組件231執行NAND、AND、NOR、XOR及OR邏輯操作之一實例。
一比較操作可包含：形成一tmp值及一tmpset值(例如，「tmp=getTemp(0)」及「tmpset=getTmp(1)」)。tmp值及tmpset值可係用作暫時儲存之值。
tmpset值表示是否已判定第一值不等於第二值。亦即，tmpset值表示是否已識別出第一值與第二值之間的一差。
tmp值表示來自第一值之次高有效位元是否不等於來自第二值之對應次高有效位元。
若存在表示第一值及第二值之相關聯位元中之任何者之間的一差，則係tmp值之一邏輯表示之一位元可設定為一(例如，「1」)，或 者若未識別出表示第一值及第二值之相關聯位元之間的一差、若表示第一值及第二值之相關聯位元之間不存在一差及/或若相關聯位元之間的一差不有助於比較操作，則係tmp值之一邏輯表示之一位元可設定為零(例如，「0」)。若存在第一值與第二值之間的一差，則tmpset值可設定為一(例如，「1」)，或者若未識別出第一值與第二值之間的一差，則tmpset值可設定為一零(例如，「0」)。
在若干項實例中，tmp值及/或tmpset值可作為一單個位元儲存於一單個記憶體胞元中或者tmp值及/或tmpset值可使用若干個位元儲存於若干個記憶體胞元中。在若干項實例中，tmp值及tmpset值可表示為一單個值及/或相異值。如圖3A至圖3M中所展示之實例中所使用，使用儲存於一記憶體胞元中之一單個位元邏輯地表示tmp值，而使用儲存於一不同記憶體胞元中之一不同單個位元邏輯地表示tmpset值。
一比較操作可包含：清除(例如，ClearOpenRow)一計算組件231及/或耦合至記憶體陣列230的計算組件231中之一累加器。一比較操作亦可包含：在將一值儲存於若干個記憶體胞元中之前清除該等記憶體胞元。經清除計算組件231可用於清除記憶體胞元。如本文中所使用，清除一記憶體胞元可包含：將一預定義位元儲存於一記憶體胞元中。舉例而言，比較操作可包含：清除tmpset值及/或一結果值以及可經清除之其他值。舉例而言，可藉由將一零(例如，「0」)位元儲存於儲存一值之一邏輯表示之記憶體胞元中而清除該值。
如本文中所使用，結果值亦稱為一目的值。一第一值亦可稱為如以上虛擬程式碼中提及之一srcA值。此外，一第二值可稱為如以上虛擬程式碼中提及之一srcB值。可使用若干個位元(例如，1個、2個、4個、8個、16個、32個或64個位元以及其他數目個位元)表示第一值及第二值。舉例而言，可由可儲存於三個記憶體胞元中之三個位元邏輯地表示第一值及第二值中之每一者。
一比較操作可藉由使用一FOR迴圈執行對儲存於若干個記憶體胞元270中之每一位元索引之若干個調用。如本文中所使用，針對儲存於該若干個記憶體胞元270中之每一位元索引執行之該若干個調用係對比較操作之每一反覆之參考。舉例而言，可在三次反覆中三次實施若干個調用，其中係第一值之一邏輯表示之一位元向量包含三個位元。一FOR迴圈(例如，for(i=nbits-1；i>=0；i--))可包括將一索引設定為一最高有效索引(例如，i=nbits-1)。舉例而言，若第一值及第二值各自使用一各別三位元向量表示，則一索引可設定為二(例如，i=3-1)。每當實施該若干個調用時索引可遞減一(例如，i--)。亦即，每當完成FOR迴圈之一反覆時索引可遞減一。比較操作可在索引小於零(例如，i<0)時結束。亦即，比較操作可在索引大於或等於零(例如，i>=0)時繼續。
執行一比較操作可包含：比較來自第一值及第二值之相關聯位元以判定第一值是否大於第二值、第二值是否大於第一值及/或第一值是否等於第二值。舉例而言，若儲存於若干個記憶體胞元之第一部分中之位元值等於儲存於若干個記憶體胞元中之第二部分中之位元值，則一第一值可等於一第二值。亦即，可比較來自若干個記憶體胞元之第一部分之對應位元與來自若干個記憶體胞元之第二部分之對應位元。舉例而言，一「1」位元可被視為大於一「0」位元。一「0」位元可被視為等於一「0」位元。
來自第一值及第二值之對應位元可包含與一相同索引相關聯之位元。舉例而言，可在比較具有一較低索引之位元之前比較具有一較高索引之位元。亦即，可判定來自第一值及第二值之具有一第一索引之位元是否相等，然後判定具有一第二索引之位元是否相等。在若干項實例中，第一索引可係比一第二索引更有效之索引。
針對每一位元索引執行之若干個調用可包含：自記憶體陣列讀 取一第一值。自記憶體讀取一值可包含：將儲存於若干個記憶體胞元270中之位元(包括該值之一邏輯表示)中之每一者鎖存至感測放大器206中。可以自最高有效至最低有效之次序鎖存儲存於若干個記憶體胞元270中之位元。在若干項實例中，一次高有效位元可係針對來自與比較操作相關聯之若干次反覆之下一反覆未經比較及/或鎖存之一位元。舉例而言，在比較操作之一第一反覆期間，一讀取操作(例如，ReadRow(srcA+i))可鎖存具有一第三索引之一位元，該位元來自儲存於儲存第一值之一邏輯表示之若干個記憶體胞元中之一位元向量。在比較操作之一第二反覆期間，一讀取操作(例如，ReadRow(scrA+i))調用可鎖存具有一第二索引之一位元。在比較操作之一第三反覆期間，一讀取操作(例如，ReadRow(scrA+i))可鎖存具有一第一索引之一位元。
針對與第一值及第二值相關聯之每一位元索引執行之若干個調用可包含：使用來自第一值之一次高有效位元及來自第二值之一次高有效位元作為輸入來執行一XOR操作(例如，XorRow(srcB+i))。以上XOR操作(例如，XorRow(srcB+i))可用於比較第一值與第二值以判定第一值是否等於第二值。舉例而言，在一比較操作之一第一反覆期間，可比較來自儲存第一值之若干個記憶體胞元之具有一第三索引之一次高有效位元與來自儲存第二值之若干個記憶體胞元之具有一第三索引之一次高有效位元以判定第三經索引位元是否彼此相等。
針對每一位元索引執行之若干個調用可包含：使用先前XOR操作(例如，XorRow(srcB+i))之結果及對應tmpset值作為輸入來執行一XOR操作(例如，XorRow(tmpset))以判定是否已識別出比較操作之一解。可在比較操作將第一值識別為大於第二值、將第二值識別為大於第一值或識別第一值等於第二值時識別出比較操作之一解。
針對每一位元索引執行之若干個調用可包含：執行一寫入操作 (例如，WriteRow(tmp))以將先前XOR操作(例如，XorRow(tmpset))之結果儲存於儲存一tmp值之一邏輯表示之一記憶體胞元270中。若來自第一值之次高有效位元不等於來自第二值之次高有效位元，則寫入操作(例如，WriteRow(tmp))可將一(例如，「1」)儲存於一相關聯之記憶體胞元中。
針對每一位元索引執行之若干個調用可包含：使用tmp值及tmpset值作為輸入來執行一OR操作(例如，OrRow(tmpset))。若干個調用亦可包含一寫入操作(例如，WriteRow(tmpset))以將OR操作(例如，OrRow(tmpset))之結果儲存至儲存tmpset值之一邏輯表示之記憶體胞元270。先前OR操作(例如，OrRow(tmpset))及寫入操作(例如，WriteRow(tmpset))可更新tmpset值以識別在比較操作之一當前反覆中是否將識別出比較操作之一解。
針對每一位元索引執行之若干個調用可包含一讀取操作(例如，ReadRow(srcA+i))以鎖存儲存於與第一值之次高有效位元相關聯之記憶體胞元中之一值。若干個調用亦可包含：使用來自第一值之次高有效位元及tmp值作為輸入之一AND操作(例如，AndRow(tmp))以判定第一值是否大於第二值。針對每一位元索引執行之若干個調用亦可包含：使用先前AND操作(例如，AndRow(tmp))之結果及儲存於與第一值相關聯且儲存一結果值之一記憶體胞元中之一位元作為輸入之一OR操作(例如，OrRow(dest))。可將先前OR操作(例如，OrRow(dest))之結果儲存(例如，WriteRow(dest))於儲存一結果值且與第一值相關聯之記憶體胞元中。
針對每一位元索引執行之若干個調用亦可包含一讀取操作(例如，ReadRow(srcB+i))以鎖存儲存於與第二值之次高有效位元相關聯之記憶體胞元中之一值。針對每一位元索引執行之若干個調用亦可包含：使用來自第二值之次高有效位元及tmp值作為輸入之一AND操 作(例如，AndRow(tmp))以判定第二值是否大於第一值。針對每一位元索引執行之若干個調用亦可包含：使用先前AND操作(例如，AndRow(tmp))之結果及儲存於與第二值相關聯且儲存一結果值之一記憶體胞元中之一位元作為輸入之一OR操作(例如，OrRow(dest+1))。可將先前OR操作(例如，OrRow(dest+1))之結果儲存(例如，WriteRow(dest+1))於與第二值相關聯且儲存一結果值之記憶體胞元中。
針對每一位元索引執行之若干個調用可包含一中斷操作(例如，中斷)以退出FOR迴圈。中斷操作可基於一線OR操作(例如，！ACC_contains_any_zeroes())之結果而退出FOR迴圈以結束比較操作。如本文中所使用，一NOT操作由以上虛擬程式碼中之「！」符號表示。如本文中所使用，一線OR操作可包含：判定是否已結束針對若干個第一值及若干個第二值之若干個比較操作。圖2E中進一步闡述一線OR操作。判定是否已結束針對若干個第一值及第二值之比較操作可基於與比較操作中之每一者相關聯之tmpset值。舉例而言，若所有tmpset值等於一(例如，「1」)，則已結束所有比較操作。當已判定一第一值大於一第二值或一第二值大於一第一值時，與比較操作相關聯之一tmpset值可等於一(例如，「1」)。
圖2B圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖285-1。時序圖285-1圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之一第一操作階段相關聯之信號(例如，電壓信號)。例如，圖2B中所闡述之第一操作階段可係一AND、NAND、OR或NOR操作之一第一操作階段。如下文進一步闡述，執行圖2B中所圖解說明之操作階段可涉及消耗與先前處理方法相比顯著較少之能量(例如，大約一半)，先前處理方法可涉及提供電壓軌之間(例如，一供應與接地之間)的一全擺動以執行一計算函 數。
在圖2B中所圖解說明之實例中，對應於互補邏輯值(例如，「1」及「0」)之電壓軌係一供應電壓274(VDD)及一接地電壓272(Gnd)。在執行一邏輯操作之前，可發生平衡使得互補感測線D及D_在一平衡電壓225(VDD/2)下短接在一起。下文與圖3相關聯地進一步闡述平衡。
在時間t1處，對平衡信號226撤銷啟動，且然後啟動一選定列(例如，對應於其資料值將經感測且用作一第一輸入之一記憶體胞元的列)。信號204-0表示施加至選定列(例如，列204-0)之電壓信號。當列信號204-0達到對應於選定胞元之存取電晶體(例如，202)之臨限電壓(Vt)時，存取電晶體接通且將感測線D耦合至選定記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器203)，此在時間t2與t3之間形成感測線D與D_之間的一差動電壓信號(例如，如分別由信號205-0及205-1指示)。由信號203表示選定胞元之電壓。由於能量守恆，形成D與D_之間的差動信號(例如，藉由將胞元耦合至感測線D)可不顯著消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟動/撤銷啟動列信號204相關聯之能量。
在時間t3處，感測放大器(例如，206)啟動(例如，一正控制信號290(例如，對應於圖5中所展示之ACT 590)變高，且負控制信號228(例如，對應於圖5中所展示之RnIF 528)變低)，此放大D與D_之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，接地)在感測線D上(且另一電壓在互補感測線D_上)，使得所感測資料值儲存於感測放大器206之初級鎖存器中。在將感測線D(205-0)自平衡電壓VDD/2充電至導軌電壓VDD中發生此操作中之初級能量消耗。
在時間t4處，啟用通過電晶體207-1及207-2(例如，經由分別施加 至控制線211-1及211-2之各別Passd及Passdb控制信號)，如圖2C-1及圖2C-2中所展示。控制信號211-1及211-2共同稱為控制信號211，如圖2B中所展示。如本文中所使用，可藉由參考信號施加至其之控制線而參考諸如Passd及Passdb之各種控制信號。例如，一Passd信號在圖2C-1中可稱為控制信號211-1。在時間t5處，經由各別控制線212-1及212-2啟動累加器控制信號Accumb及Accum。如下文所闡述，累加器控制信號212-1及212-2可保持啟動以用於後續操作階段。如此，在此實例中，啟動控制信號212-1及212-2會啟動計算組件231之次級鎖存器(例如，累加器)。將儲存於感測放大器206中之所感測資料值傳送(例如，複製)至次級鎖存器。
在時間t6處，停用(例如，關斷)通過電晶體207-1及207-2；然而，由於累加器控制信號212-1及212-2保持啟動，因此一所累加結果儲存(例如，鎖存)於次級鎖存器(例如，累加器)中。在時間t7處，對列信號204-0撤銷啟動，且在時間t8處停用陣列感測放大器(例如，對感測放大器控制信號228及290撤銷啟動)。
在時間t9處，感測線D及D_係平衡的(例如，啟動平衡信號226)，如由自其各別軌值移動至平衡電壓225(VDD/2)之感測線電壓信號205-0及205-1所圖解說明。該平衡由於能量守恆定律而消耗極少能量。在此實例中，平衡可涉及使互補感測線D及D_在係VDD/2之一平衡電壓下短接在一起。例如，可在一記憶體胞元感測操作之前發生平衡。
圖2C-1及圖2C-2分別圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖285-2及285-3。時序圖285-2及285-3圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作，其中R係輸入之一可變數目)之若干個中間操作階段相關聯之信號(例如，電壓信號)。例如，時序圖285-2對應於一R輸入NAND操作或 一R輸入AND操作之若干個中間操作階段，且時序圖285-3對應於一R輸入NOR操作或一R輸入OR操作之若干個中間操作階段。舉例而言，執行一AND或NAND操作可包含：繼諸如圖2B中所闡述之一初始操作階段之後執行圖2C-1中所展示之操作階段一或多次。類似地，執行一OR或NOR操作可包含：繼諸如圖2B中所闡述之一初始操作階段之後執行圖2C-2中所展示之操作階段一或多次。
如時序圖285-2及285-3中所展示，在時間t1處，停用平衡(例如，對平衡信號226撤銷啟動)，且然後啟動一選定列(例如，對應於其資料值將經感測且用作諸如一第二輸入、第三輸入等之一輸入之一記憶體胞元的列)。信號204-1表示施加至選定列(例如，列204-1)之電壓信號。當列信號204-1達到對應於選定胞元之存取電晶體(例如，202)之臨限電壓(Vt)時，存取電晶體接通且將感測線D耦合至選定記憶體胞元(例如，若胞元係一1T1C DRAM胞元則耦合至電容器203)，此在時間t2與t3之間形成感測線D與D_之間的一差動電壓信號(例如，如分別由信號205-0及205-1所指示)。由信號203表示選定胞元之電壓。由於能量守恆，形成D與D_之間的差動信號(例如，藉由將胞元耦合至感測線D)可不消耗能量，此乃因可經由耦合至列之複數個記憶體胞元攤還與啟動/撤銷啟動列信號204相關聯之能量。
在時間t3處，感測放大器(例如，206)啟動(例如，正控制信號290變高，且負控制信號228變低)，此放大D與D_之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，接地)在感測線D上(且另一電壓在互補感測線D_上)，使得所感測資料值儲存於感測放大器206之初級鎖存器中。在將感測線D(205-0)自平衡電壓VDD/2充電至導軌電壓VDD中發生此操作中之初級能量消耗。
如時序圖285-2及285-3中所展示，在時間t4處(例如，在感測選定 胞元之後)，取決於特定邏輯操作而啟動控制信號211-1(Passd)及211-2(Passdb)中之僅一者(例如，啟用圖2A中之通過電晶體207-1及207-2中之僅一者)。舉例而言，由於圖2C-1中之時序圖285-2對應於一NAND或AND操作之一中間階段，因此在時間t4處啟動控制信號211-1且控制信號211-2保持撤銷啟動。相反地，由於圖2C-2中之時序圖285-3對應於一NOR或OR操作之一中間階段，因此在時間t4處啟動控制信號211-2且控制信號211-1保持撤銷啟動。自上文圖2A中回想：累加器控制信號212-1(Accumb)及212-2(Accum)在圖2B中所闡述之初始操作階段期間經啟動，且其在中間操作階段期間保持啟動。
由於先前啟用累加器，因此僅啟動Passd(例如，圖2C-1中之211-1)導致累加對應於電壓信號205-1之資料值。類似地，僅啟動Passdb(例如，圖2C-2中之211-2)導致累加對應於電壓信號205-2之資料值。例如，在其中僅啟動Passd(211-1)之一實例性AND/NAND操作(例如，圖2C-1中之時序圖285-2)中，若儲存於選定記憶體胞元(例如，在此實例中為一列1記憶體胞元)中之資料值係一邏輯0，則與次級鎖存器(例如，圖2A中之290)相關聯之所累加值經確證為低，使得次級鎖存器儲存邏輯0。若儲存於列1記憶體胞元中之資料值並非一邏輯0，則次級鎖存器保持其所儲存之列0資料值(例如，一邏輯1或一邏輯0)。如此，在此AND/NAND操作實例中，次級鎖存器正用作一零(0)累加器。
類似地，在其中僅啟動Passdb之一實例性OR/NOR操作(例如，圖2C-2中之時序圖285-3)中，若儲存於選定記憶體胞元(例如，在此實例中為一列1記憶體胞元)中之資料值係一邏輯1，則與次級鎖存器相關聯之所累加值經確證為高，使得次級鎖存器儲存邏輯1。若儲存於列1記憶體胞元中之資料值並非一邏輯1，則次級鎖存器保持其所儲存之列0資料值(例如，一邏輯1或一邏輯0)。如此，在此OR/NOR操作實例 中，次級鎖存器正有效地用作一個一(1)累加器，此乃因D_上之電壓信號205-1正設定累加器之真實資料值。
在諸如圖2C-1及圖2C-2中所展示之一中間操作階段結束時，對Passd信號(例如，用於AND/NAND)或Passdb信號(例如，用於OR/NOR)撤銷啟動(例如，在時間t5處)，對選定列撤銷啟動(例如，在時間t6處)，對感測放大器(例如，圖2A中之206)撤銷啟動(例如，在時間t7處)，且發生平衡(例如，在時間t8處)。可重複諸如圖2C-1或2C-2中所圖解說明之一中間操作階段以便累加來自若干個額外列之結果。作為一實例，時序圖285-2或285-3之序列可針對一列2記憶體胞元經執行一後續(例如，第二)次，針對一列3記憶體胞元經執行一後續(例如，第三)次等。例如，針對一10輸入NOR操作，圖2C-2中所展示之中間階段可發生9次以提供10輸入邏輯操作之9個輸入，其中在初始操作階段(例如，如圖2B中所闡述)期間判定第十輸入。
圖2D-1及圖2D-2分別圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之時序圖285-4及285-5。時序圖285-4及285-5圖解說明與執行一邏輯操作(例如，一R輸入邏輯操作)之一最後操作階段相關聯之信號(例如，電壓信號)。例如，圖2D-2中之時序圖285-4對應於一R輸入NAND操作或一R輸入NOR操作之一最後操作階段，且圖2D-2中之時序圖285-5對應於一R輸入AND操作或一R輸入OR操作之一最後操作階段。舉例而言，執行一NAND操作可包含：繼與圖2C-1相關聯地闡述之中間操作階段之若干次反覆之後執行圖2D-1中所展示之操作階段，執行一NOR操作可包含：繼與圖2C-2相關聯地闡述之中間操作階段之若干次反覆之後執行圖2D-1中所展示之操作階段，執行一AND操作可包含：繼與圖2C-1相關聯地闡述之中間操作階段之若干次反覆之後執行圖2D-2中所展示之操作階段，且執行一OR操作可包含：繼與圖2C-2相關聯地闡述之中間操作階段 之若干次反覆之後執行圖2D-2中所展示之操作階段。下文所展示之表1指示根據本文中所闡述之若干項實施例對應於與執行若干個R輸入邏輯操作相關聯之操作階段序列之圖。
可(舉例而言)藉由以下操作實施一NAND操作：將一AND操作之R-1次反覆之結果儲存於感測放大器中，然後使感測放大器在進行最後操作階段之前反轉變以儲存結果(下文所闡述)。可(舉例而言)藉由以下操作實施一NOR操作：將一OR操作之R-1次反覆之結果儲存於感測放大器中，然後使感測放大器在進行最後操作階段之前反轉變以儲存結果(下文所闡述)。
與將一R輸入邏輯操作之一結果儲存至陣列(例如，圖2A中之陣列230)之一列相關聯地闡述圖2D-1及圖2D-2之最後操作階段。然而，如上文所闡述，在若干項實施例中，可將結果儲存至除往回至陣列以外之一適合位置(例如，經由I/O線儲存至與一控制器及/或主機處理器相關聯之一外部暫存器、儲存至一不同記憶體器件之一記憶體陣列等)。
如時序圖285-4及285-5中所展示，在時間t1處，停用平衡(例如，對平衡信號226撤銷啟動)使得感測線D及D_在浮動。在時間t2處，取決於正執行哪一邏輯操作而啟動InvD信號213或Passd及Passdb信號211。在此實例中，啟動InvD信號213以用於一NAND或NOR操作(參見圖2D-1)，且啟動Passd及Passdb信號211以用於一AND或OR操作(參 見圖2D-2)。
在時間t2處啟動InvD信號213(例如，與一NAND或NOR操作相關聯)啟用圖2A中之電晶體214-1/214-2且在下拉感測線D或感測線D_時導致儲存於圖2A中之次級鎖存器290中之資料值之一反轉變。如此，啟動信號213使所累加輸出反轉變。因此，針對一NAND操作，若在先前操作階段(例如，初始操作階段及一或多個中間操作階段)中感測之記憶體胞元中之任何者儲存一邏輯0(例如，若NAND操作之R輸入中之任何者係一邏輯0)，則感測線D_將攜載對應於邏輯0之一電壓(例如，一接地電壓)且感測線D將攜載對應於邏輯1之一電壓(例如，一供應電壓，諸如VDD)。針對此NAND實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯1(例如，NAND操作之所有R輸入係邏輯1)，則感測線D_將攜載對應於邏輯1之一電壓且感測線D將攜載對應於邏輯0之一電壓。在時間t3處，然後啟動感測放大器206之初級鎖存器(例如，激發感測放大器)，從而將D及D_驅動至適當軌，且感測線D現在攜載各別輸入資料值之經NAND操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯0，則感測線D將處於VDD，且若所有輸入資料值係一邏輯1，則感測線D將處於接地。
針對一NOR操作，若在先前操作階段(例如，初始操作階段及一或多個中間操作階段)中感測之記憶體胞元中之任何者儲存一邏輯1(例如，若NOR操作之R輸入中之任何者係一邏輯1)，則感測線D_將攜載對應於邏輯1之一電壓(例如，VDD)且感測線D將攜載對應於邏輯0之一電壓(例如，接地)。針對此NOR實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯0(例如，NOR操作之所有R輸入係邏輯0)，則感測線D_將攜載對應於邏輯0之一電壓且感測線D將攜載對應於邏輯1之一電壓。在時間t3處，然後啟動感測放大器206之初級鎖存 器且感測線D現在含有各別輸入資料值之經NOR操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯1，則感測線D將處於接地，且若所有輸入資料值係一邏輯0，則感測線D將處於VDD。
參考圖2D-2，啟動Passd及Passdb信號211(例如，與一AND或OR操作相關聯)將儲存於計算組件231之次級鎖存器中之所累加輸出傳送至感測放大器206之初級鎖存器。例如，針對一AND操作，若在先前操作階段(例如，圖2B之第一操作階段及圖2C-1之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯0(例如，若AND操作之R輸入中之任何者係一邏輯0)，則感測線D_將攜載對應於邏輯1之一電壓(例如，VDD)且感測線D將攜載對應於邏輯0之一電壓(例如，接地)。針對此AND實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯1(例如，AND操作之所有R輸入係邏輯1)，則感測線D_將攜載對應於邏輯0之一電壓且感測線D將攜載對應於邏輯1之一電壓。在時間t3處，然後啟動感測放大器206之初級鎖存器且感測線D現在攜載各別輸入資料值之經AND操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯0，則感測線D將處於接地，且若所有輸入資料值係一邏輯1，則感測線D將處於VDD。
針對一OR操作，若在先前操作階段(例如，圖2B之第一操作階段及圖2C-2中所展示之中間操作階段之一或多次反覆)中感測之記憶體胞元中之任何者儲存一邏輯1(例如，若OR操作之R輸入中之任何者係一邏輯1)，則感測線D_將攜載對應於邏輯0之一電壓(例如，接地)且感測線D將攜載對應於邏輯1之一電壓(例如，VDD)。針對此OR實例，若在先前操作階段中感測之所有記憶體胞元儲存一邏輯0(例如，OR操作之所有R輸入係邏輯0)，則感測線D將攜載對應於邏輯0之 一電壓且感測線D_將攜載對應於邏輯1之一電壓。在時間t3處，然後啟動感測放大器206之初級鎖存器且感測線D現在攜載各別輸入資料值之經OR操作之結果(如自在先前操作階段期間感測之記憶體胞元判定)。如此，若輸入資料值中之任何者係一邏輯1，則感測線D將處於VDD，且若所有輸入資料值係一邏輯0，則感測線D將處於接地。
然後可將R輸入AND、OR、NAND及NOR操作之結果往回儲存至陣列230之一記憶體胞元。在圖2D-1及圖2D-2中所展示之實例中，將R輸入邏輯操作之結果儲存至耦合至列R(例如，204-R)之一記憶體胞元。將邏輯操作之結果儲存至列R記憶體胞元僅僅涉及藉由啟動列R而啟用列R存取電晶體202。列R記憶體胞元之電容器203將經驅動至對應於感測線D上之資料值(例如，邏輯1或邏輯0)之一電壓，此基本上對先前儲存於列R記憶體胞元中之任何資料值重寫。應注意，列R記憶體胞元可係儲存用作邏輯操作之一輸入之一資料值之一相同記憶體胞元。例如，可將邏輯操作之結果往回儲存至列0記憶體胞元或列1記憶體胞元。
時序圖285-4及285-5圖解說明在時間t3處對正控制信號290及負控制信號228撤銷啟動(例如，信號290變高且信號228變低)以啟動感測放大器206。在時間t4處，對在時間t2處經啟動之各別信號(例如，213或211)撤銷啟動。實施例並不限於此實例。例如，在若干項實施例中，可繼時間t4之後(例如，在對信號213或信號211撤銷啟動之後)啟動感測放大器206。
如圖2D-1及圖2D-2中所展示，在時間t5處，啟動列R(204-R)，此將一選定胞元之所儲存元件(例如，圖2A中之電容器203)驅動至對應於儲存於累加器中之邏輯值之電壓。在時間t6處，對列R撤銷啟動，在時間t7處，對感測放大器206撤銷啟動(例如，對信號228及290撤銷啟動)且在時間t8處發生平衡(例如，啟動信號226且使互補感測線 205-0及205-1上之電壓為平衡電壓)。
在若干項實施例中，諸如圖2A中所闡述之感測電路(例如，按間距與記憶體胞元一起形成之電路)可實現並行執行眾多邏輯操作。例如，在具有16K行之一陣列中，可在不經由一匯流排傳送來自陣列及感測電路之資料之情況下及/或在不經由I/O線傳送來自陣列及感測電路之資料之情況下並行執行16K個邏輯操作。
而且，熟習此項技術者將瞭解，執行R輸入邏輯操作(例如，NAND、AND、NOR、OR等)之能力可實現執行更複雜之計算函數，諸如加法、減法、乘法及除法以及其他小學數學函數及/或模式比較函數。舉例而言，可組合一系列NAND操作以執行一全加器函數。作為一實例，若一全加器需要12個NAND閘來連同一進位輸入及進位輸出使兩個資料值相加，則可執行總計384個NAND操作(12 x 32)以使兩個32位元數相加。本發明之實施例亦可用於執行可係非布林(例如，複製、比較等)之邏輯操作。
另外，在若干項實施例中，所執行之一邏輯操作之輸入可並非儲存於感測電路(例如，圖1中之150)耦合至其之記憶體陣列130中之資料值。例如，可在不啟動陣列(例如，圖2A中之230)之一列之情況下由一感測放大器(例如，圖2A中之206)感測一邏輯操作之若干個輸入。作為一實例，可由感測放大器206經由耦合至其之I/O線接收該若干個輸入。例如，可將此等輸入自在陣列230外部之一源(諸如自一主機處理器(例如，主機110)及/或外部控制器)提供至感測放大器206(例如，經由適當I/O線)。作為另一實例，與執行一邏輯操作相關聯，可自一不同感測放大器/計算組件對接收一特定感測放大器(例如，206)及其對應計算組件(例如，231)之輸入。例如，儲存於耦合至一第一胞元行之一第一累加器中之一資料值(例如，邏輯結果)可傳送至與一不同胞元行(其可或可不位於與第一行相同之陣列中)相關聯之一不同 (例如，鄰近)感測放大器/計算組件對。
本發明之實施例不限於圖2A中所圖解說明之特定感測電路組態。例如，不同計算組件電路可用於執行根據本文中所闡述之若干項實施例之邏輯操作。儘管圖2A中未圖解說明，但在若干項實施例中，控制電路可耦合至陣列230、感測放大器206及/或計算組件231。此控制電路(例如)可在與陣列及感測電路250相同之一晶片上及/或在諸如一外部處理器之一外部處理資源上實施，且可控制啟用/停用對應於陣列及感測電路之各種信號以便執行如本文中所闡述之邏輯操作。
與圖2A、圖2B、圖2C-1、圖2C-2、圖2D-1及圖2D-2相關聯地闡述之實例性邏輯操作階段涉及累加一資料值(例如，自一記憶體胞元感測到之一資料值及/或對應於一感測線之一電壓或電流之一資料值)。由於能量守恆，在執行邏輯操作階段中消耗之能量大約等於在將感測線D或D_之電容自VDD/2充電至VDD(其在啟動感測放大器時(例如，在如圖2B、圖2C-1、圖2C-2、圖2D-1及圖2D-2中所展示之時間t3處)開始)期間消耗之能量。如此，執行一邏輯操作消耗大約用於將一感測線(例如，數位線)自VDD/2充電至VDD之能量。相比之下，各種先前處理方法通常消耗用於將一感測線自軌充電至軌(例如，自接地充電至VDD)之至少一定量之能量，該能量與本文中所闡述之實施例相比較可為兩倍或更多倍能量。
圖2E圖解說明根據本發明之若干項實施例之耦合至感測電路之一記憶體陣列之一部分之一示意圖。在此實例中，一記憶體陣列包含記憶體胞元(MC)270-0、...、270-F。在若干項實施例中，記憶體胞元係破壞性讀取記憶體胞元(例如，讀取儲存於胞元中之資料會破壞資料，使得起初儲存於胞元中之資料在經讀取之後經再新)。記憶體胞元270-0、...、270-F可配置成由選擇線204(例如，字線)耦合之若 干個列及由感測線(例如，數位線)205-0、...、205-M耦合之若干個行。為了參考方便，感測線205-0、...、205-M表示各別互補感測線對(例如，圖2A中之205-1及205-2)。儘管圖2E中圖解說明僅一個列及兩個行之記憶體胞元，但實施例並不如此受限制。例如，一特定陣列可具有若干記憶體胞元行及/或感測線(例如，4,096、8,192、16,384等)。作為一實例，一特定記憶體胞元電晶體(例如，圖2A中之202)之一閘極可耦合至其對應字線(204)，一源極/汲極區域可耦合至其對應感測線(例如，205-0)，且一特定記憶體胞元電晶體之一第二源極/汲極區域可耦合至其對應電容器(例如，圖2A中之203)。
根據本發明之若干項實施例，圖2E中之陣列可耦合至感測電路。在此實例中，感測電路250包括感測放大器206-1、...、206-P及次級感測放大器(SSA)268。感測電路250可係圖1中所展示之感測電路150。感測放大器206-1至206-P耦合至各別感測線205-0至205-M。感測放大器206-1至206-P可係諸如圖2A中之感測放大器206之感測放大器。感測放大器206-1至206-P經由電晶體218-1及218-2分別耦合至輸入/輸出線266-1(IO)及266-2(IO_)。行解碼線264-1(CD-1)至264-R(CD-R)耦合至電晶體218-1及218-2之閘極且可選擇性地經啟動以經由IO線266-1及266-2將各別感測放大器206-1至206-P所感測資料傳送至SSA 268。
在操作中，感測放大器(例如，206-1至206-P)可藉由回應於一選擇線(例如，字線204)之啟動而放大互補感測線(例如，205-0至205-M)上之一差動信號(例如，電壓或電流)來感測儲存於一記憶體胞元(例如，270-0至270-F)中之一資料值(例如，一邏輯「1」或「0」)。作為一實例，感測放大器206-1至206-P可將互補感測線對205-0之感測線中之一者(例如，來自圖2A之D)驅動至一第一值(例如，一供應電壓，諸如Vcc)，且將互補感測線對205-0之另一感測線(來自圖2A之D_)驅動 至一第二值(例如，一參考電壓，諸如一接地電壓)。以此方式，(例如)可基於互補感測線對之感測線中之哪一者經驅動至Vcc而判定由記憶體胞元(例如，270-0)儲存之資料值。然後可經由選定行解碼線264-1至264-R之啟動將互補感測線對205-0至205-M之電壓選擇性地傳送至I/O線266-1及266-2。以此方式，可經由I/O線266-1及266-2將由感測放大器206-1至206-P感測到之資料傳送至SSA 268。SSA 268可僅能夠在一特定時間處儲存來自一單個胞元(例如，胞元270-0至270-F中之一者)之一資料值。如此，若期望將儲存於胞元270-0中之資料傳送至SSA 268，則將啟動行解碼線264-1，且若期望將儲存於胞元270-F中之資料傳送至SSA 268，則將啟動行解碼線264-R。若啟動線264-1及264-R兩者，則SSA 268可不能夠判定儲存於胞元中之任一者中之實際所儲存資料值。
然而，在各種例項中，選擇性地啟動行解碼線(例如，264-1至264-R)中之一者以上可係有用的。舉例而言，根據本文中所闡述之若干項實施例可與執行一線OR操作相關聯地進行選擇性地啟動若干個行解碼線。例如，在本發明之若干項實施例中，可操作圖2E中所展示之資料路徑部分以判定儲存於一記憶體陣列(例如，圖1中之陣列130)中之資料是否匹配一比較值，可由一晶粒上控制電路(例如，圖1中之控制電路140)及/或由外部控制電路(例如，圖1中之主機110)提供該比較值作為一「若-則-否則」程序流程之一部分。
在一實例性操作中，控制電路(例如，圖1中之140)可經組態以將一I/O線(例如，266-1)充電(例如，預充電)至一電壓(例如，一預充電電壓)。舉例而言，可將I/O線266-1預充電至對應於一邏輯「1」之一電壓(例如，一供應電壓，諸如Vcc)。控制電路可經組態以選擇性地啟動列線(例如，包含記憶體胞元270-0、...、270-F之一列線)及行解碼線264-1至264-R(例如，CD-1、...、CD-R)。感測電路(例如，圖1 中之150)可經組態以感測耦合至一經啟動列線之若干個選定記憶體胞元(例如，270-0、...、270-F)。感測電路可經組態以判定IO線266-1之預充電電壓是否回應於行解碼線CD-1至CD-R 264-1至264-R之選擇性啟動而改變。
在若干項實施例中，控制電路(例如，圖1中之140)可連同感測電路用於執行一線OR操作(例如，以判定儲存於記憶體陣列中之資料是否匹配一比較值)。作為一實例，可將IO線266-1預充電至一特定電壓。該特定電壓可係對應於一資料值之一電壓。例如，預充電電壓可係可對應於一邏輯「1」之一供應電壓(諸如Vcc)或可對應於一邏輯「0」之一接地電壓。
行解碼線CD-1之啟動接通電晶體218-1及218-2，此將對應於儲存於感測放大器206-1中之資料之電壓提供至IO線266-1及266-2。如此，IO線266-1之預充電電壓可基於儲存於感測放大器206-1中之特定資料值(其表示儲存於諸如胞元270-0之一特定記憶體胞元中之資料)而改變。舉例而言，若感測放大器206-1感測到儲存於胞元270-0中之一邏輯0(例如，一接地電壓)，則在啟動CD-1時將下拉(例如，降低)IO線266-1上之預充電電壓(例如，Vcc)，且SSA 268可偵測到預充電電壓之改變。如此，預充電電壓之所偵測到之改變指示所感測記憶體胞元(例如，270-0)儲存不同於對應於預充電電壓之資料值(例如，1)之一資料值(例如，0)。類似地，若感測放大器206-1感測到儲存於胞元270-0中之一邏輯1(例如，Vcc)，則在啟動CD-1時將不下拉IO線266-1上之預充電電壓(例如，Vcc)，且SSA 268將未偵測到預充電電壓之改變。如此，未偵測到預充電電壓之改變指示所感測記憶體胞元(例如，270-0)儲存與對應於預充電電壓之資料值(例如，1)相同之資料值(例如，1)。
上文所闡述之SSA 268判定預充電電壓是否改變之能力可用於(例 如)執行線OR操作以判定一特定比較值是否匹配儲存於一記憶體陣列中之資料。作為一實例，若一操作用以判定耦合至一特定列線之若干個胞元是否儲存一特定比較值(例如，「0」)，則可連同對應於該若干個記憶體胞元之感測線啟動特定列線。若胞元中之任何者儲存一邏輯「0」，則將改變(例如，下拉)IO線(例如，區域IO線)之預充電電壓。例如，可將操作之結果報告給請求控制電路(例如，晶粒上控制器、主機等)。可將操作之結果報告至記憶體陣列中以用於進一步計算。所判定結果可用作一特定比較操作或其他邏輯操作之連續執行之一部分。例如，執行可包含不僅判定列之記憶體胞元中之任何者是否儲存一資料值(例如，0)，而且判定哪一(些)胞元儲存資料值。如此，(例如)可選擇性地啟動行解碼線之子集以比較由其對應胞元儲存之資料值與可與一比較操作相關聯地使用之比較值。
例如，控制電路(例如，耦合至圖1中之感測電路150(例如，圖1中之晶粒上控制器140))及/或諸如一外部主機之若干個其他源可請求與線OR操作相關聯地使用之比較值。類似地，線OR操作之結果可經報告給各種控制電路及/或在報告給控制電路之前用於執行進一步操作(例如，邏輯操作)作為若-則-否則程式化流程之一部分。
圖3A圖解說明展示根據本發明之若干項實施例之處於與執行一串列比較操作相關聯之一特定階段之一陣列330之一部分之胞元狀態之一邏輯圖。圖3A包含與圖2A之記憶體陣列230及圖1之記憶體陣列130相似之記憶體陣列330。記憶體陣列330包含感測線305-0、305-1、305-2、305-3、305-4(例如，通常稱為感測線305)。更多或更少感測線可包含於記憶體陣列330中。感測線305中之每一者表示一不同比較操作。舉例而言，可基於儲存於耦合至五個不同感測線之若干個記憶體胞元中之值而(例如，並行)執行五個不同比較操作。
記憶體陣列330亦包含選擇線304-0、304-1、304-2、304-3、304- 4、304-5、304-6、304-7、304-8、304-9(例如，通常稱為選擇線304)。在圖3A中，一第一比較操作可由比較一第一值(例如，srcA值)320-0與一第二值(例如，srcB值)322-0組成。可將第一比較操作之結果儲存為一經重設值(例如，一目的值)之一第一位元328-0及一第二位元330-0。一第二比較操作可由比較一第一值320-1與一第二值322-1組成。可將第二比較操作之結果儲存為一目的值之一第一位元328-1及一第二位元330-1。一第三比較操作可由比較一第一值320-2與一第二值322-2組成。可將第三比較操作之結果儲存為一目的值之一第一位元328-2及一第二位元330-2。一第四比較操作可由比較一第一值320-3與一第二值322-3組成。可將第四比較操作之結果儲存為一目的值之一第一位元328-3及一第二位元330-3。一第五比較操作可由比較一第一值320-4與一第二值322-4組成。可將第五比較操作之結果儲存為一目的值之一第一位元328-4及一第二位元330-4。
在若干項實例中，一目的值可由係比較操作之結果之一邏輯表示之第一位元及第二位元組成。舉例而言，若一第一值大於一第二值，則目的值之第一位元可設定為一(例如，「1」)且目的值之第二位元可設定為零(例如，「0」)。若一第二值大於第一值，則目的值之第一位元可設定為零(例如，「0」)且目的值之第二位元可設定為一(例如，「1」)。若第一值等於第二值，則目的值之第一位元及第二位元可設定為零(例如，「0」)。然而，一目的值之所給出之實例係例示性的。一比較操作之結果之其他邏輯表示可連同本文中給出之實例使用。
第一值320-0、320-1、320-2、320-3、320-4(例如，通常稱為第一值320)、第二值322-0、322-1、322-2、322-3、322-4(例如，通常稱為第二值322)可作為位元向量之部分儲存於耦合至選擇線304及感測線305之記憶體胞元中。亦在圖3A中展示如上文關於圖2A所闡述之 tmp值及tmpset值。tmp值324-0、324-1、324-2、324-3、324-4(例如，通常稱為tmp值324)、tmpset值326-0、326-1、326-2、326-3、326-4(例如，通常稱為tmpset值326)及包括第一位元328-0、328-1、328-2、328-3、328-4(例如，通常稱為第一位元328)及第二位元330-0、330-1、330-2、330-3、330-4(例如，通常稱為第二位元330)之目的值可作為位元向量之部分儲存於耦合至選擇線304及感測線305之記憶體胞元中。舉例而言，儲存於若干個記憶體胞元中之一第一值320-0可具有等於三之一值。第一值320-0可由可儲存於耦合至感測線305-0及選擇線304-0、304-1、304-2之記憶體胞元中之位元向量[011]表示。在圖3A至圖3M中，第一值320及第二值322中之每一者使用三個位元來表示，更多或更少位元可用於表示第一值320及第二值322。
圖3A展示記憶體陣列330中之記憶體胞元之初始狀態。舉例而言，儲存tmp值324、tmpset值326及目的值之記憶體胞元可初始化為零。儲存第一值320-0之記憶體胞元經初始化以儲存位元向量[011]。第一值320-0等於一個十進制值三。儲存第一值320-1之記憶體胞元經初始化以儲存位元向量[000]。第一值320-1等於一個十進制值零。儲存第一值320-2之記憶體胞元經初始化以儲存位元向量[010]。第一值320-2等於一個十進制值二。儲存第一值320-3之記憶體胞元經初始化以儲存位元向量[100]。第一值320-3等於一個十進制值四。儲存第一值320-4之記憶體胞元經初始化以儲存位元向量[010]。第一值320-4等於一個十進制值二。
儲存第二值322-0之記憶體胞元經初始化以儲存位元向量[100]。所儲存之第二值322-0等於一個十進制值四。儲存第二值322-1之記憶體胞元經初始化以儲存位元向量[001]。第二值322-1等於一。儲存第二值322-2之記憶體胞元經初始化以儲存位元向量[010]。第二值322-2等於一個十進制值二。儲存第二值322-3之記憶體胞元經初始化以儲 存位元向量[110]。第二值322-3等於一個十進制值五。儲存第二值322-4之記憶體胞元經初始化以儲存位元向量[001]。第二值322-4等於一個十進制值一。
圖3B至圖3M圖解說明根據本發明之若干項實施例展示在與執行一比較操作相關聯之不同階段(例如，在計算之後)期間之陣列部分330之記憶體胞元狀態之邏輯圖。圖3A圖解說明陣列部分330之記憶體胞元之原始(例如，初始化)狀態，諸如關於圖2B所闡述之初始化操作。
圖3B圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3A中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3B圖解說明在諸如關於圖2C-1至圖2D-2之中間操作階段所闡述之若干個比較操作之一第一反覆中之一第一步驟之後陣列部分330之胞元。
可執行第一反覆中之第一步驟以判定來自第一值320(例如，srcA值)及第二值322(例如，srcB值)之最高有效位元是否不同。若來自第一值320及第二值322之最高有效位元彼此不相等，則其可不同。
在若干項實例中，第一組第一反覆可包含：執行如上文所論述之一「ReadRow(srcA+i)」調用、一「XorRow(srcB+i)」調用、一「XorRow(tmpset)」調用及/或一「WriteRow(tmp)」調用。在一個三(例如，3)位元實例中，在一第一反覆期間，一「i」索引設定為二(例如，2)，此意味著與第一值320及第二值322相關聯之一次高有效位元具有二(例如，2)之一索引。
比較操作之第一反覆之第一步驟可包含：舉例而言，自儲存於耦合至感測線305-0及選擇線304-2之一記憶體胞元中之一第一值320-0讀取(例如，ReadRow(srcA+i))一位元(例如，「0」位元)；及使用讀取「0」位元及來自儲存於耦合至感測線305-0及選擇線304-5之一記 憶體胞元中之一第二值322-0之一次高有效位元(例如，「1」位元)作為輸入來執行一第一XOR操作(例如，XorRow(srcB+i))。第一XOR操作(例如，XorRow(srcB+i))之結果(例如，「1」)及儲存於耦合至感測線305-0及選擇線304-7之一記憶體胞元中之「0」位元(例如，tmpset值)可用作一第二XOR操作(例如，XorRow(tmpset))之輸入。可將第二XOR操作之結果儲存(例如，WriteRow(tmp))於耦合至感測線305-0及選擇線304-6之一記憶體胞元(例如，與tmp值相關聯之一記憶體胞元)中。
亦可針對與感測線305-1、305-2、305-3、305-4相關聯之比較操作中之每一者執行第一反覆之第一步驟。亦即，可針對與感測線305-1、305-2、305-3、305-4相關聯之比較操作中之每一者同時執行「ReadRow(srcA+i)」調用、「XorRow(srcB+i)」調用、「XorRow(tmpset)」調用及「WriteRow(tmp)」調用。
圖3C圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3B中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3C圖解說明在若干個比較操作之第一反覆中之一第二步驟之後陣列部分330之胞元。可執行第一反覆中之第二步驟以儲存第一值320與第二值322是否不同之一判定。
在若干項實例中，第一反覆中之第二步驟可包含：執行一「OrRow(tmpset)」調用及一「WriteRow(tmpset)」調用。比較操作之第一反覆之第二步驟可包含：舉例而言，使用第二XOR操作(例如，XorRow(tmpset))之結果(例如，「0」)及儲存於耦合至感測線305-0及選擇線304-7之一記憶體胞元中之一「0」位元來執行一第一OR操作(例如，OrRow(tmpset))。比較操作之第一反覆之第二步驟亦可包含：執行一寫入操作(例如，WriteRow(tmpset))以將第一OR操作(例如OrRow(tmpset))之結果儲存於耦合至感測線305-0及選擇線304-7之記 憶體胞元中。亦可針對與感測線305-1、305-2、305-3、305-4相關聯之其他比較操作中之每一者同時執行第一反覆中之第二步驟。
圖3D圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3C中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3D圖解說明在若干個比較操作之第一反覆中之一第三步驟之後陣列部分330之胞元。可執行第一反覆中之第三步驟以判定第一值320(例如，srcA值)是否大於第二值322(例如，srcB值)。
在若干項實例中，第一反覆中之第三步驟可包含：執行一「ReadRow(srcA+i)」調用、一「AndRow(tmp)」調用、一「OrRow(dest)」調用及一「WriteRow(dest)」。讀取操作(例如，ReadRow(srcA+i))可自儲存於耦合至感測線305-0及選擇線304-2之一記憶體胞元中之一第一值320-0讀取一最高有效位元(例如，「0」)。 一第一AND操作(例如，AndRow(tmp))可使用讀取位元(例如，「0」)及儲存於耦合至感測線305-0及選擇線304-6之記憶體胞元中之一位元作為輸入。第一AND操作之結果(例如，0)及儲存於耦合至感測線305-0及選擇線304-8之一記憶體胞元中之一位元(例如，0)可用作一第二OR操作(例如，OrRow(dest))之輸入。可將第二OR操作之結果(例如，0)儲存(例如，WriteRow(dest))於耦合至感測線305-0及選擇線304-8之一記憶體胞元中。亦可針對與感測線305-1、305-2、305-3、305-4相關聯之其他比較操作中之每一者同時執行第一反覆中之第三步驟。
圖3E圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3D中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3E圖解說明在若干個比較操作之第一反覆中之一第四步驟之後陣列部分330之胞元。可執行第一反覆中之第四步 驟以判定第二值322(例如，srcB值)是否大於第一值320(例如，srcA值)。
在若干項實例中，第一反覆中之第四步驟可包含：執行一「ReadRow(srcB+i)」調用、一「AndRow(tmp)」調用、一「OrRow(dest+1)」調用及一「WriteRow(dest+1)」。舉例而言，讀取操作(例如，ReadRow(srcB+i))可自儲存於耦合至感測線305-0及選擇線304-5之一記憶體胞元中之一第二值322-0讀取一最高有效位元(例如，「1」)。一第二AND操作(例如，AndRow(tmp))可使用讀取(例如，ReadRow(srcB+i)位元(例如，「1」)及儲存於耦合至感測線305-0及選擇線304-6之記憶體胞元中之一位元(例如，「1」)作為輸入。第二AND操作之結果(例如，「1」)及儲存於耦合至感測線305-0及選擇線304-9之一記憶體胞元中之一位元(例如，0)可用作一第三OR操作(例如，OrRow(dest+1))之輸入。可將第三OR操作之結果(例如，1)儲存(例如，WriteRow(dest+1))於耦合至感測線305-0及選擇線304-9之一記憶體胞元中。亦可針對與感測線305-1、305-2、305-3、305-4相關聯之其他比較操作中之每一者執行第一反覆中之第四步驟。
圖3F圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3E中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3F圖解說明在若干個比較操作之一第二反覆之一第一步驟之後陣列部分330之胞元。可執行第二反覆中之第一步驟以判定來自第一值320(例如，srcA值)及第二值322(例如，srcB值)之次高有效位元是否不同。
在若干項實例中，第二反覆之第一步驟可包含：執行一「ReadRow(srcA+i)」調用、一「XorRow(srcB+i)」調用、一「XorRow(tmpset)」調用及一「WriteRow(tmp)」調用。在第二反覆期間，一「i」索引設定為一(例如，1)，此意味著與第一值320及第二 值322相關聯之一次高有效位元具有一(例如，1)之一索引。
比較操作之第二反覆之第一步驟可(舉例而言)包含：自儲存於耦合至感測線305-4及選擇線304-1之一記憶體胞元中之一第一值320-4讀取(例如，ReadRow(srcA+i)一位元(例如，「1」位元)；及使用讀取位元(例如，「1」位元)及來自儲存於耦合至感測線305-4及選擇線304-4之一記憶體胞元中之一第二值322-4之一次高有效位元(例如，「0」位元)作為輸入來執行一第一XOR操作(例如，XorRow(srcB+i))。第一XOR操作(例如，XorRow(srcB+i))之結果(例如，「1」)及儲存於耦合至感測線305-4及選擇線304-7之一記憶體胞元中之「0」位元(例如，tmpset值)可用作一第二XOR操作(例如，XorRow(tmpset))之輸入。可將第二XOR操作之結果(例如，1)儲存(例如，WriteRow(tmp))於耦合至感測線305-4及選擇線304-6之一記憶體胞元(例如，與tmp值相關聯之一記憶體胞元)中。
舉例而言，比較操作之第二反覆之第一步驟亦可包含：自儲存於耦合至感測線305-2及選擇線304-1之一記憶體胞元中之一第一值320-2讀取(例如，ReadRow(srcA+i)一位元(例如，「1」位元)；及使用讀取「1」位元及來自儲存於耦合至感測線305-2及選擇線304-4之一記憶體胞元中之一第二值322-2之一次高有效位元(例如，「1」位元)作為輸入來執行一第一XOR操作(例如，XorRow(srcB+i))。第一XOR操作(例如，XorRow(srcB+i))之結果(例如，「0」)及儲存於耦合至感測線305-2及選擇線304-7之一記憶體胞元中之「0」位元(例如，tmpset值)可用作一第二XOR操作(例如，XorRow(tmpset))之輸入。可將第二XOR操作之結果(例如，0)儲存(例如，WriteRow(tmp))於耦合至感測線305-2及選擇線304-6之一記憶體胞元(例如，與tmp值相關聯之一記憶體胞元)中。
亦可針對與感測線305-0、305-1、305-3相關聯之比較操作中之 每一者執行第二反覆之第一步驟。亦即，可針對與感測線305-0、305-1、305-3相關聯之比較操作中之每一者同時執行「ReadRow(srcA+i)」調用、「XorRow(srcB+i)」調用、「XorRow(tmpset)」調用及「WriteRow(tmp)」調用。舉例而言，執行第二反覆中之第一步驟可導致將一「1」位元儲存於耦合至感測線305-3及選擇線304-6之一記憶體胞元中。
圖3G圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3F中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3G圖解說明在第二反覆中之一第二步驟之後陣列部分330之胞元。可執行第二反覆中之第二步驟以儲存第一值320(例如，srcA值)及第二值322(例如，srcB值)是否不同之一判定。
在若干項實例中，第二反覆中之第二步驟可包含：執行一「OrRow(tmpset)」調用及一「WriteRow(tmpset)」調用。比較操作之第二反覆之第二步驟可包含：舉例而言，使用第二XOR操作(例如，XorRow(tmpset))之結果(例如，「1」)及儲存於耦合至感測線305-4及選擇線304-7之一記憶體胞元中之一「0」位元來執行一第一OR操作(例如，OrRow(tmpset))。比較操作之第二反覆之第二步驟亦可包含：執行一寫入操作(例如，WriteRow(tmpset))以將第一OR操作(例如，OrRow(tmpset))之結果(例如，「1」)儲存於耦合至感測線305-4及選擇線304-7之記憶體胞元中。
在若干項實例中，第二反覆中之第二步驟亦可包含：針對與感測線305-2相關聯之比較操作執行一「OrRow(tmpset)」調用及一「WriteRow(tmpset)」調用。舉例而言，比較操作之第二反覆之第二步驟可包含：使用第二XOR操作(例如，XorRow(tmpset))之結果(例如，「0」)及儲存於耦合至感測線305-2及選擇線304-7之一記憶體胞元中之一「0」位元來執行一第一OR操作(例如，OrRow(tmpset))。比 較操作之第二反覆之第二步驟亦可包含：執行一寫入操作(例如，WriteRow(tmpset))以將第一OR操作(例如，OrRow(tmpset))之結果(例如，「0」)儲存於耦合至感測線305-2及選擇線304-7之記憶體胞元中。
亦可針對與感測線305-0、305-1、305-3相關聯之其他比較操作中之每一者同時執行第二反覆中之第二步驟。舉例而言，執行第二反覆中之第二步驟可導致將一「1」儲存於耦合至感測線305-3及選擇線304-7之記憶體胞元中。
圖3H圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3G中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3H圖解說明在第二反覆中之一第三步驟之後陣列部分330之胞元。可執行第二反覆中之第三步驟以判定第一值320(例如，srcA值)是否大於第二值322(例如，srcB值)。
在若干項實例中，第二反覆中之第三步驟可包含：執行一「ReadRow(srcA+i)」調用、一「AndRow(tmp)」調用、一「OrRow(dest)」調用及一「WriteRow(dest)」。讀取操作(例如，ReadRow(srcA+i))可自儲存於耦合至感測線305-4及選擇線304-1之一記憶體胞元中之一第一值320-4讀取一次高有效位元(例如，「1」)。一第一AND操作(例如，AndRow(tmp))可使用讀取位元(例如，「1」)及儲存於耦合至感測線305-4及選擇線304-6之記憶體胞元中之一位元(例如，「1」)作為輸入。第一AND操作之結果(例如，「1」)及儲存於耦合至感測線305-4及選擇線304-8之一記憶體胞元中之一位元(例如，「0」)可用作一第二OR操作(例如，OrRow(dest))之輸入。第二OR操作之結果(例如，「1」)可儲存(例如，WriteRow(dest))於耦合至感測線305-4及選擇線304-8之一記憶體胞元中。
第二反覆中之第三步驟亦可包含：舉例而言，執行讀取操作(例 如，ReadRow(srcA+i))以自儲存於耦合至感測線305-2及選擇線304-1之一記憶體胞元中之一第一值320-2讀取一次高有效位元(例如，「1」)。一第一AND操作(例如，AndRow(tmp))可使用讀取位元(例如，「1」)及儲存於耦合至感測線305-2及選擇線304-6之記憶體胞元中之一位元(例如，「0」)作為輸入。第一AND操作之結果(例如，「0」)及儲存於耦合至感測線305-2及選擇線304-8之一記憶體胞元中之一位元(例如，「0」)可用作一第二OR操作(例如，OrRow(dest))之輸入。可將第二OR操作之結果(例如，「0」)儲存(例如，WriteRow(dest))於耦合至感測線305-2及選擇線304-8之一記憶體胞元中。亦可針對與感測線305-0、305-1、305-3相關聯之其他比較操作中之每一者同時執行第二反覆中之第三步驟。
圖3I圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3H中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3I圖解說明在第二反覆中之一第四步驟之後陣列部分330之胞元。可執行第一反覆中之第四步驟以判定第二值322(例如，srcB值)是否大於第一值320(例如，srcA值)。
在若干項實例中，第二反覆中之第四步驟可包含：執行一「ReadRow(srcB+i)」調用、一「AndRow(tmp)」調用、一「OrRow(dest+1)」調用及一「WriteRow(dest+1)」。讀取操作(例如，ReadRow(srcB+i))可自儲存於耦合至感測線305-4及選擇線304-4之一記憶體胞元中之一第二值322-4讀取一次高有效位元(例如，「0」)。一第二AND操作(例如，AndRow(tmp))可使用讀取位元(例如，「0」)及儲存於耦合至感測線305-4及選擇線304-6之記憶體胞元中之一位元(例如，「1」)作為輸入。第二AND操作之結果(例如，「0」)及儲存於耦合至感測線305-4及選擇線304-9之一記憶體胞元中之一位元(例如，「0」)可用作一第三OR操作(例如，OrRow(dest+ 1))之輸入。第三OR操作之結果(例如，0)可儲存(例如，WriteRow(dest+1))於耦合至感測線305-4及選擇線304-9之一記憶體胞元中。
在若干項實例中，第二反覆中之第四步驟亦可(舉例而言)執行一讀取操作(例如，ReadRow(srcB+i))以自儲存於耦合至感測線305-2及選擇線304-4之一記憶體胞元中之一第二值322-2讀取一次高有效位元(例如，「1」)。一第二AND操作(例如，AndRow(tmp))可使用讀取位元(例如，「1」)及儲存於耦合至感測線305-2及選擇線304-6之記憶體胞元中之一位元(例如，「0」)作為輸入。第二AND操作之結果(例如，「0」)及儲存於耦合至感測線305-0及選擇線304-9之一記憶體胞元中之一位元(例如，「0」)可用作一第三OR操作(例如，OrRow(dest+1))之輸入。可將第三OR操作之結果(例如，0)儲存(例如，WriteRow(dest+1))於耦合至感測線305-2及選擇線304-9之一記憶體胞元中。
亦可針對與感測線305-0、305-1、305-3相關聯之其他比較操作中之每一者執行第二反覆中之第四步驟。舉例而言，執行第二反覆中之第四步驟可導致將一「1」儲存於耦合至感測線305-3及選擇線304-9之記憶體胞元中。
圖3J圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3I中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3J圖解說明在若干個比較操作之一第三反覆之一第一步驟之後陣列部分330之胞元。可執行第三反覆中之第一步驟以判定來自第一值322(例如，srcA值)及第二值322(例如，srcB值)之次高有效位元是否不同。
在若干項實例中，第三反覆之第一步驟可包含：執行一「ReadRow(srcA+i)」調用、一「XorRow(srcB+i)」調用、一 「XorRow(tmpset)」調用及一「WriteRow(tmp)」調用。在第三反覆期間，一「i」索引設定為零(例如，「0」)，此意味著與第一值320及第二值322相關聯之一次高有效位元具有零(例如，「0」)之一索引。
比較操作之第三反覆之第一步驟可(舉例而言)包含：自儲存於耦合至感測線305-1及選擇線304-0之一記憶體胞元中之一第一值320-1讀取(例如，ReadRow(srcA+i)一位元(例如，「0」位元)；及使用讀取「0」位元及來自儲存於耦合至感測線305-1及選擇線304-0之一記憶體胞元中之一第二值322-1之一次高有效位元(例如，「1」位元)作為輸入來執行一第一XOR操作(例如，XorRow(srcB+i))。第一XOR操作(例如，XorRow(srcB+i))之結果(例如，「1」)及儲存於耦合至感測線305-1及選擇線304-7之一記憶體胞元中之「0」位元(例如，tmpset值)可用作一第二XOR操作(例如，XorRow(tmpset))之輸入。可將第二XOR操作之結果(例如，「1」)儲存(例如，WriteRow(tmp))於耦合至感測線305-1及選擇線304-6之一記憶體胞元(例如，與tmp值相關聯之一記憶體胞元)中。
亦可針對與感測線305-0、305-2、305-3、305-4相關聯之比較操作中之每一者執行第三反覆之第一步驟。亦即，可針對與感測線305-0、305-2、305-3、305-4相關聯之比較操作中之每一者同時執行「ReadRow(srcA+i)」調用、「XorRow(srcB+i)」調用、「XorRow(tmpset)」調用及「WriteRow(tmp)」調用。
圖3K圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3J中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3K圖解說明在第三反覆中之一第二步驟之後陣列部分330之胞元。可執行第三反覆中之第二步驟以儲存第一值320(例如，srcA值)及第二值322(例如，srcB值)是否不同之一判定。
在若干項實例中，第三反覆中之第二步驟可包含：執行一「OrRow(tmpset)」調用及一「WriteRow(tmpset)」調用。比較操作之第三反覆之第二步驟可包含：舉例而言，使用第二XOR操作(例如，XorRow(tmpset))之結果(例如，「1」)及儲存於耦合至感測線305-1及選擇線304-7之一記憶體胞元中之一「1」位元來執行一第一OR操作(例如，OrRow(tmpset))。比較操作之第三反覆之第二步驟亦可包含：執行一寫入操作(例如，WriteRow(tmpset))以將第一OR操作(例如，OrRow(tmpset))之結果(例如，「1」)儲存於耦合至感測線305-1及選擇線304-7之記憶體胞元中。亦可針對與感測線305-0、305-2、305-3、305-4相關聯之其他比較操作中之每一者同時執行第三反覆中之第二步驟。
圖3L圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3K中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3L圖解說明在第三反覆中之一第三步驟之後陣列部分330之胞元。可執行第三反覆中之第三步驟以判定第一值320(例如，srcA值)是否大於第二值322(例如，srcB值)。
在若干項實例中，第三反覆中之第三步驟可包含：執行一「ReadRow(srcA+i)」調用、一「AndRow(tmp)」調用、一「OrRow(dest)」調用及一「WriteRow(dest)」。讀取操作(例如，ReadRow(srcA+i))可自儲存於耦合至感測線305-1及選擇線304-0之一記憶體胞元中之一第一值320-1讀取一次高有效位元(例如，「0」)。一第一AND操作(例如，AndRow(tmp))可使用讀取位元(例如，「0」)及儲存於耦合至感測線305-1及選擇線304-6之記憶體胞元中之一位元(例如，「1」)作為輸入。第一AND操作之結果(例如，「0」)及儲存於耦合至感測線305-1及選擇線304-8之一記憶體胞元中之一位元(例如，「0」)可用作一第二OR操作(例如，OrRow(dest))之輸入。可將 第二OR操作之結果(例如，「0」)儲存(例如，WriteRow(dest))於耦合至感測線305-1及選擇線304-8之一記憶體胞元中。亦可針對與感測線305-0、305-2、305-3、305-4相關聯之其他比較操作中之每一者同時執行第三反覆中之第三步驟。
圖3M圖解說明展示處於與執行一比較操作相關聯之一特定階段(例如，處於繼圖3L中所展示之階段之後之一階段)之陣列部分330之胞元狀態之一邏輯圖。圖3M圖解說明在第三反覆中之一第四步驟之後陣列部分330之胞元。可執行第三反覆中之第四步驟以判定第二值322(例如，srcB值)是否大於第一值320(例如，srcA值)。
在若干項實例中，第三反覆中之第四步驟可包含：執行一「ReadRow(srcB+i)」調用、一「AndRow(tmp)」調用、一「OrRow(dest+1)」調用及一「WriteRow(dest+1)」。讀取操作(例如，ReadRow(srcB+i))可自儲存於耦合至感測線305-1及選擇線304-3之一記憶體胞元中之一第二值322-1讀取一次高有效位元(例如，「1」)。一第二AND操作(例如，AndRow(tmp))可使用讀取位元(例如，「1」)及儲存於耦合至感測線305-1及選擇線304-6之記憶體胞元中之一位元(例如，「1」)作為輸入。第二AND操作之結果(例如，「1」)及儲存於耦合至感測線305-1及選擇線304-9之一記憶體胞元中之一位元(例如，「0」)可用作一第三OR操作(例如，OrRow(dest+1))之輸入。可將第三OR操作之結果(例如，「1」)儲存(例如，WriteRow(dest+1))於耦合至感測線305-1及選擇線304-9之一記憶體胞元中。亦可針對與感測線305-0、305-2、305-3、305-4相關聯之其他比較操作中之每一者執行第三反覆中之第四步驟。
在若干項實例中，在該等反覆中之每一者中之第四步驟中之每一者之後，可判定比較操作是否已結束而不管當前反覆如何。舉例而言，若在一第一反覆之後所有比較操作已判定所有第一值320大於或 小於第二值322，則比較操作可結束。可使用上文所闡述之一線OR操作執行：判定所有比較操作是否已判定第一值320大於第二值322及/或第二值322是否大於第一值320。比較操作可藉由斷開與比較操作之該若干次反覆相關聯之一FOR迴圈而結束。
然而，實施例不限於此實例中所展示之步驟序列之次序。舉例而言，可在一第一反覆中之一第四步驟之後執行該第一反覆中之一第二步驟。
圖4圖解說明根據本發明之若干項實施例之感測電路之一示意圖。圖4中所展示之感測電路亦可用於執行如上文所闡述之一比較操作。一記憶體胞元包括一儲存元件(例如，電容器)及一存取器件(例如，電晶體)。例如，電晶體402-1及電容器403-1構成一記憶體胞元，且電晶體402-2及電容器403-2構成一記憶體胞元等。在此實例中，記憶體陣列430係1T1C(一個電晶體一個電容器)記憶體胞元之一DRAM陣列。在若干項實施例中，該等記憶體胞元可係破壞性讀取記憶體胞元(例如，讀取儲存於該等胞元中之資料會破壞資料，使得起初儲存於胞元中之資料在經讀取之後經再新)。記憶體陣列430之胞元配置成由字線404-X(列X)、404-Y(列Y)等耦合之列及由互補資料線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合之行。對應於每一對互補資料線之個別資料線亦可分別稱為資料線405-1(D)及405-2(D_)。儘管圖4中展示僅三對互補資料線，但本發明之實施例並不如此受限制，且一記憶體胞元陣列可包含額外記憶體胞元行及/或資料線(例如，4,096、8,192、16,384等)。
記憶體胞元可耦合至不同資料線及/或字線。舉例而言，一電晶體402-1之一第一源極/汲極區域可耦合至資料線405-1(D)，電晶體402-1之一第二源極/汲極區域可耦合至電容器403-1，且一電晶體402- 1之一閘極可耦合至字線404-Y。一電晶體402-2之一第一源極/汲極區域可耦合至資料線405-2(D_)，電晶體402-2之一第二源極/汲極區域可耦合至電容器403-2，且一電晶體402-2之一閘極可耦合至字線404-X。如圖4中所展示之胞元板可耦合至電容器403-1及403-2中之每一者。胞元板可係可在各種記憶體陣列組態中將一參考電壓(例如，接地)施加至其之一共同節點。
根據本發明之若干項實施例，記憶體陣列430耦合至感測電路450。在此實例中，感測電路450包括對應於各別記憶體胞元行(例如，耦合至各別互補資料線對)之一感測放大器406及一計算組件431。感測放大器406可包括可在本文中稱為一初級鎖存器之一交叉耦合之鎖存器。舉例而言，感測放大器406可組態為關於圖5所闡述。
在圖4中所圖解說明之實例中，對應於計算組件431之電路包括一靜態鎖存器482及除其他之外亦實施一動態鎖存器之額外十個電晶體。計算組件431之動態鎖存器及/或靜態鎖存器可在本文中共同稱為可用作一累加器之一次級鎖存器。如此，計算組件431可操作為及/或在本文中稱為一累加器。計算組件431可耦合至資料線D 405-1及D_ 405-2中之每一者，如圖4中所展示。然而，實施例不限於此實例。舉例而言，計算組件431之電晶體可全部係n通道電晶體(例如，NMOS電晶體)。
在此實例中，資料線D 405-1可耦合至電晶體416-1及439-1之一第一源極/汲極區域以及負載/通過電晶體418-1之一第一源極/汲極區域。資料線D_ 405-2可耦合至電晶體416-2及439-2之一第一源極/汲極區域以及負載/通過電晶體418-2之一第一源極/汲極區域。
負載/通過電晶體418-1及418-2之閘極可共同耦合至一LOAD控制信號或分別耦合至一PASSD/PASSDB控制信號，如下文進一步論述。負載/通過電晶體418-1之一第二源極/汲極區域可直接耦合至電晶體 416-1及439-2之閘極。負載/通過電晶體418-2之一第二源極/汲極區域可直接耦合至電晶體416-2及439-1之閘極。
電晶體416-1之一第二源極/汲極區域可直接耦合至下拉電晶體414-1之一第一源極/汲極區域。電晶體439-1之一第二源極/汲極區域可直接耦合至下拉電晶體407-1之一第一源極/汲極區域。電晶體416-2之一第二源極/汲極區域可直接耦合至下拉電晶體414-2之一第一源極/汲極區域。電晶體439-2之一第二源極/汲極區域可直接耦合至下拉電晶體407-2之一第一源極/汲極區域。下拉電晶體407-1、407-2、414-1及414-2中之每一者之一第二源極/汲極區域可共同一起耦合至一參考電壓491-1(例如，接地(GND))。下拉電晶體407-1之一閘極可耦合至一AND控制信號線，下拉電晶體414-1之一閘極可耦合至一ANDinv控制信號線413-1，下拉電晶體414-2之一閘極可耦合至一ORinv控制信號線413-2，且下拉電晶體407-2之一閘極可耦合至一OR控制信號線。
電晶體439-1之閘極可稱為節點S1，且電晶體439-2之閘極可稱為節點S2。圖4中所展示之電路將累加器資料動態地儲存於節點S1及S2上。啟動LOAD控制信號致使負載/通過電晶體418-1及418-2導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，使LOAD控制信號升高至大於VDD之一電壓係選用的，且圖4中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
圖4中所展示之計算組件431之組態具有當下拉電晶體407-1、407-2、414-1及414-2在激發感測放大器406之前(例如，在感測放大器406之預種期間)導電時平衡感測放大器之功能性之益處。如本文中所使用，激發感測放大器406係指啟用感測放大器406以設定初級鎖存器及隨後停用感測放大器406以保持經設定初級鎖存器。在停用平衡(在感測放大器中)之後但在感測放大器激發之前執行邏輯操作可節省電 力使用，此乃因感測放大器之鎖存器不必須使用全軌電壓(例如，VDD、GND)來「翻轉」。
反相電晶體可在執行某些邏輯操作中下拉一各別資料線。舉例而言，可操作與電晶體414-1(具有耦合至一ANDinv控制信號線413-1之一閘極)串聯之電晶體416-1(具有耦合至動態鎖存器之S2之一閘極)以下拉資料線405-1(D)，且可操作與電晶體414-2(具有耦合至一ORinv控制信號線413-2之一閘極)串聯之電晶體416-2(具有耦合至動態鎖存器之S1之一閘極)以下拉資料線405-2(D_)。
鎖存器482可藉由耦合至一作用中負控制信號線412-1(ACCUMB)及一作用中正控制信號線412-2(ACCUM)而以可控制方式經啟用，而非經組態以藉由耦合至接地及VDD而連續地經啟用。在各種實施例中，負載/通過電晶體408-1及408-2可各自具有耦合至一LOAD控制信號或一PASSD/PASSDB控制信號中之一者之一閘極。
根據某些實施例，負載/通過電晶體418-1及418-2之閘極可共同耦合至一LOAD控制信號。在其中負載/通過電晶體418-1及418-2之閘極共同耦合至LOAD控制信號之組態中，負載/通過電晶體418-1及418-2可係負載電晶體。啟動LOAD控制信號致使負載電晶體導電，且藉此將互補資料載入至節點S1及S2上。LOAD控制信號可升高至大於VDD之一電壓以將一全VDD位準傳遞至S1/S2。然而，LOAD控制信號不需要升高至大於VDD之一電壓係選用的，且圖4中所展示之電路之功能性不隨LOAD控制信號升高至大於VDD之一電壓而定。
根據某些實施例，負載/通過電晶體418-1之閘極可耦合至一PASSD控制信號，且負載/通過電晶體418-2之閘極可耦合至一PASSDb控制信號。在其中負載/通過電晶體418-1及418-2之閘極分別耦合至PASSD及PASSDb控制信號中之一者之組態中，負載/通過電晶體418-1及418-2可係通過電晶體。可以不同於負載電晶體之方式(例 如，在不同時間處及/或在不同電壓/電流條件下)操作通過電晶體。如此，通過電晶體之組態可不同於負載電晶體之組態。
舉例而言，負載電晶體經構造以處置與將資料線耦合至區域動態節點S1及S2相關聯之負載。通過電晶體經構造以處置與將資料線耦合至一毗鄰累加器(例如，透過移位電路423，如圖4中所展示)相關聯之較重負載。根據某些實施例，負載/通過電晶體418-1及418-2可經組態以適應對應於一通過電晶體之較重負載但經耦合及操作為一負載電晶體。經組態為通過電晶體之負載/通過電晶體418-1及418-2亦可用作負載電晶體。然而，經組態為負載電晶體之負載/通過電晶體418-1及418-2可不能夠用作通過電晶體。
在若干項實施例中，包含鎖存器482之計算組件431可包括按間距與其所耦合的一陣列(例如，圖4中所展示之陣列430)之對應記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。根據各種實施例，鎖存器482包含透過負載/通過電晶體418-1及418-2耦合至一對互補資料線D 405-1及D_ 405-2之四個電晶體408-1、408-2、409-1及409-2。然而，實施例不限於此組態。鎖存器482可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)409-1及409-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)408-1及408-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，交叉耦合之鎖存器482可稱為一靜態鎖存器。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器482之各別鎖存器輸入484-1及484-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入484-1耦合至電晶體408-1及409-1之一第一源極/汲極區域以及電晶體408-2及409-2之閘極。類似地，鎖存器輸入484-2可耦合至電晶體408-2及409-2之一第一源極/汲極區域以及電晶體 408-1及409-1之閘極。
在此實例中，電晶體409-1及409-2之一第二源極/汲極區域共同耦合至一負控制信號線412-1(例如，類似於圖5中關於初級鎖存器所展示之控制信號RnIF之接地(GND)或ACCUMB控制信號)。電晶體408-1及408-2之一第二源極/汲極區域共同耦合至一正控制信號線412-2(例如，類似於圖5中關於初級鎖存器所展示之控制信號ACT之VDD或ACCUM控制信號)。正控制信號412-2可提供一供應電壓(例如，VDD)且負控制信號412-1可係一參考電壓(例如，接地)以啟用交叉耦合之鎖存器482。根據某些實施例，電晶體408-1及408-2之第二源極/汲極區域共同直接耦合至供應電壓(例如，VDD)，且電晶體409-1及409-2之第二源極/汲極區域共同直接耦合至參考電壓(例如，接地)以便連續地啟用鎖存器482。
經啟用交叉耦合之鎖存器482操作以放大鎖存器輸入484-1(例如，第一共同節點)與鎖存器輸入484-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入484-1經驅動至經啟動正控制信號電壓(例如，VDD)或經啟動負控制信號電壓(例如，接地)，且鎖存器輸入484-2經驅動至經啟動正控制信號電壓(例如，VDD)或經啟動負控制信號電壓(例如，接地)中之另一者。
圖5圖解說明根據本發明之若干項實施例之感測電路之一部分之一示意圖。根據各種實施例，感測放大器506可包括一交叉耦合之鎖存器。然而，感測放大器506之實施例不限於一交叉耦合之鎖存器。作為一實例，感測放大器506可係電流模式感測放大器及/或單端感測放大器(例如，耦合至一個資料線之感測放大器)。而且，本發明之實施例不限於一摺疊式資料線架構。
在若干項實施例中，一感測放大器(例如，506)可包括按間距與其所耦合的對應計算組件531及/或一陣列(例如，圖4中所展示之陣列 430)之記憶體胞元之電晶體一起形成之若干個電晶體，該若干個電晶體可符合一特定特徵大小(例如，4F2、6F2等)。感測放大器506包括一鎖存器515，鎖存器515包含耦合至一對互補資料線D 505-1及D_ 505-2之四個電晶體。鎖存器515可係一交叉耦合之鎖存器(例如，諸如n通道電晶體(例如，NMOS電晶體)527-1及527-2之一對電晶體之閘極與諸如p通道電晶體(例如，PMOS電晶體)529-1及529-2之另一對電晶體之閘極交叉耦合)。如本文中進一步闡述，包括電晶體527-1、527-2、529-1及529-2之鎖存器515可稱為一初級鎖存器。然而，實施例並不限於此實例。
各別資料線D及D_上之電壓或電流可提供至交叉耦合之鎖存器515之各別鎖存器輸入533-1及533-2(例如，次級鎖存器之輸入)。在此實例中，鎖存器輸入533-1耦合至電晶體527-1及529-1之一第一源極/汲極區域以及電晶體527-2及529-2之閘極。類似地，鎖存器輸入533-2可耦合至電晶體527-2及529-2之一第一源極/汲極區域以及電晶體527-1及529-1之閘極。計算組件533(例如，累加器)可耦合至交叉耦合之鎖存器515之鎖存器輸入533-1及533-2，如所展示；然而，實施例不限於圖5中所展示之實例。
在此實例中，電晶體527-1及527-2之一第二源極/汲極區域共同耦合至一作用中負控制信號528(RnIF)。電晶體529-1及529-2之一第二源極/汲極區域共同耦合至一作用中正控制信號590(ACT)。ACT信號590可係一供應電壓(例如，VDD)且RnIF信號可係一參考電壓(例如，接地)。啟動信號528及590會啟用交叉耦合之鎖存器515。
經啟用交叉耦合之鎖存器515操作以放大鎖存器輸入533-1(例如，第一共同節點)與鎖存器輸入533-2(例如，第二共同節點)之間的一差動電壓，使得鎖存器輸入533-1經驅動至ACT信號電壓及RnIF信號電壓中之一者(例如，VDD及接地中之一者)，且鎖存器輸入533-2經 驅動至ACT信號電壓及RnIF信號電壓中之另一者。
感測放大器506亦可包含經組態以平衡資料線D與D_(例如，與使感測放大器準備用於一感測操作相關聯)之電路。在此實例中，平衡電路包括具有一第一源極/汲極區域之一電晶體588，該第一源極/汲極區域耦合至電晶體586-1之一第一源極/汲極區域及資料線D 505-1。電晶體588之一第二源極/汲極區域可耦合至電晶體586-2之一第一源極/汲極區域及資料線D_ 505-2。電晶體588之一閘極可耦合至電晶體586-1及586-2之閘極。
電晶體586-1及586-2之第二源極汲極區域耦合至可等於VDD/2之一平衡電壓538(例如，VDD/2)，其中VDD係與陣列相關聯之一供應電壓。電晶體588、586-1及586-2之閘極可耦合至控制信號526(EQ)。如此，啟動EQ會啟用電晶體588、586-1及586-2，此有效地將資料線D短接至資料線D_，使得資料線D及D_經平衡至平衡電壓VDD/2。根據本發明之各種實施例，可使用感測放大器執行若干個邏輯操作，且將結果儲存於計算組件(例如，累加器)中。
如圖4中所展示，感測放大器406及計算組件431可經由移位電路423耦合至陣列430。在此實例中，移位電路423包括一對隔離器件(例如，分別耦合至資料線405-1(D)及405-2(D_)之隔離電晶體421-1及421-2))。隔離電晶體421-1及421-2耦合至一控制信號480(NORM)，控制信號480在啟動時啟用(例如，接通)隔離電晶體421-1及421-2以將對應感測放大器406及計算組件431耦合至一對應記憶體胞元行(例如，一對應互補資料線對405-1(D)及405-2(D_))。根據各種實施例，隔離電晶體421-1及421-2之導電可稱為移位電路423之一「正常」組態。
在圖4中所圖解說明之實例中，移位電路423包含耦合至一互補控制信號419(SHIFT)之另一(例如，一第二)對隔離器件(例如，隔離 電晶體421-3及421-4)，互補控制信號419可(舉例而言)在對NORM撤銷啟動時經啟動。可操作隔離電晶體421-3及421-4(例如，經由控制信號419)，使得一特定感測放大器406及計算組件431耦合至一不同互補資料線對(例如，不同於隔離電晶體421-1及421-2將特定感測放大器406及計算組件431耦合至其之互補資料線對之一互補資料線對)，或可將一特定感測放大器406及計算組件431耦合至另一記憶體陣列(且隔離特定感測放大器406及計算組件431與一第一記憶體陣列)。根據各種實施例，例如，移位電路423可配置為感測放大器406(例如，在其內)之一部分。
儘管圖4中所展示之移位電路423包含用於將特定感測電路450(例如，一特定感測放大器406及對應計算組件431)耦合至一特定互補資料線對405-1(D)及405-2(D_)(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體421-1及421-2以及經配置以將特定感測電路450耦合至一個特定方向上之一毗鄰互補資料線對(例如，在圖4中之右邊所展示之毗鄰資料線DIGIT(n+1)及DIGIT(n+1)_)之隔離電晶體421-3及421-4，但本發明之實施例並不如此受限制。例如，移位電路可包含用於將特定感測電路耦合至一特定互補資料線對(例如，DIGIT(n)及DIGIT(n)_)之隔離電晶體421-1及421-2以及經配置以便用於將特定感測電路耦合至另一特定方向上之一毗鄰互補資料線對(例如，在圖4中之左邊所展示之毗鄰資料線DIGIT(n-1)及DIGIT(n-1)_)之隔離電晶體421-3及421-4。
本發明之實施例不限於圖4中所展示之移位電路423之組態。在若干項實施例中，例如，可在不經由一I/O線(例如，區域I/O線(IO/IO_))將資料傳送出感測電路450之情況下與執行諸如加法及減法函數之計算函數相關聯地操作諸如展示圖4中所展示之移位電路423(例如，連同感測放大器406及計算組件431)。
儘管圖4中未展示，但每一記憶體胞元行可耦合至一行解碼線， 該行解碼線可經啟動以經由區域I/O線將來自一對應感測放大器406及/或計算組件431之一資料值傳送至在陣列外部之諸如一外部處理資源(例如，主機處理器及/或其他功能單元電路)之一控制組件。行解碼線可耦合至一行解碼器(例如，行解碼器)。然而，如本文中所闡述，在若干項實施例中，不需要經由此等I/O線傳送資料以執行根據本發明之實施例之邏輯操作。在若干項實施例中，例如，可連同感測放大器406及計算組件431操作移位電路423以在不將資料傳送至在陣列外部之一控制組件之情況下執行諸如加法及減法函數之計算函數。
可以數種模式(包含其中將邏輯操作之一結果最初儲存於感測放大器406中之一第一模式及其中將邏輯操作之一結果最初儲存於計算組件431中之一第二模式)操作感測電路450以執行邏輯操作。下文關於圖3及圖4闡述感測電路450以第一模式之操作，且關於圖2B至圖3E闡述感測電路450以第二模式之操作。另外關於第一操作模式，可以預感測(例如，在邏輯操作控制信號為作用中之前激發感測放大器)及後感測(例如，在邏輯操作控制信號為作用中之後激發感測放大器)模式兩者操作感測電路450，其中一邏輯操作之一結果最初儲存於感測放大器406中。
如下文進一步闡述，可連同計算組件431操作感測放大器406以使用來自一陣列之資料作為輸入來執行各種邏輯操作。在若干項實施例中，可在不經由一資料線位址存取傳送資料之情況下(例如，在不激發一行解碼信號，使得經由區域I/O線將資料傳送至在陣列及感測電路外部之電路之情況下)將一邏輯操作之結果往回儲存至陣列。如此，本發明之若干項實施例可實現使用少於各種先前方法之電力執行邏輯操作及與其相關聯之計算函數。另外，由於若干項實施例消除對跨越I/O線傳送資料以便執行計算函數(例如，在記憶體與離散處理器之間)之需要，因此若干項實施例可實現與先前方法相比較經增加之 一並行處理能力。
下文闡述且下文之表2中總結關於執行邏輯操作且將一結果最初儲存於感測放大器406中的圖4之感測電路450之功能性。將一特定邏輯操作之結果最初儲存於感測放大器406之初級鎖存器中可提供與先前方法相比較經改良之多功能性，在先前方法中結果可最初駐存於一計算組件431之一次級鎖存器(例如，累加器)中，且然後隨後傳送至感測放大器406，例如。
將一特定操作之結果最初儲存於感測放大器406中(例如，而不必須執行一額外操作以將結果自計算組件431(例如，累加器)移動至感測放大器406)係有利的，此乃因(例如)可在不執行一預充電循環(例如，在互補資料線405-1(D)及/或405-2(D_)上)之情況下將結果寫入至(記憶體胞元陣列之)一列或往回寫入至累加器中。
圖6A圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖6A圖解說明與在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之後起始一AND邏輯操作相關聯之一時序圖。圖6A圖解說明用於第一與第二運算元資料值之各種組合之感測放大器及累加器信號。圖6A展示對應於每一集合中之列X資料值與列Y資料值之每一組合之各別感測放大器及累加器信號。下文關於與圖4中所展示之電路之一AND操作相關聯之虛擬程式碼論述特定時序圖信號。
可如下總結與將儲存於耦合至列404-X之一胞元中之一第一資料值載入(例如，複製)至累加器中相關聯之虛擬程式碼之一實例：將列X複製至累加器中：對EQ撤銷啟動
啟動列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
啟動LOAD(感測放大器資料(列X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
關閉LOAD
關閉列X
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示在如圖6A中所展示之t1處停用對應於感測放大器406之一平衡信號(圖6A中所展示之EQ信號)(例如，使得互補資料線(例如，405-1(D)及405-2(D_)不再短接至VDD/2)。在停用平衡之後，啟動一選定列(例如，列X)，如由虛擬程式碼中之「啟動列X」所指示且針對圖6A中之信號列X在t2處所展示。當施加至列X之電壓信號達到對應於選定胞元之存取電晶體(例如，402-2)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，405-2(D_))耦合至選定胞元(例如，電容器403-2)，此形成資料線之間的一差動電壓信號。
在啟動(例如，選擇)列X之後，在以上虛擬程式碼中，「激發感測放大器」指示感測放大器406經啟用以設定初級鎖存器且隨後經停用。舉例而言，如圖6A中在t3處所展示，ACT正控制信號(例如，圖5中所展示之590)變高且RnIF負控制信號(例如，圖5中所展示之528)變低，此放大405-1(D)與D_ 405-2之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND) 在資料線405-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線405-2(D_)上)。所感測資料值儲存於感測放大器406之初級鎖存器中。在將資料線(例如，405-1(D)或405-2(D_))自平衡電壓VDD/2充電至導軌電壓VDD中發生初級能量消耗。
圖6A中所圖解說明之四組可能感測放大器及累加器信號(例如，一者針對列X與列Y資料值之每一組合)展示資料線D及D_上之信號行為。列X資料值儲存於感測放大器之初級鎖存器中。應注意，圖4展示對應於列X之包含存取電晶體402-2之記憶體胞元耦合至互補資料線D_，而對應於列Y之包含存取電晶體402-1之記憶體胞元耦合至資料線D。然而，如圖4中可見，對應於一「0」資料值之儲存於包含存取電晶體402-2之記憶體胞元(對應於列X)中之電荷致使資料線D_(包含存取電晶體402-2之記憶體胞元耦合至其)上之電壓變高且對應於一「1」資料值之儲存於包含存取電晶體402-2之記憶體胞元中之電荷致使資料線D_上之電壓變低，此與儲存於耦合至資料線D之對應於列Y之包含存取電晶體402-1之記憶體胞元之資料狀態與電荷之間的對應性相反。當將資料值寫入至各別記憶體胞元時適當地計及將電荷儲存於耦合至不同資料線之記憶體胞元中之此等差異。
在激發感測放大器之後，在以上虛擬程式碼中，「啟動LOAD」指示：LOAD控制信號變高，如圖6A中在t4處所展示，從而致使負載/通過電晶體418-1及418-2導電。以此方式，啟動LOAD控制信號會啟用計算組件431之累加器中之次級鎖存器。儲存於感測放大器406中之所感測資料值傳送(例如，複製)至次級鎖存器。如針對圖6A中所圖解說明之四組可能感測放大器及累加器信號中之每一者所展示，累加器之次級鎖存器之輸入處之行為指示次級鎖存器載入有列X資料值。如圖6A中所展示，累加器之次級鎖存器可取決於先前儲存於動態鎖存器中之資料值而翻轉(例如，參見針對列X=「0」及列Y=「0」及 針對列X=「1」及列Y=「0」之累加器信號)，或不翻轉(例如，參見針對列X=「0」及列Y=「1」及針對列X=「1」及列Y=「1」之累加器信號)。
在依據儲存於感測放大器中(且存在於資料線405-1(D)及405-2(D_)上)之資料值設定次級鎖存器之後，在以上虛擬程式碼中，「關閉LOAD」指示：LOAD控制信號變回為低(如圖6A中在t5處所展示)以致使負載/通過電晶體418-1及418-2停止導電且藉此隔離動態鎖存器與互補資料線。然而，資料值保持動態地儲存於累加器之次級鎖存器中。
在將資料值儲存於次級鎖存器上之後，對選定列(例如，列X)撤銷啟動，如由「關閉列X」所指示且圖6A中在t6處所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如圖6A中由EQ信號在t7處變高所指示。如圖6A中在t7處所圖解說明之四組可能感測放大器及累加器信號中之每一者中所展示，平衡操作致使資料線D及D_上之電壓各自返回至VDD/2。可(例如)在一記憶體胞元感測操作或邏輯操作(下文所闡述)之前發生平衡。
與對第一資料值(現在儲存於感測放大器406及計算組件431之次級鎖存器中)及第二資料值(儲存於耦合至列Y 404-Y之一記憶體胞元402-1中)執行AND或OR操作相關聯之一後續操作階段包含執行取決於將執行一AND還是一OR之特定步驟。下文總結與對駐存於累加器中之資料值(例如，儲存於耦合至列X 404-X之記憶體胞元402-2中之第一資料值)及第二資料值(例如，儲存於耦合至列Y 404-Y之記憶體胞元402-1中之資料值)進行AND操作及OR操作相關聯之虛擬程式碼之實例。與對資料值進行AND操作相關聯之實例性虛擬程式碼可包 含：對EQ撤銷啟動
啟動列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
關閉列Y
在接下來操作中，將把邏輯操作之結果放置於將對為啟動之任一列重寫之感測放大器上。
即使在關閉列Y時，感測放大器仍含有列Y資料值。
啟動AND
此導致感測放大器經寫入為函數(例如，列X AND列Y)之值
若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經寫入為一「0」
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料保持未改變(列Y資料)
此操作使累加器中之資料未改變。
關閉AND
預充電
在以上虛擬程式碼中，「對EQ撤銷啟動」指示停用對應於感測放大器406之一平衡信號(例如，使得互補資料線405-1(D)及405-2(D_)不再短接至VDD/2)，圖6A中在t8處圖解說明此。在停用平衡之後，啟動一選定列(例如，列Y)，如以上虛擬程式碼中由「啟動列Y」所指示且圖6A中在t9處所展示。當施加至列Y之電壓信號達到對應於選定胞元之存取電晶體(例如，402-1)之臨限電壓(Vt)時，存取電晶體接通且將資料線(例如，D_ 405-1)耦合至選定胞元(例如，電容器403- 1)，此形成資料線之間的一差動電壓信號。
在啟動列Y之後，在以上虛擬程式碼中，「激發感測放大器」指示：感測放大器406經啟用以放大405-1(D)與405-2(D_)之間的差動信號，從而導致對應於一邏輯1之一電壓(例如，VDD)或對應於一邏輯0之一電壓(例如，GND)在資料線405-1(D)上(且對應於另一邏輯狀態之電壓在互補資料線405-2(D_)上)。如圖6A中在t10處所展示，ACT正控制信號(例如，圖5中所展示之590)變高且RnIF負控制信號(例如，圖5中展示之528)變低以激發感測放大器。來自記憶體胞元402-1之所感測資料值儲存於感測放大器406之初級鎖存器中，如先前所闡述。次級鎖存器仍對應於來自記憶體胞元402-2之資料值，此乃因動態鎖存器未改變。
在自耦合至列Y之記憶體胞元402-1感測到之第二資料值儲存於感測放大器406之初級鎖存器中之後，在以上虛擬程式碼中，「關閉列Y」指示：若不期望將AND邏輯操作之結果往回儲存於對應於列Y之記憶體胞元中，則可對選定列(例如，列Y)撤銷啟動。然而，圖6A展示使列Y在作用中使得可將邏輯操作之結果往回儲存於對應於列Y之記憶體胞元中。可藉由存取電晶體關斷完成隔離對應於列Y之記憶體胞元以將選定胞元402-1自資料線405-1(D)解耦。在選定列Y經組態(例如，以隔離記憶體胞元或不隔離記憶體胞元)之後，以上虛擬程式碼中之「啟動AND」指示：AND控制信號變高，如圖6A中在t11處所展示，從而致使通過電晶體407-1導電。以此方式，啟動AND控制信號致使函數(例如，列X AND列Y)之值寫入至感測放大器。
在第一資料值(例如，列X)儲存於累加器431之動態鎖存器中且第二資料值(例如，列Y)儲存於感測放大器406中之情況下，若計算組件431之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料經 寫入為一「0」(而不管先前儲存於感測放大器中之資料值如何)，此乃因在節點S1上對應於一「1」之電壓致使電晶體409-1導電藉此透過電晶體409-1、通過電晶體407-1及資料線405-1(D)將感測放大器406耦合至接地。當一AND操作之任一資料值係「0」時，結果係一「0」。此處，當第二資料值(在動態鎖存中)係一「0」時，AND操作之結果係一「0」而不管第一資料值之狀態如何，且因此感測電路之組態致使「0」結果經寫入且最初儲存於感測放大器406中。此操作使累加器中之資料值未改變(例如，來自列X)。
若累加器之次級鎖存器含有一「1」(例如，來自列X)，則AND操作之結果取決於儲存於感測放大器406中之資料值(例如，來自列Y)。若儲存於感測放大器406中之資料值(例如，來自列Y)係一「1」，則AND操作之結果應亦係一「1」，但若儲存於感測放大器406中之資料值(例如，來自列Y)係一「0」，則AND操作之結果應亦係一「0」。感測電路450經組態使得：若累加器之動態鎖存器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體409-1不導電，感測放大器不耦合至接地(如上文所闡述)，且先前儲存於感測放大器406中之資料值保持未改變(例如，列Y資料值，因此若列Y資料值係一「1」則AND操作結果係一「1」，且若列Y資料值係一「0」，則AND操作結果係一「0」)。此操作使累加器中之資料值未改變(例如，來自列X)。
在AND操作之結果最初儲存於感測放大器406中之後，以上虛擬程式碼中之「關閉AND」指示：AND控制信號變低，如圖6A中在t12處所展示，從而致使通過電晶體407-1停止導電以隔離感測放大器406(及資料線405-1(D))與接地。若先前未進行，則可關閉列Y(如圖6A中在t13處所展示)且可停用感測放大器(如圖6A中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況 下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述(例如，圖6A中所展示在t14處開始)。
在替代方案中，圖6A針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一AND邏輯操作展示耦合至感測放大器(例如，圖4中所展示之406)之資料線(例如，圖4中所展示之405-1(D)及405-2(D_))上之電壓信號之行為及計算組件(例如，圖4中所展示之431)之次級鎖存器之節點S1及S2上之電壓信號之行為。
儘管圖6A中所圖解說明之時序圖及上文所闡述之虛擬程式碼指示在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之後起始AND邏輯操作，但可藉由在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之前起始AND邏輯操作而成功地操作圖4中所展示之電路。
圖6B圖解說明根據本發明之若干項實施例之與使用感測電路執行若干個邏輯操作相關聯之一時序圖。圖6B圖解說明與在開始將第二運算元(例如，列Y資料值)載入至感測放大器中之後起始一OR邏輯操作相關聯之一時序圖。圖6B圖解說明第一與第二運算元資料值之各種組合之感測放大器及累加器信號。下文關於與圖4中所展示之電路之一AND邏輯操作相關聯之虛擬程式碼論述特定時序圖信號。
一後續操作階段可替代地與對第一資料值(現在儲存於感測放大器406及計算組件431之次級鎖存器中)及第二資料值(儲存於耦合至列Y 404-Y之一記憶體胞元402-1中)執行OR操作相關聯。關於圖6B未重複先前關於圖6A中所展示之時間t1至t7所闡述之用以將列X資料載入至感測放大器及累加器中之操作。與對資料值進行OR操作相關聯之實例性虛擬程式碼可包含：對EQ撤銷啟動
啟動列Y
激發感測放大器(在此之後列Y資料駐存於感測放大器中)
關閉列Y
當關閉列Y時，感測放大器仍含有列Y資料值。
啟動OR
此導致感測放大器經寫入為函數(例如，列X OR列Y)之值，此可如下對先前儲存於感測放大器中之來自列Y之資料值重寫： 若累加器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則感測放大器資料保持未改變(列Y資料)
若累加器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則感測放大器資料經寫入為一「1」
此操作使累加器中之資料未改變。
關閉OR
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」(圖6B中在t8處所展示)、「啟動列Y」(圖6B中在t9處所展示)、「激發感測放大器」(圖6B中在t10處所展示)及「關閉列Y」(圖6B中在t13處所展示，且此可在起始特定邏輯功能控制信號之前發生)指示與先前關於AND操作虛擬程式碼所闡述相同之功能性。一旦適當地組態選定列Y之組態(例如，若邏輯操作結果將儲存於對應於列Y之記憶體胞元中則選定列Y經啟動或若邏輯操作結果將不儲存於對應於列Y之記憶體胞元中則選定列Y經關閉以隔離記憶體胞元)，以上虛擬程式碼中之「啟動OR」便指示：OR控制信號變高(如圖6B中在t11處所展示)，此致使通過電晶體407-2導電。以此方式，啟動OR控制信號致使函數(例如，列XOR列Y)之值寫入至感測放大器。
在第一資料值(例如，列X)儲存於計算組件431之次級鎖存器中且第二資料值(例如，列Y)儲存於感測放大器406中之情況下，若累加器之動態鎖存器含有一「0」(亦即，在節點S2上之一電壓對應於一「0」且在節點S1上之一電壓對應於一「1」)，則OR操作之結果取決於儲存於感測放大器406中之資料值(例如，來自列Y)。若儲存於感測放大器406中之資料值(例如，來自列Y)係一「1」，則OR操作之結果應係一「1」，但若儲存於感測放大器406中之資料值(例如，來自列Y)係一「0」，則OR操作之結果應亦係一「0」。感測電路450經組態使得：若累加器之動態鎖存器含有一「0」(其中電壓在節點S2上對應於一「0」)，則電晶體409-2關斷且不導電(且通過電晶體407-1亦關斷，此乃因AND控制信號未經確證)，因此感測放大器406不耦合至接地(任一側)，且先前儲存於感測放大器406中之資料值保持未改變(例如，列Y資料值，使得若列Y資料值係一「1」則OR操作結果係一「1」，且若列Y資料值係一「0」則OR操作結果係一「0」)。
若累加器之動態鎖存器含有一「1」(亦即，在節點S2上之一電壓對應於一「1」且在節點S1上之一電壓對應於一「0」)，則電晶體409-2導電(通過電晶體407-2同樣導電，此乃因OR控制信號經確證)，且耦合至資料線405-2(D_)之感測放大器406輸入耦合至接地，此乃因在節點S2上對應於一「1」之電壓致使電晶體409-2連同通過電晶體407-2(其亦導電，此乃因OR控制信號經確證)導電。以此方式，當累加器之次級鎖存器含有一「1」時將一「1」作為OR操作之一結果最初儲存於感測放大器406中而不管先前儲存於感測放大器中之資料值如何。此操作使累加器中之資料未改變。在替代方案中，圖6B針對涉及可能運算元組合(例如，列X/列Y資料值00、10、01及11)中之每一者之一OR邏輯操作展示耦合至感測放大器(例如，圖4中所展示之406)之資料線(例如，圖4中所展示之405-1(D)及405-2(D_))上之電壓 信號之行為及計算組件431之次級鎖存器之節點S1及S2上之電壓信號之行為。
在OR操作之結果最初儲存於感測放大器406中之後，以上虛擬程式碼中之「關閉OR」指示：OR控制信號變低(如圖6B中在t12處所展示)，從而致使通過電晶體407-2停止導電以隔離感測放大器406(及資料線D 405-2)與接地。若先前未進行，則可關閉列Y(如圖6B中在t13處所展示)且可停用感測放大器(如圖6B中在t14處藉由ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離資料線之情況下，以上虛擬程式碼中之「預充電」可藉由一平衡操作導致資料線之一預充電，如先前所闡述及圖6B中在t14處所展示。
圖4中所圖解說明之感測電路450可如下提供額外邏輯操作彈性。藉由在上文所闡述之AND及OR操作中用ANDinv控制信號之操作替代AND控制信號之操作及/或用ORinv控制信號之操作替代OR控制信號之操作，邏輯操作可自{列X AND列Y}改變為{~列X AND列Y}(其中「~列X」指示與列X資料值之一對立面，例如，NOT列X)且可自{列X OR列Y}改變為{~列X OR列Y}。舉例而言，在涉及反轉變資料值之一AND操作期間，可確證ANDinv控制信號而非AND控制信號，且在涉及反轉變資料值之一OR操作期間，可確證ORinv控制信號而非OR控制信號。啟動ORinv控制信號致使電晶體414-1導電且啟動ANDinv控制信號致使電晶體414-2導電。在每一情形中，確證適當之反轉變控制信號可使感測放大器翻轉且致使最初儲存於感測放大器406中之結果為使用反轉變列X及真實列Y資料值之AND操作之結果或使用反轉變列X及真實列Y資料值之OR操作之結果。一個資料值之一真實或互補版本可在累加器中用於(舉例而言)藉由首先載入將反轉變之一資料值且其次載入將不反轉變之一資料值而執行邏輯操作(例如，AND、OR)。
在類似於上文關於使上文所闡述之AND及OR操作之資料值反轉變所闡述之一方法中，圖4中所展示之感測電路可藉由將非反轉變資料值放入至累加器之動態鎖存器中且使用彼資料來使感測放大器406中之資料值反轉變而執行一NOT(例如，反轉)操作。如先前所提及，啟動ORinv控制信號致使電晶體414-1導電且啟動ANDinv控制信號致使電晶體414-2導電。ORinv及/或ANDinv控制信號用於實施NOT函數，如下文進一步闡述：將列X複製至累加器中
對EQ撤銷啟動
啟動列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
啟動LOAD(感測放大器資料(列X)傳送至累加器之節點S1及S2且動態地駐存於彼處)
關閉LOAD
啟動ANDinv及ORinv(此將互補資料值放在資料線上)
此導致感測放大器中之資料值經反轉變(例如，使感測放大器鎖存器翻轉)
此操作使累加器中之資料未改變
關閉ANDinv及ORinv
關閉列X
預充電
以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「啟動列X」、「激發感測放大器」、「啟動LOAD」及「關閉LOAD」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。然而，不是在將列X資料載入至感測放大器406中且複製至 動態鎖存器中之後關閉列X及預充電，而是可將累加器之動態鎖存器中之資料值之一互補版本放置於資料線上且因此藉由啟用(例如，致使電晶體導電)及停用反相電晶體(例如，ANDinv及ORinv)而傳送至感測放大器406。此導致感測放大器406自先前儲存於感測放大器中之真實資料值翻轉為儲存於感測放大器中之一互補資料值(例如，反轉變資料值)。亦即，可藉由啟動及撤銷啟動ANDinv及ORinv而將累加器中之資料值之一真實或互補版本傳送至感測放大器。此操作使累加器中之資料未改變。
由於圖4中所展示之感測電路450將AND、OR及NOT邏輯操作之結果最初儲存於感測放大器406中(例如，感測放大器節點上)，因此此等邏輯操作結果可容易地且迅速地傳達至任一作用中列(在完成邏輯操作之後啟動任一列)及/或傳達至計算組件431之次級鎖存器中。亦可藉由在感測放大器406激發之前適當激發AND、OR、ANDinv及/或ORinv控制信號(及具有耦合至特定控制信號之一閘極之對應電晶體之操作)而互換用於AND、OR及/或NOT邏輯操作之感測放大器406及定序。
當以此方式執行邏輯操作時，感測放大器406可預種有來自累加器之動態鎖存器之一資料值以減少所利用之總體電流，此乃因當累加器函數複製至感測放大器406時感測放大器406未處於全軌電壓(例如，供應電壓或接地/參考電壓)。關於一經預種感測放大器406之一操作序列將資料線中之一者驅迫至參考電壓(從而使互補資料線處於VDD/2)或使互補資料線未改變。當感測放大器406激發時，感測放大器406將各別資料線拉至全軌。使用此操作序列將對一啟動列中之資料重寫。
可藉由使用一傳統DRAM隔離(ISO)方案將兩個相鄰資料線互補對多工(「多工傳輸」)而完成一SHIFT操作。根據本發明之實施例， 移位電路423可用於使儲存於耦合至一特定互補資料線對之記憶體胞元中之資料值移位至對應於一不同互補資料線對之感測電路450(例如，感測放大器406)(例如，諸如對應於一左或右毗鄰互補資料線對之一感測放大器406)。如本文中所使用，一感測放大器406對應於在隔離電晶體421-1及421-2導電時感測放大器耦合至其之互補資料線對。SHIFT操作(向右或向左)不將列X資料值預複製至累加器中。可如下總結用以使列X向右移位之操作：對Norm撤銷啟動且啟動Shift
對EQ撤銷啟動
啟動列X
激發感測放大器(在此之後經移位列X資料駐存於感測放大器中)
啟動Norm且對Shift撤銷啟動
關閉列X
預充電
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路423之隔離電晶體421-1及421-2不導電(例如，隔離感測放大器與對應互補資料線對)。SHIFT控制信號變高，從而致使隔離電晶體421-3及421-4導電，藉此將感測放大器406耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體421-1及421-2之記憶體陣列側上)。
在組態移位電路423之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「啟動列X」及「激發感測放大器」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。在此等操作之後，耦合至左毗鄰互補資料線對之記憶體胞元之列X資料值向右移位且儲存於感測放大器406中。
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路423之隔離電晶體421-1及421-2導電(例如，將感測放大器耦合至對應互補資料線對)，且SHIFT控制信號變低，從而致使隔離電晶體421-3及421-4不導電且隔離感測放大器406與左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體421-1及421-2之記憶體陣列側上)。由於列X仍在作用中，因此已向右移位之列X資料值透過隔離電晶體421-1及421-2傳送至對應互補資料線對之列X。
在列X資料值向右移位至對應互補資料線對之後，對選定列(例如，列X)撤銷啟動，如以上虛擬程式碼中之「關閉列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如上文所闡述。
可如下總結用以使列X向左移位之操作：啟動Norm且對Shift撤銷啟動
對EQ撤銷啟動
啟動列X
激發感測放大器(在此之後列X資料駐存於感測放大器中)
對Norm撤銷啟動且啟動Shift
將感測放大器資料(向左移位之列X)傳送至列X
關閉列X
預充電
在以上虛擬程式碼中，「啟動Norm且對Shift撤銷啟動」指示：一NORM控制信號變高，從而致使移位電路423之隔離電晶體421-1及421-2導電，且SHIFT控制信號變低，從而致使隔離電晶體421-3及 421-4不導電。此組態將感測放大器406耦合至一對應互補資料線對且隔離感測放大器與右毗鄰互補資料線對。
在組態移位電路之後，以上虛擬程式碼中所展示之「對EQ撤銷啟動」、「啟動列X」及「激發感測放大器」將相同功能性指示為在用於AND操作及OR操作之虛擬程式碼之前的上文所闡述之用於「將列X複製至累加器中」初始操作階段之虛擬程式碼中的相同操作。在此等操作之後，將耦合至對應於感測電路450之互補資料線對之記憶體胞元之列X資料值儲存於感測放大器406中。
在以上虛擬程式碼中，「對Norm撤銷啟動且啟動Shift」指示：一NORM控制信號變低，從而致使移位電路423之隔離電晶體421-1及421-2不導電(例如，隔離感測放大器與對應互補資料線對)，且SHIFT控制信號變高，從而致使隔離電晶體421-3及421-4導電，從而將感測放大器耦合至左毗鄰互補資料線對(例如，針對左毗鄰互補資料線對在非導電隔離電晶體421-1及421-2之記憶體陣列側上)。由於列X仍在作用中，因此已向左移位之列X資料值傳送至左毗鄰互補資料線對之列X。
在列X資料值向左移位至左毗鄰互補資料線對之後，停用選定列(例如，列X)，如由「關閉列X」所指示，可藉由存取電晶體關斷完成此操作以將選定胞元自對應資料線解耦。一旦關閉選定列且隔離記憶體胞元與資料線，便可將資料線預充電，如以上虛擬程式碼中之「預充電」所指示。可藉由一平衡操作完成資料線之一預充電，如上文所闡述。
根據各種實施例，舉例而言，可在一記憶體中處理器(PIM)器件之一記憶體陣列核心(諸如一DRAM每記憶體胞元一個電晶體(例如，1T1C)組態，為6F^2或4F^2記憶體胞元大小)中實現通用計算。與可在不將資料傳送出記憶體陣列(例如，DRAM)或激發一行解碼之情況下 藉由並行計算一整個資料庫而達成之累積速度相反地，就單個指令速度而言未實現本文中所闡述之裝置及方法之優點。換言之，可消除資料傳送時間。舉例而言，本發明之裝置可使用耦合至一資料線(例如，一16K記憶體胞元行)之記憶體胞元中之資料值同時執行AND或OR。
在其中移出資料以用於邏輯操作處理(例如，使用32或64位元暫存器)之先前方法感測電路中，可並行執行與本發明之裝置相比較較少之操作。以此方式，與涉及與記憶體離散之一中央處理單元(CPU)使得資料必須在其之間傳送之習用組態相比較，有效地提供顯著較高輸送量。根據本發明之一裝置及/或方法亦可使用少於其中CPU與記憶體離散之組態之能量/面積。此外，本發明之一裝置及/或方法可對較小能量/面積優點進行改良，此乃因記憶體中陣列邏輯操作藉由消除某些資料值傳送而節省能量。
圖7係圖解說明根據本發明之若干項實施例之具有可選擇邏輯操作選擇邏輯之感測電路之一示意圖。圖7展示耦合至一對互補感測線705-1及705-2之一感測放大器706及經由通過閘極707-1及707-2耦合至感測放大器706之一計算組件731。通過閘極707-1及707-2之閘極可由可自邏輯操作選擇邏輯713-5輸出之一邏輯操作選擇邏輯信號PASS控制。圖7展示標記為「A」之計算組件731及標記為「B」之感測放大器706以指示儲存於計算組件731中之資料值係「A」資料值且儲存於感測放大器706中之資料值係「B」資料值，關於圖8所圖解說明之邏輯表中所展示。
圖7中所圖解說明之感測電路750包含邏輯操作選擇邏輯713-5。在此實例中，邏輯713-5包括由一邏輯操作選擇邏輯信號PASS*控制之交換閘極742。邏輯操作選擇邏輯713-5亦包括四個邏輯選擇電晶體：邏輯選擇電晶體762，其耦合於交換電晶體742之閘極與一TF信號控制線之間；邏輯選擇電晶體752，其耦合於通過閘極707-1及707- 2之閘極與一TT信號控制線之間；邏輯選擇電晶體754，其耦合於通過閘極707-1及707-2之閘極與一FT信號控制線之間；及邏輯選擇電晶體764，其耦合於交換電晶體742之閘極與一FF信號控制線之間。邏輯選擇電晶體762及752之閘極透過隔離電晶體750-1(具有耦合至一ISO信號控制線之一閘極)耦合至真實感測線(例如，705-1)，且邏輯選擇電晶體764及754之閘極透過隔離電晶體750-2(亦具有耦合至一ISO信號控制線之一閘極)耦合至互補感測線(例如，705-2)。
邏輯選擇電晶體752及754分別類似於如圖4中所展示之電晶體407-1(耦合至一AND信號控制線)及電晶體407-2(耦合至一OR信號控制線)經配置。邏輯選擇電晶體752及754之操作基於在確證ISO信號時TT及FT選擇信號之狀態及各別互補感測線上之資料值而係類似的。邏輯選擇電晶體762及764亦以類似於交換電晶體742之控制連續性之一方式操作。亦即，為開通(OPEN，例如，接通)交換電晶體742，在真實感測線上之資料值為「1」之情況下啟動TF控制信號(例如，為高)，或在互補感測線上之資料值為「1」之情況下啟動FF控制信號(例如，為高)。若對應感測線(例如，特定邏輯選擇電晶體之閘極耦合至其之感測線)上之各別控制信號或資料值並非高的，則交換電晶體742將不由一特定邏輯選擇電晶體開通。
PASS*控制信號未必與PASS控制信號互補。例如，可能同時啟動PASS及PASS*控制信號兩者或對該兩者撤銷啟動。然而，同時啟動PASS及PASS*控制信號兩者使互補感測線對短接在一起，此可係待避免之一破壞性組態。圖8中所圖解說明之邏輯表中總結圖7中所圖解說明之感測電路之邏輯操作結果。
圖8係圖解說明根據本發明之若干項實施例之可由圖7中所展示之感測電路實施之可選擇邏輯操作結果之一邏輯表。四個邏輯選擇控制信號(例如，TF、TT、FT及FF)連同存在於互補感測線上之一特定 資料值可用於選擇複數個邏輯操作中之一者來實施涉及儲存於感測放大器706及計算組件731中之開始資料值。該四個控制信號連同存在於互補感測線上之一特定資料值控制通過閘極707-1及707-2以及交換電晶體742之連續性，此又在激發之前/之後影響計算組件731及/或感測放大器706中之資料值。選擇性地控制交換電晶體742之連續性之能力促進實施涉及反轉資料值(例如，反轉運算元及/或反轉結果)之邏輯操作以及其他。
圖8中所圖解說明之邏輯表展示844處之欄A中所展示之儲存於計算組件731中之開始資料值及845處之欄B中所展示之儲存於感測放大器706中之開始資料值。圖8之邏輯表中之其他3個頂欄標題(未開通856(NOT OPEN)、開通真實870(OPEN TRUE)及反轉開通871(OPEN INVERT))係指通過閘極707-1及707-2以及交換電晶體742之連續性，通過閘極707-1及707-2以及交換電晶體742可分別取決於在確證ISO控制信號時四個邏輯選擇控制信號(例如，TF、TT、FT及FF)之狀態連同存在於互補感測線對705-1及705-2上之一特定資料值而經控制為開通或關閉。「未開通」欄對應於通過閘極707-1及707-2以及交換電晶體742兩者皆處於一非導電狀況中，「開通真實」對應於通過閘極707-1及707-2處於一導電狀況中，且「反轉開通」對應於交換電晶體742處於一導電狀況中。圖8之邏輯表中未反映對應於通過閘極707-1及707-2以及交換電晶體742兩者皆處於一導電狀況中之組態，此乃因此組態導致感測線短接在一起。
經由通過閘極707-1及707-2以及交換電晶體742之連續性之選擇性控制，圖8之邏輯表之上部部分之第一組兩列之三個欄中之每一者可與在第一組下面之第二組兩列之三個欄中之每一者組合以提供對應於九個不同邏輯操作之3×3=9個不同結果組合，如由875處所展示之各種連接路徑所指示。圖8中所圖解說明之邏輯表中總結可由感測 電路750實施之九個不同可選擇邏輯操作。
圖8中所圖解說明之邏輯表之下部部分之欄展示包含邏輯選擇控制信號之狀態之一標題880。舉例而言，一第一邏輯選擇控制信號之狀態提供於列876中，一第二邏輯選擇控制信號之狀態提供於列877中，一第三邏輯選擇控制信號之狀態提供於列878中，且一第四邏輯選擇控制信號之狀態提供於列879中。列847中總結對應於結果之特定邏輯操作。
如此，圖7中所展示之感測電路可用於執行如圖8中所展示之各種邏輯操作。舉例而言，根據本發明之若干項實施例，可操作感測電路750以執行與比較記憶體中之資料型樣相關聯之各種邏輯操作(例如，AND及OR邏輯操作)。
本發明包含與在一記憶體中執行比較操作有關之裝置及方法。一實例性裝置可包含包括耦合至一感測線且耦合至第一數目個選擇線之第一數目個記憶體胞元的一記憶體陣列之一第一位址空間。一第一值可儲存於該第一位址空間中。該記憶體陣列之一第二位址空間包括耦合至該感測線且耦合至第二數目個選擇線之第二數目個記憶體胞元。一第二值可儲存於該第二位址空間中。該記憶體陣列之一第三位址空間包括耦合至該感測線且耦合至第三數目個選擇線之第三數目個記憶體胞元。一結果可儲存於該第三位址空間中。感測電路可經組態以接收該第一值及該第二值、比較該第一值與該第二值以判定該第一值及該第二值中之哪一者較大且將該比較操作之結果儲存於該第三位址空間中。
儘管本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，旨在實現相同結果之一配置可替代所展示之具體實施例。本發明意欲涵蓋本發明之一或多個實施例之改寫或變化。應理解，已以一說明性方式而非一限定性方式做出以上闡述。在審閱以上闡述 後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一或多個實施例之範疇應參考所附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範疇來判定。
在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入至實施方案中，其中每一請求項獨立地作為一單獨實施例。
402-1‧‧‧電晶體/儲存元件/記憶體胞元/存取電晶體/選定胞元
402-2‧‧‧電晶體/存取電晶體/儲存元件/記憶體胞元
403-1‧‧‧電容器
403-2‧‧‧電容器
404-X‧‧‧列/字線
404-Y‧‧‧列/字線
405-1‧‧‧資料線/互補資料線
405-2‧‧‧資料線/互補資料線
406‧‧‧感測放大器/經預種感測放大器
407-1‧‧‧下拉電晶體/通過電晶體
407-2‧‧‧下拉電晶體/通過電晶體/電晶體
408-1‧‧‧負載/通過電晶體/電晶體/p通道電晶體
408-2‧‧‧負載/通過電晶體/電晶體/p通道電晶體
409-1‧‧‧電晶體/n通道電晶體
409-2‧‧‧電晶體/n通道電晶體
412-1‧‧‧作用中負控制信號線/負控制信號線/負控制信號
412-2‧‧‧作用中正控制信號線/正控制信號線/正控制信號
413-1‧‧‧ANDinv控制信號線
413-2‧‧‧ORinv控制信號線
414-1‧‧‧下拉電晶體/電晶體
414-2‧‧‧下拉電晶體/電晶體
416-1‧‧‧電晶體
416-2‧‧‧電晶體
418-1‧‧‧負載/通過電晶體
418-2‧‧‧負載/通過電晶體
419‧‧‧互補控制信號/控制信號
421-1‧‧‧隔離電晶體/非導電隔離電晶體
421-2‧‧‧隔離電晶體/非導電隔離電晶體
421-3‧‧‧隔離電晶體
421-4‧‧‧隔離電晶體
423‧‧‧移位電路
430‧‧‧記憶體陣列/陣列
431‧‧‧計算組件/累加器
439-1‧‧‧電晶體
439-2‧‧‧電晶體
450‧‧‧感測電路
480‧‧‧控制信號
482‧‧‧靜態鎖存器/鎖存器/交叉耦合之鎖存器
484-1‧‧‧鎖存器輸入
484-2‧‧‧鎖存器輸入
D‧‧‧感測線/數位線/互補感測線
D_‧‧‧感測線/數位線/互補感測線
S1‧‧‧節點/區域動態節點
S2‧‧‧節點/區域動態節點
AND‧‧‧控制信號
ANDinv‧‧‧控制信號
Accum‧‧‧正控制信號/信號/累加器控制信號
Accumb‧‧‧負控制信號/信號/累加器控制信號
DIGIT(n-1)‧‧‧互補資料線/資料線
DIGIT(n-1)_‧‧‧互補資料線/資料線
DIGIT(n)‧‧‧互補資料線
DIGIT(n)_‧‧‧互補資料線
DIGIT(n+1)‧‧‧互補資料線/資料線
DIGIT(n+1)_‧‧‧互補資料線/資料線
GND‧‧‧接地電壓/電壓/接地/全軌電壓
LOAD‧‧‧控制信號
OR‧‧‧控制信號
ORinv‧‧‧控制信號
Passd‧‧‧信號/控制信號
Passdb‧‧‧信號/控制信號
VDD‧‧‧供應電壓/電壓/導軌電壓/經啟動正控制信號電壓/全軌電壓

Claims (25)

  1. 一種用於比較值之方法，其包括：使用儲存於耦合至一記憶體陣列之一感測線之若干個記憶體胞元之一第一部分中的一第一值之一邏輯表示及儲存於耦合至該記憶體陣列之該感測線之該若干個記憶體胞元之一第二部分中的一第二值之一邏輯表示來在記憶體中執行一比較操作；其中該比較操作比較該第一值與該第二值；其中執行該比較操作包含執行複數個邏輯操作，其中執行該複數個邏輯操作之至少一者包含在一時間依序地啟動一單個選擇線；及將該比較操作之一結果之一邏輯表示儲存於耦合至該記憶體陣列之該感測線之該若干個記憶體胞元之一第三部分中。
  2. 如請求項1之方法，其中該比較操作判定該第一值是否不同於該第二值。
  3. 如請求項1之方法，其中該比較操作判定該第一值是否等於該第二值。
  4. 如請求項1至3中任一項之方法，其中該比較操作包含：判定儲存於該若干個記憶體胞元之該第一部分中之位元是否等於儲存於該若干個記憶體胞元之該第二部分中之位元；其中比較來自該若干個記憶體胞元之該第一部分之對應位元與來自該若干個記憶體胞元之該第二部分之對應位元。
  5. 如請求項4之方法，其中判定儲存於該若干個記憶體胞元之該第一部分中之位元是否等於儲存於該若干個記憶體胞元之該第二部分中之位元包括：判定來自該第一值及該第二值之具有一第一索引之位元是否 相等，然後判定具有一第二索引之位元是否相等；其中該第一索引係比一第二索引更有效之一索引。
  6. 如請求項5之方法，其中該比較操作判定以下之一者：該第二值是否大於該第一值；及該第一值是否大於該第二值。
  7. 一種在一記憶體中用於執行一比較操作之裝置，其包括：一記憶體陣列之一第一位址空間，其包括耦合至一感測線且耦合至第一數目個選擇線之第一數目個記憶體胞元，其中該第一位址空間可儲存一第一值；該記憶體陣列之一第二位址空間，其包括耦合至該感測線且耦合至第二數目個選擇線之第二數目個記憶體胞元，其中該第二位址空間可儲存一第二值；該記憶體陣列之一第三位址空間，其包括耦合至該感測線且耦合至第三數目個選擇線之第三數目個記憶體胞元，其中該第三位址空間可儲存一比較操作之一結果；及感測電路，其經組態以：接收該第一值及該第二值；在該第一值與該第二值上執行一比較操作，其中該比較操作比較該第一值與該第二值，其中執行該比較操作包含執行複數個邏輯操作，其中執行該複數個邏輯操作之至少一者包含在一時間依序地啟動一單個選擇線；及將該比較操作之該結果儲存於該第三位址空間中。
  8. 如請求項7之裝置，其中該感測電路經組態以在該第一值與該第二值上執行該比較操作包括該感測電路經組態以：自一最高有效位元至一最低有效位元判定來自該第一值之一邏輯表示之一位元是否等於來自該第二值之一邏輯表示之一對 應位元。
  9. 如請求項8之裝置，其中該感測電路經組態以在該第一值與該第二值上執行該比較操作包括該感測電路進一步經組態以：若來自該第一值之該邏輯表示之該位元等於來自該第二值之該邏輯表示之該對應位元且若來自該第一值之該邏輯表示之所有先前位元等於來自該第二值之該邏輯表示之所有對應位元：則將指示該第一值等於該第二值之一位元儲存於該第三位址空間中。
  10. 如請求項8之裝置，其中該感測電路經組態以在該第一值與該第二值上執行該比較操作包括該感測電路進一步經組態以：若來自該第一值之該邏輯表示之該位元不等於來自該第二值之該邏輯表示之該對應位元：則判定來自該第一值之該邏輯表示之該位元是否大於來自該第二值之該邏輯表示之該對應位元。
  11. 如請求項10之裝置，其中該感測電路經組態以在該第一值與該第二值上執行該比較操作包括該感測電路進一步經組態以：若來自該第一值之該邏輯表示之該位元大於來自該第二值之該邏輯表示之該對應位元；則將指示該第一值大於該第二值之一位元儲存於該第三位址空間中。
  12. 如請求項10之裝置，其中該感測電路經組態以在該第一值與該第二值上執行該比較操作包括該感測電路進一步經組態以：若來自該第二值之該邏輯表示之該對應位元大於來自該第一值之該邏輯表示之該位元：則將指示該第二值大於該第一值之一位元儲存於該第三位址空間中。
  13. 一種用於執行若干個比較操作之方法，其包括：使用耦合至一記憶體陣列之若干個感測線之若干個計算組件來比較儲存於耦合至該記憶體陣列之該若干個感測線之記憶體胞元之若干個第一部分中的若干個第一值與儲存於耦合至該記憶體陣列之該若干個感測線之該等記憶體胞元之若干個第二部分中的若干個第二值；其中比較該等第一值與該等第二值包含執行複數個邏輯操作，其中執行該複數個邏輯操作之至少一者無須同時地啟動多於一選擇線；將若干個比較操作之若干個結果儲存於耦合至該記憶體陣列之該若干個感測線之該等記憶體胞元之若干個第三部分中；且其中該若干個比較操作之每一者使用相同數目之計算以執行該若干個比較操作中之每一者。
  14. 如請求項13之方法，其中該等記憶體胞元之該若干個第一部分中之每一者耦合至該若干個感測線中之一不同感測線。
  15. 如請求項13之方法，其中該等記憶體胞元之該若干個第二部分中之每一者耦合至該若干個感測線中之一不同感測線。
  16. 如請求項13之方法，其中該若干個比較操作中之每一者包括比較來自該若干個第一值之一各別第一值與來自該若干個第二值之一各別第二值，其中將該若干個比較操作中之一各別比較操作之該第一值及該第二值儲存於耦合至該若干個感測線中之同一感測線之記憶體胞元中。
  17. 如請求項13至16中任一項之方法，其中比較該若干個第一值與該若干個第二值包括：使用來自該若干個第一值中之每一者之若干個次高有效位元及儲存於該若干個第二值中之對應若干個次高有效位元作為輸 入來執行第一數目個互斥析取(XOR)操作。
  18. 如請求項17之方法，其中比較該若干個第一值與該若干個第二值進一步包括：使用該第一數目個XOR操作之若干個結果及儲存於耦合至該記憶體陣列之該若干個感測線之該等記憶體胞元之若干個第四部分中的若干個位元作為輸入來執行第二數目個XOR操作；其中該等記憶體胞元之該若干個第四部分用於儲存識別是否已判定該若干個第一值不等於該若干個第二值之若干個第一暫時值之一邏輯表示。
  19. 如請求項18之方法，其中比較該若干個第一值與該若干個第二值進一步包括：將該第二數目個XOR操作之若干個結果儲存於耦合至該記憶體陣列之該若干個感測線之該等記憶體胞元之若干個第五部分中；其中該等記憶體胞元之該若干個第五部分用於儲存識別來自該若干個第一值中之每一者之該若干個次高有效位元是否不等於來自該若干個第二值中之每一者之該對應若干個次高有效位元的若干個第二暫時值之一邏輯表示。
  20. 如請求項19之方法，其中比較該若干個第一值與該若干個第二值進一步包括：使用儲存於耦合至該記憶體陣列之該若干個感測線之該等記憶體胞元之該若干個第五部分中之若干個位元及儲存於耦合至該記憶體陣列之該若干個感測線之該等記憶體胞元之該若干個第四部分中之該若干個位元作為輸入來執行第一數目個析取(OR)操作；將該第一數目個OR操作之若干個結果儲存於該等記憶體胞元 之該若干個第四部分中以更新該若干個第一暫時值。
  21. 如請求項20之方法，其中比較該若干個第一值與該若干個第二值進一步包括：使用來自該若干個第一值之該若干個次高有效位元及儲存於該等記憶體胞元之該若干個第五部分中之該等位元作為輸入來執行第一數目個合取(AND)操作以判定該若干個第一值是否大於該若干個第二值。
  22. 如請求項21之方法，其中比較該若干個第一值與該若干個第二值進一步包括：使用該第一數目個AND操作之若干個結果及儲存於該等記憶體胞元之該若干個第三部分中之若干個位元作為輸入來執行第二數目個OR操作；及將該第二數目個OR操作之若干個結果儲存於該等記憶體胞元之該若干個第三部分中。
  23. 如請求項22之方法，其中比較該若干個第一值與該若干個第二值進一步包括：使用來自該若干個第二值之該若干個次高有效位元及儲存於該等記憶體胞元之該若干個第五部分中之該等位元作為輸入來執行第二數目個AND操作以判定該若干個第二值是否大於該若干個第一值。
  24. 如請求項23之方法，其中比較該若干個第一值與該若干個第二值進一步包括：使用該第二數目個AND操作之若干個結果及儲存於該等記憶體胞元之該若干個第三部分中之另一數目個位元來執行第三數目個OR操作；及將該第三數目個OR操作之若干個結果儲存於該等記憶體胞元 之該若干個第三部分中。
  25. 如請求項24之方法，其中比較該若干個第一值與該若干個第二值進一步包括：若將該第三數目個OR操作之該若干個結果儲存於該等記憶體胞元之該若干個第三部分中包括該若干個計算組件鎖存指示所有該若干個第一值皆等於該若干個第二值之一位元：則結束該若干個比較操作之執行。
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