TWI567965B - 積體電路及其製造方法 - Google Patents
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Description
本揭露關於一種具有底部電極的積體電路，及製造上述積體電路的對應方法。
電子記憶體遍存於近代的電子裝置中。電子記憶體可分為揮發性記憶體或非揮發性記憶體。非揮發性記憶體可在無電狀態下儲存資料，而揮發性記憶體則無法做到。因為具簡單結構以及與互補式金氧半導體(complementary metal-oxide-semiconductor,CMOS)邏輯元件製程相容，可變電阻式記憶體(resistive random access memory,RRAM)為下一代非揮發性記憶體的選擇之一。
本揭露提供一種積體電路。絕緣層包含開口，底部電極包含複數層疊物，複數層疊物彼此堆疊且內襯於開口。複數層疊物包含複數對應面，複數對應面面對開口之內部並且垂直或入射延伸至底部電極的上平面。此外，複數層疊物包含複數對應區，複數對應區的電阻或高度沿著複數對應面的方向
延伸而增加。於絕緣層及底部電極上設置有介電層，及於介電層上設置有頂部電極。
在另一實施方式中，本揭露提供一種製造積體電路的方法。提供絕緣層。對絕緣層執行蝕刻以形成開口，形成彼此堆疊及內襯於開口的複數底部電極層。形成複數底部電極層包含重複以下步驟：1)形成中介層疊物於絕緣層上並內襯於開口；2)處理中介層疊物朝外的表面，以改變中介層疊物沿著朝外表面方向延伸之朝外區域的電阻或硬度。執行平坦化於複數底部電極層至絕緣層露出。形成依序堆疊之介電層及頂部電極於絕緣層及留下的複數底部電極層之上。
在又一實施方式中，本揭露提供一積體電路。絕緣層包含開口。此外，底部電極包含複數層疊物，彼此層疊至至少實質填滿開口。複數層疊物分別呈現U或V形剖面區域。層疊物的U或V形剖面區域由複數上下為U或V形剖面區域所構成。層疊物之複數上下為U或V形剖面區域彼此具有不同的電阻以及不同的硬度。
100‧‧‧剖面圖
102‧‧‧底部電極
104‧‧‧開口
106‧‧‧絕緣層
108‧‧‧擴散阻障層
110‧‧‧層疊物
112‧‧‧第一平面
114‧‧‧上平面
116‧‧‧對應區
118‧‧‧頂部電極
120‧‧‧介電層
300‧‧‧剖面圖
302‧‧‧可變電阻式記憶體單元
304‧‧‧底部互連結構
306‧‧‧層間介電層
308‧‧‧底部金屬部
310‧‧‧底部絕緣層
310’‧‧‧底部絕緣層
310”‧‧‧底部絕緣層
312‧‧‧中心區
314‧‧‧突出區
316‧‧‧開口
318‧‧‧擴散阻障層
318’‧‧‧擴散阻障層
320‧‧‧底部電極
322‧‧‧底部電極層/層疊物
322’‧‧‧底部電極層/層疊物
322”‧‧‧底部電極層/層疊物
323‧‧‧上平面
324‧‧‧高介電層
324’‧‧‧高介電層
324”‧‧‧高介電層
326‧‧‧覆蓋層
326’‧‧‧覆蓋層
328‧‧‧資料儲存區
330‧‧‧導電絲
332‧‧‧離子儲存區
334‧‧‧頂部電極
334’‧‧‧頂部電極層
336‧‧‧硬式遮罩
336’‧‧‧硬式遮罩層
336”‧‧‧硬式遮罩
336'''‧‧‧硬式遮罩
338‧‧‧間隙層
338’‧‧‧間隙層
338”‧‧‧間隙層
340‧‧‧頂部絕緣層
340’‧‧‧頂部絕緣層
342‧‧‧頂部互連結構
344‧‧‧鈍化層
344’‧‧‧鈍化層
346‧‧‧通孔
348‧‧‧頂部金屬部
400‧‧‧流程圖
402~414‧‧‧流程圖
500‧‧‧流程圖
502~524‧‧‧流程圖
600‧‧‧剖面圖
700‧‧‧剖面圖
800‧‧‧剖面圖
802‧‧‧光阻層
804‧‧‧蝕刻劑
900‧‧‧剖面圖
1000‧‧‧剖面圖
1002‧‧‧表面
1004‧‧‧區域
1006‧‧‧成形氣體
1100‧‧‧剖面圖
1102‧‧‧附加底部電極層
1102’‧‧‧附加底部電極層
1200‧‧‧剖面圖
1300‧‧‧剖面圖
1400‧‧‧剖面圖
1402‧‧‧光阻層
1404‧‧‧蝕刻劑
1500‧‧‧剖面圖
1502‧‧‧蝕刻劑
1600‧‧‧剖面圖
1700‧‧‧剖面圖
1702‧‧‧蝕刻劑
1800‧‧‧剖面圖
1802‧‧‧蝕刻劑
1900‧‧‧剖面圖
2000‧‧‧剖面圖
2100‧‧‧剖面圖
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界實務的標準做法，各種特徵不是按比例繪製。實際上，為了清楚討論起見，各種特徵的尺寸可任意放大或縮小。
第1圖繪示根據部份範例性實施方式之具有多層結構底部電極的積體電路之剖面圖。
第2圖繪示根據部份範例性實施方式之沿著多層結構底部電極的上平面之多層結構底部電極的表面性質之圖式。
第3圖繪示根據部份範例性實施方式之具有可變電阻式記憶體(resistive random access memory,RRAM)單元的積體電路之剖面圖，其中可變電阻式記憶體單元具有多層結構底部電極。
第4圖繪示根據部份範例性實施方式之具有多層結構底部電極的積體電路之製造方法之流程圖。
第5圖繪示根據部份範例性實施方式之具有可變電阻式記憶體單元的積體電路之製造方法之流程圖，其中可變電阻式記憶體單元具有多層結構底部電極。
第6至第21圖繪示根據部份範例性實施方式之於不同製造階段的積體電路之多個剖面圖，其中積體電路具有可變電阻式記憶體單元。
以下的揭露提供了許多不同實施方式或範例，以實施所提供之標的之不同特徵。以下所描述之構件與安排的特定範例係用以簡化本揭露。當然這些僅為範例，並非用以做為限制。舉例而言，於描述中，第一特徵形成於第二特徵上方或上，可能包含第一特徵與第二特徵以直接接觸的方式形成的實施方式，亦可能包含額外特徵可能形成在第一特徵與第二特徵之間的實施方式，如此第一特徵與第二特徵可能不會直接接觸。此外，本揭露可能會在各範例中重複參考數字及/或文字。
這樣的重複係基於簡化與清楚之目的，以其本身而言並非用以指定所討論之各實施方式及/或配置之間的關係。
另外，在此說明中可能會使用空間相對用語，例如「下方(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。除了在圖中所繪示之方向外，這些空間相對用詞意欲含括元件在使用或操作中的不同方位。設備可能以不同方式定位(旋轉90度或在其他方位上)，因此可利用同樣的方式來解釋在此所使用之空間相對描述符號。
可變電阻式記憶體(resistive random access memory,RRAM)單元包含層疊於頂部電極與底部電極之間的資料儲存區(例如，包含高介電層區)，及離子儲存區(例如，包含高介電層及覆蓋層區)。資料儲存區包含代表不同資料單元的可變電阻，資料單元例如為一位元的資料，離子儲存區儲存對應氧空隙的氧離子。透過利用於頂部與底部電極之間的電場，可移動於離子儲存區及資料儲存區之間的氧離子。當氧離子從離子儲存區移至資料儲存區時，氧離子填補氧空隙而增加可變電阻。當氧離子從資料儲存區移至離子儲存區時，氧離子離開氧空隙而減少可變電阻。此外，上述可變電阻可透過利用於頂部與底部電極之間的電場而測量。
可變電阻式記憶體單元的挑戰為頂部與底部電極之間電場的均一性。非均一電場對可變電阻式記憶體單元的電性表現有負面的衝擊，特別在可變電阻的測量。因為電壓、電
荷、及讀取信號可能與預期值不同，故減小了切換窗(switching window)的尺寸及增加了資料損失的可能性。在先前技術中，可變電阻式記憶體單元的另一挑戰為高介電層於製造過程中暴露於空氣。引入氧氣於高介電層之製造過程，會對可變電阻式記憶體單元的電性操作造成負面衝擊。如上所述，由於受到氧離子的操控作用，會改變可變電阻式記憶體單元的可變電阻。
考量上述，本揭露提供積體電路及製造所述積體電路的方法，以回應前述挑戰。所述積體電路包含多層結構底部電極、設置於多層結構底部電極上的介電層、及設置於介電層頂部上的頂部電極。頂部及底部電極可對應可變電阻式記憶體單元的頂部及底部電極，介電層可對應可變電阻式記憶體單元的高介電層。在部分此範例性實施方式中，調整頂部電極的尺寸至完整覆蓋介電層，以減少介電層在製造過程中對空氣的曝露。
多層結構底部電極設置於絕緣層開口內，並包含複數層疊物，複數層疊物彼此堆疊且內襯於開口。複數層疊物包含複數對應面，複數對應面面對開口之內部並且垂直或入射延伸至底部電極的上平面。此外，複數層疊物包含複數對應區，複數對應區的電阻或高度沿著複數對應面方向延伸而增加。層疊物堆疊的設置用以使底部電極上平面的電阻或高度振盪，以致於在頂部及底部電極之間具有較均一的電場。因為電荷沿著最小電阻的路徑流動，在頂部與底部電極之間的電荷的流動為通過底部電極上平面的較低電阻區域。較高電阻區域作
用如堤防，以偏轉電荷至相鄰之較低電阻區域。此外，電場集中於具有最高曲率半徑的區域。高度的振盪使具有高曲率半徑的區域呈極具均一性的分布。
參考第1圖，本揭露提供了具有多層結構底部電極102(以粗虛線標記)的半導體結構的部分範例性實施方式的剖面圖100。半導體結構可運用於可變電阻式記憶體單元中。然而，半導體結構可用於其它裝置中。舉例而言，半導體結構可用於金屬-絕緣-金屬(metal-insulator-metal,MIM)電容或其它電容中。底部電極102填補於在絕緣層106中的開口104。絕緣層106材料包含一或多介電材料，舉例而言，如矽碳化物(SiC)、矽氮化物(SiN)、矽氧化物(SiO2)、無氮抗反射塗料(NFARC)、及未摻雜矽玻璃(USG)之介電材料。此外，在部分範例性實施方式中，底部電極102位於內襯在開口104之擴散阻障層108上，填補於開口104。擴散阻障層108防止底部電極102下方的材料擴散至底部電極102。擴散阻障層108之材料，舉例而言，可為如鉭氮化物(TaN)、及鈦氮化物(TiN)之導電材料。
底部電極102從大約絕緣層的上平面平均延伸至絕緣層106，且包含複數層疊物110，複數層疊物110層疊(例如橫向層疊或縱向層疊)於彼此上且內襯於開口104。在部分範例性實施方式中，複數層疊物110內襯於開口104的位置位於內襯在開口104的擴散阻障層108上。複數層疊物110之材料，舉例而言，可為如鈦氮化物或包含鈦氮化物的材料之導電材料，且一般具有U或V型特徵。此外，複數層疊物110，舉例而
言，可包含於大約30至大約50層的層疊物，及/或，舉例而言，可包含共同厚度，例如約800埃(Å)。
每一層疊物110包含第一平面112，第一平面112面對開口104內部，且垂直或入射延伸至底部電極102的上平面114(即，開口104的上平面)。此外，每一層疊物110包含對應區116(以細虛線標記)，對應區116沿著第一平面112方向延伸，具有不同於其餘層疊物110的電阻及/或硬度。因此，每一層疊物110包含沿著其厚度方向變化的電阻及/或硬度。更詳細來說，因為在層疊物110的製造過程中對第一平面112進行表面處理，因此層疊物110具有變化的電阻及/或硬度。上述表面處理，舉例而言，可將第一平面112曝露於氫氣及氮氣的混合氣體以增加在對應區116中的氫濃度或氮濃度。在部分範例性實施例中，層疊物110包含沿著厚度方向變化的硬度區域，層疊物110的高度亦沿著其厚度方向變化。更詳細來說，層疊物110的較硬區域在層疊物平坦化製程中為較難移除的區域，而相對較軟的區域則能較快移除。
複數層疊物110藉由複數第二平面共同定義底部電極102的上平面114，此第二平面對於第一平面112為垂直或入射狀。因為複數層疊物110具有依厚度方向變化的電阻及/或硬度，底部電極102的上平面114具有沿著其上平面114振盪的電阻及/或硬度。再者，在部分範例性實施例中，底部電極102的上平面114具有沿著其上平面114振盪的高度。在複數層疊物110的厚度方向及表面處理具有均一性的情況下，在振盪之峰與谷之間的間距亦具有相當高之均一性，使底部電極102
得以產生非常均一之電場於上覆之頂部電極118。電荷沿著最小電阻的路徑流動，此電荷可沿著底部電極上平面114非常均一地分布。此外，電場集中於具有最高曲率半徑的區域，此電場可沿著底部電極102的上平面114非常均一地分布。
除了使用底部電極102以改善電場均一性外，也可利用底部電極以在底部電極102及頂部電極118之間形成非均一電場。除了控制複數層疊物110的層數，亦可藉由控制複數層疊物110的厚度及表面處理，而改變沿著底部電極102的上平面114的電阻、硬度、及高度，使沿著底部電極102的上平面的電阻、硬度、及高度之變化具有非均一性。舉例而言，電場可集中在底部電極102的邊緣附近。
頂部電極118設置於底部電極102上，且藉由介電層120與底部電極102分隔。在介電層120對應可變電阻式記憶體之高介電層的情況下，頂部電極118一般與介電層120具有共同底面積，用以保護介電層120而阻擋空氣。在部分變化的範例性實施例中，頂部電極118可具有相對於介電層120較小的底面積以改善電場均一性。舉例而言，頂部電極118可具有圓形底面積，而相對而言，介電層120為方形或矩形底面積。舉例而言，頂部電極118之材料可為摻雜多晶矽、鈦氮化物、鉭氮化物、鉑、銥、或鎢之導電材料。
介電層120將頂部電極118與底部電極102絕緣，舉例而言，或者介電層120之材料另外可包含高介電材料，例如鉿氧化物(HfO)。在部分範例性實施方式中，嵌入奈米顆粒於介電層120中以改善電場均一性。於介電層中嵌入的奈米
顆粒越小，可達到越均一的電場，從而對於由下而上之半導體裝置達到更佳的擴充性。
參照第2圖，圖式200為根據部份範例性實施方式之沿著多層結構底部電極的上平面之多層結構底部電極的表面性質之圖式。表面性質，舉例而言，可為電阻、硬度或高度。圖式的依變軸對應沿著上平面的切線之表面性質，而自變軸對應沿著上述切線的位置。上述之切線為通過底部電極的中央垂直軸，且自底部電極的一端延伸至底部電極的相對一端。
如圖式200所示例，多層底部電極的表面性質，例如電阻或高度，沿著多層底部電極的上平面振盪。此振盪原因來自於多層底部電極的各別之層的表面處理，以及各別之層的設置。各別之層的表面處理為處理各別之層面向開口內部的表面。如此反覆處理而改變了各別之層沿著經處理表面之方向的區域性質，例如電阻或硬度。各別之層的設置為將各別之層經處理的表面彼此大約為平行的設置。上述振盪可為一或多種之均一、非均一、對稱狀、及非對稱狀。此外，在振盪之間距離的密度可藉由調整各別之層的厚度及表面處理的時間以進行控制。
參照第3圖，繪示根據部份範例性實施方式之具有可變電阻式記憶體單元302的積體電路之剖面圖300。可變電阻式記憶體單元302設置於半導體基板(未示例於圖中)上，此基板具有底部互連結構304(部分示例於圖中)，此底部互連結構304為設置於可變電阻式記憶體單元302及半導體基板之間的晶圓後段導線製作(a back-end-of-line，BEOL)金屬堆疊
物。底部互連結構304包含堆疊於層間介電層306中的一或多層底部金屬層。層間介電層306之材料，舉例而言，可為氧化物或具有極低介電常數的材料(例如具有介電常數小於2的介電材料)。底部金屬層是藉由底部金屬部308而定義，此底部金屬部308例如為金屬線，底部金屬層之材料，舉例而言，可為銅或鎢的金屬。
底部絕緣層310為設置於底部互連結構304上。底部絕緣層310包含中心區312及突出區314，此突出區314在中心區旁延伸。中心區312為設置於底部互連結構304之金屬部308上，且突出區314相對中心區312的上平面具有較低的高度。底部絕緣層310，舉例而言，可為包含一或多種介電材料的單層或多層層疊物，介電材料例如矽碳化物、矽氮化物、矽氧化物、無氮抗反射塗層(NFARC)、及未摻雜矽玻璃(USG)。在部分範例性實施方式中，底部絕緣層310包含矽碳化物層及覆於其上的未摻雜矽玻璃層。
開口316設置於底部絕緣層310的中心區312之中，從約中心區312的上平面平均延伸至底部金屬部308。開口316內襯有擴散阻障層318，且至少實質上由覆蓋於擴散阻障層318上之底部電極320(以粗虛線標記)所填滿。擴散阻障層318防止材料於底部互連結構與底部電極320之間擴散。擴散阻障層318之材料，舉例而言，可例如為鉭氮化物(TaN)或鈦氮化物(TiN)之導電材料。底部電極320一般如第3圖所描述，產生電場以作為寫入、抹除、及讀取可變電阻式記憶體單元302的操作。底部電極320包含複數層疊物322，複數層疊物322
層疊(例如橫向層疊或縱向層疊)於彼此上且內襯於擴散阻障層318，以改善電場均一性。複數層疊物322具有經處理以改變電阻及/或硬度之表面，複數層疊物322之材料，舉例而言，可為如鈦氮化物之導電材料。前述之表面一般為垂直或入射至底部電極320的上平面323，且一般為面向開口316的內部。此外，在部分範例性實施方式中，複數層疊物322具有U或V型的特徵或剖面。
高介電層324(例如具有介電常數為3.9以上之層)為設置於中心區312上。高介電層324，舉例而言，可為單層或多層層疊物，此層疊物之材料包含鉿氧化物(HfO)及/或五族(group-V)氧化物。鉿氧化物(HfO)可為鉿及氧的化合物(例如二氧化鉿)，或可為包含鉿化物、氧化物及一或多種其它元素(例如鉿矽氧化物(HfSiO)、鉿鈦氧化物(HfTiO)、鉿鉭氧化物(HfTaO)、或鉿鋁氧化物(HfAlO))，或可為包含五族元素、氧化物、及一或多種其它元素(例如鉭鈦化物(TaTiO)、或鉭鋁氧化物(TaAlO))。
覆蓋層326為設置並鄰接於高介電層324上。覆蓋層326具有如高介電層324相同的底面積，並具有相較於高介電層324為低的氧濃度。因為覆蓋層326具有較低的氧濃度，覆蓋層326與高介電層324產生反應，以從高介電層324取出氧。從高介電層324取出氧所對應的深度，將高介電層324分為上方區及下方區(以細虛線L標記)，且根據覆蓋層326的厚度及材料而變化。覆蓋層326之材料，舉例而言，可為如鈦、鉿、鉭、或鋁之金屬或金屬氧化物。
高介電層324的下方區定義了可變電阻式記憶體單元302的資料儲存區328。資料儲存區328具有代表資料單元之可變電阻，資料單元例如為一位元的資料。可變電阻在相對低及高的電阻狀態間變化，此狀態取決於資料儲存區328中的一或多個導電絲330是否完全或部分形成。舉例而言，當導電絲330為完全形成的狀況下，可變電阻為低電阻狀態，而當導電絲330為部分形成的狀況下，可變電阻為相對高的電阻狀態。導電絲330在資料儲存區328之頂部及底部平面之間延伸，而對應於資料儲存區328之頂部及底部平面之間的氧空缺。
覆蓋層326及高介電層324上方區共同定義可變電阻式記憶體單元302之離子儲存區332，離子儲存區332鄰接於資料儲存區328。離子儲存區332儲存氧離子以作為改變資料儲存區328中的電阻之用。執行改變電阻一般為透過施加電壓通過離子儲存區332及資料儲存區328，以移動離子儲存區332及資料儲存區328之間的氧離子。當施加重置電壓時，氧離子由資料儲存區328移動至離子儲存區332，從而與導電絲330的氧空缺結合，且使導電絲330部分斷開(使得導電絲330為部分形成狀態)。當施加設置電壓時，氧離子由資料儲存區328移動至離子儲存區332，從而形成氧離子空缺，而形成導電絲330。
可變電阻式記憶體單元302之頂部電極334為設置於覆蓋層326上，可變電阻式記憶體單元302之硬式遮罩336為設置於覆蓋層326上。舉例而言，頂部電極334之材料可為摻雜多晶矽、鈦氮化物、鉭氮化物、鉑、銥、或鎢之導電材料。
此外，硬式遮罩336之材料，舉例而言，可為二氧化矽或矽氮化物的介電材料。
可變電阻式記憶體單元302之間隙層338沿著高介電層324、覆蓋層326、頂部電極334、及硬式遮罩336的側壁，從底部絕緣層310的突出部314延伸。間隙層338防止頂部電極334與底部電極320之間漏電，且在可變電阻式記憶體單元302的製造過程中用來定義可變電阻式記憶體單元302的底面積。此外，頂部絕緣層340內襯於底部絕緣層310的突出部314、間隙層338、及硬式遮罩336。頂部絕緣層340之材料，舉例而言，可為矽氧化物、矽氮化物、氧化物-氮化物-氧化物之多層膜、或未摻雜矽玻璃(USG)。
晶圓後段導線製作金屬堆疊物之頂部互連結構342為設置於底部互連結構304上。頂部互連結構342包含圍繞於底部絕緣層310之鈍化層344，以及於鈍化層344上之頂部金屬層。此外，頂部互連結構342包含通孔346，延伸自頂部金屬層的頂部金屬部348，此頂部金屬部348例如為連接墊，透過鈍化層344、頂部絕緣層340、及硬式遮罩336而至頂部電極334。鈍化層344之材料，舉例而言，可為氧化物或具極低介電常數之材料，而頂部金屬層及通孔346之材料，舉例而言，可為如銅、鋁、或鎢之金屬。
參照第4圖，流程圖400繪示根據部份範例性實施方式之具有多層結構底部電極的積體電路之製造方法。
於步驟402，提供具有開口之絕緣層。
於步驟404，形成擴散阻障層覆蓋於絕緣層上且
內襯於開口。
於步驟404，形成複數底部電極層(中介層疊物)堆疊覆蓋於擴散阻障層上，且內襯於開口。底部電極層的處理包含面向開口內部之表面的表面處理。表面處理為改變沿著處理之底部電極層表面所延伸的區域，使此區域具有不同的電阻或硬度。形成複數底部電極層包含重覆下列步驟：形成步驟，於步驟408，形成複數底部電極層之一層；及處理步驟，於步驟410，以成形氣體處理底部電極層朝外之表面，以改變沿著朝外表面方向延伸區域，使此區域相對於層中的其它部分具有不同的電阻或硬度。重覆上述形成步驟及處理步驟直到形成所有的底部電極層，一般而言，重覆次數為足夠以填滿開口的重覆次數。
於步驟412，對絕緣層執行平坦化以形成填於開口的底部電極。
於步驟414，形成介電層及頂部電極依序堆疊於底部電極上。介電層及頂部電極可形成為具有相同的底面積。
藉由上述所形成的底部電極，可改善在頂部及底部電極之間的電場均一性。在部分範例性實施方式中，底部電極的上平面之電阻為振盪變化的情況下，因為電荷為沿著最低電阻而流動，因此於底部電極之上平面具有較佳電荷流動分布。相應來說，上述電荷流動分布使得在頂部及底部電極之間具有較均一的電場。在部分範例性實施方式中，底部電極的上平面之硬度為振盪變化的情況下，因為較硬的材料難以在平坦化時移除，因此底部電極的上平面之高度亦為對應振盪變化。
相應來說，因為電場集中於具有最大曲率半徑的表面(例如表面的最尖處)，因此上述高度振盪變化導致較均一的電場。
再者，形成具有相同底面積的介電層及頂部電極可保護介電層而阻隔大氣環境。在介電層對應於可變電阻式記憶體單元之高介電層的情況下，由於可變電阻式記憶體單元之操作為使用氧離子，因此大氣環境之空氣中的氧反而會中斷變電阻式記憶體單元之操作。
在此所繪示或描述之範例實施方法(例如流程圖400所示例之方法)為以系列操作或事件而描述，可理解所繪示或描述步驟或事件不應作概念上的限制。舉例而言，執行部分步驟可在不同的順序及/或與其它步驟或事件同時進行，而不同於在此所繪示及/或描述的範例。此外，並非所有的示例性步驟皆需在此描述成一或多個目的或範例性實施方式，而在此之一或多個步驟可由一或多個分開的步驟及/或階段而完成。
參照第5圖，流程圖500繪示根據部份範例性實施方式之具有可變電阻式記憶體單元的積體電路之製造方法之流程圖，其中可變電阻式記憶體單元具有多層結構底部電極。
於步驟502，提供層間介電層(A Interlayer Dielectric,ILD)，其屬晶圓後段導線製作金屬堆疊物。在層間介電層的頂部表面設置底部金屬部。
於步驟504，形成底部絕緣層覆蓋於層間介電層及底部金屬部上，其中底部絕緣層包含開口，開口曝露於底部金屬部。
於步驟506，形成擴散阻障層及多層底部電極
層，底部電極層依序堆疊覆蓋於底部絕緣層上且內襯於開口。底部電極層包含具有不同電阻或硬度之區域，此區域為面向開口內部。在部分範例性實施方式中，藉由第4圖之步驟406所述之步驟形成底部電極層。
於步驟508，對底部絕緣層執行平坦化以形成底部電極，此底部電極填滿開口。
於步驟510，形成高介電層(high-k layer)、覆蓋層、頂部電極層、及硬式遮罩依序堆疊覆蓋於底部電極及底部絕緣層上。高介電層之介電常數為超過3.9。
於步驟512，對頂部電極層執行第一蝕刻以形成硬式遮罩，此硬式遮罩遮蔽頂部電極區。
於步驟514，透過未被硬式遮罩遮蔽的區域，對第二介電層執行第二蝕刻，以形成頂部電極。
於步驟516，沿著硬式遮罩、頂部電極、覆蓋層、及高介電層之側壁形成間隙層。
於步驟518，透過未被硬式遮罩及間隙層遮蔽的區域，在底部絕緣層中執行第三蝕刻。
於步驟520，形成頂部絕緣層及鈍化層依序堆疊覆蓋於底部絕緣層、間隙層、及硬式遮罩。
於步驟522，形成頂部金屬部及從頂部金屬部延伸的通孔，此通孔穿過頂部絕緣層及鈍化層至頂部電極。
於步驟524，施加成形電壓以通過頂部及底部電極，以在高介電層中形成導電絲。
在此所繪示或描述之範例實施方法(例如流程圖
500所示例之方法)為以系列操作或事件而描述，可理解所繪示或描述步驟或事件不應作概念上的限制。舉例而言，執行部分步驟可在不同的順序及/或與其它步驟或事件同時進行，而不同於在此所繪示及/或描述的範例。此外，並非所有的示例性步驟皆需在此描述成一或多個目的或範例性實施方式，而在此之一或多個步驟可由一或多個分開的步驟及/或階段而完成。
參照第6圖至第21圖，繪示於不同製造階段的積體電路的部份範例性實施方式之多個剖面圖，以示例第5圖之範例方法，其中積體電路具有可變電阻式記憶體單元。雖然第6圖至第21圖之結構是以關連於方法的方式描述，可理解示例於第6圖至第21圖的結構並不受所述方法的限制，而可為與方法關連之獨立存在的結構。相似來說，雖然方法是以關連第6圖至第21圖的結構而描述，可理解範例方法並不受第6圖至第21圖所示例結構之限制，而可為不與第6圖至第21圖所示例結構關連之獨立存在的方法。
第6圖示例對應步驟502之部分範例性實施方式之剖面圖600。
如第6圖所示例，提供層間介電層306，其屬晶圓後段導線製作金屬堆疊物。層間介電層306包含底部金屬部308，底部金屬部308在層間介電層306延伸。層間介電層306之材料，舉例而言，可為氧化物或具有極低介電常數之介電材料。底部金屬部308之材料，舉例而言，可為如銅或鎢的金屬。
第7及第8圖示例對應步驟504之部分範例性實施方式之剖面圖700及剖面圖800。
如第7圖所示例，底部絕緣層310’，舉例而言，可為包含一或多種介電材料的單層或多層層疊物，介電材料例如矽碳化物、矽氮化物、矽氧化物、無氮抗反射塗層(NFARC)、及未摻雜矽玻璃(USG)。形成底部絕緣層310’的製程，舉例而言，可包含依序形成一或多層層疊物(例如橫向層疊或縱向層疊)相互層疊。形成一或多層層疊物，舉例而言，可藉由如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或原子層沉積(ALD)之沉積方法而形成。
如第8圖所示例，執行第一蝕刻，透過上覆於底部金屬部308之底部絕緣層310’，至底部金屬部308。執行第一蝕刻的製程，舉例而言，可包含：形成光阻層802於底部絕緣層310’上，且遮住底部絕緣層310’之區域，而底部絕緣層310’圍繞於對應開口316的範圍；施加對底部絕緣層310’有選擇性之一或多種蝕刻劑804，至底部絕緣層310’，選擇性為相對於底部金屬部308；以及移除光阻層802。雖然開口316的底部平面及側壁示例為平坦或水平狀，可理解開口316可為具有圓底的平面或側壁。此外，在部分範例性實施方式中，此側壁可為垂直或基本上垂直。因此，開口316傾向為U形或V形。
第9至第11圖示例對應步驟506之部分範例性實施方式之剖面圖900、剖面圖1000、及剖面圖1100。
如第9圖所示例，形成擴散阻障層318’及底部電極層322’為依序堆疊於留下的底部絕緣層310”上，且內襯於開口316。擴散阻障層318’及底部電極層322’之材料，舉例而言，可例如為鉭氮化物(TaN)或鈦氮化物(TiN)之導電材料。
此外，舉例而言，底部電極層322’的厚度可為約800埃(Å)。形成擴散阻障層318’及底部電極層322’可使用任何適當的沉積方法，舉例而言，如使用化學氣相沉積、物理氣相沉積、或原子層沉積之沉積方法。然而，擴散阻障層318’及/或底部電極層322’一般為共形地形成，及/或隨著開口316的輪廓而形成。因此，擴散阻障層318’及/或底部電極層322’一般具有U形或V形的形狀。
如第10圖所示例，處理底部電極層322’之面朝外的表面1002。此處理改變了(例如增加)底部電極層322’之面朝外的區域1004的電阻及/或硬度，此區域為沿著面朝外的表面1002。面朝外的區域1004從面朝外的表面1002延伸至底部電極層322’之中，至一控制深度。可藉由控制面朝外的表面1002之處理的時間，而控制面朝外的區域1004延伸所對應的深度。執行表面處理可藉由施加一成形氣體1006至面朝外的表面1002。舉例而言，成形氣體1006可包含氫氣及氮氣，及/或例如，可形成自氨氣。在部分範例性實施方式中，表面處理增加了面朝外的區域1004中的氮濃度，而改變了面朝外的區域1004的電阻及硬度。
藉由處理面朝外的表面1002，底部電極層322’可形成為未處理之下層U或V形剖面區域，以及經處理之上層U或V形剖面區域。上層及下層U形或V形剖面區域具有不同的電阻及不同的硬度。舉例而言，此底部電極層322’之上層U或V形剖面區域相比於下層U或V形剖面區域，可具有較高或較低電阻及/或硬度。在部分範例性實施方式中，從未處理的區
域過渡至經處理的區域為漸進式的。舉例而言，氮濃度可為沿著底部電極層322’之厚度方向漸進地增加或減少。在其它範例性實施方式中，從未處理過渡的區域至經處理的區域為可為急劇或具斷面的方式。此漸進或急劇式的範例實施方式可藉由精確的調整硬度及/或電阻性質實現，從而適當地塑造所要的電場。
如第11圖所示例，形成其它的附加底部電極層1102並如前述進行處理以填於開口316。其它的附加底部電極層1102一般包含形成約29至約49層的附加底部電極層1102，並如前述進行處理。此外，附加底部電極層1102一般形成為具有共同厚度，例如具有約800埃的共同厚度，及/或與經處理之底部電極層322”所具有的厚度相同。
第12圖示例對應步驟508之部分範例性實施方式之剖面圖1200。
如第12圖所示例，執行平坦化於經處理之底部電極層322”、附加底部電極層1102、及擴散阻障層318’，至留下之底部絕緣層310”。平坦化製程產生底部電極320，底部電極320上覆於留下之擴散阻障層318，包含留下之經處理之底部電極層322、及留下之附加底部電極層1102’。執行平坦化製程，舉例而言，可包含化學機械研磨(CMP)，及在部分範例實施方式中，可包含回蝕刻。
在經處理之底部電極層322”及附加底部電極層1102之電阻隨厚度而改變的情況下，底部電極320的上平面323的電阻為沿著底部電極上平面323而振盪。再者，經處理
之底部電極層322”及附加底部電極層1102之硬度隨厚度而改變的情況下，底部電極320的上平面323的硬度為沿著底部電極上平面323而振盪。因為底部電極上平面323的較硬區域較難以平坦化，因此移除速率相比於較軟區域來得慢，因此平坦化製程使得沿著底部電極上平面323的高度具振盪。此外，因為碟形凹陷可能會產生於底部電極320上平面323較軟的部分，因此經平坦化製程的底部電極320的某些部分可能會延伸而稍微低於留下之底部絕緣層310”的上平面。儘管如此，底部絕緣層310”的上平面及底部電極320上平面323仍然實質彼此對齊而具共平面。
第13圖示例對應步驟510之部分範例性實施方式之剖面圖1300。
如第13圖所示例，形成高介電層324’、覆蓋層326’、頂部電極層334’、及硬式遮罩層336’依序堆疊於下之底部絕緣層310”及底部電極320上。舉例而言，高介電層324’可為一單層或多層堆疊物，其材料包含鉿氧化物及/或五族氧化物。舉例而言，覆蓋層326’之材料可為具有較低濃度氧之金屬、金屬氧化物、或一些其它材料，其中氧濃度為較高介電層324’低。舉例而言，頂部電極層334’之材料可為摻雜多晶矽、鈦氮化物、鉭氮化物、鉑、銥、或鎢之導電材料。舉例而言，硬式遮罩336之材料可為二氧化矽或矽氮化物的介電材料。形成上述堆疊物的製程，舉例而言，可包含使用適當的沉積方法，如使用化學氣相沉積、物理氣相沉積、或原子層沉積之沉積方法，以依序形成高介電層324’、覆蓋層326’、頂部電極層
334’、及硬式遮罩336”。
第14圖示例對應步驟512之部分範例性實施方式之剖面圖1400。
如第14圖所示例，透過硬式遮罩層336’遮蔽的頂部電極區域，對頂部電極層334’執行第二蝕刻。第二蝕刻產生遮蔽的頂部電極區域之硬式遮罩336”。執行第二蝕刻的製程，舉例而言，可包含：形成光阻層1402於硬式遮罩層336’上且遮蔽頂部電極區域；施加對硬式遮罩層336’有選擇性之一或多種蝕刻劑1404於硬式遮罩層336’，選擇性為相對於頂部電極層334’；以及移除光阻層1402。
第15圖示例對應步驟514之部分範例性實施方式之剖面圖1500。
如第15圖所示例，透過頂部電極層334’、覆蓋層326’、及未被硬式遮罩336”遮蔽之高介電層324’，對留下之底部絕緣層310”執行第3蝕刻。執行第三蝕刻的製程，舉例而言，可包含：依序施加對頂部電極層334’、覆蓋層326’、及高介電層324’有選擇性之一或多種蝕刻劑1502於頂部電極層334’、覆蓋層326’、及高介電層324’，選擇性為相對於上述層之下層。
第16、17圖示例對應步驟516之部分範例性實施方式之剖面圖1600、及剖面圖1700。
如第16、17圖所示例，形成間隙層338’內襯於留下之底部絕緣層310”、高介電層324”、及覆蓋層326”所曝露之表面，以及頂部電極334及硬式遮罩336”。舉例而言，間
隙層338’之材料可為矽氧化物、矽氮化物、氧化物-氮化物-氧化物之多層膜、或未摻雜矽玻璃之介電材料。間隙層338’一般為共形的形成，可使用適當的沉積方法，如使用化學氣相沉積、物理氣相沉積、或原子層沉積之沉積方法而形成。
如第17圖所示例，對間隙層338’執行第四蝕刻以移除橫向擴展物，且回蝕刻間隙層338’至低於或約等於硬式遮罩336”之平均之上平面。執行第四蝕刻的製程，舉例而言，可包含：施加對間隙層338’有選擇性之一或多種蝕刻劑1702於間隙層338’，此選擇性為相對於留下之底部絕緣層310”、及/或硬式遮罩336”。
第18圖示例對應步驟518之部分範例性實施方式之剖面圖1800。
如第18圖所示例，對未被硬式遮罩336”遮蔽之留下之底部絕緣層310”之區域，及留下之間隙層338”執行第五蝕刻。在部分範例實施例中，第五蝕刻製程部分蝕刻硬式遮罩336”及留下之間隙層338’。執行第五蝕刻的製程，舉例而言，可包含：施加一或多種蝕刻劑1802至留下的底部絕緣層310”。
第19圖示例對應步驟520之部分範例性實施方式之剖面圖1900。
如第19圖所示例，形成頂部絕緣層340’及鈍化層344’依序堆疊並覆蓋於留下之底部絕緣層310及留下之間隙層338，及留下之硬式遮罩336'''。舉例而言，頂部絕緣層340’之材料可為矽氮化物、氧化物-氮化物-氧化物之多層膜、或未
摻雜矽玻璃。舉例而言，鈍化層344’之材料可為氧化物或具極低介電常數之材料。形成頂部絕緣層340’及鈍化層344’的製程，舉例而言，可包含形成頂部絕緣層340’；形成中介鈍化層；及對中介鈍化層執行平坦化。形成頂部絕緣層340’及中介鈍化層可使用適合的沉積方法，例如使用化學氣相沉積、物理氣相沉積、或原子層沉積之沉積方法而形成。
一般來說頂部絕緣層340’為共形的形成，相對中介鈍化層則為非共形的形成。執行平坦化製程，舉例而言，可使用化學機械研磨及/或回蝕刻。
第20圖示例對應步驟522之部分範例性實施方式之剖面圖2000。
如第20圖所示例，頂部金屬部348，例如為一連接墊，形成於鈍化層344’上，鈍化層344’具有自頂部電極334延伸之通孔346。通孔346通過鈍化層344’、頂部絕緣層340’、及留下之硬式遮罩336'''而延伸。形成頂部金屬部348及通孔346的製程，舉例而言，可包含：執行一或多個第一蝕刻以形成曝露於頂部電極334之開孔，形成導電層於留下之鈍化層344之上且填滿上述開孔，以及執行第二蝕刻以定義頂部金屬部348。
第21圖示例對應步驟524之部分範例性實施方式之剖面圖2100。
如第21圖所示例，施加成形電壓以通過頂部電極334及底部電極320，以在留下之高介電層324”中形成導電絲330。成形電壓一般為夠高之電壓，以促使在留下之高介電層
324”中的氧離子得以向頂部電極334移動。基於上述移動，氧離子空缺位於留下之高介電層324”中以形成導電絲330。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的功效。熟悉此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。
100‧‧‧剖面圖
102‧‧‧底部電極
104‧‧‧開口
106‧‧‧絕緣層
108‧‧‧擴散阻障層
110‧‧‧層疊物
112‧‧‧第一平面
114‧‧‧上平面
116‧‧‧對應區
118‧‧‧頂部電極
120‧‧‧介電層
Claims (10)
- 一種積體電路，包含：一絕緣層，具有一開口；一底部電極，包含複數層疊物，該些層疊物彼此堆疊且內襯於該開口，其中該些層疊物包含複數對應面，該些對應面面對該開口之一內部並且以垂直或入射延伸至該底部電極的一上平面，其中該些層疊物包含複數對應區，該些對應區的電阻或高度沿著該些對應面的方向延伸而增加；一介電層，設置於該絕緣層及該底部電極上；以及一頂部電極，設置於該絕緣層上。
- 如申請專利範圍第1項所述之積體電路，其中，該些層疊物之材料為鈦氮化合物，其中該些層疊物的該些對應區相對於該些層疊物的其餘區域之差異，包含氮濃度不同。
- 如申請專利範圍第1項所述之積體電路，其中該些層疊物的該些對應區相對於該些層疊物其餘的區域之差異，包含電阻或硬度不同。
- 如申請專利範圍第1項所述之積體電路，其中，該底部電極之該上平面之電阻沿著該底部電極之該上平面振盪變化。
- 如申請專利範圍第1項所述之積體電路，其 中，該底部電極之該上平面之高度沿著該底部電極之該上平面振盪變化。
- 一種製造積體電路的方法，包含：提供一絕緣層；形成一開口，其形成自對該絕緣層執行蝕刻；形成複數底部電極層，彼此堆疊及內襯於該開口，其中形成該些底部電極層包含重複以下步驟；形成一中介層疊物，於該絕緣層上並內襯於該開口；處理該中介層疊物之一朝外表面，以改變該中介層疊物沿著該朝外表面方向延伸之一朝外區域的電阻或硬度；執行一平坦化於該些底部電極層至該絕緣層露出；形成一介電層及一頂部電極，依序堆疊於該絕緣層及留下的該些底部電極層之上。
- 如申請專利範圍第6項所述之方法，其中，重覆形成該中介層疊物及處理該中介層疊物之該朝外表面，直到填滿該開口。
- 一種積體電路，包含：一絕緣層，具有一開口；一底部電極，包含複數層疊物，該些層疊物彼此堆疊至至少填滿於該開口，每一該些層疊物分別具有一U或V形的 剖面區域，其中該些層疊物中之一層的該U或V形剖面區域由一上層U或V形剖面區域及一下層U或V形剖面區域所組成，其中該上層U或V形剖面區域及該下層U或V形剖面區域彼此具有不同的電阻及不同的硬度。
- 如申請專利範圍第8項所述之積體電路，更包含：一介電層，設置於該絕緣層及該底部電極上；以及一頂部電極，設置於該絕緣層上，其中該底部電極之一上平面齊於該介電層於一介面，該介面實質與該絕緣層的該上平面對齊，該些層疊物具有不同的硬度，因此該介面於高度上具有振盪變化。
- 如申請專利範圍第8項所述之積體電路，其中，該些層疊物之材料為鈦氮化物，該上層U或V形剖面區域與該下層U或V形剖面區域具有不同的氮濃度。
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