CN117279378A - 存储器元件及其制造方法 - Google Patents
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Abstract
本公开提供一种存储器元件及其制备方法，该存储器元件包括：多个栅极层、横向堆叠多层存储结构以及垂直通道层。栅极层横向地延伸于衬底上方且彼此间隔。横向堆叠多层存储结构，向上延伸于衬底上方并通过所述多个栅极层，且包含阻挡层、电荷储存堆叠结构以及隧道层。电荷储存堆叠结构位于该阻挡层上，且包含第一氮化硅层、第二氮化硅层以及夹在第一氮化硅层与第二氮化硅层之间的氮氧化硅层。隧道层位于电荷储存堆叠结构上。垂直通道层位于横向堆叠多层存储结构上。
Description
技术领域
本公开关于一种存储器元件，尤其涉及一种存储器元件及其制造方法。
背景技术
本公开一般关于半导体元件，且特别地关于三维(3-dimesional，3D)存储器元件及制造此类半导体元件的方法。
由于各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的提高来自于最小特征尺寸的反复减小，这允许更多的元件整合至给定面积中。
发明内容
本公开提供一种存储器元件，该存储器元件包括：多个栅极层、横向堆叠多层存储结构以及垂直通道层。栅极层横向地延伸在衬底上方且其中相邻的两个彼此通过一绝缘层而相互间隔。横向堆叠多层存储结构，向上延伸在衬底上方并通过多个栅极层，且包含阻挡层、电荷储存堆叠结构以及隧道层。电荷储存堆叠结构位于该阻挡层上，且包含第一氮化硅层、第二氮化硅层以及夹在第一氮化硅层与第二氮化硅层之间的氮氧化硅层。第一氮化硅层相较于第二氮化硅层靠近阻挡层。隧道层位于电荷储存堆叠结构上。垂直通道层位于横向堆叠多层存储结构上。
在一些实施方式中，第一氮化硅层具有大于第二氮化硅层的氮原子浓度百分比。
在一些实施方式中，第一氮化硅层具有小于第二氮化硅层的折射率。
在一些实施方式中，氮氧化硅层具有小第一氮化硅层以及第二氮化硅层的折射率。
在一些实施方式中，氮氧化硅层具有大于第一氮化硅层以及第二氮化硅层的氧原子浓度百分比。
本公开提供一种存储器元件的制造方法，该制造方法包括：在衬底上形成包含有一垂直方向上交替堆叠的多个绝缘层以及多个栅极层的一多层堆叠结构；刻蚀多层堆叠结构以形成一通孔；形成阻挡层以衬垫通孔的一侧壁；在阻挡层上形成第一氮化硅层；在第一氮化硅层上形成氮氧化硅层；在氮氧化硅层上形成第二氮化硅层；在隧道层上形成通道层。
在一些实施方式中，形成第一氮化硅层引入具有第一流率的第一含氮气体于该衬底上方。形成第二氮化硅层引入具有第二流率的第二含氮气体于衬底上方。第二流率小于第一流率。
在一些实施方式中，第一氮化硅层的氮原子浓度百分比大于第二氮化硅层的氮原子浓度百分比。
在一些实施方式中，第一氮化硅层的折射率小于第二氮化硅层的折射率。
在一些实施方式中，氮氧化硅层、第一氮化硅以及第二氮化硅层原位形成的。
附图说明
本公开的方面在与随附附图一起研读时自以下详细描述内容可最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1绘示了根据本公开的一些实施方式的存储器元件的剖视图；
图2绘示了依据位于图1的区域C1中的局部放大视图；
图3至图5、图6A、图7至图14绘示了根据本公开的一些实施方式的存储器元件于各个阶段的制造方法的剖视图；
图6B至图6E绘示了根据图6A的区域C1中的一些实施方式的存储器元件于各个阶段的制造方法的局部放大视图；
附图标记说明：
100：存储器元件；
101：半导体衬底；
102：隔离层；
103：导电层；
103t：顶表面；
104：隔离层；
104t：顶表面；
105：接触栓塞；
105t：顶表面；
107：多层存储结构；
107a：阻挡层；
107b：电荷储存堆叠结构；
107c：第一氮化硅层；
107d：氮氧化硅层；
107e：第二氮化硅层；
107f：隧道层；
108：通道层；
109：介电材料；
110：多层堆叠结构；
110t：顶表面；
111-115：牺牲层；
120：栅极层；
121-126：绝缘层；
127：存储单元；
131：接合垫；
132：覆盖层；
133：介电质间隙壁；
137：金属插塞；
139：层间介电层；
141：互连导电柱；
143：位线；
C1：区域；
O1：接触开口；
O2：通孔；
O3：通孔；
P1：刻蚀工艺；
P2：平坦化工艺；
P3：刻蚀工艺；
S1：空间；
X：方向；
Y：方向；
Z：方向。
具体实施方式
以下公开内容提供用于实施所提供目标物的不同特征的许多不同实施方式、或实例。下文描述元件及配置的特定实例以简化本公开。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施方式，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施方式。此外，本公开在各种实例中可重复参考数字及/或字母。此重复出于简单及清楚的目的，且本身且不指明所论述的各种实施方式及/或配置之间的关系。
此外，为了便于描述，在本公开中可使用空间相对术语，诸如「在......下面」、「在......之下」、「下部」、「在......之上」、「上部」及类似，来描述诸图中图标的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了各图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本公开中所使用的空间相对描述符可类似地加以相应解释。
如本公开中所使用，「大约」、「约」、「大致」、或「大体上」应通常指给定值或范围的20％内、或10％内、或5％内。然而，本领域技术人员将认识到，在整个描述中所引用的值或范围仅实例，且可随着集成电路的规模缩小而减小。本公开中给定的数量为近似值，从而意谓术语「大约」、「约」「大致」、或「大体上」在并未明确陈述情况下可予以推断。
对于半导体元件的发展，高储存密度的存储器元件是一个发展的方向。因此，三维(3-dimesional，3D)集成电路(integrated circuit，IC)存储器元件，例如：三维NAND，可以通过其多层结构以提供高储存密度。然而，包含单一成分的有单一层电荷储存堆叠层的三维NAND可能会有NAND数据保留(retention)问题。因此，在本公开的各种实施方式中提供了具有多层结构的一电荷储存结构。前述电荷储存结构夹在阻挡层与隧道层之间，且用于解决NAND数据保留问题。多层电荷储存结构可为具有氮化物层-氧化物层-氮化物层(oxide-nitride-oxide，NON)结构的复合层，以具有深度储存能力，并有助于使得三维NAND获得更好的数据保留性能。
请参考图1以及图2。图1绘示了根据本公开的一些实施方式的存储器元件100的剖视图。图2绘示了依据位于图1的区域C1中的局部放大视图。如图1所示，隔离层102、导电层103以及隔离层104依序地形成在半导体衬底101上。在一些实施方式中，导电层103可做为存储器元件的一共用源极线。接触栓塞105延伸穿过隔离层102、导电层103以及隔离层104以通过导电层103而电性连接触半导体衬底101。在一些实施方式中，接触栓塞105向下延伸穿过导电层103以及隔离层104，并于抵达半导体衬底101前停止在隔离层102中而不接触半导体衬底101。多个栅极层120以及多个绝缘层121-126横向地延伸在半导体衬底101上方且沿着方向Z交互的堆叠。
如图1所示，多层存储结构107向上地延伸在半导体衬底101上方且穿过栅极层120。如图2所示，多层存储结构107包含复合层。前述复合层包含依序横向堆叠的阻挡层107a、电荷储存堆叠结构(charge storage stack)107b以及隧道层107f。电荷储存堆叠结构107b包含第一氮化硅层107c、第二氮化硅层107e以及夹在第一氮化硅层107c与第二氮化硅层107e之间的氮氧化硅层107d。第一氮化硅层107c接触阻挡层107a。第一氮化硅层107c可为存储器元件100提供更好的数据保持性能。在一些实施方式中，阻挡层107a的材质可包含介电材料，例如：AlOx、HfOx、ZrOx、前述材料的任意组合或任何适合的介电材料。在一些实施方式中，第一氮化硅层107c中可不包含氧。在一些实施方式中，第一氮化硅层107c可具有位于约2.0至约2.03的一范围内的折射率。在一些实施方式中，第一氮化硅层107c可具有位于约20至约30埃(Angstrom)的一范围内的厚度。在一些实施方式中，第一氮化硅层107c也可被称为富含氮的氮化硅层。
氮氧化硅层107d可为存储器元件100提供更好的写入/移除(PGM/ERS)性能。在一些实施方式中，氮氧化硅层107d可具有大于第一氮化硅层107c的一氧原子浓度百分比。在一些实施方式中，氮氧化硅层107d可具有小于第一氮化硅层107c的一折射率。举例而言，氮氧化硅层107d可具有位于约1.52至约1.65的一范围内的折射率。在一些实施方式中，氮氧化硅层107d可具有小于第一氮化硅层107c的一厚度。举例而言，氮氧化硅层107d可具有位于约10至约15埃(Angstrom)的一范围内的厚度。
第二氮化硅层107e可为存储器元件100提供浅储存能力的作用，使得氮氧化硅层107d可以通过从第二氮化硅层107e拉入电子来进一步提高移除能力。在一些实施方式中，第一氮化硅层107c可具有大于第二氮化硅层107e的一氮原子浓度百分比。在一些实施方式中，氮氧化硅层107d可具有大于第二氮化硅层107e的一氧原子浓度百分比。在一些实施方式中，第二氮化硅层107e中可不包含氧。在一些实施方式中，第一氮化硅层107c可具有小于第二氮化硅层107e的一折射率。举例而言，第二氮化硅层107e可具有位于约2.07至约2.10的一范围内的折射率。在一些实施方式中，氮氧化硅层107d可具有小于第二氮化硅层107e的一折射率。在一些实施方式中，第二氮化硅层107e可具有实质上相同于第一氮化硅层107c的厚度。举例而言，第二氮化硅层107e可具有位于约20至约30埃(Angstrom)的一范围内的厚度。在一些实施方式中，氮氧化硅层107d可具有小于第二氮化硅层107e的厚度。
隧道层107f形成在电荷储存堆叠结构107b中的第二氮化硅层107e上。在一些实施方式中，隧道层107f的材质可包含氧化物(例如：SiO2)、氮氧化物(例如：SiON)或氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ONO)上。
如图2所示，垂直通道层108位于多层存储结构107上。因此，多个存储单元127可被定义在栅极层120、多层存储结构107以及通道层108交汇的位置，以在多层堆叠结构110中形成存储器单元阵列。在一些实施方式中，通道层108可包含半导体材料，例如：多晶硅、锗或其他掺杂或非掺杂的半导体材料。举例而言，通道层108的材质可包含非掺杂的多晶硅。
请参考回图1，介电材料109沉积在通道层108上。因此，通道层108会环绕介电材料109。多层存储结构107会环绕通道层108。在一些实施方式中，介电材料109的材质可包含氧化硅。接合垫131形成在介电材料109上方以与通道层108形成电性接触。覆盖层132位于接合垫131以及多层堆叠结构110上方。覆盖层132的材质可包含介电材料，例如：氮化硅、氮氧化硅、氮碳化硅或前述材料的任意组合。金属插塞(metal plug)137延伸穿过覆盖层132、栅极层120以及绝缘层121-126。介电质间隙壁133横向地围绕金属插塞137。金属插塞137可通过介电质间隙壁133而电性绝缘于栅极层120。层间介电(inter-layer dielectric，ILD)层139形成在介电材料133与金属插塞137上方。多个位线(bit line)143通过形成在层间介电层139中的互连导电柱141而电性连接到接合垫131。
图3至图5、图6A、图7至图14绘示了根据本公开的一些实施方式的存储器元件100在各个阶段的制造方法的剖视图。请参照图3，在一些实施方式中，隔离层102、导电层103以及隔离层104依序地形成在半导体衬底101上。在一些实施方式中，导电层103可做为存储器元件的一共用源极线。接着，多个接触开口O1被形成以穿过隔离层102、导电层103以及隔离层104，以暴露出半导体衬底101的多个部位。在一些实施方式中，接触开口O1被形成而向下延伸穿过导电层103以及隔离层104，并在抵达半导体衬底101前停止在隔离层102中而不暴露半导体衬底101。接着，多个接触栓塞105分别形成在多个接触开口O1中以通过导电层103而电性连接触半导体衬底101。在一些实施方式中，由于接触开口O1可形成在隔离层102中而不暴露半导体衬底101，因而形成在此接触开口O1中的接触栓塞105不与半导体衬底101接触。
在一些实施方式中，接触栓塞105的形成方法包含进行一刻蚀工艺以移部分的除隔离层102、导电层103以及隔离层104，进而形成多个接触开口O1。接着，一导电材料，例如：多晶硅，通过一沉积工艺，例如：低压化学气体沉积(low pressure chemical vapordeposition，LPCVD)工艺，而形成于隔离层104上以填充多个接触开口O1。接着，一平坦化工艺，例如：化学机械抛光(chemical mechanical polish(CMP))工艺利用隔离层104作为停止层被执行以移除位于隔离层104上方的导电材料，进而形成接触栓塞105。因此，各个接触栓塞105具有顶表面105t，顶表面105t实质上高于导电层103的顶表面103t，且实质上齐平于隔离层104的顶表面104t。
在一些实施方式中，半导体衬底101的材质可包含p型掺杂或n型掺杂的半导体材料或非掺杂的半导体材料，例如：多晶硅、锗或任何其他适合的半导体材料。在一些实施方式中，隔离层102、104的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或任何适当的介电材料。在一些实施方式中，接触栓塞105的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。
请参考图4，包含有交替堆叠的绝缘层121-126和牺牲层111-115的多层堆叠结构110形成在半导体衬底101上。绝缘层121-126以及牺牲层111-115彼此平行地延伸配置且沿着方向Z交互的堆叠。绝缘层121以及绝缘层126分别作为多层堆叠结构110的最底层以及最顶层。在一些实施方式中，多层堆叠结构110也可被称为膜状堆叠结构。
在一些实施方式中，牺牲层111-115的材质可包含氮化硅化合物，例如：氮化硅、氮氧化硅、氮碳化硅或前述材料的任意组合。在一些实施方式中，绝缘层121-126的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐或前述材料的任意组合。在一些实施方式中，位于最顶的绝缘层126也可被称为硬掩模氧化物层。然而，应注意的是，在本公开的实施方式中，牺牲层111-115的材质不同于与绝缘层121-126的材质。举例而言，牺牲层111-115的材质可为氮化硅，而绝缘层121-126的材质可为氧化硅。在一些实施方式中，牺牲层111-115以及绝缘层121-126可通过低压化学气相沉积(low pressure chemical vapordeposition(LPCVD))而形成。
请参考图5，刻蚀工艺P1，例如：通孔工艺(hole etch process)，被执行而形成穿过多层堆叠结构110的多个通孔O2以暴露接触栓塞105。在一些实施方式中，刻蚀工艺P1可为非等向性刻蚀工艺，例如：反应性离子刻蚀(reactive ion etching，RIE)工艺。刻蚀工艺P1利用一图案化的硬掩模层(图未示)作为刻蚀掩模而被执行于多层堆叠结构110上。通孔O2可为沿着方向Z延伸而穿过多层堆叠结构110的圆孔状通孔，并延伸至接触栓塞105的顶表面105t。牺牲层111-115以及绝缘层121-126所暴露的多个部位可做为通孔O2的侧壁。
请参考图6A，多层存储结构107形成在通孔O2的侧壁上。在一些实施方式中，三维(3-dimesional，3D)集成电路(integrated circuit，IC)存储器元件，例如：三维NAND，可以通过其多层结构以提供高储存密度。然而，包含单一成分的有单一层电荷储存堆叠层的三维NAND可能会有NAND数据保留(retention)问题。因此，在本公开的各种实施方式中提供了具有多层结构的一电荷储存结构。前述电荷储存结构夹在阻挡层与隧道层之间，且用于解决NAND数据保留问题。多层电荷储存结构可为具有氮化物层-氧化物层-氮化物层(oxide-nitride-oxide，NON)结构的复合层，但本公开不限于此。在一些实施方式中，位于多层电荷储存结构中的第一层可作为具有深度储存能力的氮化硅层，并有助于使得三维NAND获得更好的数据保留性能。位于多层电荷储存结构中的第二层可作为能带工程的氮氧化硅层，并有助于使得三维NAND获得更好的写入/移除(PGM/ERS)性能。位于多层电荷储存结构中的第三层可作为具有浅储存能力的氮化硅层，使得第二层可通过从第三层拉入电子而可进一步提高移除能力。在一些实施方式中，多层电荷捕获结构也可应用于其他半导体产品，例如：快闪记体体产品以及逻辑产品，前述快闪记体体产品可包含动态随机存取存储器(dynamicrandom access memory，DARM)、NBit、NOR闪存(NOR flash memory)、三维NAND闪存(3DNAND flash memory)或三维AND闪存(3DAND flash)。
如图6A所示，多层存储结构107可包含共形地形成而覆盖在多层堆叠结构110上方、通孔O2的侧壁以及底部的复合层。前述复合层可具有阻挡层107a(见图6E)、电荷储存堆叠结构107b(见图6E)以及隧道层107f(见图6E)。电荷储存堆叠结构107b(见图6E)可包含第一氮化硅层107c(见图6E)、第二氮化硅层107e(见图6E)以及夹在第一氮化硅层107c与第二氮化硅层107e之间的氮氧化硅层107d(见图6E)。接着，一刻蚀工艺被执行以移除前述复合层的位于多层堆叠结构110的顶表面110t以及通孔O2的底部上的部分，使得接触栓塞105的顶表面105t被暴露出。
请参考图6B至图6E。图6B至图6E绘示根据图6A的区域C1中的一些实施方式的存储器元件100在各个阶段的制造方法的局部放大视图。请参考图6B，阻挡层107a共形地形成而覆盖在多层堆叠结构110上方、通孔O2的侧壁以及底部的复合层。接着，电荷储存堆叠结构107b中的第一氮化硅层107c共形地形成在阻挡层107a上。第一氮化硅层107c接触阻挡层107a。第一氮化硅层107c可为存储器元件100提供更好的数据保持性能。
在一些实施方式中，阻挡层107a的材质可包含介电材料，例如：AlOx、HfOx、ZrOx、前述材料的任意组合或任何适合的介电材料。在一些实施方式中，第一氮化硅层107c中可不包含氧。在一些实施方式中，第一氮化硅层107c可具有位于约2.0至约2.03的一范围内的折射率。在一些实施方式中，第一氮化硅层107c可具有位于约20至约30埃(Angstrom)的一范围内的厚度。在一些实施方式中，第一氮化硅层107c也可被称为富含氮的氮化硅层。
在一些实施方式中，第一氮化硅层107c的形成方法可包含引入包含一含硅气体(例如：Si2Cl6)以及一氮气体(例如：NH3)的混和气体于半导体衬底101上方。作为举例而非限制本公开，为了形成第一氮化硅层107c，含硅气体(例如：Si2Cl6)引至半导体衬底101上方时的温度范围可介于约600与约680℃之间，气体流量范围可介于约0.5与约2.0slm(standard liter per minute)之间，且压力范围可介于约0.1至约1.0Torr之间。含氮气体(例如：NH3)引至半导体衬底101上方时的温度范围可介于约600与约680℃之间，气体流量范围可介于约5至约20slm之间，且压力范围可介于约0.1至约10.0Torr之间。在一些实施方式中，阻挡层107a及/或第一氮化硅层107c的形成方法可包含化学气相沉积(chemicalvapor deposition，CVD)工艺。
请参考图6C，电荷储存堆叠结构107b的氮氧化硅层107d共形地形成在第一氮化硅层107c上。氮氧化硅层107d可为存储器元件100提供更好的写入/移除(PGM/ERS)性能。
在一些实施方式中，氮氧化硅层107d可具有大于第一氮化硅层107c的一氧原子浓度百分比。在一些实施方式中，氮氧化硅层107d可具有小于第一氮化硅层107c的一折射率。举例而言，氮氧化硅层107d可具有位于约1.52至约1.65的一范围内的折射率。在一些实施方式中，氮氧化硅层107d可具有小于第一氮化硅层107c的一厚度。举例而言，氮氧化硅层107d可具有位于约10至约15埃(Angstrom)的一范围内的厚度。
在一些实施方式中，氮氧化硅层107d的形成方法可包含引入包含一含硅气体(例如：Si2Cl6)、一氮气体(例如：NH3)以及氧气(O2)的混和气体于半导体衬底101上方。作为举例而非限制本公开，为了形成氮氧化硅层107d，含硅气体(例如：Si2Cl6)引至半导体衬底101上方时的温度范围可介于约600至约680℃之间，气体流量范围可介于约0.5与约2.0slm之间，且压力范围可介于约0.1至约1.0Torr之间。含氮气体(例如：NH3)引至半导体衬底101上方时的温度范围可介于约600与约680℃之间，气体流量范围可介于约2.0至约10.0slm之间，且压力范围可介于约0.1至约10.0Torr之间。在一些实施方式中，氮氧化硅层107d的形成方法可包含化学气相沉积工艺。
请参考图6D，电荷储存堆叠结构107b的第二氮化硅层107e共形地形成在氮氧化硅层107d上。第二氮化硅层107e可为存储器元件100提供浅俘获能力的作用，使得可以通过从第二氮化硅层107e拉入电子来进一步提高氮氧化硅层107d的移除能力。
在一些实施方式中，第一氮化硅层107c可具有大于第二氮化硅层107e的一氮原子浓度百分比。在一些实施方式中，氮氧化硅层107d可具有大于第二氮化硅层107e的一氧原子浓度百分比。在一些实施方式中，第二氮化硅层107e中可不包含氧。在一些实施方式中，第一氮化硅层107c可具有小于第二氮化硅层107e的一折射率。举例而言，第二氮化硅层107e可具有位于约2.07至约2.10的一范围内的折射率。在一些实施方式中，氮氧化硅层107d可具有小于第二氮化硅层107e的一折射率。在一些实施方式中，第二氮化硅层107e可具有实质上相同于第一氮化硅层107c的厚度。举例而言，第二氮化硅层107e可具有位于约20至约30埃(Angstrom)的一范围内的厚度。在一些实施方式中，氮氧化硅层107d可具有小于第二氮化硅层107e的厚度。
在一些实施方式中，第二氮化硅层107e的形成方法可包含引入包含一含硅气体(例如：Si2Cl6)以及一氮气体(例如：NH3)的混和气体在半导体衬底101上方。在一些实施方式中，形成第二氮化硅层107e的方法中含氮气体的流率小于形成第一氮化硅层107c的方法中含氮气体的流率。在一些实施方式中，形成第二氮化硅层107e的工艺温度实质上相同于形成第一氮化硅层107c的工艺温度。在一些实施方式中，形成第二氮化硅层107e的工艺压力实质上相同于形成第一氮化硅层107c的工艺压力。在一些实施方式中，氮氧化硅层107d、第一氮化硅层107c以及第二氮化硅层107e原位形成的。作为举例而非限制本公开，为了形成第二氮化硅层107e，含硅气体(例如：Si2Cl6)引至半导体衬底101上方时的温度范围可介于约600至约680℃之间，气体流量范围可介于约0.5与约2.0slm之间，，且压力范围可介于约0.1至约1.0Torr之间。含氮气体(例如：NH3)引至半导体衬底101上方时的温度范围可介于约600与约680℃之间，气体流量范围可介于约1至约5slm之间，且压力范围可介于约0.1至约10.0Torr之间。在一些实施方式中，第二氮化硅层107e的形成方法可包含化学气相沉积工艺。
请参考图6E，隧道层107f形成在电荷储存堆叠结构107b中的第二氮化硅层107e上。在一些实施方式中，隧道层107f的材质可包含氧化物(例如：SiO2)、氮氧化物(例如SiON)或氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ONO)上。在一些实施方式中，隧道层107f的形成方法可包含化学气相沉积工艺。
请参考图7，通道层108共形地沉积在多层存储结构107上方，因而存储器元件100可包含垂直通道闪存元件。因此，多层存储结构107设置在通道层108与牺牲层111-115之间。通道层108电性接触在接触栓塞105的顶表面105t。在一些实施方式中，通道层108可包含半导体材料，例如：多晶硅、锗或其他掺杂或非掺杂的半导体材料。举例而言，通道层108的材质可包含非掺杂的多晶硅。
请参考图8，介电材料109沉积在通道层108上方并且填充在通孔O2中。在一些实施方式中，介电材料109的材质可包含氧化硅。在一些实施方式中，介电材料109可使用相同于绝缘层121-126的材料所制成。在一些实施方式中，介电材料109可使用不同于绝缘层121-126的材料所制成。接着，平坦化工艺P2(例如：化学机械抛光(chemical mechanicalpolishing，CMP)工艺)被执行以移除在多层堆叠结构110的顶表面110t上方多余的介电材料109以及通道层108。在此步骤进行之后，通道层108会环绕位于通孔O2中的介电材料109。多层存储结构107会环绕位于通孔O2中的通道层108。
请参考图9，对介电材料109、通道层108以及多层存储结构107执行回蚀(etchingback)工艺以再现通孔O2的上部位。在一些实施方式中，回蚀工艺可为湿刻蚀工艺，例如：将半导体衬底101浸入氢氟酸(hydrofluoric acid，HF)中。在一些实施方式中，回蚀工艺可为干刻蚀工艺。举例而言，干刻蚀工艺的执行可利用氢氟酸/氨(HF/NH3)或三氟化氮/氨(NF3/NH3)作为刻蚀气体。接着，接合垫131形成在通孔O2的上部位中并位于介电材料109上以与通道层108形成电性接触。在一些实施方式中，接合垫131通过多层堆叠结构110上方沉积多晶硅、锗或掺杂的半导体材料所形成。一般而言，前述掺杂的半导体材料可使用n型掺杂剂(N+)，例如：磷或砷。接着，一平坦化工艺可被执行以移除在多层堆叠结构110的顶表面110t上方多余的半导体材料。在此步骤进行之后，接合垫131可形成如图9所示。在一些实施方式中，接合垫131可为p型掺杂(P+)多晶硅接合垫。
请参考图10，覆盖层132沉积在接合垫131以及多层堆叠结构110上方。覆盖层132的材质可包含介电材料，例如：氮化硅、氮氧化硅、氮碳化硅或前述材料的任意组合。接着，刻蚀工艺P3被执行以形成沿着方向Z穿过多层堆叠结构110并终止在导电层103的顶表面103t的通孔O3，通过此通孔O3可部分暴露出牺牲层111-115以及绝缘层121-126。在一些实施方式中，刻蚀工艺P3可为非等向性刻蚀工艺，例如：反应性离子刻蚀(reactive ionetching，RIE)工艺。刻蚀工艺P3利用一图案化的硬掩模层(图未示)作为刻蚀掩模而被执行于多层堆叠结构110上。在一些实施方式中，通孔O3也可被称为源极线沟道(source linetrench，SLT)。
请参考图11，牺牲层111-115使用，例如：磷酸(phosphoric acid，H3PO4)，并通过通孔O3而被移除，以暴露出部分的多层存储结构107。因此，空间S1被形成而继承了牺牲层111-115的形状。
请参考图12，多个栅极层120通过通孔O3而形成在空间S1中。因此，多个存储单元127可被定义在栅极层120、多层存储结构107以及通道层108交汇的位置，以在多层堆叠结构110中形成存储器单元阵列。在一些实施方式中，存储单元127也可被称为存储器元件。在一些实施方式中，栅极层120的材质可包含多晶硅、金属或其他适合的导电材料。在一些实施方式中，栅极层120可包含多个金属层，例如：TiN/W、TaN/W、TaN/Cu或其他适合的金属层。在一些实施方式中，栅极层120可包含介电层，例如：AlOx。举例而言，每一栅极层120可为多层结构而包含高介电常数材料层(例如：HfOx层或AlOx层)、TiN层以及钨层。
请参考图13，介电质间隙壁133可形成在通孔O3的侧壁上。接着，金属插塞(metalplug)137可形成在介电质间隙壁133中。金属插塞137可通过介电质间隙壁133而电性绝缘于栅极层120。在一些实施方式中，金属插塞137也可称为源极线。在一些实施方式中，介电质间隙壁133的材质可包含氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或其他适合的导电材料。在一些实施方式中，金属插塞137的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。
请参考图14，层间介电(inter-layer dielectric，ILD)层139形成在介电材料133与金属插塞137上方。接着，多个位线(bit line)143通过形成在层间介电层139中的互连导电柱141而电性连接到接合垫131。接着，在执行一系列后端(back end of line，BEOL)工艺(图未示)之后，包括多个存储单元127的基体电路结构100形成如图14所示。在一些实施方式中，由栅极层120、多层存储结构107以及通道层108所定义的存储单元127可通过位线143电性耦合到译码器(图未示)，例如：行译码器或列译码器。来自位线143的电流可通过通道层108、接触插塞105、导电层103(作为底部共用源极线)、接合垫131以及金属插塞137流至地线。换言之，用于执行读取/编程操作的电流路径不流经半导体衬底101。因此，执行读/写操作的电流路径可被缩短，因而存储器元件的操作电阻和功耗可被降低。
在一些实施方式中，层间介电层139的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或任何适当的介电材料。在一些实施方式中，位线143的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。在一些实施方式中，互连导电柱141的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。
对于半导体元件的发展，高储存密度的存储器元件是一个发展的方向。因此，三维(3-dimesional，3D)集成电路(integrated circuit，IC)存储器元件，例如：三维NAND，可以通过其多层结构以提供高储存密度。然而，包含单一成分的有单一层电荷储存堆叠层的三维NAND可能会有NAND数据保留(retention)问题。
因此，基于上述讨论，可看出本公开具有优点。然而应理解，其他实施方式也可提供额外的优点，且并非所有的优点都必须在本公开本公开中公开。此外，没有特定的优点需要用于所有的实施方式中。在本公开的各种实施方式中提供了具有多层结构的一电荷储存结构。前述电荷储存结构夹在阻挡层与隧道层之间，且用于解决NAND数据保留问题。多层电荷储存结构可为具有氮化物层-氧化物层-氮化物层(oxide-nitride-oxide，NON)结构的复合层，以具有深度储存能力，并有助于使得三维NAND获得更好的数据保留性能。
前述内容概述若干实施方式的特征，使得本领域技术人员可更好地理解本公开的多个方面。本领域技术人员应了解，其可易于使用本公开作为用于设计或修改用于实施本公开中引入的实施方式的相同目的及/或达成相同优势的其他工艺及结构的基础。本领域技术人员亦应认识到，此类等效构造并不偏离本公开的精神及范畴，且此类等效构造可在本公开本公开中进行各种改变、取代、及替代而不偏离本公开的精神及范畴。
Claims (10)
1.一种存储器元件，其特征在于，包括：
多个栅极层，横向地延伸在一衬底上方且彼此间隔；
一横向堆叠多层存储结构，向上延伸在该衬底上方并通过所述多个栅极层，且包含：
一阻挡层；
一电荷储存堆叠结构，位于该阻挡层上，且包含一第一氮化硅层、一第二氮化硅层以及夹在该第一氮化硅层与该第二氮化硅层之间的一氮氧化硅层；以及
一隧道层，位于该电荷储存堆叠结构上；
一垂直通道层，位于该横向堆叠多层存储结构上。
2.根据权利要求1所述的存储器元件，其中该第一氮化硅层具有大于该第二氮化硅层的一氮原子浓度百分比。
3.根据权利要求1所述的存储器元件，其中该第一氮化硅层具有小于该第二氮化硅层的一折射率。
4.根据权利要求1所述的存储器元件，其中该氮氧化硅层具有小该第一氮化硅层以及该第二氮化硅层的一折射率。
5.根据权利要求1所述的存储器元件，其中该氮氧化硅层具有大于该第一氮化硅层以及该第二氮化硅层的一氧原子浓度百分比。
6.一种存储器元件的制造方法，包括：
在一衬底上形成包含有一垂直方向上交替堆叠的多个绝缘层以及多个栅极层的一多层堆叠结构；
刻蚀该多层堆叠结构以形成一通孔；
形成一阻挡层以衬垫该通孔的一侧壁；
在该阻挡层上形成一第一氮化硅层；
在该第一氮化硅层上形成一氮氧化硅层；
在该氮氧化硅层上形成一第二氮化硅层；
在该第二氮化硅层上形成一隧道层；以及
在该隧道层上形成一通道层。
7.根据权利要求6所述的制造方法，其中形成该第一氮化硅层引入具有一第一流率的一第一含氮气体于该衬底上方，形成该第二氮化硅层引入具有一第二流率的一第二含氮气体于该衬底上方，该第二流率小于该第一流率。
8.根据权利要求6所述的制造方法，其中该第一氮化硅层的氮原子浓度百分比大于该第二氮化硅层的氮原子浓度百分比。
9.根据权利要求6所述的制造方法，其中该第一氮化硅层的折射率小于该第二氮化硅层的折射率。
10.根据权利要求6所述的制造方法，其中该氮氧化硅层、该第一氮化硅以及该第二氮化硅层原位形成的。
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