CN117135928A

CN117135928A - 集成电路结构及其形成方法

Info

Publication number: CN117135928A
Application number: CN202210610766.6A
Authority: CN
Inventors: 王立为; 李鸿志; 周福兴; 李士勤
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2022-05-17
Filing date: 2022-05-31
Publication date: 2023-11-28
Also published as: US20230380174A1

Abstract

本发明提供一种集成电路结构及其形成方法，该集成电路结构包括基材、导电层、多个存储器元件、接合垫以及源极线。导电层位于基材上方。多个存储器元件于一垂直方向上堆叠于导电层上方。接合垫位于导电层上方。源极线自接合垫向上延伸且具有一下部位以及一上部位。下部位嵌入于接合垫，上部位具有一侧壁，相连于接合垫的一侧壁。源极线的顶端具有一第一横向尺寸，该第一横向尺寸大于接合垫的一第二横向尺寸。

Description

集成电路结构及其形成方法

技术领域

本公开关于一种集成电路结构，特别关于一种集成电路结构及其形成方法。

背景技术

本公开是关于半导体元件，且特别地关于三维(3-dimesional，3D)存储器元件及形成此类半导体元件的方法。

由于各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的提高来自于最小特征尺寸的反复减小，这允许更多的组件整合至给定面积中。

发明内容

本公开提供一种集成电路结构。集成电路结构包括基材、导电层、多个存储器元件、接合垫以及源极线。导电层位于基材上方。多个存储器元件于一垂直方向上堆叠于导电层上方。接合垫位于导电层上方。源极线自接合垫向上延伸且具有一下部位以及一上部位。下部位嵌入于接合垫，上部位具有一侧壁，相连于接合垫的一侧壁。源极线的顶端具有一第一横向尺寸。第一横向尺寸大于接合垫的一的一第二横向尺寸。

于一些实施方式中，源极线的顶端的第一横向尺寸至少大于源极线在与接合垫的一顶端等高的一位置的一第三横向尺寸的1.5倍。

于一些实施方式中，集成电路结构还包括：横向环绕源极线以及接合垫的一介电材料。源极线的顶端的第一横向尺寸大于位于接合垫上的介电材料的一第三横向尺寸。

于一些实施方式中，存储器元件各包括栅极层。存储器元件的栅极层横向地延伸于导电层上方，且源极线的上部位重叠于存储器元件的栅极层。

于一些实施方式中，集成电路结构还包括：于垂直方向上与存储器元件交替堆叠的多个绝缘层。源极线的上部位重叠于绝缘层。

本公开提供一种形成集成电路结构的方法。形成集成电路结构的方法包括：在一基材上形成包含有于一垂直方向上交替堆叠的多个绝缘层以及多个牺牲层的一多层堆叠结构；在多层堆叠结构中形成第一通孔；在第一通孔中形成存储层、通道层以及第一介电材料；在多层堆叠结构中形成第二通孔；在多层堆叠结构中形成存储器阵列；沉积第二介电材料于存储器阵列上方以及第二通孔中；形成源极线于第二通孔中。

于一些实施方式中，形成集成电路结构的方法还包含：形成一接合垫于该第二通孔中，其中该第二介电材料横向环绕该源极线以及该接合垫，该源极线的一顶端的一第一横向尺寸大于位于该接合垫上的该第二介电材料的一第二横向尺寸。

于一些实施方式中，其中形成第二介电材料还包含：对第二介电材料进行干法蚀刻工艺以移除第二介电材料中位于第二通孔上方的一悬凸部。前述干法蚀刻工艺包含引入一氟化碳(C_xF_y)气体至第二介电材料上方，其中x与y分别为整数，且y/x小于3。

于一些实施方式中，氟化碳气体包含C₄F₆、C₄F₈、C₅F₈、C₃F₈或前述气体的任意组合。

于一些实施方式中，第二通孔的顶端具有一第一横向尺寸。第一横向尺寸至少大于第二通孔的中间部位的一第二横向尺寸的1.5倍。

附图说明

本公开的实施例在与随附图式一起研读时自以下详细描述内容可最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。

图1至图13、图14A、图15A、图16绘示了根据本公开的一些实施方式的集成电路结构于各个阶段的形成方法的剖视图。

图14B以及图15B绘示了根据本公开的一些实施方式的集成电路结构于各个阶段的形成方法的剖视图。

图14C以及图15C绘示了根据本公开的一些实施方式的集成电路结构于各个阶段的形成方法的剖视图。

附图标记说明

100：集成电路结构

101：半导体基材

102：隔离层

103：导电层

103t：顶表面

104：隔离层

105：接触栓塞

105t：顶表面

107：存储层

108：通道层

109：介电材料

110：多层堆叠结构

110t：顶表面

111-115：牺牲层

120：栅极层

121-126：绝缘层

127：存储单元

131：接合垫

133：介电材料

133a：上部曲面

133b：下部倾斜面

135：接合垫

135s：侧壁

135t：顶端

137：金属插塞

137m：下部位

137t：顶端

137u：上部位

137w：底端

137a：上部凹侧壁

137b：下部凹侧壁

139：层间介电层

141：连导电柱

143：位线

200：集成电路结构

233：介电材料

233a：斜面

237：金属插塞

237t：顶端

237w：底端

237a：上部倾斜侧壁

237b：下部凹侧壁

300：集成电路结构

333：介电材料

333a：上部斜面

333b：下部斜面

333c：中间表面

337：金属插塞

337t：顶端

337w：底端

337a：上部侧壁

337b：下部侧壁

337c：中间表面

C1：尖角

D1：横向尺寸

D2：横向尺寸

O1：接触开口

O2：通孔

O21：上部位O3：通孔

O31：上部位

O32：下部位

P1：蚀刻工艺

P2：平坦化工艺

P3：回蚀工艺

P4：蚀刻工艺

P5：回蚀工艺

P6：干法蚀刻工艺

P7：平坦化工艺

P8：干法蚀刻工艺

P9：干法蚀刻工艺

R：凹槽

R1：圆角

R2：尖角

R3：尖角

R4：尖角

S1：空间

W1：宽度

W2：宽度

W3：宽度

Wb：宽度

Wm：宽度

Wt：宽度

X：方向

Y：方向

Z：方向

具体实施方式

以下公开内容提供用于实施所提供标的物的不同特征的许多不同实施方式、或实例。下文描述组件及配置的特定实例以简化本公开。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施方式，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施方式。此外，本公开在各种实例中可重复参考数字及/或字母。此重复出于简单及清楚的目的，且本身且不指明所论述的各种实施方式及/或组态之间的关系。

此外，为了便于描述，在本发明中可使用空间相对术语，诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本发明中所使用的空间相对描述符可类似地加以相应解释。

如本发明中所使用，“大约”、“约”、“大致”、或“大体上”应通常指给定值或范围的20％内、或10％内、或5％内。然而，本领域技术人员将认识到，在整个描述中所引用的值或范围仅为实例，且可随着集成电路的规模缩小而减小。本发明中给定的数量为近似值，从而意谓术语“大约”、“约”“大致”、或“大体上”在并未明确陈述情况下可予以推断。

对于半导体元件的发展，高存储密度的存储器元件是一个发展的方向。因此，三维(3-dimesional，3D)集成电路(integrated circuit，IC)存储器元件，例如：三维NAND，可以通过其多层结构以提供高存储密度。然而，三维NAND中堆叠的层数越多，在三维NAND中形成源极线的难度就越大，这可能导致在源极线中形成缝隙。在源极线上进行平坦化工艺之后，蚀刻气体(例如，氟)将被捕获/卡在缝隙中并影响后续的工艺(例如：氟泄漏)。

因此，在各种实施方式中，本公开提供了一种顶部加宽蚀刻工艺(top widenetching process)，此工艺可以避免在源极线中形成接缝。具体而言，顶部加宽蚀刻工艺通过在低压下在介电材料上引入高分子蚀刻气体来执行顶部加宽蚀刻工艺以修饰源极线沟道，并接着在修饰后的源极线沟道中将形成源极线。顶部加宽蚀刻工艺可增加等离子体垂直向下冲击介电材料的能力以扩大源极线沟道的上部位，并同时仅以最小限度地移除源极线沟道中的介电材料的下部位。因此，源极线沟道的上部位和下部位之间的差异可以被增加，以改善后续为了形成源极线所执行的沉积工艺的间隙填充工艺容忍度(gap fillwindow)并避免于源极线中形成缝隙。

图1至图13、图14A、图15A、图16绘示了根据本公开的一些实施方式的集成电路结构100于各个阶段的形成方法的剖视图。请参照图1，于一些实施方式中，隔离层102、导电层103以及隔离层104依序地形成于半导体基材101上。于一些实施方式中，导电层103可做为存储器元件的一共用源极线。接着，多个接触开口O1被形成以穿过隔离层102、导电层103以及隔离层104，以暴露出半导体基材101的多个部位。接着，多个接触栓塞105分别形成于多个接触开口O1中以通过导电层103而电性连接触半导体基材101。

于一些实施方式中，接触栓塞105的形成方法包含进行一蚀刻工艺以移除部分的隔离层102、导电层103以及隔离层104，进而形成多个接触开口O1。接着，一导电材料，例如：多晶硅，通过一沉积工艺，例如：低压化学气体沉积(low pressure chemical vapordeposition，LPCVD)工艺，而形成于隔离层104上以填充多个接触开口O1。接着，一平坦化工艺，例如：化学机械抛光(chemical mechanical polish，CMP)工艺利用隔离层104作为停止层被执行以移除位于隔离层104上方的导电材料，进而形成接触栓塞105。因此，各个接触栓塞105具有顶表面105t，顶表面105t实质上高于导电层103的顶表面103t，且实质上齐平于隔离层104的顶表面104t。

于一些实施方式中，半导体基材101的材质可包含p型掺杂或n型掺杂的半导体材料或非掺杂的半导体材料，例如：多晶硅、锗或任何其他适合的半导体材料。于一些实施方式中，隔离层102、104的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或任何适当的介电材料。于一些实施方式中，接触栓塞105的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。

请参考图2，包含有交替堆叠的绝缘层121-126和牺牲层111-115的多层堆叠结构110形成在半导体基材101上。绝缘层121-126以及牺牲层111-115彼此平行地延伸配置且沿着方向Z交互的堆叠。绝缘层121以及绝缘层126分别作为多层堆叠结构110的最底层以及最顶层。于一些实施方式中，多层堆叠结构110也可被称为膜状堆叠结构。

于一些实施方式中，牺牲层111-115的材质可包含氮化硅化合物，例如：氮化硅、氮氧化硅、氮碳化硅或前述材料的任意组合。于一些实施方式中，位于最顶的牺牲层115也可被称为虚拟源极线氮化硅层，而牺牲层111-114也可被称为虚拟字线氮化硅层。于一些实施方式中，绝缘层121-126的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐或前述材料的任意组合。于一些实施方式中，位于最顶的绝缘层126也可被称为硬掩模氧化物层。然而，应注意的是，在本公开的实施方式中，牺牲层111-115的材质不同于与绝缘层121-126的材质。举例而言，牺牲层111-115的材质可为氮化硅，而绝缘层121-126的材质可为氧化硅。于一些实施方式中，牺牲层111-115以及绝缘层121-126可通过低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)而形成。

请参考图3，蚀刻工艺P1，例如：通孔工艺(hole etch process)，被执行而形成穿过多层堆叠结构110的多个通孔O2以暴露接触栓塞105。于一些实施方式中，蚀刻工艺P1可为非等向性蚀刻工艺，例如：反应性离子蚀刻(reactive ion etching，RIE)工艺。蚀刻工艺P1利用一图案化的硬掩模层(图未示)作为蚀刻掩模而被执行于多层堆叠结构110上。通孔O2可为沿着方向z延伸而穿过多层堆叠结构110的圆孔状通孔，并延伸至接触栓塞105的顶表面105t。牺牲层111-115以及绝缘层121-126所暴露的多个部位可做为通孔O2的侧壁。

请参考图4，存储层107以及通道层108依序形成在通孔O2的侧壁。因此，存储层107设置于通道层108与牺牲层111-115之间。于一些实施方式中，存储层107可包含复合层。前述复合层具有但不限制于氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ONO)结构、氧化物层-氮化物层-氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ONONO)结构或氧化物层-氮化物层-氧化物层-氮化物层-氧化物层-氮化物层-氧化物层(oxide-nitride-oxide，ONONONO)结构，且共形地形成而覆盖在多层堆叠结构110上方、通孔O2的侧壁以及底部。接着，一蚀刻工艺被执行以移除前述复合层的位于多层堆叠结构110的顶表面110t以及通孔O2的底部上的部分，使得接触栓塞105的顶表面105t被暴露出。

接着，通道层108共形地沉积于存储层107上方，因而集成电路结构100可包含垂直通道快闪存储器元件。通道层108电性接触于接触栓塞105的顶表面105t。于一些实施方式中，通道层108可包含半导体材料，例如：多晶硅、锗或其他掺杂或非掺杂的半导体材料。举例而言，通道层108的材质可包含非掺杂的多晶硅。

请参考图5，介电材料109沉积于通道层108上方并且填充于通孔O2中。于一些实施方式中，介电材料109的材质可包含氧化硅。于一些实施方式中，介电材料109可使用相同于绝缘层121-126的材料所制成。于一些实施方式中，介电材料109可使用不同于绝缘层121-126的材料所制成。

请参考图6，平坦化工艺P2(例如：化学机械抛光(chemical mechanicalpolishing，CMP)工艺)被执行以移除在多层堆叠结构110的顶表面110t上方多余的介电材料109以及通道层108。在此步骤进行之后，通道层108会环绕位于通孔O2中的介电材料109。存储层107会环绕位于于通孔O2中的通道层108。

请参考图7，对介电材料109、通道层108以及存储层107执行回蚀(etching back)工艺P3以再现通孔O2的上部位O21。于一些实施方式中，回蚀工艺P3可为湿法蚀刻工艺，例如：将半导体基材101浸入氢氟酸(hydrofluoric acid，HF)中。于一些实施方式中，回蚀工艺P3可为干法蚀刻工艺。举例而言，干法蚀刻工艺的执行可利用氢氟酸/氨(HF/NH₃)或三氟化氮/氨(NF₃/NH₃)作为蚀刻气体。

请参考图8，接合垫131形成于通孔O2的上部位O21中并位于介电材料109上以与通道层108形成电性接触。于一些实施方式中，接合垫131通过于多层堆叠结构110上方沉积多晶硅、锗或掺杂的半导体材料所形成。一般而言，前述掺杂的半导体材料可使用n型掺杂剂(N+)，例如：磷或砷。接着，一平坦化工艺可被执行以移除在多层堆叠结构110的顶表面110t上方多余的半导体材料。在此步骤进行之后，接合垫131可形成如图7所示。于一些实施方式中，接合垫131可为p型掺杂(P⁺)多晶硅接合垫。

请参考图9，蚀刻工艺P4被执行以形成沿着方向Z穿过多层堆叠结构110并终止在导电层103的顶表面103t的通孔O3，藉此通孔O3可部分暴露出牺牲层111-115以及绝缘层121-126。于一些实施方式中，蚀刻工艺P4可为非等向性蚀刻工艺，例如：反应性离子蚀刻(reactive ion etching，RIE)工艺。蚀刻工艺P4利用一图案化的硬掩模层(图未示)作为蚀刻掩模而被执行于多层堆叠结构110上。如图9所示，当蚀刻工艺P4完成时，通孔O3可以形成为具有碗形截面轮廓。具体而言，当于一剖面是脚下，通孔O3的宽度可自通孔O3的底部位向通孔O3的中部位渐增，并且从通孔O3的中间部位向通孔O3的顶部位减减。于一些实施方式中，通孔O3可以与多层堆叠110中牺牲层111-115以及绝缘层122-125中的一者相同的一水平高度上具有最大宽度。于一些实施方式中，通孔O3可以在通孔O3的中间位置具有最大宽度Wm，最大宽度Wm大于通孔O3的底端和顶端的宽度Wb和宽度Wt。于一些实施方式中，通孔O3的最大宽度Wm位于与牺牲层111-115中的最高一者的顶表面相同的一水平高度。于一些实施方式中，通孔O3也可被称为源极线沟道(source line trench，SLT)。于一些实施方式中，宽度也可被称为横向尺寸。

请参考图10，牺牲层111-115使用，例如：磷酸(phosphoric acid；H₃PO₄)，并通过通孔O3而被移除，以暴露出部分的存储层107。因此，空间S1被形成而继承了牺牲层111-115的形状。

请参考图11，多个栅极层120通过通孔O3而形成于空间S1中。因此，多个存储单元127可被定义在栅极层120、存储层107以及通道层108交会的位置，以在多层堆叠结构110中形成存储器单元阵列。于一些实施方式中，存储单元127也可被称为存储器元件。于一些实施方式中，栅极层120的材质可包含多晶硅、金属或其他适合的导电材料。于一些实施方式中，栅极层120可包含多个金属层，例如：TiN/W，TaN/W，TaN/Cu或其他适合的金属层。于一些实施方式中，栅极层120可包含介电层，例如：AlOx。举例而言，每一栅极层120可为多层结构而包含高介电常数材料层(例如：HfO_x层或AlO_x层)、TiN层以及钨层。于一些实施方式中，多个栅极层120中的至少一者的横向端部可朝向存储层107凹陷。

请参考图12，介电材料133沉积于多层堆叠结构110上方并且填充于通孔O3中以衬于通孔O3的侧壁。于一些实施方式中，介电材料133的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或任何适当的介电材料。于一些实施方式中，介电材料133的材质可相同于绝缘层121-126的材质。于一些实施方式中，介电材料133的材质可不同于绝缘层121-126的材质。接着，一蚀刻工艺被执行以移除介电材料133位于导电层103的顶表面103t的部位以使得导电层103被暴露出。

请参考图13，接合垫135形成于通孔O3的底部位中以与导电层103形成电性接触。于一些实施方式中，接合垫135通过于多层堆叠结构110上方沉积多晶硅、锗或掺杂的半导体材料所形成。一般而言，前述掺杂的半导体材料可使用n型掺杂剂(N⁺)，例如：磷或砷。接着，一平坦化工艺可被执行以移除在多层堆叠结构110的顶表面110t上方多余的半导体材料。接着，对接合垫135执行退火(annealing)工艺。接着，对接合垫135执行回蚀(etchingback)工艺P5以再现通孔O3的上部位O31。于一些实施方式中，回蚀工艺P5可为湿法蚀刻工艺，例如：将半导体基材101浸入氢氟酸(hydrofluoric acid，HF)中。于一些实施方式中，回蚀工艺P5可为干法蚀刻工艺。举例而言，干法蚀刻工艺的执行可利用氢氟酸/氨(HF/NH₃)或三氟化氮/氨(NF₃/NH₃)作为蚀刻气体。在此步骤进行之后，接合垫135可形成如图13所示。于一些实施方式中，接合垫135可为p型掺杂(P⁺)多晶硅接合垫。于一些实施方式中，由于沉积的性质，接合垫135在其顶面具有凹槽R。

请参考图14A，对介电材料133执行一干法蚀刻工艺P6以移除介电材料133上靠近通孔O3的尖角C1(见图13)，使得通孔O3的上部位O31的横向尺寸D1可以被扩大，进而改善了随后的一个或多个沉积工艺(例如，用于形成如图15A中所示的位于通孔O3中的金属插塞137的工艺)的间隙填充工艺容忍度，且避免了在金属插塞137中形成缝隙(seam)。于一些实施方式中，干法蚀刻工艺P6也可被称为顶部加宽蚀刻工艺。于一些实施方式中，尖角C1也可被称为悬凸部。

如果通孔O3的上部位O31的横向尺寸D1小于通孔O3在与接合垫135的最顶端齐平的位置处的横向尺寸D2(例如：具有碗形轮廓的通孔)，通孔O3的间隙填充工艺容忍度可能太小而无法使得随后的沉积工艺可适当地在具有碗形轮廓的通孔中进行，因而缝隙会形成在通孔O3中的金属插塞中。在金属插塞上进行平坦化工艺之后，蚀刻气体(例如：氟)将被捕获/卡在缝隙中并影响后续的工艺(例如：氟泄漏)。

因此，本公开提供一种可避免在通孔O3中的金属插塞中形成缝隙的方法。具体而言，干法蚀刻工艺P6是通过将高分子蚀刻气体引入其中具有半导体基材101的处理腔室来执行的。在将高分子化学物质引入处理腔室之后，等离子体(plasma)会被触发而形成。干法蚀刻工艺P6会等离子体中的离子相对于半导体基材101的表面上下移动。

于一些实施方式中，半导体基材101下方的晶圆支撑结构可做为电容耦合结构的一块板，而半导体基材101上方的导电等离子体则提供互补电极。干法蚀刻工艺P6的射频(radio frequency，RF)偏置功率电性连接至晶圆支撑件，以产生与半导体基材101的表面正交的电场，前述电场可以加速等离子体离子进入和离开半导体基材101的表面。离子溅射通过物理轰击表面以蚀刻半导体基材101的表面，进而去除介电材料133的尖角C1(见图13)。

于一些实施方式中，干法蚀刻工艺P6可为等离子体蚀刻工艺，并使用高分子气体(例如：氟化碳(C_xF_y))、氧气(O₂)以及氩气(Ar)且在低压下进行，这样增加了等离子体垂直向下冲击介电材料133的能力以扩大通孔O3的上部位O31，并同时仅以最小限度地移除通孔O3中的介电材料133的下部位。因此，通孔O3的上部位O31和下部位O32之间的差异可以被增加，以改善后续沉积工艺的间隙填充工艺容忍度。作为举例而非限制本公开，通孔O3的横向尺寸D1可以至少大于通孔O3的横向尺寸D2的1.5倍，其中横向尺寸D2位于在与接合垫135的最顶端齐平的位置。

于一些实施方式中，高聚合气体(例如：氟化碳(C_xF_y)气体，其中x与y分别为整数，且y/x小于3)可提供更多的等离子体物质以用于溅射蚀刻介电材料133的上层。于一些实施方式中，氟化碳气体可包含C₄F₆、C₄F₈、C₅F₈、C₃F₈或前述气体的任意组合。于一些实施方式中，在干法蚀刻工艺P6中所使用的蚀刻气体可不同于在回蚀工艺P5(参见图13)和/或蚀刻工艺P4(参见图9)中所使用的蚀刻气体。在蚀刻过程中，干法蚀刻工艺P6中高分子气体流入处理腔室的流量可以在约20至50sccm的范围(例如：20、30、40或50sccm)，且氩气流入处理腔室的流量可以在从大约200到500sccm的范围(例如：200、250、300、350、400、450或500sccm)。

于一些实施方式中，干法蚀刻工艺P6中的压力可以在约10至100mT的范围(例如：约10、20、30、40、50、60、70、80、90或100mT)。于一些实施方式中，干法蚀刻工艺P6可在低于回蚀工艺P5(参见图13)和/或蚀刻工艺P4(参见图9)的压力下进行。于一些实施方式中，干法蚀刻工艺P6的持续时间可大于约15秒。在干法蚀刻工艺P6的执行期间，等离子体可以通过开啟顶部射频源产生器以及射频偏压产生器来形成，其中顶部射频源产生器的频率在大约1到3MHz的范围(例如：1、1.5、2、2.5或3MHz)，而功率在大约800到1200的范围(例如，800、900、1000、1100或1200W)，射频偏压产生器的频率在大约25到35MHz的范围(例如：25、27、30或35MHz)，而功率在大约3000到4000的范围(例如，3000、3500或4000W)。于一些实施方式中，射频偏压产生器的射频偏压功率的增加可以增加通孔O3的上部位O31与下部位O32之间宽度的差异，使得可后续沉积工艺的间隙填充工艺容忍度可以被改善。

因此，与不进行干法蚀刻工艺P6的情况相比，干法蚀刻工艺P6可抑制在介电材料133上形成悬凸(overhang)，因而改善了一个或多个后续沉积工艺的间隙填充工艺容忍度(例如：形成如图15A所示的金属插塞137的工艺)。干法蚀刻工艺P6中的溅射蚀刻可导致在介电材料133上形成圆角R1，圆角R1包括上部曲面133a和具有比曲面133a更陡的斜率的下部倾斜面133b。上部曲面133a和下部倾斜面133b的形成使得介电材料133中通孔O3的上部位O31的剩余部分随着其延伸远离接合垫135而变宽，因而改善了一个或多个后续沉积工艺的间隙填充工艺容忍度。于一些实施方式中，如图14A所示的介电材料133中的通孔O3上部的剩余部分也可被称为红酒杯形轮廓。于一些实施方式中，本公开也可应用于动态随机存取存储器(dynamic random access memory，DARM)、NOR快闪存储器(NOR flash memory)或NAND快闪存储器(NAND flash memory)中的其他介电材料或电导蚀刻(conductanceetch)。

请参考图15A，金属插塞137形成在通孔O3的上部位O31。具体而言，导电材料沉积在多层堆叠结构110上方，并填充于通孔O3中。接着，平坦化工艺P7(例如：化学机械抛光(chemical mechanical polishing，CMP)工艺)被执行以移除在多层堆叠结构110的顶表面110t上方多余的导电材料。在此步骤进行之后，金属插塞137形成在通孔O3中。金属插塞137可通过介电材料133与栅极层120电性绝缘，并通过接合垫135与导电层103电性接触。于一些实施方式中，金属插塞137也可被称为源极线。于一些实施方式中，金属插塞137的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。

金属插塞137自接合垫135向上延伸且具有下部位137m以及上部位137u。金属插塞137的下部位137m嵌入于接合垫137。于一些实施方式中，金属插塞137的上部位137u可具有上部凹侧壁137a，而金属插塞137的下部位137m可具有下部凹侧壁137b。金属插塞137的上部位137u的上部凹侧壁137a可相连于接合垫135的侧壁135s。金属插塞137可具有从其底端137w到其顶端137t增加的宽度。金属插塞137的顶端137t的宽度W1大于接合垫135的宽度。于一些实施方式中，金属插塞137的顶端137t的宽度W1可至少大于金属插塞137与接合垫135的顶端135t齐平处的宽度W2的1.5倍。于一些实施方式中，金属插塞137的顶端137t或上部位137u可重叠栅极层120。于一些实施方式中，金属插塞137的顶端137t的横向尺寸可大于通孔O3的最大横向尺寸。于一些实施方式中，金属插塞137中不存在缝隙。介电材料133横向环绕金属插塞137以及接合垫135。于一些实施方式中，金属插塞137的顶端137t的宽度W1可大于位于接合垫135上的介电材料133的宽度W3。于一些实施方式中，金属插塞137的上部位137u可重叠于绝缘层122-125。

请参考图16，层间介电(inter-layer dielectric，ILD)层139形成在介电材料133与金属插塞137上方。接着，多个位线(bit line)143通过形成在层间介电层139中的互连导电柱141而电性连接到接合垫131。接着，在执行一系列后端(back end of line，BEOL)工艺(图未示)之后，包括多个存储单元127的基体电路结构100形成如图16所示。于一些实施方式中，由栅极层120、存储层107以及通道层108所定义的存储单元127可通过位线143电性耦合到解码器(图未示)，例如：行解码器或列解码器。来自位线143的电流可通过通道层108、接触插塞105、导电层103(作为底部共用源极线)、接合垫131以及金属插塞134流至地线。换言之，用于执行读取/编程操作的电流路径不流经半导体基材101。因此，执行读/写操作的电流路径可被缩短，因而存储器元件的操作电阻和功耗可被降低。

于一些实施方式中，层间介电层139的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或任何适当的介电材料。于一些实施方式中，位线143的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。于一些实施方式中，互连导电柱141的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。

图14B以及图15B绘示了根据本公开的一些实施方式的集成电路结构200于各个阶段的形成方法的剖视图。形成集成电路结构200的过程与前述形成集成电路结构100的过程基本相同，为了清楚起见，在此不再赘述。图14B以及图15B中金属插塞237的轮廓不同于图1-13、图14A、图15A、图16中金属插塞137的轮廓。

图14B绘示了根据本公开的一些实施方式的对应于图14A的步骤的集成电路结构200。如图14B所示，干法蚀刻工艺P8可为等离子体蚀刻工艺，并使用高分子气体且在低压下进行，这样增加了等离子体垂直向下冲击介电材料233的能力。蚀刻气体可包含高聚合气体，例如：C4F6、C4F8、C5F8、C3F8或它们的组合。与不进行干法蚀刻工艺P8的情况相比，干法蚀刻工艺P8可抑制在介电材料233上形成悬凸(overhang)，因而改善了一个或多个后续沉积工艺的间隙填充工艺容忍度(例如：形成如图15B所示的金属插塞237的工艺)。干法蚀刻工艺P8中的溅射蚀刻可导致在介电材料233上形成尖角R2，尖角R2包括斜面233a。斜面233a的形成使得介电材料233中通孔O3的上部位O31的剩余部分随着其延伸远离接合垫135而变宽，因而改善了一个或多个后续沉积工艺的间隙填充工艺容忍度。于一些实施方式中，如图14B所示的介电材料233中的通孔O3上部的剩余部分也可被称为角形轮廓。

图15B绘示了根据本公开的一些实施方式的对应于图14B的步骤的集成电路结构200。如图15B所示，金属插塞237可具有上部倾斜侧壁237a和下部凹侧壁237b。金属插塞237可具有从其底端237w到其顶端237t增加的宽度。具体而言，金属插塞237的顶端237t的宽度可至少大于金属插塞237与接合垫135的顶端135t齐平处的宽度的1.5倍。于一些实施方式中，金属插塞237的顶端237t的横向尺寸可至少大于通孔O3的最大横向尺寸。于一些实施方式中，金属插塞237中不存在缝隙。

图14C以及图15C绘示了根据本公开的一些实施方式的集成电路结构300于各个阶段的形成方法的剖视图。形成集成电路结构300的过程与前述形成集成电路结构100的过程基本相同，为了清楚起见，在此不再赘述。图14C以及第15C中金属插塞337的轮廓不同于图1-13、图14A、图15A、图16中金属插塞137的轮廓。

图14C绘示了根据本公开的一些实施方式的对应于图14A的步骤的集成电路结构300。如图14C所示，干法蚀刻工艺P9可为等离子体蚀刻工艺，并使用高分子气体且在低压下进行，这样增加了等离子体垂直向下冲击介电材料333的能力。蚀刻气体可包含高聚合气体，例如：C₄F₆、C₄F₈、C₅F₈、C₃F₈或它们的组合。与不进行干法蚀刻工艺P9的情况相比，干法蚀刻工艺P9可抑制在介电材料333上形成悬凸(overhang)，因而改善了一个或多个后续沉积工艺的间隙填充工艺容忍度(例如：形成如图15C所示的金属插塞337的工艺)。

干法蚀刻工艺P9中的溅射蚀刻可导致在介电材料333上形成尖角R3、R4，尖角R3、R4包括上部斜面333a、下部斜面333b以及中间表面333c。上部斜面333a自下部斜面333b的顶部横向缩回，中间表面337c将下部斜面333b的顶部连接到上部斜面333a的底部。上部斜面333a、下部斜面333b的形成使得介电材料333中通孔O3的上部位O31的剩余部分随着其延伸远离接合垫135而变宽，因而改善了一个或多个后续沉积工艺的间隙填充工艺容忍度。于一些实施方式中，如图14C所示的介电材料333中的通孔O3上部位O31的剩余部分也可被称为阶梯形轮廓。

图15C绘示了根据本公开的一些实施方式的对应于图14C的步骤的集成电路结构300。如图15C所示，金属插塞337包含上部侧壁337a、自上部侧壁337a的底部横向后退的下部侧壁337b以及将上部侧壁337a的底部连接到下部侧壁337b的顶部的中间表面337c。金属插塞337可具有从其底端337w到其顶端337t增加的宽度。具体而言，金属插塞337的顶端337t的宽度可至少大于金属插塞337与接合垫135的顶端135t齐平处的宽度的1.5倍。于一些实施方式中，金属插塞337的顶端337t的横向尺寸可至少大于通孔O3的最大横向尺寸。于一些实施方式中，金属插塞337中不存在缝隙。

因此，基于上述讨论，可看出本公开具有优点。然而应理解，其他实施方式也可提供额外的优点，且并非所有的优点都必须在本发明中公开。此外，没有特定的优点需要用于所有的实施方式中。在本公开的各种实施方式中提供了一种顶部加宽蚀刻工艺，此工艺可以避免在源极线中形成接缝。具体而言，顶部加宽蚀刻工艺通过在低压下在介电材料上引入高分子蚀刻气体来执行顶部加宽蚀刻工艺以修饰源极线沟道，并接着在修饰后的源极线沟道中将形成源极线。顶部加宽蚀刻工艺可增加等离子体垂直向下冲击介电材料的能力以扩大源极线沟道的上部位，并同时仅以最小限度地移除源极线沟道中的介电材料的下部位。因此，源极线沟道的上部位和下部位之间的差异可以被增加，以改善后续为了形成源极线所执行的沉积工艺的间隙填充工艺容忍度(gap fill window)并避免于源极线中形成缝隙。

前述内容概述若干实施方式的特征，使得本领域技术人员可更佳地理解本公开的实施例。本领域技术人员应瞭解，其可易于使用本公开作为用于设计或修改用于实施本发明中引入的实施方式的相同目的及/或达成相同优势的其他工艺及结构的基础。本领域技术人员亦应认识到，此类等效构造并不偏离本公开的精神及范畴，且此类等效构造可在本发明中进行各种改变、取代、及替代而不偏离本公开的精神及范畴。

Claims

1.一种集成电路结构，其特征在于，包括：

一基材；

一导电层，位于该基材上方；

多个存储器元件，于一垂直方向上堆叠于该导电层上方；

一接合垫，位于该导电层上方；以及

一源极线，自该接合垫向上延伸且具有一下部位以及一上部位，该下部位嵌入于该接合垫，该上部位具有一侧壁，相连于该接合垫的一侧壁，其中该源极线的一顶端具有一第一横向尺寸，该第一横向尺寸大于该接合垫的一第二横向尺寸。

2.根据权利要求1所述的集成电路结构，其特征在于，该源极线的该顶端的该第一横向尺寸至少大于该源极线在与该接合垫的一顶端等高的一位置的一第三横向尺寸的1.5倍。

3.根据权利要求1所述的集成电路结构，其特征在于，还包括：

横向环绕该源极线以及该接合垫的一介电材料，其中该源极线的该顶端的该第一横向尺寸大于位于该接合垫上的该介电材料的一第三横向尺寸。

4.根据权利要求1所述的集成电路结构，其特征在于，这些存储器元件各包括一栅极层，这些存储器元件的这些栅极层横向地延伸于该导电层上方，且该源极线的该上部位重叠于这些存储器元件的这些栅极层。

5.根据权利要求4所述的集成电路结构，其特征在于，还包括：

于该垂直方向上与这些存储器元件交替堆叠的多个绝缘层，其中该源极线的该上部位重叠于这些绝缘层。

6.一种形成集成电路结构的方法，其特征在于，包括：

在一基材上形成包含有于一垂直方向上交替堆叠的多个绝缘层以及多个牺牲层的一多层堆叠结构；

在该多层堆叠结构中形成一第一通孔；

在该第一通孔中形成一存储层、一通道层以及一第一介电材料；

在该多层堆叠结构中形成一第二通孔；

在该多层堆叠结构中形成一存储器阵列；

形成一第二介电材料于该存储器阵列上方以及该第二通孔中；以及

形成一源极线于该第二通孔中。

7.根据权利要求6所述的形成集成电路结构的方法，其特征在于，还包含：形成一接合垫于该第二通孔中，其中该第二介电材料横向环绕该源极线以及该接合垫，该源极线的一顶端的一第一横向尺寸大于位于该接合垫上的该第二介电材料的一第二横向尺寸。

8.根据权利要求6所述的形成集成电路结构的方法，其特征在于，形成该第二介电材料更包含：对该第二介电材料进行一干法蚀刻工艺以移除该第二介电材料中位于该第二通孔上方的一悬凸部，该干法蚀刻工艺包含引入一氟化碳(C_xF_y)气体至该第二介电材料上方，其中x与y分别为整数，且y/x小于3。

9.根据权利要求8所述的形成集成电路结构的方法，其特征在于，该氟化碳气体包含C₄F₆、C₄F₈、C₅F₈、C₃F₈或前述气体的任意组合。

10.根据权利要求6所述的形成集成电路结构的方法，其特征在于，该第二通孔的一顶端具有一第一横向尺寸，该第一横向尺寸至少大于该第二通孔的一中间部位的一第二横向尺寸的1.5倍。