TWI559396B - 用於金屬化圖案描繪之乾蝕刻方法 - Google Patents
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Description
本發明關於用於半導體處理的後段製程操作。更具體地，本發明關於一種用於提升在低k材料中之積體電路互連結構之金屬化的方法。
在半導體裝置製造領域之技術者熟知，互連延遲會降低提高積體電路(IC)的速度和性能之動機。使互連延遲最小化的一種方法，是在用於IC生產之後段製程(BEOL)操作期間，透過使用在金屬互連線中之低介電常數(低k)材料和超低k介電材料為之。這樣的低k材料目前包含有機矽酸酯，如有機矽玻璃或含SiCOH材料。
因此，在最近幾年，吾人已開發低k材料以取代相對高介電常數的絕緣材料，如二氧化矽。尤其，低k材料被當成用於半導體裝置的金屬層之間的層間和層內介電層。此外，為了進一步降低絕緣材料的介電常數，材料膜係形成為具有孔，即，多孔低k介電材料。這樣的低k材料可透過類似於施加光阻的旋塗介電(SOD)方法或透過化學氣
相沉積(CVD)來沉積。因此，低k材料的使用係易於應用至現有的半導體製造處理。
當製備新的互連階段於半導體基板上時，通常形成覆蓋先前的互連層之蓋層，接著形成低k絕緣層和一或更多層，例如硬遮罩，覆蓋該低絕緣層。形成絕緣堆疊時，使用微影技術和蝕刻處理以將絕緣層圖案化以為隨後的金屬化處理做準備。例如，當製備金屬線和接點插頭，以提供互連層和相鄰的互連層之間的電連續性時，絕緣層堆疊可根據各種積體方案而圖案化成具有凹槽-介層窗之結構，包含雙重金屬鑲嵌結合。
然而，用於金屬互連線之在絕緣中的低k材料的實際執行上，面臨嚴峻的挑戰。最終，理想的情況是將低k介電材料結合至能實現降低介電常數之完部益處的金屬互連線中，同時在具有最小損害之情況下，製造結構堅固、具有圖案的絕緣層。
當使用Cu作為金屬互連線時，必須使用物理氣相沉積(PVD)阻障層以防止銅擴散至周圍的材料中(此將降低該等材料之屬性)。必須連續且均勻地施加PVD阻障以最終獲得沒有空隙和缺陷的銅電鍍。吾人已觀察到，介電硬遮罩層和底下的低k絕緣層之間的底切(其中較高高度層的凹槽寬度比較低高度層者更窄)妨害Cu之金屬化。
雖然濕式硬遮罩移除可產生可接受的蝕刻結果，卻需要除了用於金屬鑲嵌與雙重金屬鑲嵌圖案蝕刻的乾式反應性離子蝕刻(RIE)以外之個別工具。因此吾人需要一種用於改良的乾式蝕刻方法的用於對膜堆疊塑形，同時維持在形成凹槽-介層窗的層之間的高度均勻性。
本發明提出一種用於對半導體裝置的一膜堆疊塑形之方法。該方法包含容納具有膜堆疊的基板。該膜堆疊包含一絕緣層，一覆蓋該絕緣層之介電硬遮罩層、及一形成在該介電硬遮罩層上之圖案化金屬硬遮罩層。該圖案化金屬硬遮罩層定義一圖案，該圖案暴露下方之該介電硬遮罩層的一部分。該方法更包含藉由第一乾式蝕刻處理將在該圖案化金屬硬遮罩層中之該圖案轉移至該介電硬遮罩層。該方法更包含藉由第二乾式蝕刻處理將在該介電硬遮罩層中之該圖案轉移至該絕緣層。第二蝕刻處理使用由包含一或更多含鹵素氣體的處理組成物所形成之電漿。第二蝕刻處理蝕刻該絕緣層，並相對於該介電硬遮罩層將該圖案化金屬硬遮罩層的一部分移除，俾使該圖案化金屬硬遮罩層係減少，而暴露下方之該介電硬遮罩層的一角。本方法最後包含藉由第三乾式蝕刻處理移除突出於該絕緣層之該介電硬遮罩層的數個部分。第三蝕刻處理使用形成自一處理組成物的電漿，該處理組成物相對於該絕緣層而言，對於該介電硬遮罩層更具有選擇性。
本發明亦提供了在一凹槽先製金屬硬遮罩(TFMHM)方案中，用於對一半導體裝置的一膜堆疊塑形的方法。該方法始於容納一具有膜堆疊的基板。該膜堆疊包含一含SiCOH層、一覆蓋該含SiCOH層之含氧化矽(SiOx)層、以及一形成於該含SiOx層上之圖案化TiN硬遮罩層。該圖案化TiN硬遮罩層定義一凹槽圖案，該凹槽圖案暴露下方之該含SiOx層的至少一部分。該方法更包含：藉由第一乾式蝕刻處理將
在該圖案化TiN硬遮罩層中之該凹槽圖案轉移至該含SiOx層。第一蝕刻處理使用由包含CF4及C4F6、C4F8、或C5F8其中一者的處理組成物所形成之電漿。該方法更包含藉由第二乾式蝕刻處理將在該含SiOx層中之凹槽圖案轉移至該含SiCOH層。第二蝕刻處理使用由包含NF3及C4F6、C4F8、或C5F8其中一者的處理組成物所形成之電漿。第二蝕刻處理蝕刻該含SiCOH層，並相對於該含SiCOH層將該圖案化TiN硬遮罩層的一部分移除。這麼做時，該圖案化TiN硬遮罩層係減少，而暴露下方之該含SiOx層的一角。該方法更包含藉由第三乾式蝕刻處理移除突出於該含SiCOH層之該含SiOx層的數個部分，該第三乾式蝕刻處理相對於該含SiCOH層，對於含SiOx層更具選擇性。
本發明亦為在一凹槽先製金屬硬遮罩(TFMHM)方案中，用於對一半導體裝置的一膜堆疊塑形的方法。該方法包含容納一具有一膜堆疊的基板。該膜堆疊包含一絕緣層，一覆蓋該絕緣層之介電硬遮罩層、及一形成在該介電硬遮罩層上之圖案化金屬硬遮罩層。該圖案化金屬硬遮罩層定義一圖案，該圖案暴露下方之該介電硬遮罩層的一部分。該方法更包含藉由第一蝕刻處理將在該圖案化金屬硬遮罩層中之該圖案轉移至該介電硬遮罩層。該方法更包含藉由第二蝕刻處理將在該介電硬遮罩層中之該圖案轉移至該絕緣層。第二蝕刻處理使用由包含一或更多含鹵素氣體的處理組成物所形成之電漿。第二蝕刻處理蝕刻該絕緣層，並相對於該介電硬遮罩層將該圖案化金屬硬遮罩層的一部分移除，俾使該圖案化金屬硬遮罩層係減少，而暴露下方之該介電硬遮罩層的一角。本方法最後包含藉由第三蝕刻處理，移除突出於該
絕緣層之該介電硬遮罩層的數個部分。第三蝕刻處理使用由一處理組成物所形成的電漿，該處理組成物相對於該絕緣層而言，對於該介電硬遮罩層更具有選擇性。
10‧‧‧基板
12‧‧‧堆疊
14‧‧‧絕緣層
16‧‧‧介電硬遮罩層
18‧‧‧圖案化金屬硬遮罩層
20‧‧‧頂部介電層
22‧‧‧正遮罩區
24‧‧‧負遮罩區
30‧‧‧凹槽
40‧‧‧暴露區域
42‧‧‧底板
44‧‧‧側壁
46‧‧‧圓角區域
48‧‧‧底切
50‧‧‧輪廓
52‧‧‧底部面
54‧‧‧頂面
60‧‧‧金屬化互連線
包含在本說明書並構成本說明書之一部分的隨附圖式，繪示本發明之實施例，此等圖式連同上述對於本發明之說明，以及以下的詳細描述係用以解釋本發明。
圖1為在實施本發明之一實施例的蝕刻處理前，層堆疊的橫剖面圖。
圖2為在實施本發明之一實施例的第一蝕刻處理後，層堆疊的橫剖面圖。
圖3為在實施本發明之一實施例的第二蝕刻處理後，層堆疊的橫剖面圖。
圖4為在實施本發明之一實施例的第三蝕刻處理後，層堆疊的橫剖面圖。
圖5為在進行本發明之一實施例的金屬化後，層堆疊的橫剖面圖。
雖然下面的討論探討在單一半導體處理工具中之對膜堆疊進行乾式蝕刻塑形，本領域具有通常知識者將體認，吾人可使用各種專門
用以執行一特定步驟之工具或裝置，實施各種所揭露之步驟。此外，可反覆進行所描述之每一步驟，其中係以降低之電壓、處理化學物質濃度、持續時間等執行每一步驟(代替以相對較高的電壓、處理化學物質濃度、持續時間之單一執行方式)。用於對半導體裝置的膜堆疊塑形之方法的討論，著重在將該塑造之形狀用以作為對Cu嵌入物之凹槽先製金屬硬遮罩的必備條件。然而，本領域具有通常知識者將理解，可輕易地調整該等形塑方法，以實現其它半導體處理之目標。
現參照圖1，具有膜堆疊12層疊於其上之基板10，係放置於半導體處理室內(未示出)。膜堆疊12包含絕緣層14、介電硬遮罩層16、圖案化金屬硬遮罩層18、以及頂部介電層20。在此處理階段中，圖案化金屬硬遮罩層18(先前作為連續層而施加)已受蝕刻而透過使用數個微影蝕刻或側壁影像移轉(sidewall image transfer,SIT)技術，建立正遮罩區22和負遮罩區24的集合。用來定義圖案化金屬硬遮罩層18的頂部介電層與圖案化金屬硬遮罩層18具有實質上相同且一致的形狀。
在膜堆疊12的一些實施例中，頂部介電層20為氧化物。更具體而言，膜堆疊12的一些實施例使用頂部介電層20作為記憶圖案形成層，其係由沉積自原矽酸四乙酯(TEOS)前驅體的SiOx所組成(稱為TEOS膜)。使用TEOS頂部介電層時，可實現約40nm的小孔距特徵部。然而當特徵部尺寸縮小約低於80nm時，可能需要雙重圖案化。因此，TEOS對於記憶第一和第二光蝕刻通過點以用在雙重圖案化應用而言十分有效。
對於圖案化金屬硬遮罩層18而言，一些實施例使用TiN(可使用其它的金屬材料，前提是該等材料與後續處理和Cu嵌入物充分相容)。可使用TiN圖案化金屬硬遮罩層18作為遮罩以將凹槽蝕刻至絕緣層14中。在本發明的一些實施例中，與凹槽之塑形同時發生，理想的情況是將處理配置為減少TiN的存在量(從而減少深寬比)。
可藉由應用能產生期望總厚度的複數膜層來製成膜堆疊12的層。具體地，可藉由應用包含氧化物(例如，SiOx)以製造介電硬遮罩層16。更具體地，本發明的一些實施例可使用複數層，該等層包含TEOS，其覆蓋具有較緣層14更高的密度之SiCOH蓋層。同樣地，可藉由使用氣相沉積處理所施加的一或更多材料的層來製造絕緣層14。
圖2描繪進行了以下處理步驟的元素之後的膜堆疊12。在第一步驟中，使用乾式蝕刻處理(例如，數個微影蝕刻處理或SIT處理)以移除頂部介電層20。乾式蝕刻處理可使用處理化學組成物，其包含一或更多鈍氣，或一或更多鹵素氣體。更具體地，處理化學組成物可包含CFx或CxFy。在一些實施例中，CF4為主要的蝕刻化學品且C4F8作為聚合性氣體以賦予側壁鈍化至絕緣層14。此外，其他實施例可包含Ar、Co、或N2，以提供可變的稀釋和改良的處理的均勻性控制。
當移除頂部介電層20時，此第一步驟同時地將圖案化金屬硬遮罩層18的形狀轉移至介電硬遮罩層16(蝕刻穿過介電硬遮罩層16)，並開始建立凹槽30於絕緣層14中。在此第一步驟期間調整膜堆疊12的蝕刻暴露之強度或持續時間將決定凹槽30的初步深度。連同將發生於後續步驟中的附加凹槽形塑，此第一步驟亦部分地決定凹槽30的最終
深度。除了形塑凹槽30，第一步驟有助於暴露圖案化金屬硬遮罩層18(藉由移除頂部介電層20為之)，以及使圖案化金屬硬遮罩層18接受後續的蝕刻。
吾人應注意，即使在第一步驟中小心處理，蝕刻對於絕緣層而言，可能比對於介電硬遮罩層16而言更具攻擊性。此始於相對於介電硬遮罩層16，建立絕緣層14的底切48(或以相反方式描述，相對於絕緣層14之介電硬遮罩層16的突出端)。
現參照圖3，其顯示完成以下處理步驟之元素後膜堆疊12的結構。步驟2施加進一步的乾式蝕刻至膜堆疊12且該步驟部分地移除圖案化金屬硬遮罩層18。此第二步驟可包含使用NFX、CxFy、或鈍氣。在一些實施例中，NF3為主要的蝕刻化學品且C4F8作為聚合性氣體以賦予側壁鈍化至絕緣層14。雖然在本步驟中CF4可由NF3所取代，當NF3連同增加的處理溫度一起使用時，可能產生更好的結果，其可用於對圖案化金屬硬遮罩18的形塑(解釋於下)。一些實施例可包含Ar，以提供可變的稀釋和改良的處理的均勻性控制。
具體而言，步驟二的額外蝕刻係為一部分移除，因為其減少圖案化金屬硬遮罩層18的厚度以及每個正遮罩區22的寬度。因此，圖案化金屬硬遮罩層18係相對於介電硬遮罩層16而開槽口，且先前被遮蔽之介電硬遮罩層16的部分現已露出(見暴露區域40)。介電硬遮罩層16的此暴露將增進在下一步驟中之突出端的縮減。雖然完全蝕刻掉圖案化金屬硬遮罩層18是可能的，但額外的蝕刻時間將使麻煩的突出端
或是在絕緣層14和介電硬遮罩層16之間的接合面的底切問題惡化(其可導致約4nm的突出端)。
除了部分地蝕刻圖案化金屬硬遮罩層18，在介電硬遮罩中的圖案被轉移到絕緣層，且絕緣層14的凹槽30的深度增加。隨著離基板10的中心之距離而可能變化的塑形不規則性可藉由操縱基板10的溫度進行校正。在本發明的一些實施例中，溫度在整個基板10的徑向地變化。在其它實施例中，基板10係維持在約攝氏70度和約攝氏80度之間。基板10的溫度可透過將該基板放置於具有可變溫度控制能力之夾盤上，或透過本領域具有通常知識者已知的其它方法進行調整。
此第二步驟完成後，該圖案化金屬硬遮罩層18和凹槽30的輪廓已實質上達到目標尺寸。然而，仍有兩個不理想的幾何形狀存在。首先，凹槽30的底板42相對於側壁44並沒有充分地成一直角。這導致位在底板42和側壁44的交接點之圓角區域46。其次，底切區域48係形成於絕緣層14和介電硬遮罩層16之間的接合面。此底切區域48係藉由相對於絕緣層14之介電硬遮罩層16的加速蝕刻而形成，且當Cu嵌入至凹槽30中時，可能導致瑕疵。本發明透過執行額外的蝕刻步驟，可減輕這兩個不規則性。
圖4描繪第三處理步驟後的膜堆疊12。在第三處理步驟中，蝕刻介電硬遮罩層16之暴露區域40，以使介電硬遮罩層16和絕緣層14之間的接合面上產生一平滑輪廓50。可非正式地將此稱為「切斷」突出端，並從而移除底切。換言之，介電硬遮罩層16的底部面52之尺寸實質上相同於絕緣層14的頂面54的尺寸。若介電硬遮罩層16以小於約0.5nm
的長度突出越過絕緣層14，則可維持可接受的銅嵌入物。介電硬遮罩層16最終的輪廓，或倒角，可透過調整在膜堆疊12中之介電硬遮罩層16的起始厚度加以控制。具有為約15nm至約30nm的厚度之介電硬遮罩層16可產生可接受的結果。
吾人應注意，第三步驟係以一蝕刻處理而完成，該蝕刻處理相對於絕緣層14和圖案化金屬硬遮罩層18而言，對於介電硬遮罩層16更有選擇性。在絕緣層14的低k材料和介電硬遮罩層16之間的這種選擇性可透過使用包含C4F6、C4F8、或C5F8或其組合的處理化學組成物來實現。值得注意的是，此第三步驟可在沒有步驟1或步驟2中使用的攻擊性蝕刻組成物之情況下實現(例如，NF3或CF4)。
可透過加入負直流偏壓到上部電漿產生電極來實現額外的處理選擇性。因此，凹槽30的總尺寸維持不變(例如，允許凹槽頂部和中臨界尺寸(CD)維持在小間距的互連線中)。儘管如此，可達成一些額外的形塑，且可能額外使在底板42和側壁44的相交處之垂直度更加精細化。可使用Ar或N2以提供可變的稀釋和改良的均勻性控制。
一旦塑形已完成，形成在絕緣層14中的凹槽30之圖案可受處理以形成阻障層和籽晶層(未示出)並以Cu或其它合適的導體進行金屬化。此處理通常會導致凹槽30之超載或過度填充。其後，可使用化學機械平坦化(CMP)或本領域具有通常技術者所熟知的其他技術來移除該超載的圖案化金屬硬遮罩層18和介電硬遮罩層16。在本發明的一些實施例中，CMP將材料移除到介電硬遮罩層16下方約10nm處的絕緣
層14內。圖5顯示進行金屬化和CMP後之凹槽。此產生金屬化互連線60之已完成的網路，如圖所示。
在本發明之一實施例中，用於對半導體裝置的膜堆疊12塑形的方法始於容納具有膜堆疊12的基板10。膜堆疊12包含一絕緣層14，一覆蓋該絕緣層14之介電硬遮罩層16、及一形成在該介電硬遮罩層16上之圖案化金屬硬遮罩層18。在此實施例中，圖案化金屬硬遮罩層18定義一圖案，該圖案暴露下方之該介電硬遮罩層16的至少一部分。藉由第一乾式蝕刻處理將在圖案化金屬硬遮罩層中之圖案轉移至介電硬遮罩層16。藉由第二乾式蝕刻處理將在介電硬遮罩層16中之圖案轉移至絕緣層14。第二蝕刻處理包含從含有一或更多含鹵素氣體的處理組成物所形成之電漿。第二蝕刻處理蝕刻絕緣層14，並相對於介電硬遮罩層16將圖案化金屬硬遮罩層18的一部分移除，俾使圖案化金屬硬遮罩層18係減少。此暴露了下方之介電硬遮罩層16的一角。藉由第三乾式蝕刻處理，移除突出於絕緣層14之介電硬遮罩層16的數個部分。第三蝕刻處理使用由一處理組成物所形成的電漿，該處理組成物相對於絕緣層14對於介電硬遮罩層16更具有選擇性。
在一凹槽先製金屬硬遮罩(TFMHM)方案中，用於對半導體裝置的膜堆疊12塑形的方法始於容納一具有膜堆疊12的基板10。膜堆疊12包含一含SiCOH層、一覆蓋該含SiCOH層之含氧化矽(SiOx)層、以及一形成於該含SiOx層上之圖案化TiN硬遮罩層。圖案化TiN硬遮罩層定義一凹槽圖案，該凹槽圖案暴露下方之SiOx層的至少一部分。該方法更包含藉由第一乾式蝕刻處理將在圖案化TiN硬遮罩層中之凹槽圖
案轉移至含SiOx層。第一蝕刻處理使用由包含CF4及C4F6、C4F8、或C5F8其中一者的處理組成物所形成之電漿。該方法更包含藉由第二乾式蝕刻處理將在含SiOx層中之凹槽圖案轉移至含SiCOH層。第二蝕刻處理使用由包含NF3及C4F6、C4F8、或C5F8其中一者的處理組成物所形成之電漿。第二蝕刻處理蝕刻含SiCOH層，並相對於含SiOx層將該圖案化TiN硬遮罩層的一部分移除。這麼做時，圖案化TiN硬遮罩層係減少，而暴露下方之含SiOx層的一角。該方法更包含藉由第三乾式蝕刻處理，移除突出於含SiCOH層之含SiOx層的數個部分，第三乾式蝕刻處理相對於含SiCOH層，對於含SiOx層更具選擇性。
本發明雖已透過對一或更多其實施例的描述進行說明，雖然已透過深入的細節描述實施例，這些實施例並非旨在限制或以任何方式將隨附請求項的範圍限制為這些細節。熟習本領域之技術者將能輕易理解額外的優點和修改。因此，本發明在其更廣泛的實施態樣上並不局限於所示出及描述之特定的細節、代表性之設備和方法、以及說明性的實施例。因此，可在不偏離整體發明概念之範圍的情況下，提出偏離此等細節的作法。
10‧‧‧基板
12‧‧‧堆疊
14‧‧‧絕緣層
16‧‧‧介電硬遮罩層
18‧‧‧圖案化金屬硬遮罩層
30‧‧‧凹槽
42‧‧‧底板
50‧‧‧輪廓
52‧‧‧底部面
54‧‧‧頂面
Claims (17)
- 一種用於對半導體裝置的一膜堆疊塑形之方法，該方法包含：容納一具有一膜堆疊的基板，該膜堆疊包含一絕緣層、一覆蓋該絕緣層之介電硬遮罩層、及一形成在該介電硬遮罩層上之圖案化金屬硬遮罩層，該圖案化金屬硬遮罩層定義一圖案，該圖案暴露下方之該介電硬遮罩層的至少一部分；藉由第一乾式蝕刻處理將在該圖案化金屬硬遮罩層中之該圖案轉移至該介電硬遮罩層；藉由第二乾式蝕刻處理將在該介電硬遮罩層中之該圖案轉移至該絕緣層，該第二蝕刻處理使用由包含一或更多含鹵素氣體的處理組成物所形成之電漿，該第二蝕刻處理蝕刻該絕緣層，並相對於該介電硬遮罩層將該圖案化金屬硬遮罩層的一部分移除，俾使該圖案化金屬硬遮罩層係減少，而暴露下方之該介電硬遮罩層的一角；以及藉由第三乾式蝕刻處理，移除突出於該絕緣層之該介電硬遮罩層的數個部分，該第三蝕刻處理使用由一處理組成物所形成的電漿，該處理組成物相對於該絕緣層對於該介電硬遮罩層更具有選擇性。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該圖案化金屬硬遮罩層係透過使用數個微影蝕刻或側壁影像移轉（sidewall image transfer, SIT）技術之任一者而形成。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該圖案化金屬硬遮罩層包含氮化鈦（TiN）。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該移除突出於該絕緣層之該介電硬遮罩層的數個部分之步驟，造成在該介電硬遮罩層和該絕緣層之間的接合面處的平滑輪廓表面，俾使該介電硬遮罩層相對於該絕緣層的任何突出端係小於約0.5奈米。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該介電硬遮罩層包含氧化矽（SiOx）。
- 如申請專利範圍第5項之用於對半導體裝置的一膜堆疊塑形之方法，其中該介電硬遮罩層包含至少兩個膜層，且其中該至少兩個膜層其中至少一者具有大於該絕緣層的密度。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中在第二蝕刻處理期間之該藉由第二乾式蝕刻處理將在該介電硬遮罩層中之該圖案轉移至該絕緣層的步驟，包含將該基板之溫度控持在約攝氏70度和約攝氏80度之間。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該第三蝕刻處理包含使用由包含C4 F6 、C4 F8 、或C5 F8 、或其組成物之處理組成物所形成的電漿。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該處理組成物更包含一鈍氣。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，更包含：使該圖案金屬化於該絕緣層內；以及移除該圖案化金屬硬遮罩層和該介電硬遮罩層。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該第一蝕刻處理同時移除一形成於該圖案化金屬硬遮罩層上的記憶圖案形成層。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該記憶圖案形成層包含沉積自原矽酸四乙酯前驅體的SiOx。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該含鹵素氣體包含NFX 和CxFy。
- 如申請專利範圍第13項之用於對半導體裝置的一膜堆疊塑形之方法，其中該含鹵素氣體包含NF3 。
- 如申請專利範圍第13項之用於對半導體裝置的一膜堆疊塑形之方法，其中該含鹵素氣體包含CF4 。
- 如申請專利範圍第1項之用於對半導體裝置的一膜堆疊塑形之方法，其中該介電硬遮罩層的一倒角係透過選擇該介電硬遮罩層的起始厚度而調整，其中該起始厚度為約15nm至約30奈米。
- 一種在一凹槽先製金屬硬遮罩（TFMHM）方案中，用於對一半導體裝置的一膜堆疊塑形的方法，該方法包含：容納一具有一膜堆疊的基板，該膜堆疊包含一含SiCOH層、一覆蓋該含SiCOH層之含氧化矽（SiOx）層、以及一形成於該含SiOx層上之圖案化TiN硬遮罩層，該圖案化TiN硬遮罩層定義一凹槽圖案，該凹槽圖案暴露下方之該含SiOx層的至少一部分；藉由第一乾式蝕刻處理將在該圖案化TiN硬遮罩層中之該凹槽圖案轉移至該含SiOx層，該第一蝕刻處理使用由包含 CF4 及C4 F6 、C4 F8 、或C5 F8 其中一者的處理組成物所形成之電漿；藉由第二乾式蝕刻處理將在該含SiOx層中之凹槽圖案轉移至該含SiCOH層，該第二蝕刻處理使用由包含NF3 及C4 F6 、C4 F8 、或C5 F8 其中一者的處理組成物所形成之電漿，該第二蝕刻處理蝕刻該含SiCOH層，並相對於該含SiCOH層將該圖案化TiN硬遮罩層的一部分移除，俾使該圖案化TiN硬遮罩層係減少，而暴露下方之該含SiOx層的一角；以及藉由第三乾式蝕刻處理移除突出於該含SiCOH層之該含SiOx層的數個部分，該第三乾式蝕刻處理具有一形成自一處理組成物之電漿，該處理組成物相對於該含SiCOH層，對於該含SiOx層更具選擇性。
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