TWI547997B - 硬遮罩材料 - Google Patents

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亞那達 班尼吉
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Description

硬遮罩材料
本發明係關於用於半導體處理中之硬遮罩薄膜。本發明亦係關於形成此等薄膜之方法及設備。
在微影圖案化期間，例如在一金屬鑲嵌製程之溝槽及/或導通孔形成期間，常使用硬遮罩薄膜作為犧牲層。在金屬鑲嵌處理中，通常將硬遮罩薄膜沈積至需要圖案化之一電介質層上。將一光阻劑層沈積於硬遮罩薄膜上方(在硬遮罩與光阻劑之間沈積有一可選抗反射層)，且根據需要對光阻劑進行圖案化。通常使用雷射來對準圖案與下伏結構，且因此硬遮罩在用於對準之波長下應實質上係透明。在對光阻劑進行顯影後，移除圖案下曝露之硬遮罩薄膜，並蝕刻曝露之電介質，以便形成具有所需尺寸之凹部特徵。剩餘硬遮罩用於保護彼等在蝕刻製程期間需要保留之電介質部分。因此，硬遮罩材料應相對於電介質具有一良好蝕刻選擇性。通常採用使用基於鹵素之電漿化學物質之反應性離子蝕刻(RIE)來進行電介質蝕刻。
然後用諸如銅之一導電材料來填充所蝕刻之凹部特徵，從而形成一積體電路之導電路徑。通常，在填充凹部特徵後，自部分已製成之半導體基板完全移除硬遮罩材料。
當前在本申請案中通常使用藉由物理氣相沈積(PVD)沈積之氮化鈦作為一硬遮罩材料。在美國專利第6,455,409號及美國專利第 6,506,692號中亦已報導使用碳化矽作為一硬遮罩材料。
本發明提供具有改良特性之硬遮罩薄膜及其製作方法。在微影應用中，需要具有低應力之硬遮罩材料，乃因壓縮或拉伸應力高之材料會導致基板上之硬遮罩薄膜壓曲或脫層，並由此使微影術中之圖案對準變差。除了低應力以外，硬遮罩材料亦應具有高硬度及/或高楊氏模量(Young's modulus)以充分保護下伏材料，乃因硬度及模量通常與高蝕刻選擇性密切相關。
此低應力與高硬度(或高模量)之組合尤其難以達成，乃因越硬之材料通常壓縮應力越高。例如，常用之氮化鈦係一相對較硬之材料，其壓縮應力大於約1,000MPa。使用此高壓縮硬遮罩(尤其與過低k軟電介質(k=2.8及更低)一起使用，且尤其用於界定較高縱橫比之特徵(例如縱橫比為2：1及更高之特徵))會導致較差對準，且會導致所形成結構出現不期望蠕動。一般而言，碳化矽可具有一寬範圍之物理特性，且除非使用本發明特殊沈積製程來製備，否則其不會同時具有低應力及高硬度。
在本發明之某些態樣中，提供具有低應力及高硬度之硬遮罩材料。在某些實施例中，薄膜之硬度為至少約12GPa，較佳為至少約16GPa，例如至少約20GPa，且應力介於約-600MPa與600MPa之間，例如介於約-300MPa與300MPa之間，最佳介於約0MPa與300MPa之間。薄膜通常實質上不含金屬且包含選自由以下各項組成之群組之一材料：高硬度低應力之經摻雜或未經摻雜碳化矽、SixByCz、SixByNz、SixByCzNw、BxNy及BxCy。此等材料可藉由電漿增強型化學氣相沈積(PECVD)及其他基於CVD之製程來形成。所提供硬遮罩可用於前端及後端半導體處理應用中之各種微影方案中。本文中闡述提供低應力高硬度特性之沈積條件。亦提供與此等特性相關之薄膜結構特 徵。
在一個態樣中，在一半導體基板上形成一高硬度低應力硬遮罩薄膜之一方法包含在一電漿增強型化學氣相沈積(PECVD)製程室中接納半導體基板及使用多個緻密化電漿處理來沈積經摻雜或未經摻雜多層碳化矽薄膜。較佳在沈積每一碳化矽子層後執行該等處理。在某些實施例中，該製程包括將包含一含矽前體(例如四甲基矽烷)之一製程氣體引入至製程室中及形成一電漿以沈積碳化矽硬遮罩薄膜之一第一子層。之後，藉由(例如)用一吹掃氣體吹掃製程室而自製程室移除含矽前體。然後將一電漿處理氣體引入至室中，形成電漿，並對碳化矽子層進行電漿處理以使材料緻密化。電漿處理氣體可與吹掃氣體相同，或者此等氣體可不同。適用於吹掃及/或電漿處理之氣體包括惰性氣體(例如He、Ar)、CO2、N2、NH3及H2。在某些實施例中，對於吹掃及電漿處理兩者而言，He、Ar、H2或其各種混合物係較佳的。在對碳化矽之第一子層進行電漿處理後，重複沈積、吹掃及電漿處理操作以形成並緻密化碳化矽之額外子層。通常，每一子層之厚度小於約100Å(例如小於約50Å)以允許良好緻密化。在某些實施例中，該方法涉及沈積並緻密化10個或更多個子層(例如20個或更多個子層)以形成硬遮罩薄膜，在某些實施例中，該硬遮罩薄膜之厚度介於約1,000Å與約6,000Å之間。
多個電漿處理可相對於一單層碳化矽薄膜改良薄膜之硬度。在某些實施例中，所形成高硬度低應力薄膜包含具有高Si-C鍵結含量之未經摻雜碳化矽薄膜。在某些實施例中，在IR光譜中Si-C峰相對於Si-H之面積之比為至少約20。在某些實施例中，在IR光譜中Si-C峰相對於C-H之面積之比為至少約50。所提供碳化矽薄膜通常密度亦為至少約2g/cm3。在某些實施例中，較佳使用高頻射頻(HFRF)及低頻射頻(LFRF)電漿產生來執行電漿後處理，其中LF/HF功率比為至少約1.5， 例如至少約2。
在本發明之另一態樣中，用於形成高硬度低應力薄膜之方法涉及沈積選自由以下各項組成之群組之一含硼薄膜：SixByCz、SixByNz、SixByCzNw、BxNy及BxCy。此等薄膜可使用含有矽、碳及硼之適當前體藉由PECVD來沈積。例如，對於SixByCz之沈積，在一個實施例中，向一PECVD製程室中提供一含硼前體(例如B2H6)及包含碳及矽之一前體(例如四甲基矽烷)以在一電漿中形成一SixByCz薄膜。為製備一高硬度低應力薄膜，較佳者係LF/HF功率比為至少約1.5(例如至少約2)之雙頻電漿。在某些實施例中，薄膜富含硼，BC/[BC+SiC]比為至少約0.35，如藉由IR光譜中之對應峰之面積所確定。在某些實施例中，藉由使B2H6以比四甲基矽烷之流速高至少約2倍之一流速流動來製備高硬度富硼SixByCz薄膜。有利地，可在圖案化完成後藉由化學機械拋光(CMP)容易地移除含硼薄膜，乃因含硼薄膜通常為親水性且易於用CMP化學物質來溶解。
在本發明之另一態樣中，提供形成一GeNx硬遮罩薄膜之一方法。在某些實施例中，該方法包含在一PECVD製程室中接納一半導體基板及形成一GeNx硬遮罩薄膜。該薄膜可藉由使一含鍺前體及一含氮前體流入至一PECVD製程室中並形成一電漿來形成。在某些實施例中，所形成GeNx薄膜之模量為至少約100GPa且富含鍺。在某些實施例中，富鍺薄膜包含至少約60原子%、較佳70原子%鍺(不包括氫)。薄膜之密度可超過4g/cm3。有利地，GeNx在用於微影圖案化中之對準波長下實質上係透明(例如在光譜之可見及近IR部分中)。在某些實施例中，藉由在包含鍺烷、氨及氮之一製程氣體中形成一電漿來沈積GeNx薄膜，其中鍺烷/氨之流速比為至少約0.05。在某些實施例中，較佳使用雙頻電漿源來沈積GeNx薄膜。在某些實施例中，在沈積期間使用之LF/HF功率比為至少約1。與上文所提及之其他薄膜類 似，GeNx薄膜可用於後端及前端半導體處理中之若干個處理方案中。
在某些實施例中，將一硬遮罩薄膜(例如上述薄膜中之任一者)沈積於一電介質層上，例如介電常數小於約3，例如小於約2.8之一電介質。通常將一光阻劑層沈積於硬遮罩上方(但並不一定與硬遮罩直接接觸，乃因兩者之間可能沈積有抗反射層)。之後，執行微影圖案化，其中在電介質層中形成凹部特徵(導通孔及/或溝槽)。在圖案化完成並用金屬填充該等特徵後，移除硬遮罩(例如藉由CMP)。在某些實施例中，對於用於蝕刻導通孔及/或溝槽之化學方法(通常為一RIE製程)而言，硬遮罩薄膜相對於電介質之蝕刻選擇性為至少約8：1。
在其他實施例中，在前端處理中將一硬遮罩薄膜(例如上述薄膜中之任一者)沈積於一多晶矽層上，且其用於在各種處理步驟期間保護多晶矽。在某些實施例中，不移除硬遮罩材料且其將保留在所製造裝置中。
下文將參照相關圖式更詳細地闡述本發明之此等及其他特徵及優點。
101‧‧‧銅層
103‧‧‧電介質
105‧‧‧擴散障壁層
107‧‧‧電介質擴散障壁層
109‧‧‧電介質層
111‧‧‧機械性較強電介質緩衝層
113‧‧‧硬遮罩
115‧‧‧光阻劑層
117‧‧‧填充劑層
119‧‧‧光阻劑層
121‧‧‧金屬
201‧‧‧矽層
203‧‧‧氧化物層
205‧‧‧多晶矽
207‧‧‧硬遮罩層
209‧‧‧可灰化硬遮罩
211‧‧‧光阻劑層
800‧‧‧反應器
802‧‧‧低頻射頻產生器
804‧‧‧高頻射頻產生器
806‧‧‧匹配網路
808‧‧‧歧管
810‧‧‧源氣體管線
812‧‧‧入口
814‧‧‧蓮蓬頭
816‧‧‧基板
818‧‧‧晶圓基座
820‧‧‧接地加熱器區塊
822‧‧‧出口
824‧‧‧室
826‧‧‧真空幫浦
901‧‧‧設備室
903‧‧‧工站
905‧‧‧工站
907‧‧‧工站
909‧‧‧工站
911‧‧‧分度盤
913‧‧‧控制器單元
圖1A至1K顯示在半導體裝置製作中之一說明性後端微影製程期間使用本文所提供硬遮罩產生之裝置結構之剖面圖示。
圖2A至2E顯示在半導體裝置製作中之一說明性前端微影製程期間使用本文所提供硬遮罩產生之裝置結構之剖面圖示。
圖3係適合與本文所提供硬遮罩一起使用之一後端微影製程之一製程流程圖。
圖4係適合與本文所提供硬遮罩一起使用之一前端微影製程之一製程流程圖。
圖5A係根據本文所提供之一實施例沈積一碳化矽硬遮罩之一製 程流程圖。
圖5B提供使用多個緻密化電漿後處理獲得之一多層碳化矽薄膜與一單層碳化矽薄膜相比之一IR光譜。其圖解說明一更突出Si-C峰。
圖5C係多層碳化矽薄膜之應力及硬度特徵與單層薄膜相比之一實驗標繪圖。
圖5D係多層碳化矽薄膜之應力及楊氏模量特徵與單層薄膜相比之一實驗標繪圖。
圖6A係根據本文所提供之一實施例採用含硼硬遮罩之一例示性處理方法之一製程流程圖。
圖6B係適合硬遮罩應用之含硼薄膜之應力及硬度特徵之一實驗標繪圖。
圖6C係適合硬遮罩應用之含硼薄膜之應力及楊氏模量特徵之一實驗標繪圖。
圖6D係圖解說明SixByCz薄膜硬度對在PECVD期間使用之B2H6/四甲基矽烷流速比之相依性之一實驗標繪圖。
圖6E係圖解說明SixByCz薄膜之楊氏模量及應力參數對BC/[BC+SiC]IR峰面積比之相依性之一實驗標繪圖。
圖6F係圖解說明SixByNz薄膜之楊氏模量及應力參數對BN/[BN+SiN]IR峰面積比之相依性之一實驗標繪圖。
圖6G係圖解說明SixByCz薄膜在一接觸角疏水性測試中與未經摻雜碳化矽薄膜相比之效能之一實驗標繪圖。其圖解說明SixByCz薄膜之相對較強之親水性。
圖7係根據本文所提供之一實施例採用GeNx硬遮罩之一例示性處理方法之一製程流程圖。
圖8係根據本發明某些實施例能使用可用於沈積硬遮罩薄膜之低頻(LF)及高頻(HF)射頻電漿源之一PECVD設備之一示意性代表圖。
圖9係適於根據本發明某些實施例形成硬遮罩薄膜之一多工站PECVD設備之一示意性代表圖。
介紹及概述
提供用於後端及前端半導體處理應用之硬遮罩薄膜。該等薄膜包含選自由以下各項組成之群組之材料：SiCx(經摻雜或未經摻雜)、SixByCz、SixByNz、SixByCzNw、BxNy、BxCy及GeNx。
該等材料基本上由對應式中所列舉元素構成且視情況包括並未明確列舉之氫。下標x、y、z及w表明該等材料並不一定具有化學計量性。該等材料僅在明確提及存在摻雜劑時才包括摻雜劑。例如，本文所述未經摻雜SiCx(碳化矽)係基本上由矽及碳構成(並不一定具有化學計量比例)且視情況包括氫之一材料。經摻雜SiCx另外包括一摻雜劑元素，例如硼、氧、磷或氮。
在某些實施例中，本文所提供材料具有以下有利特性中之一者或多者：高硬度、高楊氏模量及低應力。在較佳實施例中，該等材料同時具有高硬度與低應力之一組合，從而使其尤其適合先進技術節點(例如技術節點為45nm及更小，例如22nm)處之硬遮罩應用，尤其適合對機械性較弱之超低k(ULK)電介質進行圖案化，且適合形成縱橫比為2：1及更大(例如4：1及更大)之凹部。
在某些實施例中，硬遮罩材料之硬度為至少約12GPa，例如至少約16GPa，例如至少約18GPa或至少約20GPa。硬度係材料工程領域明確定義之一特性且可以可靠方式來量測，例如藉由任何適宜設備(包括一奈米壓痕裝置)來量測。在某些實施例中，除了高硬度以外，硬遮罩材料亦具有介於約-600至600MPa之間的低應力，例如介於約-300MPa與300MPa之間，介於約0至600MPa之間，且最佳介於約0MPa與300MPa之間。
以一種標度量測壓縮及拉伸應力，其中正值對應於拉伸應力且負值對應於壓縮應力。根據此標度，較高壓縮應力由較低負值表徵，而較高拉伸應力由較高正值表徵。根據此標度，不具有殘餘應力之薄膜對應於零。應力係明確定義之一參數，其可使用(例如)可購自KLA-Tencor Corporation之一「Flexus」工具來量測。
具有高壓縮應力之材料往往導致一基板出現壓曲，而具有高拉伸應力之材料往往導致脫層(尤其在材料之間的黏合力較低時)。在硬遮罩材料中此兩類應力均係不期望的。然而，例如存在於本文所述之某些含硼材料中，對低度及中度拉伸應力(例如200至600MPa)之耐受優於對相同量值之壓縮應力之耐受。
在某些實施例中，本文所述硬遮罩薄膜之楊氏模量為至少約100MPa，例如至少約125MPa，例如150MPa及更大。楊氏模量可藉由標準技術使用奈米壓痕裝置來量測。
應注意，本文所述硬遮罩材料通常不同於用作電介質擴散障壁層及蝕刻終止層之材料。電介質擴散障壁及蝕刻終止材料通常為硬度小於約10GPa且介電常數小於約5之相對較軟材料。擴散障壁層保留在需要低介電常數之最終積體電路結構中。相反，本文所提供硬遮罩材料不一定需要具有低介電常數，且介電常數通常大於約4，例如大於約5，或大於約6。此係因硬遮罩在諸多實施例中係犧牲層，其在圖案化後完全自結構移除，且因此對所形成積體電路之電特性無影響。在彼等實施例中，倘若硬遮罩並未自最終結構中移除，則其存在於此等不需要低介電常數之位置處，或該裝置中可耐受具有相對較高介電常數之材料之位置處。此外，藉由PECVD沈積之硬遮罩材料通常係在電漿產生中使用顯著高於較軟低k擴散障壁材料之功率來沈積。在結構上，硬遮罩材料通常比較軟低k擴散障壁材料堆積更緊密且更緻密。
在諸多實施例中，所提供硬遮罩材料在用於圖案對準之雷射波長下實質上係透明(例如在光譜之可見及近IR部分中，例如在633nm下)。
所沈積硬遮罩薄膜之厚度相依於諸多參數，例如一特定硬遮罩材料相對於下伏材料之蝕刻選擇性、需要蝕刻之下伏材料之厚度及所用蝕刻化學方法。一般而言，可沈積具有較高蝕刻選擇性之較硬硬遮罩材料以形成比具有較低硬度及較低蝕刻選擇性之材料薄之薄膜。另外，由高選擇性硬材料製成之較薄硬遮罩層係有利的，乃因較薄薄膜具有相對較高之透明度，因此其允許較佳光學對準。在某些實施例中，將薄膜沈積至厚度介於約100至10,000Å之間，例如介於約500至6000Å之間。
在用於導通孔及/或溝槽蝕刻之化學方法中，所提供薄膜相對於電介質(例如相對於介電常數為3.0及更低，例如2.8及更低，或2.4及更低之電介質)具有高蝕刻選擇性。實例性蝕刻化學方法包括RIE，其使用在包含CxFy(例如CF4)、惰性氣體(例如Ar)及氧化劑(例如O2)之一製程氣體中形成之電漿。可使用其他乾式蝕刻，例如藉助包含Cl2及N2之一製程氣體之電漿蝕刻。在某些實施例中，例如對於包含上文所提及CxFy之一電漿蝕刻化學物質，可獲得至少約5：1、例如至少約8：1之蝕刻選擇性(即，硬遮罩材料之蝕刻比電介質慢至少8倍)。在某些實施例中，在濕式蝕刻操作期間，例如在使用一濕氟化物蝕刻化學方法對基於氧化矽之材料之選擇性濕式蝕刻中，所提供薄膜可用作硬遮罩。
可在本文所提供經曝露硬遮罩材料存在下蝕刻之電介質包括氧化矽、碳摻雜氧化矽(SiCOH)、TEOS(原矽酸四乙酯)-經沈積氧化物、各種矽酸鹽玻璃、氫倍半矽氧烷(HSQ)、甲基倍半矽氧烷(MSQ)以及多孔及/或有機電介質，該等多孔及/或有機電介質包括聚醯亞胺、聚 降冰片烯、苯并環丁烯等。所提供硬遮罩最有利地用於對介電常數為2.8及更低(例如2.4及更低)之機械性較弱之有機及/或多孔電介質進行圖案化。
本文所述硬遮罩材料一般可使用各種方法來沈積，包括基於CVD之方法及基於PVD之方法。PECVD係一特別較佳之沈積方法，且允許雙頻電漿產生之PECVD甚至更佳。具有高頻及一低頻電源之設備包括可自San Jose,CA之Novellus Systems購得之SEQUEL®及VECTOR®工具。低頻射頻(RF)功率係指頻率介於100kHz與2MHz之間的RF功率。LF電漿源之一典型頻率範圍介於約100kHz至500kHz之間，例如可使用400kHz頻率。在硬遮罩層沈積期間，LF功率密度通常在約0.001至1.3W/cm2範圍內，在特定實施例中為約0.1至0.7W/cm2。HF功率通常在約0.001至1.3W/cm2範圍內，且在特定實施例中為約0.02至0.28W/cm2。高頻功率係指頻率大於2MHz之RF功率。通常HF RF頻率介於約2MHz至30MHz範圍內。常用HF RF值包括13.56MHz及27MHz。在某些實施例中，硬遮罩之沈積涉及將LF/HF功率比設定為至少約1，例如至少約1.5，例如至少約2。
在PECVD沈積期間，通常以介於0.001sccm至約10000sccm範圍內、較佳為約1sccm至約1000sccm之一流速向製程室中提供反應物氣體或蒸氣且使用介於約20℃至約500℃範圍內、較佳為約200℃至約450℃之基板基座溫度。在某些實施例中，對硬遮罩沈積而言低於約400℃(例如約200℃至約400℃)之溫度係較佳的。壓力可介於約10毫托至約100托範圍內，較佳為約0.5托至5托。應理解，前體之流速可隨基板之大小及室大小而變。
在後端處理中之用途
所提供薄膜可用於各種硬遮罩應用中。硬遮罩薄膜在後端處理中之例示性應用可由圖1A至1K中所示之結構來圖解說明，且由圖3中 所示之製程流程圖來圖解說明。參照圖3之說明性製程流程，該製程在301中藉由提供具有一經曝露電介質層之一基板來開始。基板通常為上面駐留有一個或多個材料層(例如導體或電介質)之一半導體(例如矽)晶圓。基板中之經曝露部分含有需要用導通孔及溝槽圖案化之一電介質層。本文所提供硬遮罩一般可用於對先前部分中所列各種電介質材料進行圖案化。尤其有利的係使用所提供硬遮罩材料來圖案化介電常數為2.8及更低、例如2.4及更低之ULK電介質，包括機械性較弱之多孔及有機電介質。如上文所闡釋，所提供硬遮罩在諸多實施例中具有極低應力，且可顯著降低通常在使用高應力硬遮罩材料對機械性較弱之ULK電介質進行圖案化時出現之壓曲及較差圖案對準。應注意，在某些實施例中，在脆性ULK電介質與硬遮罩之間使用一機械性較強材料緩衝層。因此，在某些實施例中，所提供基板具有駐留於一ULK材料層上之一經曝露緩衝層(例如一機械性較強電介質)。例如，包含k大於2.8之一電介質之一緩衝層可駐留於具有一較低介電常數之一機械性較弱電介質上。例如，緩衝層包含選自由以下各項組成之群組之一材料：碳摻雜氧化矽(SiCOH)、TEOS(原矽酸四乙酯)-經沈積氧化物、各種矽酸鹽玻璃、氫倍半矽氧烷(HSQ)及甲基倍半矽氧烷(MSQ)，其可駐留於一多孔及/或有機電介質上，該多孔及/或有機電介質可包括聚醯亞胺、聚降冰片烯、苯并環丁烯等。ULK電介質及緩衝層電介質可藉由(例如)旋塗方法或PECVD來沈積。在某些實施例中，將電介質及/或緩衝層沈積於與硬遮罩層所沈積模組相同之PECVD模組中。此提供相對於氮化鈦硬遮罩之一額外優點，氮化鈦硬遮罩之沈積需要PVD模組。在操作303中將硬遮罩材料沈積至一PECVD製程室中之電介質層上(或沈積至緩衝層上，其通常亦係一電介質)。之後，視情況沈積一個或多個抗反射層(例如底部抗反射塗層(BARC))，之後在操作305中在硬遮罩上方沈積光阻劑。應注意，光 阻劑不一定與硬遮罩材料直接接觸，乃因一個或多個抗反射層通常駐留於硬遮罩與光阻劑之間。之後，在操作307中，在電介質層中使用所沈積硬遮罩及微影圖案化來蝕刻導通孔及/或溝槽。適宜蝕刻包括先前部分中所述RIE，其中在對於蝕刻具有高蝕刻選擇性之經曝露硬遮罩存在下蝕刻電介質材料。
可使用各種微影方案來形成凹部特徵之期望圖案，該等微影方案可包括沈積並移除多個光阻劑層、沈積填充劑層等。此等微影方案為業內已知，且不將詳細闡述。使用首先界定一溝槽然後形成一部分導通孔之一方案作為圖1A至1K中之一圖解說明。然而，應理解，後端處理可使用各種其他方案。在形成導通孔及/或溝槽後，在309中用金屬(例如電沈積銅或其合金)填充導通孔及/或溝槽，且在操作311中藉由(例如)CMP或適當濕式或乾式蝕刻來移除硬遮罩薄膜。在某些實施例中，含有過氧化物之濕式蝕刻或CMP組合物(例如含有過氧化氫之酸性漿液)較佳用於硬遮罩移除。
圖1A至1K顯示根據一個說明性處理方案在後端處理期間部分已製成之一半導體基板之示意性剖視圖。圖1A顯示半導體基板(下伏矽層及主動裝置未顯示)中具有嵌入於一第一電介質層103(例如ULK電介質)中之一銅層101之一部分，其中一擴散障壁層105(例如包括Ta、Ti、W、TaNx、TiNx、WNx或其組合)駐留於電介質與銅之間的一界面處。一電介質擴散障壁層(亦稱作蝕刻終止層)107、例如氮化矽或氮摻雜碳化矽層駐留於銅101及電介質103之頂上。一第二電介質層109(例如藉由旋塗或PECVD沈積之一ULK電介質)駐留於電介質擴散障壁層107之頂上。由於電介質層109可能機械性較弱，且在硬遮罩沈積期間可能受損，因此將一機械性較強電介質緩衝層111(例如TEOS電介質或碳摻雜氧化矽(SiCOH))沈積至層109上。藉由PECVD將包括本文所述之一高硬度材料之硬遮罩層113沈積至緩衝層111上。與電介 質擴散障壁層107不同，硬遮罩層113沈積於不包括經曝露金屬之一表面上。藉由一旋塗方法將一光阻劑層115沈積於硬遮罩113上方。通常將一個或多個抗反射層直接沈積於硬遮罩與光阻劑之間。為保持清晰，未顯示此等層。
在已沈積光阻劑115之後，使用標準微影技術對其進行圖案化，以形成寬度為t之一開口，其可用於隨後形成溝槽。所得具有經圖案化光阻劑層115之結構顯示於圖1B中。之後，給駐留於已移除光阻劑下方之硬遮罩層113開口(蝕刻)，從而形成經曝露電介質111之一圖案，如圖1C中所示。剩餘硬遮罩將用於在光阻劑移除及後續電介質蝕刻期間保護電介質。之後，藉由(例如)灰化自該結構移除光阻劑層115，並形成具有經曝露圖案化硬遮罩113之一結構。在此階段，開始進行圖案化以形成一導通孔。為圖案化一導通孔，將可包含一易移除電介質(例如HSQ或MSQ)之一填充劑層117沈積於該結構之表面上方，從而填充硬遮罩中之開口，如圖1E中所示。之後，將一第二光阻劑層119沈積於填充劑層117上方(兩者之間存在可選抗反射層)，以形成圖1F中所示之結構。然後對光阻劑119進行圖案化以形成寬度為V之一開口，其可用於形成一導通孔，如結構1G中所示。之後，移除該光阻劑圖案下方之硬遮罩，並在電介質109中使用(例如)RIE部分蝕刻一導通孔。移除光阻劑119及填充劑層117，從而形成具有一部分蝕刻之導通孔及一經界定溝槽之一結構，如圖1H中所示。之後，繼續蝕刻電介質層111及109直至導通孔到達蝕刻終止層107，隨後將其蝕刻穿透以曝露導通孔底部之金屬層101，如圖1I中所示。隨後藉由PVD保形地沈積一擴散障壁材料層105以在凹部特徵內及在場區中給基板加襯裏。隨後用金屬121(例如電沈積銅或其合金)填充凹部特徵，且通常在該場中有一定過負荷，從而提供圖1J中所示之一結構。之後，自該結構之場區移除金屬過負荷、擴散障壁材料105、硬遮罩 層113及電介質緩衝層111，從而形成部分已製成之一裝置，其具有駐留於低k電介質層109中之一金屬互連，如圖1K中所示。在其他處理方案中，將不移除緩衝層111且其將保留在基板上。
如圖1A至1K中所示涉及形成一部分導通孔之處理方案圖解說明一種用於低k電介質之可能之圖案化方案。本文所提供硬遮罩材料可用於各種其他處理方案中，包括導通孔優先及溝槽優先兩種方案。
在前端處理中之用途
所提供硬遮罩之另一說明性用途係在前端處理期間保護多晶矽。多晶矽廣泛用於形成半導體晶圓上之主動裝置(例如電晶體)。在某些實施例中，將所提供硬遮罩材料沈積至多晶矽上，且使用其在用於主動裝置製作之各種處理操作期間保護多晶矽。值得注意的係，在諸多實施例中之前端處理中，所提供硬遮罩層並非犧牲品且保留在最終裝置中且與多晶矽接觸。
一說明性前端處理方案顯示於圖4之製程流程圖中，且藉由圖2A至2E中所示部分已製成之結構之示意性剖視圖來進一步圖解說明。參照圖4，該製程在401中開始，其提供具有駐留於氧化物層(例如氧化矽、氧化鉿等)上方之一經曝露多晶矽層之一基板。在其他實施例中，多晶矽可駐留於不同主動層之上方。氧化物通常駐留於一單晶矽層上。為使氧化物及多晶矽層圖案化，在多晶矽層上方沈積兩個硬遮罩層。將第一硬遮罩直接沈積至多晶矽層上且其包括本文所述之一材料，例如SiCx(經摻雜或未經摻雜)、SixByCz、SixByNz、SixByCzNw、BxNy、BxCy及GeNx，如操作403中所示。硬遮罩係藉由CVD技術、更佳藉由PECVD來沈積。之後，在操作405中在第一硬遮罩上方沈積一可灰化硬遮罩(例如基本上由碳(視情況存在氫)組成之硬遮罩)。可灰化硬遮罩亦可藉由一CVD技術(例如藉由PECVD沈積)使用一烴前體來沈積。之後，在可灰化硬遮罩上沈積一光阻劑層且根據需要對光阻劑 進行圖案化，如操作407中所示。可視情況在可灰化硬遮罩與光阻劑之間沈積一個或多個抗反射層，其未顯示以保持清晰。具有一未圖案化光阻劑之一說明性結構圖解說明於圖2A中，其中層201係一單晶矽層。駐留於矽層201上之層203係氧化物層。氧化物層203頂上之層205係一多晶矽層。本文所述之一硬遮罩材料207直接駐留於多晶矽205頂上，且一可灰化硬遮罩(例如一碳硬遮罩)209駐留於第一硬遮罩層207上方。一光阻劑層211駐留於可灰化硬遮罩209上方(兩者之間的可選抗反射層未顯示)。在光阻劑圖案化後獲得之結構顯示於圖2B中，其圖解說明在兩個位置移除光阻劑，從而留下兩個位置之間的部分。
再次參照圖4，該製程遵循操作409使用用於圖案化之可灰化硬遮罩在多晶矽及氧化物層中蝕刻一期望圖案。此由結構2C至2E圖解說明。在結構2C中，在光阻劑圖案化後曝露之部分處給可灰化硬遮罩層209開口(蝕刻)。之後，完全移除光阻劑211，且在未受可灰化硬遮罩層209保護之部分處蝕刻第一硬遮罩層207、多晶矽層205及氧化物層203，從而提供圖2D中所示之一結構。
再次參照圖4，在操作411中，藉由(例如)氧電漿處理移除可灰化硬遮罩，同時在多晶矽層上留下含有選自由以下各項組成之群組之一材料之第一硬遮罩層：SiCx(經摻雜或未經摻雜)、SixByCz、SixByNz、SixByCzNw、BxNy、BxCy及GeNx。所得結構顯示於圖2E中。在後續前端處理期間可保留硬遮罩層207且其可用於在各種後續操作期間(例如在將摻雜劑植入晶體矽中期間)保護多晶矽。應注意，所述製程序列中之硬遮罩材料並不發揮實際掩蔽作用(掩蔽係藉由可灰化硬遮罩209來完成)，而係主要用於保護多晶矽。相依於整合方案，硬遮罩207可在後續前端操作中(例如在清潔中之乾式或濕式蝕刻期間，或在用於界定一閘之氧化物之蝕刻期間)用於掩蔽。硬遮罩材料可最終自最終裝置移除，或可保留在裝置中，此相依於所用整合方案。
上文所圖解說明之後端及前端應用係作為例示性序列來提供，且應理解，所提供材料可用於各種需要高硬度材料來保護下伏層之其他製程中。
現在將詳細闡述適宜硬遮罩材料之製備。
多層碳化矽薄膜
在一個實施例中，提供具有高硬度及低應力之一多層碳化矽薄膜。具體而言，在某些實施例中，該薄膜之硬度大於約12GPa，例如大於約18GPa，且應力介於約-600Mpa至600MPa之間，例如介於約-300Mpa至300MPa之間。該薄膜係藉由沈積經摻雜或未經摻雜碳化矽材料之子層並在沈積每一子層後執行一緻密化電漿後處理來形成。
儘管碳化矽可使用各種方法來沈積，但在某些實施例中，較佳在一個PECVD設備中沈積子層並執行電漿後處理。每一子層之厚度通常小於約100Å，例如小於約50Å，以允許材料完全地緻密化。沈積可涉及任一數目之子層之形成及電漿處理以達成適宜硬遮罩厚度。在某些實施例中，沈積至少2個子層，例如至少10個子層，或至少約20個子層。
用於形成多層碳化矽薄膜之一例示性製程流程圖顯示於圖5A中。在操作501中，將一半導體基板(例如具有一經曝露電介質層或一經曝露多晶矽層之一基板)提供至一PECVD製程室中。PECVD製程室含有用於引入前體之入口及一電漿產生器。在某些實施例中，較佳者為具有HF及LF產生器組件之雙頻RF電漿產生器。
在操作503中，形成經摻雜或未經摻雜碳化矽之一第一子層，其中沈積包含使一含矽前體流入至製程室中並形成一電漿。在一個實例中，使用HF RF頻率為約13.56MHz且LF RF頻率為400kHz之雙頻電漿。在此實例中，HF功率密度為約0.04至0.2W/cm2，且LF功率密度為約0.17至0.6W/cm2。
可使用各種含矽前體，包括有機矽前體，例如烷基矽烷、烯基矽烷及炔基矽烷。在某些實施例中，較佳者為飽和前體，例如四甲基矽烷、三異丙基矽烷及1,1,3,3-四甲基1,3-二矽環丁烷。
在某些實施例中，含矽前體包括碳，如上文實例中所述。在其他實施例中，可在製程氣體中使用一無碳含矽前體(例如矽烷)及一單獨含碳前體(例如烴)。此外，在某些實施例中，製程氣體可包括一烴前體及一有機矽前體。
通常將含矽前體與一載運氣體(例如一惰性氣體，例如He、Ne、Ar、Kr或Xe)一起引入至製程室中。在某些實施例中，沈積製程氣體中可包括H2。在一個實例中，沈積製程氣體基本上由四甲基矽烷(流速為約500至2,000sccm)及氦(流速為約3至5slm)組成。
若需要形成一經摻雜碳化矽層，則將一適宜摻雜劑添加至製程氣體中。例如，可將N2、NH3、N2H4、胺、或一不同含氮前體添加至製程氣體中以形成氮摻雜碳化矽。可添加諸如二硼烷等含硼前體以形成一含硼碳化矽。可添加含磷前體(例如PH3)以形成一磷摻雜碳化矽。
在點燃電漿且已形成期望厚度之碳化矽子層後，在操作505中自製程室移除含矽前體。在某些實施例中，此係藉由用一吹掃氣體吹掃製程室來完成的，該吹掃氣體可含有選自由以下各項組成之群組之一氣體：惰性氣體(例如He、Ar)、CO2、N2、NH3、H2及其混合物。在某些實施例中，He、Ar、H2或其各種混合物係較佳之一吹掃氣體。在操作507中，在完全移除含矽前體後，將一電漿處理製程氣體(其可與吹掃氣體相同或不同)引入至製程室中並較佳在LF/HF功率比為至少約1.5、例如至少約2之條件下用電漿處理第一子層。在操作509中，重複沈積及電漿後處理以形成含有至少2個子層、例如至少10個子層之一多層薄膜。執行每一子層之電漿後處理達薄膜緻密化所需之一時 間週期，且該時間週期可相依於子層厚度。在某些實施例中，執行電漿後處理達約5至25秒，例如每一子層執行約8至15秒。
發現所得薄膜之結構及特性與習用碳化矽薄膜之彼等結構及特性不同。意外地發現，藉由多個緻密化電漿後處理製備之多層薄膜可同時具有高硬度及低應力，而習用沈積方法不能達成此結果。
此等薄膜之結構表徵顯示，此等薄膜之紅外(IR)光譜具有表徵性高Si-C/Si-H及Si-C/C-H峰比，其中該等比係指中心位於約760至800cm-1(Si-C)、2070至2130cm-1(Si-H)及2950至3000cm-1(C-H)處之對應IR峰面積之比。
在某些實施例中，IR光譜中Si-C峰相對於C-H峰之面積比為至少約50且Si-C/Si-H比為至少約20。所提供薄膜通常亦具有至少約2g/cm3之一密度。
圖5B顯示未經電漿後處理獲得之一單層未經摻雜碳化矽薄膜之IR光譜(曲線a)及經多個緻密化電漿處理獲得之一多層未經摻雜碳化矽薄膜之IR光譜(曲線b)。在2.1托之一壓力下藉由使含有四甲基矽烷(流速為1,000sccm)及氦(流速為3000sccm)之一製程氣體流動而在一300mm晶圓上沈積單層薄膜。在沈積期間使用LF功率密度為約0.25W/cm2且HF功率密度為約0.13W/cm2之雙頻電漿。對於子層沈積，在相同條件下沈積多層薄膜，但其另外包括在每一子層沈積後實施之電漿後處理。後處理涉及在2.1托之一室壓下使作為一後處理氣體之氬以3slm之速率流入至製程室中，及形成LF功率密度為約0.25W/cm2且HF功率密度為約0.13W/cm2之一雙頻電漿。所得單層薄膜由約15之SiC/SiH面積比表徵。藉由緻密化電漿處理形成之所得多層薄膜由約24之SiC/SiH IR峰面積比表徵。多層薄膜之楊氏模量為約170GPa且硬度為約20.4GPa，而單層薄膜之楊氏模量為約95GPa且硬度僅為約12GPa。單層薄膜及多層薄膜之應力值分別為-20MPa及179MPa。
圖5C圖解說明兩個使用緻密化電漿後處理製備之多層未經摻雜碳化矽薄膜之應力及硬度值及兩個未經後處理製備之單層未經摻雜碳化矽薄膜之應力及硬度值。圖5D圖解說明相同薄膜之應力及楊氏模量值。表1概述薄膜之沈積及後處理條件。
所有薄膜均係在約2托之一壓力下使用四甲基矽烷與氦之一混合物作為一沈積製程氣體來製備。在所有沈積情形下均使用雙頻電漿產生。HF及LF電漿之功率密度列示於表中，其中該功率密度係藉由將功率除以基板面積來計算。薄膜A及D係未經電漿後處理製備之單層薄膜。可見，此等薄膜不能同時具有高硬度及低應力。例如，薄膜A儘管相對較硬(22.4GPa)，但具有-830MPa之一極高壓縮應力。薄膜D儘管應力較小(-20MPa)，但僅具有12GPa之中等硬度。
薄膜B及C係多層薄膜，其中在沈積每一碳化矽子層後執行電漿後處理。在約2托之一壓力下使用氬作為電漿處理氣體。使用雙頻電漿產生進行電漿後處理。HF及LF電漿之功率密度列示於表中。意外的係，發現多層薄膜同時具有高硬度(及/或模量)及低應力。例如，薄膜B具有20.86GPa之一硬度及-412MPa之一應力(該應力比薄膜A之應力低2倍以上)。此外，多層薄膜C具有20.4GPa之一高硬度及179MPa 之一拉伸應力。薄膜C之硬度大於薄膜D硬度之1.5倍。應注意，除了電漿後處理以外，薄膜C與D係在相同條件下沈積的。可見，電漿後處理使薄膜更硬且不會使薄膜之壓縮應力出現不可接受之增加。
在某些實施例中，較佳使用LF功率大於HF功率(例如LF/HF功率比為至少約1.5或至少約2)之雙頻電漿對碳化矽子層執行後處理。意外的係，提高在後處理期間所用LF/HF功率之比可改良所獲得薄膜之特性。提高LF/HF功率比可提高所獲得薄膜之折射率，折射率係與薄膜硬度成正相關之一參數。在某些實施例中，提供折射率為至少約2.25、例如至少約2.30之多層碳化矽薄膜。薄膜折射率隨LF/HF功率比之增加而增加展示於表2中。
含硼硬遮罩薄膜
在另一態樣中，提供含硼硬遮罩薄膜。含硼薄膜包括選自由以下各項組成之群組之一材料：SixByCz、SixByNz、SixByCzNw、BxNy及BxCy。在某些實施例中，此等材料經改造而具有高硬度(例如硬度為至少約12GPa，較佳至少約16GPa)及低應力(例如應力介於約-600與600MPa之間，較佳介於約-300與300MPa之間)。有利地，在某些實施例中，提供無壓縮應力之含硼薄膜，例如具有極低拉伸應力(例如介於約0至300MPa之間)之薄膜。此外，含硼薄膜之親水性通常強於未經摻雜碳化矽薄膜，且可更易於藉由CMP(例如使用含有過氧化氫之酸性漿液)來移除。一般而言，含硼硬遮罩可藉由各種方法來製備，例如基於CVD之技術及基於PVD之技術。在某些實施例中，對於 製備含硼硬遮罩而言，PECVD係較佳的。
參照圖6，用於在後端處理中使用一含硼硬遮罩之一例示性製程流程。該製程在601中藉由在一PECVD製程室中提供包含一經曝露電介質層之一半導體基板來開始。電介質層可係(例如)一超低k電介質層(例如k小於約2.8，例如小於約2.4)或具有較高介電常數之一緩衝電介質層。
在操作601中，沈積選自由以下各項組成之群組之一高硬度低應力含硼硬遮罩薄膜：SixByCz、SixByNz、SixByCzNw、BxNy及BxCy。該沈積係藉由使包含適當前體之一製程氣體流入至製程室中並形成一電漿來執行。在某些實施例中，雙頻電漿係較佳的。在某些實施例中，在LF電漿之功率密度大於HF電漿之功率密度(例如LF/HF功率比為至少約1.5，例如至少約2)時，獲得特別優良之薄膜參數。
在沈積薄膜後，在605中對電介質進行圖案化，以形成溝槽及/或導通孔，例如如參照圖1A至1K所述。含硼薄膜可在藉由RIE對電介質實施乾式蝕刻期間用作硬遮罩。之後，在已在電介質中形成導通孔及/或溝槽後，在操作607中用金屬對其進行填充。之後，通常在移除金屬過負荷後，在609中藉由CMP移除含硼硬遮罩。
SixByCz之PECVD沈積可藉由使用含有一含矽前體、一含硼前體及一含碳前體之一製程氣體來完成。此等前體中之一者或多者可係相同分子。例如，四烷基矽烷既可作為一含碳前體亦可作為一含矽前體來發揮作用。通常使用二硼烷作為一含硼前體，可使用烷基矽烷(例如四甲基矽烷)、烯基矽烷及炔基矽烷作為含矽及含碳前體。此外，可使用飽和及不飽和烴(CxHy)作為含碳前體，且可使用SiH4作為一含矽前體。
SixByCzNw之沈積可藉由在包含一含矽前體、一含硼前體、一含碳前體(如上所述)及一含氮前體之一製程氣體中形成一電漿來完成。 含氮前體可包括氨、肼、N2及其混合物。此外，含氮前體可與含碳前體相同且可包括胺，例如單烷基胺、二烷基胺及三烷基胺。含氮前體可與含硼前體相同且可包括四甲基環硼氮烷。此外，含氮前體可與含矽前體相同，例如矽氨烷。
SixByNw之沈積可藉由在包含一含矽前體(例如SiH4)、一含硼前體(例如二硼烷)及一含氮前體(例如氨、肼、N2及其各種混合物)之一製程氣體中形成一電漿來完成。
BxNy可使用包含一含硼前體(例如二硼烷)及一含氮前體(例如氨、肼、N2及其混合物)之一製程氣體來沈積。
BxCy可使用包含一含硼前體(例如二硼烷)及一含碳前體(例如一飽和或不飽和烴)之一製程氣體來沈積。諸如氦或氬等一惰性載運氣體通常係在此等含硼薄膜之沈積期間所用製程氣體之一部分。在某些實施例中，在製程氣體中亦包括H2。
圖6B圖解說明各種藉由PECVD沈積之SixByCz、SixByNz、SixByCzNw薄膜之硬度及應力參數。圖6C圖解說明相同薄膜之楊氏模量及應力參數。所獲得薄膜之沈積條件及特性列示於表3中。
所有薄膜均係在介於約2至約4托範圍內之一壓力下使用雙頻電漿沈積於一300mm晶圓上，其中HFRF功率密度介於約0.08至約0.30範圍內，且LFRF功率密度介於約0.10至約0.24W/cm2範圍內。
在一個實施例中，SixByCz薄膜係使用基本上由B2H6、四甲基矽烷(4MS)及He組成之一製程氣體來沈積。B2H6之流速可在介於約2,000至4,000sccm之間的範圍內，較佳介於約3,500至4,000sccm之間，而四甲基矽烷之流速可介於約1,000至1,500sccm範圍內。較佳使用介於約3至8slm之間的一載運氣體(例如He)流速。在某些實施例中使用HFRF功率密度介於約0.04至0.26W/cm2之間且LFRF功率密度介於約0.14至0.53W/cm2之間的雙頻電漿。
意外地發現，所獲得薄膜之硬度高度相依於B2H6與四甲基矽烷(4MS)之比。較佳使用至少約2、例如至少約3之B2H6/4MS流速比，以獲得高硬度富硼薄膜。
圖6D圖解說明SixByCz薄膜之硬度隨B2H6/4MS流速比而變。可見，藉由將流速比自約0.5提高至約3.5可將硬度提高約2倍。不同流速比之對應硬度及應力值顯示於表3中。
在結構上，具有高硬度及高楊氏模量之薄膜由高B-C鍵結含量表徵。在某些實施例中，較佳者為BC/[BC+SiC]IR峰面積比為至少約0.35之高硬度薄膜。該比係指中心位於約1120至1160cm-1(B-C)及760至800cm-1(Si-C)處之對應IR峰面積之比。
圖6E圖解說明各種SixByCz薄膜之楊氏模量及應力參數隨BC/[BC+SiC]面積比而變之相依性。可見，BC/[BC+SiC]小於約0.3之薄膜比具有較高B-C鍵結含量之薄膜顯著更軟。表4概述關於三種 SixByCz薄膜之所獲得資料。所有三種薄膜均係在2.1托之一壓力下使用HFRF功率密度為約0.12W/cm2且LFRF功率密度為約0.22W/cm2之雙頻電漿以由B2H6(流速自500sccm變至3500sccm)、4MS(流速為1,000sccm)及He(流速為3,000sccm)組成之製程氣體來沈積。隨B-C含量而變之硬度、應力及楊氏模量參數展示於表4中。
在某些實施例中，較佳使用LF功率大於HF功率(例如LF/HF功率比為至少約1.5，至少約2，例如至少約3)之雙頻電漿來沈積SixByCz。吾人發現，提高沈積期間所用LF/HF功率比改良所獲得薄膜之特性。提高LF/HF功率比可提高所獲得薄膜之折射率，其與薄膜硬度成正相關。在某些實施例中，提供折射率為至少約2.3、例如至少約2.5、例如至少約2.6之SixByCz薄膜。隨LF/HF功率比增加而提高之薄膜折射率展示於表5中。
在SixByNz薄膜中，薄膜之一重要結構特徵係B-N鍵結之含量，其係使用IR光譜中之BN/[BN+SiN]峰面積比來量化，其中該比係指中心位 於約1400cm-1(B-N)及820至850cm-1(Si-N)處之對應IR峰面積之比。
圖6F顯示應力及楊氏模量兩者均高度相依於此參數。具體而言，壓縮應力隨B-N鍵結含量增加而快速增大。在某些實施例中，較佳者為BN/[BN+SiN]小於約0.7、例如小於約0.6之SixByNz薄膜。B-N鍵結含量可根據需要藉由適當修改含矽前體及含硼前體之流速來調節。表6展示具有不同BN/[BN+SiN]比之薄膜之薄膜特性。
如先前所提及，含硼薄膜非常適合於硬遮罩應用。含硼薄膜之一個獨特優點係其親水性，且其易於藉由CMP來移除。圖6G圖解說明各種SixByCz薄膜使用接觸角測試與未經摻雜碳化矽薄膜相比之親水性，其中將一滴水置於薄膜上。量測薄膜上水滴之一接觸角，其中較低接觸角對應於具有較強親水性之薄膜。測試表3中所列示之SixByCz薄膜4至6，並獲得38至42°之接觸角。相反，未經摻雜碳化矽薄膜之疏水性顯著較強，如一顯著較高之66°接觸角所證實。
氮化鍺硬遮罩薄膜
在另一態樣中，提供GeNx硬遮罩薄膜。在某些實施例中，此等薄膜由至少約100GPa、例如至少約130GPa之高楊氏模量及高密度(例如密度大於約4g/cm3)表徵。GeNx薄膜在各種後端及前端處理方案中可用作硬遮罩，且在用於圖案對準之雷射波長下足夠透明，且在使用後易於藉由CMP或濕式蝕刻技術自基板移除。
在某些實施例中，較佳使用富鍺GeNx硬遮罩薄膜。此等富鍺薄膜之鍺濃度為至少約60原子%，例如至少約70原子%，例如至少約75原子%(不包括氫)。高鍺含量使氮化鍺薄膜在該薄膜已用於圖案化之後對CMP及濕式蝕刻移除更敏感。在某些實施例中，移除係藉由在一CMP或濕式蝕刻操作中使硬遮罩與包含過氧化氫之一組合物接觸來完成。例如，可使用含有過氧化氫之酸性CMP漿液。
在一個實例中，製備鍺濃度為約79原子%鍺、楊氏模量為約144GPa且密度為約4.4g/cm3之GeNx硬遮罩薄膜。
氮化鍺硬遮罩一般可使用各種CVD及PVD技術來製備，其中闡述PECVD來作為一說明性實例。參照圖7中所示之後端製程流程圖，該製程在701中藉由在一PECVD製程室中提供包含一經曝露電介質層之一半導體基板來開始。在操作703中，沈積鍺含量為至少約60原子%之一GeNx硬遮罩薄膜。沈積係藉由將包含一含鍺前體(例如鍺烷)及一含氮前體(例如NH3、N2、N2H4及其各種混合物)之一製程氣體引入至製程室中並形成一電漿以沈積氮化鍺層來執行的。沈積製程氣體可視情況包括一惰性氣體，例如氦或氬。一含氮前體與一含鍺前體之流速比經選擇以形成一富鍺氮化鍺薄膜。在一個實例中，倘若前體為鍺烷及氨，則使用至少約0.05之鍺烷與氨之比。
在一個說明性實例中，藉由在介於約350至450℃之間的一溫度下使基本上由鍺烷(流速介於約50至100sccm之間)、NH3(流速介於約600至1200sccm之間)及N2(流速為約12slm)組成之一製程氣體流入至 製程室中並形成一雙頻電漿以在一基板上沈積氮化鍺薄膜而在一300mm晶圓上製備一GeNx硬遮罩，其中該溫度係指基座處之溫度。在此圖解說明中，沈積期間之壓力介於約2.5至4托之間。在此說明性沈積製程中使用頻率為約13.56MHz(功率密度為約0.18W/cm2)之HF RF組件及頻率為約400kHz(功率密度為約0.23W/cm2)之LF RF組件。在某些實施例中，較佳使用功率密度大於HF組件之LF組件。
再次參照圖7中之製程流程圖，在已沈積氮化鍺薄膜後，在操作707中對電介質進行圖案化以形成溝槽及/或導通孔，例如如圖1A至1K中所示。在乾式蝕刻圖案化期間，例如在電介質之反應性離子蝕刻(RIE)期間，可使用氮化鍺硬遮罩。例如，可在經曝露GeNx硬遮罩存在下使用包含CxFy(例如CF4)、惰性氣體(例如Ar)及氧化劑(例如O2)之一製程氣體藉由使具有經曝露硬遮罩及電介質層之基板與一電漿接觸而在電介質中蝕刻導通孔及/或溝槽。可使用其他乾式蝕刻，例如藉助包含Cl2及N2之一製程氣體之電漿蝕刻。
在已對電介質進行圖案化後，在操作707中用金屬填充導通孔及/或溝槽。例如，可藉由電鍍使銅沈積至凹部特徵中。之後在操作709中，藉由CMP移除硬遮罩。例如，此可在銅過負荷及擴散障壁材料之CMP移除期間完成。在某些實施例中，使用具有酸性pH且包含一過氧化物(例如過氧化氫)之一CMP漿液來移除GeNx硬遮罩。在其他實施例中，GeNx硬遮罩薄膜可藉由濕式蝕刻(例如使用包含H2SO4及H2O2之溶液，其可以一3：1之比存在)來移除。
圖7中之製程流程圖圖解說明一後端處理方案。GeNx薄膜亦可在前端處理中用作一硬遮罩。此外，在濕式蝕刻期間，例如在使用含氟化物濕式蝕刻化學方法對基於氧化矽之材料進行圖案化期間，氮化鍺薄膜可用作一硬遮罩。
設備
一般可在不同類型之設備中沈積本文所述硬遮罩材料，包括CVD及PVD設備。在一較佳實施例中，該設備係一PECVD設備，其包括HFRF及LFRF電源。適宜設備之實例包括可自位於San Jose,CA之Novellus Systems,Inc.購得之SEQUEL®及VECTOR®工具。
一般而言，該設備將包括一個或多個室或「反應器」(有時包括多個工站)，其可容納一個或多個晶圓且適於進行晶圓處理。每一室可容納一個或多個供處理晶圓。該一個或多個室將晶圓維持於一個或多個經界定位置(在彼位置內移動或不移動，例如旋轉、振動或其他攪動)。在某些實施例中，在該製程期間將正在進行硬遮罩層沈積之一晶圓自反應器內之一個工站轉移至另一工站。在製程中時，藉由一基座、晶圓卡盤及/或其他晶圓固持設備將每一晶圓固持就位。在欲加熱晶圓之操作中，該設備可包括一加熱器，例如一加熱板。
圖8提供繪示經配置用於實施本發明之一適宜PECVD反應器之各種反應器組件之一簡單方塊圖。如圖所示，一反應器800包括一製程室824，其圍封反應器之其他組件且用於容納由一電容器型系統產生之電漿，該電容器型系統包括結合一接地加熱器區塊820工作之一蓮蓬頭814。一高頻RF產生器804及一低頻RF產生器802連接至一匹配網路806，該匹配網路806繼而連接至蓮蓬頭814。
在反應器內，一晶圓基座818支撐一基板816。該基座通常包括一卡盤、一叉形件或起模頂杆以在沈積反應期間及在沈積反應之間固持並轉移該基板。該卡盤可係一靜電卡盤、一機械卡盤或可用於工業及/或研究中之各種其他類型之卡盤。
經由入口812引入製程氣體。將多個源氣體管線810連接至歧管808。氣體可預混合或不預混合。採用適當閥控及質量流控制機構來確保在該製程之沈積及電漿處理階段期間遞送正確之氣體。在以液體形式遞送化學前體之情形下，則採用液體流控制機構。隨後在該液體 到達沈積室之前，在加熱至高於該液體之汽化點之一歧管中運輸期間，使該液體汽化並與其他製程氣體混合。
製程氣體經由一出口822離開室824。一真空幫浦826(例如一級或兩級機械乾式幫浦及/或一渦輪分子幫浦)通常抽出製程氣體並藉由一閉合迴路控制之流動限制裝置(例如一節流閥或一鐘擺閥)維持反應器內之一適宜低壓。
在該等實施例中之一者中，可使用一多工站設備來沈積一硬遮罩層。該多工站反應器允許在一個室環境中同時運行不同或相同之製程，由此提高晶圓處理之效率。圖9中繪示此一設備之一實例。其顯示俯視圖之一示意性圖示。一設備室901包含四個工站903至909。一般而言，在一多工站設備之單個室內任一數目之工站均係可能的。工站903用於載入及卸載基板晶圓。工站903至909可具有相同或不同功能，且在某些實施例中可在不同製程條件下(例如在不同溫度方案下)操作。
在某些實施例中，將整個硬遮罩層沈積於一設備之一個工站中。在其他實施例中，使硬遮罩層之一第一部分沈積於一第一工站中，然後將晶圓轉移至一第二工站，其中沈積同一硬遮罩層之第二部分，如此等等，直至晶圓返回至第一工站並離開該設備。
在一個實施例中，碳化矽子層之沈積及電漿後處理係在設備之工站之一者中執行。在其他實施例中，子層之沈積係在一個或多個專用工站中執行，而電漿後處理係在一個或多個不同工站處執行。
在一個實施例中，工站903、905、907及909均用於沈積一硬遮罩層。使用一分度盤911來將基板抬離基座且準確地將基板定位於下一處理工站處。在將晶圓基板載入工站903處後，將其依次轉位至工站905、907及909，其中在每一工站處沈積一硬遮罩層之一部分。在工站903處卸載經處理晶圓，並用一新晶圓裝填該模組。在正常操作 期間，單獨基板佔據每一工站且在每次重複該製程時將基板移動至新工站。因此，具有四個工站903、905、907及909之一設備允許同時處理四個晶圓。
製程條件及製程流程自身可受一控制器單元913控制，該控制器單元包含用於監控、維持及/或調節某些製程變量(例如，HF及LF功率、前體流速、溫度、壓力及諸如此類)之程式指令。控制器包括用於執行本文所述任一硬遮罩沈積製程之程式指令。例如，在某些實施例中，控制器包括程式指令用於沈積碳化矽子層(即用於使適當製程氣體流動及使用所要求功率參數產生一電漿)、用一吹掃氣體吹掃室、用一電漿處理氣體對該子層實施電漿處理及將該等沈積及電漿處理製程重複所需次數(例如沈積並處理至少10個子層)。在某些實施例中，控制器包括用於沈積含一硼硬遮罩之程式指令(其包括如先前所述用於使具有一適當組成之一製程氣體流動之指令)及用於使用適當功率位準(例如LF/HF功率比為至少約1.5)產生一電漿之程式指令。在其他實施例中，控制器包括用於沈積一GeNx硬遮罩之程式指令，其包括用於使包含一含鍺前體及一含氮前體之一製程氣體以一定流速流動之指令，其較佳導致形成含有至少約60原子%鍺之一薄膜。該控制器可包含用於不同設備工站之不同或相同指令，因此允許該等設備工站獨立或同步操作。
應理解，本文所述實例及實施例僅出於說明性目的，且熟習此項技術者可根據該等實例及實施例瞭解各種修改或改變。儘管為清晰起見已省略各種細節，但可實施各種設計替代方案。因此，本發明實例應視為說明性而非限定性，且本發明並不限於本文所給細節，而係可在隨附申請專利範圍之範疇內進行修改。應理解，在某些實施例中，硬遮罩薄膜在微影術中可能並不一定積極地用於掩蔽，而係可僅用作下伏材料之一硬質保護層。

Claims (21)

  1. 一種在一半導體基板上形成一硬遮罩薄膜之方法，該方法包含：在一電漿增強型化學氣相沈積(PECVD)製程室中接納一半導體基板；及形成一富鍺GeNx硬遮罩薄膜，其具有至少約100Gpa之楊氏模量。
  2. 如請求項1之方法，其中該薄膜包含至少約60原子%之鍺，其不包括氫。
  3. 如請求項2之方法，其中該富鍺薄膜包含至少約60原子%之鍺，其不包括氫。
  4. 如請求項1之方法，其中該薄膜包含至少4g/cm3之一密度。
  5. 如請求項4之方法，其中該薄膜於一用於對準之波長下實質上係透明。
  6. 如請求項5之方法，其中該波長係在光譜之可見部分或近IR部分中。
  7. 如請求項1之方法，其中該薄膜係藉由電漿增強型化學氣相沈積(PECVD)而形成。
  8. 如請求項1之方法，其中該薄膜係藉由利用包含一含鍺前體及一含氮前體之一處理氣體接觸該半導體基板而形成。
  9. 如請求項8之方法，其中該含鍺前體包含鍺烷且其中該含氮前體包含氨。
  10. 如請求項9之方法，其中該鍺烷至氨之流速比為至少約0.05。
  11. 如請求項8之方法，其中形成該薄膜包含使用HFRF及LFRF電漿來沈積，其中LFRF功率位準係高於HFLF功率位準。
  12. 如請求項1之方法，其中該硬遮罩薄膜係被沈積至具有小於約3.0 之一介電常數之一電介質層上方。
  13. 如請求項1之方法，其中該硬遮罩薄膜係被沈積至具有小於約2.8之一介電常數之一多孔電介質層上方。
  14. 如請求項1之方法，其中該薄膜係形成為介於約500至6000Å之間之一厚度。
  15. 如請求項1之方法，其進一步包含沈積一光阻劑層及/或一抗反射層在該GeNx薄膜上方。
  16. 如請求項15之方法，其進一步包含使用該GeNx薄膜以執行一微影處理且在完成該微影處理之後移除該GeNx薄膜。
  17. 如請求項16之方法，其中移除該GeNx薄膜包含化學機械拋光。
  18. 如請求項16之方法，其中該微影處理包含在存在經曝露GeNx薄膜時蝕刻一電介質層。
  19. 如請求項18之方法，其中該蝕刻包括反應性離子蝕刻。
  20. 一種用於半導體處理之裝置，其包含：(a)一PECVD製程室；(b)一支撐件，其經組態以用於在沈積期間將該半導體基板固持就位；及(c)一控制器，其包含程式指令以用於使一處理氣體流動，該處理氣體包含一含鍺前體(precursor)及一含氮前體，且用於形成一電漿以在該基板上沈積一富鍺GeNx硬遮罩薄膜，其具有至少約100Gpa之楊氏模量。
  21. 一種部分製成之半導體器件，其包含位於與一電介質層接觸處之一富鍺GeNx硬遮罩薄膜，其具有至少約100Gpa之楊氏模量。
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