CN105185707B - 硬掩模材料、其形成方法和设备及其用途 - Google Patents

硬掩模材料、其形成方法和设备及其用途 Download PDF

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Abstract

本申请涉及硬掩模材料、其形成方法和设备及其用途。本发明提供具有高硬度和低应力的硬掩模薄膜。在一些实施例中，薄膜的应力介于约‑600MPa与600MPa之间并且硬度为至少约12GPa。在一些实施例中，通过使用多重致密等离子体后处理在PECVD处理室中沉积多个经掺杂或无掺杂碳化硅子层来制备硬掩模薄膜。在一些实施例中，硬掩模薄膜包括选自由以下各项组成的群组的高硬度含硼薄膜：SixByCz、SixByNz、SixByCzNw、BxCy和BxNy。在一些实施例中，硬掩模薄膜包括包含至少约60原子％的锗的富锗GeNx材料。这些硬掩模可用于集成电路制造的多种后端和前端处理方案中。

Description

硬掩模材料、其形成方法和设备及其用途
本申请是申请日为2010年11月30日，申请号为201010569747.0、发明名称为“硬掩模材料”的发明专利申请的分案申请。
技术领域
本发明涉及用于半导体处理的硬掩模薄膜。本发明还涉及形成所述薄膜的方法和装置。
背景技术
在光刻图案化期间，例如在镶嵌式工艺(Damascene process)的沟槽和/或通孔形成期间，常使用硬掩模薄膜作为牺牲层。在镶嵌式处理中，通常将硬掩模薄膜沉积至需要图案化的电介质层上。将光致抗蚀剂层沉积在硬掩模薄膜上方(在硬掩模与光致抗蚀剂之间沉积有可选抗反射层)，并且根据需要对光致抗蚀剂进行图案化。通常使用激光来对准图案与下伏结构，并且因此硬掩模在用于对准的波长下应实质上透明。在对光致抗蚀剂进行显影后，移除图案下暴露的硬掩模薄膜，并蚀刻暴露的电介质，从而形成具有所需尺寸的凹陷特征。剩余硬掩模用于保护所述在蚀刻过程期间需要保留的电介质部分。因此，硬掩模材料应相对于电介质具有良好的蚀刻选择性。通常采用使用卤素基等离子体化学物质的反应性离子蚀刻(RIE)来进行电介质蚀刻。
然后用诸如铜等导电材料来填充所蚀刻的凹陷特征，从而形成集成电路的导电通路。通常，在填充凹陷特征后，自部分已制成的半导体衬底完全移除硬掩模材料。
当前在本申请案中通常使用通过物理气相沉积(PVD)沉积的氮化钛作为硬掩模材料。在美国专利第6,455,409号和美国专利第6,506,692号中也已报导使用碳化硅作为硬掩模材料。
发明内容
本发明提供具有改良特性的硬掩模薄膜和其制造方法。在光刻应用中，需要具有低应力的硬掩模材料，因为压缩或拉伸应力高的材料会使衬底上的硬掩模薄膜压曲或脱层，并由此使光刻术中的图案对准变差。除了低应力以外，硬掩模材料应具有高硬度和/或高杨氏模量(Young’s modulus)以充分保护下伏材料，因为硬度和模量通常与高蚀刻选择性密切相关。
此低应力与高硬度(或高模量)的组合尤其难以达成，因为越硬的材料通常压缩应力越高。例如，常用的氮化钛是相对较硬的材料，其压缩应力大于约1,000MPa。使用所述高压缩硬掩模(尤其与过低k软电介质(k＝2.8和更低)一起使用，并且尤其用于界定较高长宽比的特征(例如长宽比为2∶1和更高的特征))会造成对准较差，并且会使所形成结构出现不期望蠕动。一般来说，碳化硅可具有宽范围的物理特性，并且除非使用本发明特殊沉积工艺来制备，否则其不会同时具有低应力和高硬度。
在本发明一些方面中，提供具有低应力和高硬度的硬掩模材料。在一些实施例中，薄膜的硬度为至少约12GPa，优选地为至少约16GPa，例如至少约20GPa，并且应力介于约-600MPa与600MPa之间，例如介于约-300MPa与300MPa之间，最优选地介于约0MPa与300MPa之间。薄膜通常实质上不含金属并且包含选自由以下各项组成的群组的材料：高硬度低应力的经掺杂或无掺杂碳化硅、SixByCz、SixByNz、SixByCzNw、BxNy和BxCy。这些材料可通过等离子体增强的化学气相沉积(PECVD)和其它基于CVD的工艺来形成。所提供硬掩模可用于前端及后端半导体处理应用中的多种光刻方案中。本文中阐述提供低应力高硬度特性的沉积条件。还提供与这些特性相关的薄膜结构特征。
在一方面中，在半导体衬底上形成高硬度低应力硬掩模薄膜的方法包含在等离子体增强型化学气相沉积(PECVD)处理室中接受半导体衬底和使用多致密等离子体处理来沉积经掺杂或无掺杂多层碳化硅薄膜。优选地在沉积每个碳化硅子层后实施所述处理。在一些实施例中，处理包括将包含含硅前体(例如四甲基硅烷)的处理气体引入处理室中和形成等离子体以沉积碳化硅硬掩模薄膜的第一子层。之后，通过(例如)用吹扫气体吹扫处理室自处理室移除含硅前体。然后将等离子体处理气体引入室中，形成等离子体，并对碳化硅子层进行等离子体处理以使材料致密化。等离子体处理气体可与吹扫气体相同，或者所述气体可不同。适用于吹扫和/或等离子体处理的气体包括惰性气体(例如He、Ar)、CO2、N2、NH3和H2。在一些实施例中，对于吹扫和等离子体处理来说，He、Ar、H2或其各种混合物是优选的。在对碳化硅的第一子层进行等离子体处理后，重复沉积、吹扫和等离子体处理操作以形成并致密化碳化硅的另一子层。通常，各子层的厚度小于约(例如小于约)以容许良好致密化。在一些实施例中，所述方法涉及沉积并致密化10个或更多个子层(例如20个或更多个子层)以形成硬掩模薄膜，在一些实施例中，所述硬掩模薄膜的厚度介于约与约之间。
多等离子体处理可相对于单层碳化硅薄膜提高薄膜的硬度。在一些实施例中，所形成高硬度低应力薄膜包含具有高Si-C键含量的无掺杂碳化硅薄膜。在一些实施例中，在IR光谱中Si-C峰相对于Si-H的面积的比为至少约20。在一些实施例中，在IR光谱中Si-C峰相对于C-H的面积的比为至少约50。所提供碳化硅薄膜通常还具有至少约2g/cm3的密度。在一些实施例中，优选地使用高频射频(HFRF)和低频射频(LFRF)等离子体发生来实施等离子体后处理，其中LF/HF功率比为至少约1.5，例如至少约2。
在本发明另一方面中，形成高硬度低应力薄膜的方法涉及沉积选自由以下各项组成的群组的含硼薄膜：SixByCz、SixByNz、SixByCzNw、BxNy和BxCy。这些薄膜可使用含有硅、碳和硼的适宜前体通过PECVD来沉积。例如，对于SixByCz的沉积，在一个实施例中，向PECVD处理室中提供含硼前体(例如B2H6)和包含碳和硅的前体(例如四甲基硅烷)以在等离子体中形成SixByCz薄膜。为制备高硬度低应力的薄膜，优选者是LF/HF功率比为至少约1.5(例如至少约2)的双频等离子体。在一些实施例中，薄膜富含硼，BC/[BC+SiC]比为至少约0.35，如通过IR光谱中相应峰的面积所确定。在一些实施例中，通过使B2H6以比四甲基硅烷的流速高至少约2倍的流速流动来制备高硬度富硼SixByCz薄膜。有利地，可在图案化完成后通过化学机械抛光(CMP)容易地移除含硼薄膜，因为含硼薄膜通常为亲水性并且易于用CMP化学物质来溶解。
在本发明另一方面中，提供形成GeNx硬掩模薄膜的方法。在一些实施例中，所述方法包含在PECVD处理室中接受半导体衬底和形成GeNx硬掩模薄膜。所述薄膜可通过使含锗前体和含氮前体流入PECVD处理室并形成等离子体来形成。在一些实施例中，所形成GeNx薄膜的模量为至少约100GPa并且富含锗。在一些实施例中，富锗薄膜包含至少约60原子％、优选地70原子％锗(不包括氢)。薄膜的密度可超过4g/cm3。有利地，GeNx在用于光刻图案化的对准波长下是实质上透明的(例如在光谱的可见和近IR部分中)。在一些实施例中，通过在包含锗烷、氨和氮的处理气体中形成等离子体来沉积GeNx薄膜，其中锗烷/氨的流速比为至少约0.05。在一些实施例中，优选地使用双频等离子体源来沉积GeNx薄膜。在一些实施例中，在沉积期间使用的LF/HF功率比为至少约1。与上文所提及的其它薄膜类似，GeNx薄膜可用于后端和前端半导体处理的多种处理方案中。
在一些实施例中，将硬掩模薄膜(例如上述薄膜中的任一者)沉积在电介质层上，例如介电常数小于约3，例如小于约2.8的电介质。通常将光致抗蚀剂层沉积在硬掩模上方(但并不一定与硬掩模直接接触，因为二者之间可能沉积有抗反射层)。之后，实施光刻图案化，其中在电介质层中形成凹陷特征(通孔和/或沟槽)。在图案化完成并用金属填充所述特征后，移除硬掩模(例如通过CMP)。在一些实施例中，对于用于蚀刻通孔和/或沟槽的化学方法(通常为RIE工艺)来说，硬掩模薄膜相对于电介质的蚀刻选择性为至少约8∶1。
在其它实施例中，在前端处理中将硬掩模薄膜(例如上述薄膜中的任一者)沉积在多晶硅层上，并且其用于在各个处理步骤期间保护多晶硅。在一些实施例中，不移除硬掩模材料并且其可保留在所制造器件中。
下文将参照相关图式更详细地阐述本发明的这些和其它特征与优点。
附图说明
图1A-1K展示在半导体器件制造中的说明性后端光刻工艺期间使用本文所提供硬掩模产生的器件结构的横截面图示。
图2A-2E展示在半导体器件制造中的说明性前端光刻工艺期间使用本文所提供硬掩模产生的器件结构的横截面图示。
图3是适合与本文所提供硬掩模一起使用的后端光刻工艺的工艺流程图。
图4是适合与本文所提供硬掩模一起使用的前端光刻工艺的工艺流程图。
图5A是根据本文所提供实施例沉积碳化硅硬掩模的工艺流程图。
图5B提供使用多致密等离子体后处理获得的多层碳化硅薄膜与单层碳化硅薄膜相比的IR光谱。其显示更突出的Si-C峰。
图5C是多层碳化硅薄膜的应力和硬度特征与单层薄膜相比的实验标绘图。
图5D是多层碳化硅薄膜的应力和杨氏模量特征与单层薄膜相比的实验标绘图。
图6A是根据本文所提供实施例采用含硼硬掩模的实例性处理方法的工艺流程图。
图6B是适合硬掩模应用的含硼薄膜的应力和硬度特征的实验标绘图。
图6C是适合硬掩模应用的含硼薄膜的应力和杨氏模量特征的实验标绘图。
图6D是展示SixByCz薄膜硬度对在PECVD期间使用的B2H6/四甲基硅烷流速比的依赖性的实验标绘图。
图6E是展示SixByCz薄膜的杨氏模量和应力参数对BC/[BC+SiC]IR峰面积比的依赖性的实验标绘图。
图6F是展示SixByNz薄膜的杨氏模量和应力参数对BN/[BN+SiN]IR峰面积比的依赖性的实验标绘图。
图6G是展示SixByCz薄膜在接触角疏水性测试中与无掺杂碳化硅薄膜相比的性能的实验标绘图。SixByCz薄膜显示相对较强的亲水性。
图7是根据本文所提供实施例采用GeNx硬掩模的实例性处理方法的工艺流程图。
图8是根据本发明一些实施例能使用可用于沉积硬掩模薄膜的低频(LF)和高频(HF)射频等离子体源的PECVD装置的示意性代表图。
图9是适于根据本发明一些实施例形成硬掩模薄膜的多工位PECVD装置的示意性代表图。
具体实施方式
介绍和概述
提供用于后端和前端半导体处理应用的硬掩模薄膜。所述薄膜包含选自由以下各项组成的群组的材料：SiCx(经掺杂或无掺杂)、SixByCz、SixByNz、SixByCzNw、BxNy、BxCy和GeNx。
所述材料基本上由相应式中所列举元素构成并且任选地包括并未明确列举的氢。下标x、y、z和w表明所述材料并不一定具有化学计量性。所述材料仅在明确提及存在掺杂剂时才包括掺杂剂。例如，本文所述无掺杂SiCx(碳化硅)是基本上由硅和碳构成(并不一定具有化学计量比例)并且任选地包括氢的材料。经掺杂SiCx另外包括掺杂剂元素，例如硼、氧、磷或氮。
在一些实施例中，本文所提供材料具有以下有利特性中的一或多者：高硬度、高杨氏模量和低应力。在优选实施例中，所述材料同时具有高硬度与低应力的组合，从而使其尤其适合先进技术节点(例如技术节点为45nm和更小，例如22nm)处的硬掩模应用，尤其适合对机械性较弱的超低k(ULK)电介质进行图案化，并且适合形成长宽比为2∶1和更大(例如4∶1和更大)的凹陷。
在一些实施例中，硬掩模材料的硬度为至少约12GPa，例如至少约16GPa，例如至少约18GPa或至少约20GPa。硬度是材料工程领域明确定义的特性并且可以可靠方式来测量，例如通过任何适宜装置(包括纳米压痕器件)来测量。在一些实施例中，除了高硬度以外，硬掩模材料具有介于约-600-600MPa之间的低应力，例如介于约-300MPa与300MPa之间，介于约0-600MPa之间，并且最优选地介于约0MPa与300MPa之间。
以一种标度测量压缩和拉伸应力，其中正值对应于拉伸应力并且负值对应于压缩应力。根据此标度，较高压缩应力的特征为较低负值，而较高拉伸应力的特征为较高正值。根据此标度，不具有残余应力的薄膜对应于零。应力是明确定义的参数，其可使用(例如)可购自KLA-腾科公司(KLA-Tencor Corporation)的“Flexus”工具来测量。
具有高压缩应力的材料往往导致衬底出现压曲，而具有高拉伸应力的材料往往导致脱层(尤其在材料之间的粘着力较低时)。在硬掩模材料中这两类应力都是不期望的。然而，例如在本文所述一些含硼材料中，对低度和中度拉伸应力(例如200-600MPa)的耐受优于对相同量值的压缩应力的耐受。
在一些实施例中，本文所述硬掩模薄膜的杨氏模量为至少约100MPa，例如至少约125MPa，例如150MPa和更大。杨氏模量可通过标准技术使用纳米压痕器件来测量。
应注意，本文所述硬掩模材料通常不同于用作电介质扩散屏障层和蚀刻终止层的材料。电介质扩散屏障和蚀刻终止材料通常为硬度小于约10GPa并且介电常数小于约5的相对较软材料。扩散屏障层保留在需要低介电常数的最终集成电路结构中。相反，本文所提供硬掩模材料不一定需要具有低介电常数，并且介电常数通常大于约4，例如大于约5，或大于约6。这是因为硬掩模在许多实施例中是牺牲层，其在图案化后完全自结构移除，并且因此对所形成集成电路的电特性无影响。在所述实施例中，倘若硬掩模并未自最终结构中移除，则其存在于所述不需要低介电常数的位置处，或所述器件中可耐受具有相对较高介电常数的材料的位置处。此外，通过PECVD沉积的硬掩模材料通常是在等离子体发生中使用显著高于较软低k扩散屏障材料的功率来沉积。在结构上，硬掩模材料通常比较软低k扩散屏障材料堆积更紧密并且更致密。
在许多实施例中，所提供硬掩模材料在用于图案对准的激光波长下实质上是透明的(例如在光谱的可见和近IR部分中，例如在633nm下)。
所沉积硬掩模薄膜的厚度取决于多个参数，例如特定硬掩模材料相对于下伏材料的蚀刻选择性、需要蚀刻的下伏材料的厚度和所用蚀刻化学方法。一般来说，可沉积具有较高蚀刻选择性的较硬硬掩模材料以形成比具有较低硬度和较低蚀刻选择性的材料薄的薄膜。另外，用高选择性硬材料制备的较薄硬掩模层是有利的，因为较薄薄膜具有相对较高的透明度，所以其容许较佳光学对准。在一些实施例中，将薄膜沉积至厚度介于约之间，例如介于约之间。
在用于通孔和/或沟槽蚀刻的化学方法中，所提供薄膜相对于电介质(例如相对于介电常数为3.0和更低，例如2.8和更低，或2.4和更低的电介质)具有高蚀刻选择性。实例性蚀刻化学方法包括RIE，其使用在包含CxFy(例如CF4)、惰性气体(例如Ar)和氧化剂(例如O2)的处理气体中形成的等离子体。可使用其它干式蚀刻，例如使用包含Cl2和N2的处理气体的等离子体蚀刻。在一些实施例中，例如对于包含上文所提及CxFy的等离子体蚀刻化学物质，可获得至少约5∶1、例如至少约8∶1的蚀刻选择性(即，硬掩模材料的蚀刻比电介质慢至少8倍)。在一些实施例中，在湿式蚀刻操作期间，例如在使用湿氟化物蚀刻化学方法对氧化硅基材料的选择性湿式蚀刻中，所提供薄膜可用作硬掩模。
可在本文所提供经暴露硬掩模材料存在下蚀刻的电介质包括氧化硅、碳掺杂氧化硅(SiCOH)、TEOS(原硅酸四乙酯)-沉积氧化物、各种硅酸盐玻璃、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、以及多孔和/或有机电介质，所述多孔和/或有机电介质包括聚酰亚胺、聚降冰片烯、苯并环丁烯等。所提供硬掩模最有利地用于对介电常数为2.8和更低(例如2.4和更低)的机械性较弱的有机和/或多孔电介质进行图案化。
本文所述硬掩模材料一般可使用多种方法来沉积，包括基于CVD的方法和基于PVD的方法。PECVD是特别优选的沉积方法，并且容许双频等离子体发生的PECVD甚至更优选。具有高频和低频电源的装置包括可自诺发系统(Novellus Systems)(圣约瑟，CA)购得的和工具。低频射频(RF)功率是指频率介于100kHz与2MHz之间的RF功率。LF等离子体源的典型频率范围介于约100kHz至500kHz之间，例如可使用400kHz频率。在硬掩模层沉积期间，LF功率密度通常在约0.001-1.3W/cm2范围内，在特定实施例中为约0.1-0.7W/cm2。HF功率通常在约0.001-1.3W/cm2范围内，并且在特定实施例中为约0.02-0.28W/cm2。高频功率是指频率大于2MHz的RF功率。通常HF RF频率介于约2MHz-30MHz范围内。常用HF RF值包括13.56MHz和27MHz。在某些实施例中，硬掩模的沉积涉及将LF/HF功率比设定为至少约1，例如至少约1.5，例如至少约2。
在PECVD沉积期间，通常以介于0.001sccm至约10000sccm范围内、优选为约1sccm至约1000sccm的流速向处理室中提供反应物气体或蒸气并且使用介于约20℃至约500℃范围内、优选地为约200℃至约450℃的衬底基座温度。在一些实施例中，对硬掩模沉积来说低于约400℃(例如约200℃至约400℃)的温度是优选的。压力可介于约10毫托至约100托范围内，优选地为约0.5托至5托。应理解，前提流速可随衬底大小和室大小而变。
在后端处理中的用途
所提供薄膜可用于多种硬掩模应用中。硬掩模薄膜在后端处理中的实例性应用可由图1A-1K中所示结构来阐释，并且由图3中所示工艺流程图来阐释。参见图3中的说明性工艺流程，所述工艺在301中通过提供具有经暴露电介质层的衬底来开始。衬底通常为上面留有一或多层材料(例如导体或电介质)的半导体(例如硅)晶片。衬底中的经暴露部分含有需要用通孔和沟槽图案化的电介质层。本文所提供硬掩模一般可用于对先前部分中所列多种电介质材料进行图案化。尤其有利的是使用所提供硬掩模材料来图案化介电常数为2.8和更低、例如2.4和更低的ULK电介质，包括机械特性较弱的多孔和有机电介质。如上文所阐释，所提供硬掩模在多个实施例中具有极低应力，并且可显著降低通常在使用高应力硬掩模材料对机械特性较差的ULK电介质进行图案化时出现的压曲和较差图案对准。应注意，在一些实施例中，在脆性ULK电介质与硬掩模之间使用机械特性较强的材料的缓冲层。因此，在一些实施例中，所提供衬底具有位于ULK材料层上的经暴露缓冲层(例如机械特性较强的电介质)。例如，包含k大于2.8的电介质的缓冲层可位于具有较低介电常数的机械特性较弱的电介质上。例如，缓冲层包含选自由以下各项组成的群组的材料：碳掺杂氧化硅(SiCOH)、TEOS(原硅酸四乙酯)-沉积氧化物、各种硅酸盐玻璃、氢倍半硅氧烷(HSQ)和甲基倍半硅氧烷(MSQ)，其可位于多孔和/或有机电介质上，所述多孔和/或有机电介质可包括聚酰亚胺、聚降冰片烯、苯并环丁烯等。ULK电介质和缓冲层电介质可通过(例如)旋涂方法或PECVD来沉积。在一些实施例中，将电介质和/或缓冲层沉积在与硬掩模层所沉积模件相同的PECVD模件中。此提供相对于氮化钛硬掩模的另一优点，氮化钛硬掩模的沉积需要PVD模件。在操作303中将硬掩模材料沉积至PECVD处理室中的电介质层上(或沉积至缓冲层上，其通常也是电介质)。之后，任选地沉积一个或一个以上抗反射层(例如底部抗反射涂层(BARC))，之后在操作305中在硬掩模上方沉积光致抗蚀剂。应注意，光致抗蚀剂不一定与硬掩模材料直接接触，因为一个或一个以上抗反射层通常位于硬掩模与光致抗蚀剂之间。之后，在操作307中，在电介质层中使用所沉积硬掩模和光刻图案化来蚀刻通孔和/或沟槽。适宜蚀刻包括先前部分中所述RIE，其中在对于蚀刻具有高蚀刻选择性的经暴露硬掩模存在下蚀刻电介质材料。
可使用多种光刻方案来形成凹陷特征的期望图案，所述光刻方案可包括沉积并移除多个光致抗蚀剂层、沉积填充剂层等。这些光刻方案为业内已知，并且不再详细阐述。使用首先界定沟槽然后形成部分通孔的方案作为图1A-1K中的图解实例。然而，应理解，后端处理可使用多种其它方案。在形成通孔和/或沟槽后，在309中用金属(例如电沉积铜或其合金)填充通孔和/或沟槽，并且在操作311中通过(例如)CMP或适宜湿式或干式蚀刻来移除硬掩模薄膜。在一些实施例中，含有过氧化物的湿式蚀刻或CMP组合物(例如含有过氧化氢的酸性浆液)优选用于硬掩模移除。
图1A-1K展示根据一说明性处理方案在后端处理期间部分已制成的半导体衬底的示意性横截面视图。图1A展示半导体衬底(下伏硅层和有源器件未显示)中具有包埋于第一电介质层103(例如ULK电介质)中的铜层101的部分，其中扩散屏障层105(例如包括Ta、Ti、W、TaNx、TiNx、WNx或其组合)位于电介质与铜之间的界面处。电介质扩散屏障层(也称作蚀刻终止层)107、例如氮化硅或氮掺杂碳化硅层位于铜101和电介质103的顶上。第二电介质层109(例如通过旋涂或PECVD沉积的ULK电介质)位于电介质扩散屏障层107的顶上。由于电介质层109可能机械特性较差，并且在硬掩模沉积期间可能受损，故将机械特性较强的电介质缓冲层111(例如TEOS电介质或碳掺杂氧化硅(SiCOH))沉积至层109上。通过PECVD将包括本文所述高硬度材料的硬掩模层113沉积至缓冲层111上。与电介质扩散屏障层107不同，硬掩模层113沉积在不包括经暴露金属的表面上。通过旋涂方法将光致抗蚀剂层115沉积在硬掩模113上方。通常将一个或一个以上抗反射层直接沉积在硬掩模与光致抗蚀剂之间。为保持图像清晰，未显示所述抗反射层。
在已沉积光致抗蚀剂115之后，使用标准光刻技术对其进行图案化，从而形成宽度为t的开口，其可用于随后形成沟槽。所得具有经图案化光致抗蚀剂层115的结构展示于图1B中。之后，给位于已移除光致抗蚀剂下方的硬掩模层113开口(蚀刻)，从而形成经暴露电介质111的图案，如图1C中所示。剩余硬掩模可用于在光致抗蚀剂移除和随后的电介质蚀刻期间保护电介质。之后，通过(例如)灰化自所述结构移除光致抗蚀剂层115，并形成具有经暴露图案化硬掩模113的结构。在此阶段，开始进行图案化以形成通孔。为图案化通孔，将可包含易移除电介质(例如HSQ或MSQ)的填充剂层117沉积在所述结构的表面上方，从而填充硬掩模中的开口，如图1E中所示。之后，将第二光致抗蚀剂层119沉积在填充剂层117上方(二者之间存在可选抗反射层)，从而形成图1F中所示结构。然后对光致抗蚀剂119进行图案化以形成宽度为V的开口，其可用于形成通孔，如结构1G中所示。之后，移除所述光致抗蚀剂图案下方的硬掩模，并在电介质109中使用(例如)RIE部分蚀刻通孔。移除光致抗蚀剂119和填充剂层117，从而形成具有部分蚀刻通孔和经界定沟槽的结构，如图1H中所示。之后，继续蚀刻电介质层111和109直至通孔到达蚀刻终止层107，随后将其蚀刻穿透以暴露通孔底部的金属层101，如图1I中所示。随后通过PVD保形地沉积扩散屏障材料层105以在凹陷特征内和场区中给衬底加里衬。随后用金属121(例如电沉积铜或其合金)填充凹陷特征，且通常在所述场中有一定过负荷，从而形成图1J中所示的结构。之后，自所述结构的场区移除金属过负荷、扩散屏障材料105、硬掩模层113和电介质缓冲层111，从而形成部分已制成的器件，其具有位于低k电介质层109中的金属互连，如图1K中所示。在其它处理方案中，不会移除缓冲层111并且其可保留在衬底上。
如图1A-1K中所示涉及形成部分通孔的处理方案阐释一种用于低k电介质的可能的图案化方案。本文所提供硬掩模材料可用于多种其它处理方案中，包括通孔优先和沟槽优先两种方案。
在前端外理中的用途
所提供硬掩模的另一说明性用途是在前端处理期间保护多晶硅。多晶硅广泛用于形成半导体晶片上的有源器件(例如晶体管)。在一些实施例中，将所提供硬掩模材料沉积至多晶硅上，并且使用其在用于有源器件制造的各种处理操作期间保护多晶硅。值得注意的是，在前端处理的许多实施例中，所提供硬掩模层并非牺牲品并且保留在最终器件中且与多晶硅接触。
说明性前端处理方案展示于图4的工艺流程图中，并且通过图2A-2E中所示部分已制成的结构的示意性横截面视图来进一步阐释。参见图4，所述工艺始于401，其提供具有位于氧化物层(例如氧化硅、氧化铪等)上方的经暴露多晶硅层的衬底。在其它实施例中，多晶硅可位于不同有源层的上方。氧化物通常位于单晶硅层上。为使氧化物和多晶硅层图案化，在多晶硅层上方沉积两个硬掩模层。将第一硬掩模直接沉积至多晶硅层上并且其包括本文所述材料，例如SiCx(经掺杂或无掺杂)、SixByCz、SixByNz、SixByCzNw、BxNy、BxCy和GeNx，如操作403中所示。硬掩模是通过CVD技术、更优选地通过PECVD来沉积。之后，在操作405中在第一硬掩模上方沉积可灰化硬掩模(例如基本上由碳(任选地存在氢)组成的硬掩模)。可灰化硬掩模也可通过CVD技术(例如通过PECVD沉积)使用烃前体来沉积。之后，在可灰化硬掩模上沉积光致抗蚀剂层并且根据需要对光致抗蚀剂进行图案化，如操作407中所示。可任选地在可灰化硬掩模与光致抗蚀剂之间沉积一个或一个以上抗反射层，其未显示以保持图像清晰。具有未图案化光致抗蚀剂的说明性结构展示于图2A中，其中层201是单晶硅层。位于硅层201上的层203是氧化物层。氧化物层203顶上的层205是多晶硅层。本文所述硬掩模材料207直接位于多晶硅205顶上，并且可灰化硬掩模(例如碳硬掩模)209位于第一硬掩模层207上方。光致抗蚀剂层211位于可灰化硬掩模209上方(二者之间的可选抗反射层未显示)。在光致抗蚀剂图案化后获得的结构展示于图2B中，其显示在两个位置移除光致抗蚀剂，从而保留两个位置之间的部分。
再次参见图4，所述工艺遵循操作409使用用于图案化的可灰化硬掩模在多晶硅和氧化物层中蚀刻期望图案。此展示于结构2C-2E中。在结构2C中，在光致抗蚀剂图案化后暴露的部分处给可灰化硬掩模层209开口(蚀刻)。之后，完全移除光致抗蚀剂211，并且在未受可灰化硬掩模层209保护的部分处蚀刻第一硬掩模层207、多晶硅层205和氧化物层203，从而提供图2D中所示的结构。
再次参见图4，在操作411中，通过(例如)氧等离子体处理移除可灰化硬掩模，同时在多晶硅层上保留含有选自由以下各项组成的群组的材料的第一硬掩模层：SiCx(经掺杂或无掺杂)、SixByCz、SixByNz、SixByCzNw、BxNy、BxCy和GeNx。所得结构展示于图2E中。在随后的前端处理期间可保留硬掩模层207并且其可用于在多个后续操作期间(例如在将掺杂剂植入晶体硅期间)保护多晶硅。应注意，所述工艺序列中的硬掩模材料并不发挥实际掩蔽作用(掩蔽是通过可灰化硬掩模209来达成)，而是主要用于保护多晶硅。根据集成方案，硬掩模207可在后续前端操作中(例如在清洁中的干式或湿式蚀刻期间，或在用于界定闸的氧化物蚀刻期间)用于掩蔽。硬掩模材料可最终自最终器件移除，或可保留在器件中，这取决于所用集成方案。
上述后端和前端应用是作为实例性序列来提供，并且应理解，所提供材料可用于多种需要高硬度材料来保护下伏层的其它工艺中。
现在将详细阐述适宜硬掩模材料的制备。
多层碳化硅薄膜
在一个实施例中，提供具有高硬度和低应力的多层碳化硅薄膜。具体来说，在一些实施例中，所述薄膜的硬度大于约12GPa，例如大于约18GPa，并且应力介于约-600MPa-600MPa之间，例如介于约-300MPa-300MPa之间。所述薄膜是通过沉积经掺杂或无掺杂碳化硅材料的子层并在沉积各子层后实施致密等离子体后处理来形成。
尽管碳化硅可使用多种方法来沉积，但在一些实施例中，优选地在一个PECVD装置中沉积子层并实施等离子体后处理。各子层的厚度通常小于约，例如小于约，从而使材料可更完全地致密化。沉积可涉及任一数量子层的形成和等离子体处理以获得适宜硬掩模厚度。在一些实施例中，沉积至少2个子层，例如至少10个子层，或至少约20个子层。
形成多层碳化硅薄膜的实例性工艺流程图展示于图5A中。在操作501中，将半导体衬底(例如具有经暴露电介质层或经暴露多晶硅层的衬底)提供至PECVD处理室中。PECVD处理室含有用于引入前体的入口和等离子体发生器。在一些实施例中，优选者为具有HF和LF发生器组件的双频RF等离子体发生器。
在操作503中，形成经掺杂或无掺杂碳化硅的第一子层，其中沉积包含使含硅前体流入处理室中并形成等离子体。在一实例中，使用HF RF频率为约13.56MHz并且LF RF频率为400kHz的双频等离子体。在此实例中，HF功率密度为约0.04-0.2W/cm2，并且LF功率密度为约0.17-0.6W/cm2。
可使用多种含硅前体，包括有机硅前体，例如烷基硅烷、烯基硅烷和炔基硅烷。在一些实施例中，优选者为饱和前体，例如四甲基硅烷、三异丙基硅烷和1，1，3，3-四甲基1，3-二硅环丁烷。
在一些实施例中，含硅前体包括碳，如上文实例中所述。在其它实施例中，可在处理气体中使用无碳含硅前体(例如硅烷)和单独含碳前体(例如烃)。此外，在一些实施例中，处理气体可包括烃和有机硅前体。
通常将含硅前体与载气(例如惰性气体，例如He、Ne、Ar、Kr或Xe)一起引入处理室中。在一些实施例中，沉积处理气体中可包括H2。在一个实例中，沉积处理气体基本上由四甲基硅烷(流速为约500-2,000sccm)和氦(流速为约3-5slm)组成。
若需要形成经掺杂碳化硅层，则将适宜掺杂剂添加至处理气体中。例如，可将N2、NH3、N2H4、胺、或不同含氮前体添加至处理气体中以形成氮掺杂碳化硅。可添加诸如二硼烷等含硼前体以形成含硼碳化硅。可添加含磷前体(例如PH3)以形成磷掺杂碳化硅。
在点燃等离子体并且已形成期望厚度的碳化硅子层后，在操作505中自处理室移除含硅前体。在一些实施例中，所述移除是通过用吹扫气体吹扫处理室来完成的，所述吹扫气体可含有选自由以下各项组成的群组的气体：惰性气体(例如He、Ar)、CO2、N2、NH3、H2和其混合物。在一些实施例中，He、Ar、H2或其各种混合物是优选的吹扫气体。在操作507中，在完全移除含硅前体后，将等离子体处理用处理气体(其可与吹扫气体相同或不同)引入处理室中并优选地在LF/HF功率比为至少约1.5、例如至少约2的条件下用等离子体处理第一子层。在操作509中，重复沉积和等离子体后处理以形成含有至少2个子层、例如至少10个子层的多层薄膜。经薄膜致密化所需的时间长度实施各子层的等离子体后处理，并且所述时间长度可取决于子层厚度。在一些实施例中，经约5-25秒实施等离子体后处理，例如每个子层实施约8-15秒。
发现所得薄膜的结构和特性与习用碳化硅薄膜不同。人们意外地发现，通过多致密等离子体后处理制备的多层薄膜可同时具有高硬度和低应力，而习用沉积方法不能达成此结果。
这些薄膜的结构表征显示，所述薄膜的红外(IR)光谱具有特征性的高Si-C/Si-H和Si-C/C-H峰比率，其中所述比率是指中心位于约760-800cm-1(Si-C)、2070-2130cm-1(Si-H)和2950-3000cm-1(C-H)处的相应IR峰面积比率。
在一些实施例中，IR光谱中Si-C峰相对于C-H峰的面积比为至少约50并且Si-C/Si-H比为至少约20。所提供薄膜通常还具有至少约2g/cm3的密度。
图5B展示未经等离子体后处理获得的单层无掺杂碳化硅薄膜的IR光谱(曲线a)和经多致密等离子体处理获得的多层无掺杂碳化硅薄膜的IR光谱(曲线b)。在2.1托的压力下通过使含有四甲基硅烷(流速为1,000sccm)和氦(流速为3000sccm)的处理气体流动而在300mm晶片上沉积单层薄膜。在沉积期间使用LF功率密度为约0.25W/cm2并且HF功率密度为约0.13W/cm2的双频等离子体。对于子层沉积，在相同条件下沉积多层薄膜，但其另外包括在各子层沉积后实施的等离子体后处理。后处理涉及在2.1托的室压下使作为后处理气体的氩以3slm的速率流入处理室中，和形成LF功率密度为约0.25W/cm2并且HF功率密度为约0.13W/cm2的双频等离子体。所得单层薄膜的特征在于SiC/SiH面积比为约15。经致密等离子体处理形成的所得多层薄膜的特征在于SiC/SiH IR峰面积比为约24。多层薄膜的杨氏模量为约170GPa并且硬度为约20.4GPa，而单层薄膜的杨氏模量为约95GPa并且硬度仅为约12GPa。单层薄膜和多层薄膜的应力值分别为-20MPa和179MPa。
图5C展示两个使用致密等离子体后处理制备的多层无掺杂碳化硅薄膜的应力和硬度值和两个未经后处理制备的单层无掺杂碳化硅薄膜的应力和硬度值。图5D展示相同薄膜的应力和杨氏模量值。表1概述薄膜的沉积和后处理条件。
表1.
所有薄膜都是在约2托的压力下使用四甲基硅烷与氦的混合物作为沉积处理气体来制备。在所有沉积情形下都使用双频等离子体发生。HF和LF等离子体的功率密度列示于表中，其中所述功率密度是通过将功率除以衬底面积来计算。薄膜A和D是未经等离子体后处理制备的单层薄膜。可见，这些薄膜不能同时具有高硬度和低应力。例如，薄膜A尽管相对较硬(22.4GPa)，但具有-830MPa的极高压缩应力。薄膜D尽管应力较小(-20MPa)，但仅具有12GPa的中等硬度。
薄膜B和C是多层薄膜，其中在各碳化硅子层沉积后实施等离子体后处理。在约2托的压力下使用氩作为等离子体处理气体。使用双频等离子体发生进行等离子体后处理。HF和LF等离子体的功率密度列示于表中。意外的是，人们发现多层薄膜同时具有高硬度(和/或模量)和低应力。例如，薄膜B具有20.86GPa的硬度和-412MPa的应力(所述应力小于薄膜A的应力的二分之一)。此外，多层薄膜C具有20.4GPa的高硬度和179MPa的拉伸应力。薄膜C的硬度大于薄膜D硬度的1.5倍。应注意，除了等离子体后处理以外，薄膜C与D是在相同条件下沉积的。可见，等离子体后处理使薄膜更硬并且不会使薄膜的压缩应力出现不可接受的增加。
在一些实施例中，优选地使用LF功率大于HF功率(例如LF/HF功率比为至少约1.5或至少约2)的双频等离子体对碳化硅子层实施后处理。意外的是，提高在后处理期间所用LF/HF功率之比可改良所得薄膜的特性。提高LF/HF功率比可提高所得薄膜的折射率，折射率是与薄膜硬度呈正相关的参数。在一些实施例中，提供折射率为至少约2.25、例如至少约2.30的多层碳化硅薄膜。薄膜折射率随LF/HF功率比的增加而增加展示于表2中。
表2.
薄膜编号 后处理每工位HF功率，W 后处理每工位LF功率，W 折射率
1 114 211 2.3021
2 325 0 2.2308
3 114 111 2.2527
含硼硬掩模薄膜
在另一方面中，提供含硼硬掩模薄膜。含硼薄膜包括选自由以下各项组成的群组的材料：SixByCz、SixByNz、SixByCzNw、BxNy和BxCy。在一些实施例中，这些材料经改造而具有高硬度(例如硬度为至少约12GPa，优选地至少约16GPa)和低应力(例如应力介于约-600与600MPa之间，优选地介于约-300与300MPa之间)。有利地，在一些实施例中，提供无压缩应力的含硼薄膜，例如具有极低拉伸应力(例如介于约0-300MPa之间)的薄膜。此外，含硼薄膜的亲水性通常强于无掺杂碳化硅薄膜，并且可更易于通过CMP(例如使用含有过氧化氢的酸性浆液)来移除。一般来说，含硼硬掩模可通过多种方法来制备，例如基于CVD的技术和基于PVD的技术。在一些实施例中，对于制备含硼硬掩模来说，PECVD是优选的。
参见图6，其展示在后端处理中使用含硼硬掩模的实例性工艺流程。所述工艺在601中通过在PECVD处理室中提供包含经暴露电介质层的半导体衬底来开始。电介质层可为(例如)超低k电介质层(例如k小于约2.8，例如小于约2.4)或具有较高介电常数的缓冲电介质层。
在操作601中，沉积选自由以下各项组成的群组的高硬度低应力含硼硬掩模薄膜：SixByCz、SixByNz、SixByCzNw、BxNy和BxCy。所述沉积是通过使包含适宜前体的处理气体流入处理室并形成等离子体来实施。在一些实施例中，双频等离子体是优选的。在一些实施例中，在LF等离子体的功率密度大于HF等离子体的功率密度(例如LF/HF功率比为至少约1.5，例如至少约2)时，获得特别优良的薄膜参数。
在沉积薄膜后，在605中对电介质进行图案化，从而形成沟槽和/或通孔，例如如参见图1A-1K所述。含硼薄膜可在通过RIE对电介质实施干式蚀刻期间用作硬掩模。之后，在已在电介质中形成通孔和/或沟槽后，在操作607中用金属对其进行填充。之后，通常在移除金属过负荷后，在609中通过CMP移除含硼硬掩模。
SixByCz的PECVD沉积可通过使用含有含硅前体、含硼前体和含碳前体的处理气体来完成。这些前体中的一或多者可为相同分子。例如，四烷基硅烷既可作为含碳前体也可作为含硅前体来发挥作用。通常使用二硼烷作为含硼前体，可使用烷基硅烷(例如四甲基硅烷)、烯基硅烷和炔基硅烷作为含硅和含碳前体。此外，可使用饱和和不饱和烃(CxHy)作为含碳前体，并且可使用SiH4作为含硅前体。
SixByCzNw的沉积可通过在包含含硅前体、含硼前体、含碳前体(如上所述)和含氮前体的处理气体中形成等离子体来完成。含氮前体可包括氨、肼、N2和其混合物。此外，含氮前体可与含碳前体相同并且可包括胺，例如单烷基胺、二烷基胺和三烷基胺。含氮前体可与含硼前体相同并且可包括四甲基环硼氮烷。此外，含氮前体可与含硅前体相同，例如硅氨烷。
SixByNw的沉积可通过在包含含硅前体(例如SiH4)、含硼前体(例如二硼烷)和含氮前体(例如氨、肼、N2和其各种混合物)的处理气体中形成等离子体来完成。
BxNy可使用包含含硼前体(例如二硼烷)和含氮前体(例如氨、肼、N2和其混合物)的处理气体来沉积。
BxCy可使用包含含硼前体(例如二硼烷)和含碳前体(例如饱和或不饱和烃)的处理气体来完成。诸如氦或氩等惰性载气通常是在这些含硼薄膜的沉积期间所用处理气体的一部分。在一些实施例中，在处理气体中也包括H2。
图6B展示各种通过PECVD沉积的SixByCz、SixByNz、SixByCzNw薄膜的硬度和应力参数。图6C展示相同薄膜的杨氏模量和应力参数。所获得薄膜的沉积条件和特性列示于表3中。
表3.
所有薄膜都是在介于约2至约4托范围内的压力下使用双频等离子体沉积在300mm晶片上，其中HFRF功率密度介于约0.08至约0.30范围内，并且LFRF功率密度介于约0.10至约0.24W/cm2范围内。
在一个实施例中，SixByCz薄膜是使用基本上由B2H6、四甲基硅烷(4MS)和He组成的处理气体来沉积。B2H6的流速可在介于约2,000-4,000sccm之间的范围内，优选地介于约3,500-4,000sccm之间，而四甲基硅烷的流速可介于约1,000-1,500sccm范围内。优选地使用介于约3-8slm之间的载气(例如，He)流速。在一些实施例中使用HFRF功率密度介于约0.04-0.26W/cm2之间并且LFRF功率密度介于约0.14-0.53W/cm2之间的双频等离子体。
人们意外地发现，所获得薄膜的硬度高度依赖于B2H6与四甲基硅烷(4MS)的比率。优选地使用至少约2(例如，至少约3)的B2H6/4MS流速比，以获得高硬度富硼薄膜。
图6D说明SixByCz薄膜的硬度随B2H6/4MS流速比而变。可见，通过将流速比从约0.5提高至约3.5可将硬度提高约2倍。不同流速比的相应硬度和应力值展示于表3中。
在结构上，具有高硬度和高杨氏模量的薄膜的特征在于高B-C键含量。在一些实施例中，优选者为BC/[BC+SiC]IR峰面积比为至少约0.35的高硬度薄膜。所述比率是指中心位于约1120-1160cm-1(B-C)和760-800cm-1(Si-C)处的相应IR峰面积的比率。
图6E说明各种SixByCz薄膜的杨氏模量和应力参数随BC/[BC+SiC]面积比而变的依赖性。可见，BC/[BC+SiC]小于约0.3的薄膜比具有较高B-C键含量的薄膜显著较软。表4概述关于三种SixByCz薄膜的所得数据。所有三种薄膜都是在2.1托压力下使用HFRF功率密度为约0.12W/cm2并且LFRF功率密度为约0.22W/cm2的双频等离子体以由B2H6(流速从500sccm变至3500sccm)、4MS(流速为1,000sccm)和He(流速为3,000sccm)组成的处理气体来沉积。随B-C含量而变的硬度、应力和杨氏模量参数说明于表4中。
表4.
薄膜 BC/[BC+SiC] 应力，MPa 硬度，GPa 模量，GPa
1.SixByCz 0.386 439 17.3 163
2.SixByCz 0.22 211 12.29 103
3.SixByCz 0.364 418 15.15 138
在一些实施例中，优选地使用LF功率大于HF功率(例如LF/HF功率比为至少约1.5，至少约2，例如至少约3)的双频等离子体来沉积SixByCz。人们发现，提高沉积期间所用LF/HF功率比可改良所得薄膜的特性。提高LF/HF功率比可提高所得薄膜的折射率，其与薄膜硬度呈正相关。在一些实施例中，提供折射率为至少约2.3、例如至少约2.5、例如至少约2.6的SixByCz薄膜。随LF/HF功率比增加而提高的薄膜折射率展示于表5中。
表5.
薄膜编号 LF/HF功率比 折射率
I.SixByCz 1.86 2.518
II.SixByCz 4.33 2.5714
III.SixByCz 3.05 2.6131
IV.SixByCz 0.81 2.3382
在SixByNz薄膜中，薄膜的重要结构特征是B-N键的含量，其是使用IR光谱中的BN/[BN+SiN]峰面积比来量化，其中所述比率是指中心位于约1400cm-1(B-N)和820-850cm-1(Si-N)处的相应IR峰面积的比率。
图6F显示，应力和杨氏模量二者都高度依赖于此参数。具体来说，压缩应力随B-N键含量增加而快速增大。在一些实施例中，优选者为BN/[BN+SiN]小于约0.7、例如小于约0.6的SixByNz薄膜。B-N键含量可根据需要通过适当改变含硅前体和含硼前体的流速来调节。表6展示具有不同BN/[BN+SiN]比率的薄膜的薄膜特性。
表6
如先前所提及，含硼薄膜非常适合于硬掩模应用。含硼薄膜的一个独特优点是其亲水性，并且其易于通过CMP来移除。图6G展示各种SixByCz薄膜使用接触角测试与无掺杂碳化硅薄膜相比的亲水性，其中将一滴水置于薄膜上。测量薄膜上水滴的接触角，较低接触角对应于具有较强亲水性的薄膜。测试表3中所列示的SixByCz薄膜4-6，并获得38-42°的接触角。相反，无掺杂碳化硅薄膜的疏水性显著较强，如显著较高的66°接触角所证实。
氮化锗硬掩模薄膜
在另一方面中，提供GeNx硬掩模薄膜。在一些实施例中，这些薄膜的特征在于至少约100GPa、例如至少约130GPa的高杨氏模量和高密度(例如密度大于约4g/cm3)。GeNx薄膜在多种后端和前端处理方案中可用作硬掩模，并且在用于图案对准的激光波长下足够透明，并且在使用后易于通过CMP或湿式蚀刻技术自衬底移除。
在一些实施例中，优选地使用富锗GeNx硬掩模薄膜。所述富锗薄膜的锗浓度为至少约60原子％，例如至少约70原子％，例如至少约75原子％(不包括氢)。高锗含量使氮化锗薄膜在所述薄膜已用于图案化之后对CMP和湿式蚀刻移除更敏感。在一些实施例中，移除是通过在CMP或湿式蚀刻操作中使硬掩模与包含过氧化氢的组合物接触来完成。例如，可使用含有过氧化氢的酸性CMP浆液。
在一实例中，制备锗浓度为约79原子％锗，杨氏模量为约144GPa并且密度为约4.4g/cm3的GeNx硬掩模薄膜。
氮化锗硬掩模一般可使用多种CVD和PVD技术来制备，其中阐述PECVD来作为说明性实例。参照图7中所示后端工艺流程图来制备，所述工艺在701中通过在PECVD处理室中提供包含经暴露电介质层的半导体衬底来开始。在操作703中，沉积锗含量为至少约60原子％的GeNx硬掩模薄膜。沉积是通过将包含含锗前体(例如锗烷)和含氮前体(例如NH3、N2、N2H4和其各种混合物)的处理气体引入处理室中并形成等离子体以沉积氮化锗层来实施的。沉积处理气体可任选地包括惰性气体，例如氦或氩。含氮前体与含锗前体的流速比经选择以形成富锗氮化锗薄膜.在一实例中，倘若前体为锗烷和氨，则使用至少约0.05的锗烷与氨的比率。
在一说明性实例中，通过在介于约350-450℃之间的温度下使基本上由锗烷(流速介于约50-100sccm之间)、NH3(流速介于约600-1200sccm之间)和N2(流速为约12slm)组成的处理气体流入处理室中并形成双频等离子体以在衬底上沉积氮化锗薄膜而在300mm晶片上制备GeNx硬掩模，其中所述温度是指基座处的温度。在此图解实例中，沉积期间的压力介于约2.5-4托之间。在此说明性沉积工艺中使用频率为约13.56MHz(功率密度为约0.18W/cm2)的HF RF组件和频率为约400kHz(功率密度为约0.23W/cm2)的LF RF组件。在一些实施例中，优选地使用功率密度大于HF组件的LF组件。
再次参见图7中的工艺流程图，在已沉积氮化锗薄膜后，在操作707中对电介质进行图案化以形成沟槽和/或通孔，例如如图1A-1K中所示。在干式蚀刻图案化期间，例如在电介质的反应性离子蚀刻(RIE)期间，可使用氮化锗硬掩模。例如，可在经暴露GeNx硬掩模存在下使用包含CxFy(例如CF4)、惰性气体(例如Ar)和氧化剂(例如O2)的处理气体通过使具有经暴露硬掩模和电介质层的衬底与等离子体接触而在电介质中蚀刻通孔和/或沟槽。可使用其它干式蚀刻，例如使用包含Cl2和N2的处理气体实施等离子体蚀刻。
在已对电介质进行图案化后，在操作707中用金属填充通孔和/或沟槽。例如，可通过电镀使铜沉积至凹陷特征中。之后在操作709中，通过CMP移除硬掩模。例如，此可在铜过负荷和扩散屏障材料的CMP移除期间完成。在一些实施例中，使用具有酸性pH并且包含过氧化物(例如过氧化氢)的CMP浆液来移除GeNx硬掩模。在其它实施例中，GeNx硬掩模薄膜可通过湿式蚀刻(例如使用包含H2SO4和H2O2的溶液，其可以3∶1的比率存在)来移除。
图7中的工艺流程图展示后端处理方案。GeNx薄膜也可在前端处理中用作硬掩模。此外，在湿式蚀刻期间，例如在使用含氟化物湿式蚀刻化学方法对氧化硅基材料进行图案化期间，氮化锗薄膜可用作硬掩模。
装置
一般可在不同类型的装置中沉积本文所述硬掩模材料，包括CVD和PVD装置。在一优选实施例中，所述装置是PECVD装置，其包括HFRF和LFRF电源。适宜装置的实例包括可自位于圣约瑟，CA的诺发系统公司购得的和工具。
一般来说，所述设备将包括一个或一个以上室或“反应器”(有时包括多个工位)，其可容纳一个或一个以上晶片并且适于进行晶片处理。每一室可容纳一个或一个以上供处理晶片。所述一个或一个以上室将晶片维持在经界定位置(在所述位置内移动或不移动，例如旋转、振动或其它搅动)。在一些实施例中，在处理期间将正在进行硬掩模层沉积的晶片从反应器内的一个工位转移至另一个工位。在处理时，通过基座、晶片卡盘和/或其它晶片固持设备将每一晶片固持就位。对于欲加热晶片的操作，所述设备可包括加热器，例如加热板。
图8提供绘示经布置用于实施本发明的适宜PECVD反应器的各种反应器组件的简单框图。如图所示，反应器800包括处理室824，其围封反应器的其它组件并且用于容纳由电容器类系统产生的等离子体，所述电容器类系统包括结合接地加热器模块820工作的莲蓬头814。高频RF发生器804和低频RF发生器802连接至匹配网络806，所述匹配网络806又连接至莲蓬头814。
在反应器内，晶片基座818支撑衬底816。所述基座通常包括卡盘、叉形件或起模顶杆以在沉积反应期间和各沉积反应之间固持并转移所述衬底。所述卡盘可为静电卡盘、机械卡盘或可用于工业和/或研究中的各种其它类型的卡盘。
通过入口812引入处理气体。将多源气体管线810连接至歧管808。气体可预混合或不预混合。采用适宜阀控和质流控制机构来确保在所述工艺的沉积和等离子体处理阶段期间递送正确的气体。如果以液体形式递送化学前体，则采用液体流控制机构。随后在所述液体到达沉积室之前，在加热至高于所述液体汽化点的歧管中运输期间，使液体汽化并与其它处理气体混合。
处理气体通过出口822离开室824。真空泵826(例如，一级或两级机械干式泵和/或涡轮分子泵)通常抽出处理气体并通过闭合回路控制的流动限制装置(例如节流阀或钟摆阀)维持反应器内的适宜低压。
在多个实施例的一者中，可使用多工位设备来沉积硬掩模层。所述多工位反应器使得可在同一室环境中同时运行不同或相同的过程，进而提高晶片处理的效率。图9中绘示此设备的一个实例。其展示俯视图的适宜性图示。设备室901包含四个工位903-909。一般来说，在多工位装置的单一室内任何数量的工位都是可能的。工位903用于载入和卸载衬底晶片。工位903-909可具有相同或不同功能，并且在一些实施例中可在不同工艺条件下(例如，在不同温度方案下)操作。
在一些实施例中，将整个硬掩模层沉积在装置的一个工位中。在其它实施例中，使硬掩模层的第一部分沉积在第一工位中，然后将晶片转移至第二工位，其中沉积同一硬掩模层的第二部分，如此等等，直至晶片返回第一工位并离开所述装置。
在一实施例中，碳化硅子层的沉积和等离子体后处理是在装置中的一个工位中进行。在其它实施例中，子层的沉积是在一个或一个以上专用工位中进行，而等离子体后处理是在一个或一个以上不同工位中进行。
在一实施例中，工位903、905、907和909都用于沉积硬掩模层。使用分度盘911来将衬底抬离基座并且准确地将衬底定位于下一处理工位处。在将晶片衬底载入工位903后，将其依次转位至工位905、907和909，其中在各工位处沉积硬掩模层的一部分。在工位903处卸载经处理晶片，并用新晶片装填所述模件。在正常操作期间，单独衬底占据各工位并且在每次重复所述过程时将衬底移动至新工位。因此，具有四个工位903、905、907和909的装置容许同时处理四个晶片。
工艺条件和工艺流程自身可受控制器单元913控制，所述控制器单元包含用于监控、维持和/或调节某些工艺变量(例如，HF和LF功率、前体流速、温度、压力和诸如此类)的程序指令。控制器包括用于实施本文所述任一硬掩模沉积过程的程序指令。例如，在一些实施例中，控制器包括程序指令用于沉积碳化硅子层(即用于使适宜处理气体流动和使用所要求功率参数生成等离子体)、用吹扫气体吹扫室、用等离子体处理气体对所述子层实施等离子体处理和将所述沉积和等离子体处理过程重复实施所需次数(例如沉积并处理至少10个子层)。在一些实施例中，控制器包括用于沉积含硼硬掩模的程序指令(其包括如先前所述用于使具有适宜组成的处理气体流动的指令)和用于使用适宜功率水平(例如LF/HF功率比为至少约1.5)生成等离子体的程序指令。在其它实施例中，控制器包括用于沉积GeNx硬掩模的程序指令，其包括用于使包含含锗前体和含氮前体的处理气体以一定流速流动的指令，其优选地导致形成含有至少约60原子％锗的薄膜。所述控制器可包含用于不同装置工位的不同或相同指令，由此允许所述装置工位独立或同步操作。
应理解，本文所述实例和实施例仅出于说明性目的，并且所属领域技术人员可根据所述实例和实施例了解各种修改或改变。尽管为清晰阐述起见已省略各种细节，但可实践各种设计替代方案。因此，本文各实例应视为说明性而非限定性，并且本发明并不限于本文所述细节，而是可在随附权利要求书的范畴内进行修改。应理解，在某些实施例中，硬掩模薄膜在光刻术中可能并不一定积极地用于掩蔽，而是仅简单地用作下伏材料的硬质保护层。

Claims (18)

1.一种在半导体衬底上形成硬掩模薄膜的方法，所述方法包含：
在等离子体增强型化学气相沉积(PECVD)处理室中接收半导体衬底；和
形成具有至少约100GPa杨氏模量的富锗GeNx硬掩模薄膜，
其中所述富锗GeNx硬掩模薄膜通过使用LFRF和HFRF等离子体进行PECVD而形成，其中LFRF功率水平高于HFLF功率水平。
2.如权利要求1所述的方法，其中所述薄膜包含至少约60原子％锗，在不包括氢时。
3.如权利要求2所述的方法，其中所述富锗薄膜包含至少约70原子％锗，在不包括氢时。
4.如权利要求1所述的方法，其中所述薄膜的密度为至少约4g/cm3。
5.如权利要求4所述的方法，其中所述薄膜在用于对准的波长下是实质上透明的。
6.如权利要求5所述的方法，其中所述波长是在光谱的可见或近IR部分中。
7.如权利要求1所述的方法，其中通过在等离子体中将所述半导体衬底与包含含锗前体和含氮前体的处理气体接触来形成所述薄膜。
8.如权利要求7所述的方法，其中所述含锗前体包含锗烷且其中所述含氮前体包含氨。
9.如权利要求8所述的方法，其中所述锗烷与氨的流速的比率为至少约0.05。
10.如权利要求1所述的方法，其中将所述硬掩模薄膜沉积至介电常数小于约3.0的电介质层上。
11.如权利要求1所述的方法，其中将所述硬掩模薄膜沉积至介电常数小于约2.8的多孔电介质层上。
12.如权利要求1所述的方法，其中将所述薄膜形成至厚度介于约到约 之间。
13.如权利要求1所述的方法，进一步包含将光致抗蚀剂层和/或抗反射层沉积至所述GeNx薄膜上。
14.如权利要求13所述的方法，进一步包含使用所述GeNx硬掩模实施光刻工艺，以及在所述光刻工艺完成后移除所述GeNx硬掩模。
15.如权利要求14所述的方法，其中移除所述GeNx硬掩模包含化学机械抛光。
16.如权利要求14所述的方法，其中所述光刻工艺包含在经暴露GeNx薄膜存在下蚀刻电介质层。
17.如权利要求16所述的方法，其中所述蚀刻包含反应性离子蚀刻。
18.一种用于半导体处理的设备，其包含：
(a)PECVD处理室；
(b)载体，其经配置以在沉积期间将半导体衬底固持就位；和
(c)控制器，其包含用于使包含含锗前体和含氮前体的处理气体流动和用于形成等离子体以在所述衬底上沉积具有至少约100GPa杨氏模量的富锗GeNx硬掩模薄膜的程序指令，
其中所述富锗GeNx硬掩模薄膜通过使用LFRF和HFRF等离子体进行PECVD而形成，其中LFRF功率水平高于HFLF功率水平。
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