TWI544105B - 氧化矽薄膜與氮化矽薄膜的沉積方法、薄膜形成設備及半導體元件的製造方法 - Google Patents
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Description
本申請案主張2011年3月30日向日本專利局申請之日本專利申請案2011-076461作為優先權母案,將其所有內容包含於此作為參考。
本發明係關於氧化矽薄膜與氮化矽薄膜的沉積方法、薄膜形成設備及半導體元件的製造方法。
半導體積體電路元件包含沉積結構如沉積了矽薄膜與氧化矽薄膜或非摻雜之矽薄膜與摻雜矽薄膜的沉積結構。
近來伴隨著高積集度的發展,出現了所謂三維化的元件,即在半導體積體電路元件中一裝置如電晶體或記憶體係自半導體晶圓的表面向上沉積。相較於主要包含平面型元件的現有半導體積體電路元件而言,當進行所謂的三維化處理時,沉積結構中的沉積層數目極可觀。例如,專利參考文獻1揭露了一種包含了三維記憶體單元的半導體元件,三維記憶體單元係由沉積複數矽薄膜與氧化矽薄膜或複數非摻雜矽薄膜與摻雜矽薄膜所形成。
沉積結構除矽薄膜與氧化矽薄膜或非摻雜的矽薄膜與摻雜的矽薄膜外,可包含氧化矽薄膜與氮化矽薄膜的組合。
然而在氧化矽薄膜與氮化矽薄膜的沉積結構中,當沉積薄膜的數目增加時,半導體晶圓在室溫下也會逐漸彎折,最後半導體晶圓破裂。當使用尤其二氯矽烷(DCS)氣體與氨氣(NH3)來形成氮化矽薄膜時,上面的現象變得更嚴重。
(專利參考文獻1)為日本特開號2010-225694的專利申請案。
本發明提供一種氧化矽薄膜與氮化矽薄膜的沉積方法,其能夠在沉積氧化矽薄膜與氮化矽薄膜的數目增加時避免已形成有沉積結構的基板更加彎折,本發明亦提供一種能夠執行該沉積方法
的薄膜形成設備以及使用該沉積方法的半導體元件製造方法。
根據本發明的一態樣,提供一種在基板上沉積氧化矽薄膜與氮化矽薄膜的方法,其中硼被添加至氮化矽薄膜的形成氣體中。
根據本發明的另一態樣,提供一種在基板上沉積氧化矽薄膜與氮化矽薄膜的方法,此方法包含:(1)將每一者其上欲形成氧化矽薄膜與氮化矽薄膜之沉積薄膜的複數基板載入處理室中,在處理室中每片基板的側部受到支撐;(2)在形成氧化矽薄膜時將氧化矽材氣體與氧化劑供應至該處理室中;(3)在形成氮化矽薄膜時將矽材氣體、氮化劑與含硼氣體供應至該處理室中;及(4)藉著重覆處理(2)與(3)在複數基板中每片基板的表面與背表面上形成複數氧化矽薄膜與複數氮化矽薄膜的複數沉積薄膜。
根據本發明的另一態樣,提供一種薄膜形成設備,其將氧化矽薄膜與氮化矽薄膜的沉積薄膜形成在基板上,該薄膜形成設備包含:處理室,容納其上欲形成氧化矽薄膜與氮化矽薄膜之沉積薄膜的複數基板,其中每片基板的側部受到支撐;氣體供應機構,將處理中所用的氣體供應至處理室中;排放裝置,排空處理室的內部;及控制器,控制氣體供應機構與排放裝置,其中該控制器控制該氣體供應機構與該排放裝置以執行上述氧化矽薄膜與氮化矽薄膜的沉積方法中的處理(2)至(4)。
根據本發明的另一態樣,提供一種半導體元件的製造方法,此半導體元件包含氧化矽薄膜與氮化矽薄膜重覆沉積於其中的沉積薄膜,此製造方法包含:(1)將每一者其上欲形成氧化矽薄膜與氮化矽薄膜之沉積薄膜的複數基板載入處理室中,在處理室中每片基板的側部受到支撐;(2)在形成氧化矽薄膜時將氧化矽材氣體與氧化劑供應至該處理室中;(3)在形成氮化矽薄膜時將矽材氣體、氮化劑與含硼氣體供應至該處理室中;及(4)藉著重覆處理(2)與(3)在複數基板中每片基板的表面與背表面上形成複數氧化矽薄膜與複數氮化矽薄膜的複數沉積薄膜;及在完成形成該沉積薄膜後,移除形成在複數基板中每片基板的背表面上的該沉積薄膜。
下面說明本發明的額外目的與優點,部分者可藉由施行本發
明所習得或由說明輕易得知。
藉由此後尤其指出的手段設備與組合可實現與獲得本發明的目的與優點。
現在將參考附圖來說明根據上述發現而成就的本發明一實施例。在下面的敘述中,實質上具有相同功能與配置的構件係以相同的參考標號來代表,只有在必要時才會重覆其說明。
此後將參考附圖來說明本發明的實施例。在圖示中類似的參考標號係代表類似的元件。
當薄膜形成溫度返回至室溫時,由於氮化矽薄膜尤其施加應力至基板例如矽晶圓,因此其上沉積了氧化矽薄膜與氮化矽薄膜的基板似乎會破裂。因此,本發明人試著降低從氮化矽薄膜施加至基板上的應力。
在此環境下,本發明人發現,藉由在形成氮化矽薄膜時添加硼至薄膜形成氣體中可降低從氮化矽薄膜施加至基板例如矽晶圓上的應力。
添加硼至薄膜形成氣體中所形成的氮化矽薄膜為SiBN薄膜,在SiBN薄膜中氮化矽(SiN)中包含了硼B。然而,SiBN薄膜與氮化矽(SiN)薄膜之間並無功能上的差異。因此,SiBN薄膜可以取代氧化矽薄膜與氮化矽薄膜例如SiO2薄膜與SiN薄膜之沉積薄膜中的SiN薄膜。
圖1顯示了SiBN薄膜中的硼濃度與從SiBN薄膜施加至矽晶圓的應力間的關係。
如圖1中所示,當硼濃度為0原子%即氮化矽(SiN)薄膜時,施加至矽晶圓的應力約為1142 MPa。
另一方面,當使用硼濃度約為23原子%的SiBN薄膜時,施加至矽晶圓上的應力約為545 MPa,應力明顯地下降了!
此外,當逐漸增加硼濃度時,當SiBN薄膜具有約27原子%的硼濃度時應力降至約338 MPa,當SiBN薄膜具有約29原子%的硼濃度時應力約為271 MPa,當SiBN薄膜具有約31原子%的硼濃度時應力約為168 MPa,當SiBN薄膜具有約34原子%的硼濃度時應力約為8 MPa。
SiBN薄膜的形成氣體的實例係如下所示。
矽材氣體:二氯矽烷(SiH2Cl2:DCS)
氮化劑:氨氣(NH3)
含硼氣體:三氯化硼(BCl3)
當使用批次式垂直薄膜形成設備以化學氣相沉積(CVD)法形成約50 nm薄膜厚度的SiBN薄膜時,其條件的實例係如下所示。
DCS流量:NH3流量=1:1至1:20
BCl3流量=10 sccm至150 sccm
薄膜形成溫度=600℃至800℃
此外,為了改變硼濃度,可在維持DCS流量與NH3流量間的比例(DCS流量:NH3流量)與處理溫度不變的情況下改變BCl3流量。
如上所述,當形成氮化矽薄膜時藉著添加硼至薄膜形成氣體中而形成含硼的氮化矽薄膜例如SiBN薄膜,因此可獲得施加比氮化矽薄膜更少應力至矽晶圓的SiBN薄膜。
SiBN薄膜可取代沉積結構中的SiN薄膜,其中在氧化矽薄膜與氮化矽薄膜的沉積結構中例如複數的SiO2薄膜與複數的SiN薄膜沉積至半導體積體電路元件上的沉積結構中,SiBN薄膜可取代SiN薄膜。藉著以SiBN薄膜來取代SiN薄膜,即便沉積氧化矽薄膜與氮化矽薄膜的數目增加,氧化矽薄膜與氮化矽薄膜的沉積方法能夠避免其上已形成了沉積有上述薄膜的沉積結構的基板彎折增加。
此外,本發明人檢視每一個硼濃度位準下的SiBN薄膜原子組成。
圖2顯示了SiBN薄膜中的硼濃度與SiBN薄膜的原子組成比
間的關係。
如圖2中所示,當硼濃度增加,SiBN薄膜中氮(N)原子的原子組成比(原子組成百分比)幾乎不會改變或些微地降低,而矽(Si)原子的原子組成比的確會下降。
例如,當硼原子的原子組成百分比約為22原子%時,氮原子的原子組成比約為53原子%且矽原子的原子組成比約為25原子%。此情況下的組成表示式為Si25B22N53。
當硼原子的原子組成百分比增加至約32原子%時,氮原子的原子組成比約為51原子%且矽原子的原子組成比約為17原子%。此情況下的組成表示式為Si17B32N51,因此矽原子的數目減少、硼原子的數目增加且氮原子的數目些微地減低。
如上所述,在SiBN薄膜中,當硼濃度增加時幾乎所有的矽原子係被硼原子所取代。
又,本發明人檢視了每一硼濃度位準下的SiBN薄膜的平坦度。
圖3顯示了SiBN薄膜中的硼濃度與SiBN薄膜的朦朧度(haze)之間的關係。此外,圖3顯示了硼濃度與圖1中所示之應力間的關係,其中左縱軸代表應力而右縱軸代表朦朧度。在圖3中,白菱形代表朦朧度的繪圖點而黑圓形代表應力的繪圖點。
如圖3中所示,當硼濃度增加時,朦朧度亦上升。即,SiBN薄膜的表面上的細微粗糙度增加,因此SiBN薄膜的平坦度下降。因此,可基於朦朧度來定義出SiBN薄膜中的硼濃度上限值。例如,朦朧度較佳地為0.02ppm或更少。因此,如圖3中所示,SiBN薄膜中的硼濃度的上限值可被定義為約32原子%。
又,至於SiBN薄膜中的硼濃度的下限值,可基於應力位準來定義硼濃度的下限值。例如,當相較於氮化矽薄膜(硼濃度=0原子%)的應力位準,應力位準係較佳地減少一半。例如,當SiBN薄膜中的硼濃度約為22原子%或更高時,應力位準降低一半。因此,如圖3中所示,可將SiBN薄膜中的硼濃度的下限值定義為約22原子%。
如上所述,當SiBN薄膜中的硼濃度被控制在22原子%至32原子%(以箭頭i來表示)的範圍內時,所獲得之SiBN薄膜施加至矽晶圓之應力100MPa至600MPa的範圍約為氮化矽薄膜施加之應力的一半,且其朦朧程度係介於0.005ppm至0.02ppm的範圍。
當利用原子組成將SiBN薄膜中的硼濃度控制在如上所述之範圍時,如圖2中所示,SiaBbNc的原子組成比可以是a=25~17原子%、b=22~32原子%且c=53~51原子%。
此外,當SiBN薄膜中的硼濃度被窄化到28原子%至32原子%(以箭頭ii來表示)的範圍內時,可獲得較低應力範圍100MPa至300MPa的SiBN薄膜。
當利用原子組成將SiBN薄膜中的硼濃度控制在如上所述之範圍時,如圖2中所示,SiaBbNc的原子組成比可以是a=20~17原子%、b=28~32原子%且c=52~51原子%。
又,上述範圍的SiBN薄膜可以是矽原子的數目少於硼原子的數目的SiBN薄膜。即,根據矽原子的數目少於硼原子的數目的SiBN薄膜,應力會更進一步地降低且可獲得充分位準的平坦度。
相較於例如硼濃度範圍等於或大於22原子%且小於28原子%的SiBN薄膜,根據硼濃度範圍介於28原子%至32原子%間的SiBN薄膜,可更進一步地降低應力且可增加沉積氧化矽薄膜與氮化矽薄膜的數目卻還能限制基板如矽晶圓的彎折。
同時,硼濃度範圍等於或大於22原子%且小於28原子%的SiBN薄膜的朦朧度係有利地低於硼濃度範圍介於28原子%至32原子%間的SiBN薄膜的朦朧度,因此平坦度優異。因此,當沉積薄膜的數目少或需要高精確平坦度時,可採用硼濃度範圍等於或大於22原子%且小於28原子%的SiBN薄膜。
此外,在圖3中,當硼濃度約為27原子%時,朦朧度為0.02ppm,偏離了迴歸線。這似乎是由不穩定的處理所造成。當處理係如半導體積體電路元件的真實製造處理般嚴加管理時,基於之前與之後的繪圖點可將朦朧度控制在約0.01ppm或小於0.01ppm。
又,只考量朦朧度時,當將SiBN薄膜中的硼濃度控制在22
原子%至24原子%的範圍內(以箭頭iii代表)時,朦朧程度的範圍可自約0.005ppm至約0.01ppm,這比氮化矽薄膜的朦朧程度即約0.011ppm為佳。又,應力為氮化矽薄膜之應力的一半或更少。若需要高精確的平坦度,可採用硼濃度範圍介於22原子%至24原子%的SiBN薄膜。
當硼濃度係如上述方式加以控制的SiBN薄膜用原子組成來表示時,如圖2中所示,原子組成比SiaBbNc可代表a=25~24原子%、b=22~24原子%而c=53~52原子%。
又,上述範圍的SiBN薄膜可被稱為矽原子數目等於或大於硼原子數目的SiBN薄膜。即,當矽原子數目係大於硼原子的數目時,可獲得平坦度比氮化矽薄膜大且應力比氮化矽薄膜小的SiBN薄膜。
(半導體元件的製造方法與薄膜形成設備)
接下來,將敘述藉著使用根據實施例之氧化矽薄膜與氮化矽薄膜的沉積方法的半導體元件製造方法的一實例以及薄膜形成設備的一實施例。
首先,下面將說明薄膜形成設備。
圖4為能夠執行根據本發明一實施例之氧化矽薄膜與氮化矽薄膜的沉積方法的薄膜形成設備的一實例的概略剖面圖。
如圖4中所示,薄膜形成設備100包含圓柱形的處理室101,處理室101具有頂壁與開放的下端部。處理室101整體例如係由石英所形成。石英的頂壁板102係位於處理室101的頂壁上。例如不銹鋼所形成的圓筒形歧管103係經由密封構件104如O形環而連接至處理室101的下端部開口。
歧管103支撐處理室101的下端部。石英的晶舟105可自歧管103的下部而插入處理室101中,晶舟105上裝載了複數如50至100片半導體晶圓(在本例中為矽晶圓W)作為處理目標。晶舟105包含三個支撐柱106,複數的矽晶圓W係由形成在支撐柱106中的溝槽所支撐。
晶舟105係經由石英的絕熱管107而置於平臺108上。平臺
108開放與關閉歧管103的下端開口。例如,平臺108被支撐在旋轉軸110上,旋轉軸110貫穿不銹鋼製的罩部109。磁流體密封件111例如係位於旋轉軸110的貫穿部上以緊密地密封旋轉軸110並以可轉動的方式支撐旋轉軸110。例如O形環式所形成的密封構件112係設插入罩部109的外緣部與歧管103的下端部間,藉此維持處理室101的密封性。旋轉軸110係連接至臂113的前端,臂113係由升降裝置(未圖示)如晶舟升降機所支撐。因此,可共同舉升或降下晶舟105與罩部109等而插入處理室101或自處理室101離開。
薄膜形成設備100包含:處理氣體供應機構114,將處理用的氣體供應至處理室101中;及惰性氣體供應機構115,將惰性氣體供應至處理室101中。
處理氣體供應機構114包含矽材氣體供應源114a、氧化矽材氣體供應源114b、含氮化劑之氣體之供應源114c與含氧化劑之氣體之供應源114d以形成氧化矽薄膜與氮化矽薄膜。此外,處理氣體供應機構114包含含硼氣體供應源114e以將硼添加至形成氮化矽薄膜用的薄膜形成氣體中。矽材氣體例如可以是二氯矽烷,氧化矽材氣體例如可以是四乙氧基矽烷(Si(C2H5O)4:TEOS),含氮化劑的氣體例如可以是氨氣,含氧化劑之氣體例如可以是氧氣(O2),含硼氣體例如可以是三氯化硼。
惰性氣體供應機構115包含惰性氣體供應源120。惰性氣體係用來作為吹淨氣體等。惰性氣體例如可以是氮氣(N2)。
矽材氣體供應源114a係藉由流量控制器121a與開/閉閥122a而連接至分配噴嘴123。分配噴嘴123為石英管並向內貫穿歧管103的側壁,向上彎折並垂直地延伸。複數氣體噴射孔124係以預定間隔的方式設置在分配噴嘴123的垂直部中。從每一氣體噴射孔124可將矽材氣體均勻地沿著水平方向噴向處理室101的內部。
此外,在本實施例中準備了四個分配噴嘴。在圖4中,只顯示了四個分配噴嘴中的兩個:分配噴嘴123與125。分配噴嘴125亦為石英管並向內貫穿歧管103的側壁,向上彎折並垂直地延伸。
此外,複數氣體噴射孔126亦以預定間隔的方式設置在分配噴嘴125的垂直部中。圖4中未顯示的剩下兩個分配噴嘴亦具有與分配噴嘴123與125相同的結構。
氧化矽材氣體供應源114b係藉由流量控制器121b與開/閉閥122b而連接至分配噴嘴123。
含氮化劑之氣體之供應源114c係藉由流量控制器121c與開/閉閥122c而連接至分配噴嘴125。
含氧化劑之氣體之供應源114d係藉由流量控制器121d與開/閉閥122d而連接至未顯示的另一分配噴嘴。
含硼氣體供應源114e係藉由流量控制器121e與開/閉閥122e而連接至未顯示的更另一分配噴嘴。
惰性氣體供應源120係藉由流量控制器121f與開閉閥122f而連接至噴嘴128。噴嘴128貫穿歧管103的側壁以自處理室101的引領緣將惰性氣體水平地噴向處理室101的內部。
排空處理室101內部用的排氣接口129係設置在處理室101的一部分上,並與分配噴嘴123與125位於相反側。藉著垂直地裁切處理室101的側壁以設置長而窄的排氣接口129。具有U形橫剖面以覆蓋排氣接口129的排氣接口罩件130被焊接連接至處理室101對應排氣接口129的部分。排氣接口罩件130沿著處理室101的側壁向上延伸,藉此定義出處理室101上部上的氣體出口131。包含真空泵等的排放裝置132係連接氣體出口131。排放裝置132排空處理室101的內部以排出處理中所用的處理氣體並根據處理將處理室101中的壓力調整至一處理壓力。
圓柱形的加熱裝置133係設置在處理室101的外緣上。加熱裝置133活化供應至處理室101的氣體,同時加熱置於處理室101中的處理目標(在本實施例中為矽晶圓W)。
薄膜形成設備100的所有元件係由控制器150所控制,控制器150包含例如微處理器(電腦)。使用者介面151係連接至控制器150,使用者介面151例如是讓操作者能輸入用以操控薄膜形成設備100之指令的鍵盤以及能視覺化顯示薄膜形成設備100之操作
狀態的顯示器。
記憶單元152係連接至控制器150。記憶單元152儲存了根據控制器50之控制在薄膜形成設備100中執行各種處理用的控制程式或者根據處理條件指示薄膜形成設備100之每一元件執行一處理的程式即配方。配方係儲存在記憶單元152的儲存媒體中。儲存媒體可以是硬碟或半導體記憶體,或是可攜式媒體如CDROM、DVD快閃記憶體。又,可經由專線從另一裝置適當地傳遞配方。若有需要,薄膜形成設備100可在控制器150的控制下藉著根據來自使用者介面151的指令等自記憶單元152請求配方並根據控制器150中的配方來進行處理,以進行期望的處理。
在控制器150的控制下依序進行下面將說明之藉著使用根據本發明一實施例之氧化矽薄膜與氮化矽薄膜的沉積方法來製造半導體元件的方法的處理。
圖5A至5E的剖面圖顯示了藉著使用根據本發明一實施例之氧化矽薄膜與氮化矽薄膜的沉積方法來製造半導體元件的方法的一實例。
首先,如圖5A中所示,晶舟105以複數階級的方式支撐複數矽晶圓W。例如,複數矽晶圓W係由設置在晶舟105上之複數支撐柱106中每一支撐柱106中的凹槽106a所支撐。接下來,將以複數階級的方式支撐複數矽晶圓W的晶舟105插入處理室101中。
接下來,如圖5B中所示,分別自氧化矽材氣體供應源114b與含氧化劑之氣體之供應源114d將氧化矽材氣體與含氧化劑之氣體供應至處理室101中,然後將第一層氧化矽薄膜1-1形成在複數矽晶圓W的表面、背表面與側表面上。氧化矽薄膜1-1的形成條件的一實例係如下所示。
TEOS的流量=50 sccm to 500 sccm
O2的流量=10 sccm to 20 sccm
薄膜形成溫度=550℃ to 700℃
在上述的薄膜形成條件下,形成具有約50 nm薄膜厚度的SiO2薄膜作為氧化矽薄膜1-1。此外,自惰性氣體供應源120將惰性氣
體供應至處理室101中以吹淨處理室101的內部。
接下來,分別自矽材氣體供應源114a、含氮化劑之氣體之供應源114c與含硼氣體供應源114e將矽材氣體、含氮化劑的氣體與含硼氣體供應至處理室101中,然後將第一層氮化矽薄膜2-1形成在已形成在複數矽晶圓W的表面、背表面與側表面上的氧化矽薄膜1-1上。如上所述,氮化矽薄膜的形成條件2-1的一實例係如下所示。
DCS流量:NH3流量=1:1至1:20
BCl3流量=10 sccm至150 sccm
薄膜形成溫度=600℃至800℃
在上述的薄膜形成條件下,形成具有約50 nm薄膜厚度的SiBN薄膜作為氮化矽薄膜2-1。如此,形成包含氧化矽薄膜1-1與氮化矽薄膜2-1的第一沉積結構3-1。此外,自惰性氣體供應源120將惰性氣體供應至處理室101中以吹淨處理室101的內部。
之後,重覆形成包含氧化矽薄膜與氮化矽薄膜的沉積結構(3-1至3-N)以形成預定數目(N)的沉積層。因此,如圖5C中所示,N層的沉積結構(3-1至3-N)被形成在矽晶圓W的表面、背表面與側表面上。
接著,結束使用薄膜形成設備100的薄膜形成處理。
在使用薄膜形成設備100的薄膜形成處理中,氧化矽薄膜的薄膜形成溫度與氮化矽薄膜的薄膜形成溫度可儘可能地彼此接近。即,若氧化矽薄膜與氮化矽薄膜的薄膜形成溫度彼此過於相異,則改變薄膜形成溫度如改變加熱裝置133之設定溫度所需的時間以及穩定處理室101之內部溫度所需的時間就會增加,藉此大幅地降低產量。雖然溫度差異可根據處理室101的容量而變化,但當氧化矽薄膜與氮化矽薄膜的薄膜形成溫度間的差異係大致上落在約50℃至150℃的範圍內時,可避免此產量的降低。較佳地,氧化矽薄膜與氮化矽薄膜的薄膜形成溫度可彼此相等。當薄膜形成溫度彼此相等時,毋需改變薄膜形成溫度或穩定處理室101的內部溫度,因此可自薄膜形成程序獲得最大的產量。
在本實施例中,使用TEOS時的SiO2薄膜的薄膜形成溫度係等於使用DCS-NH3-BCl3時SiBN薄膜的薄膜形成溫度,因此,連續且重覆地形成SiO2薄膜與SiBN薄膜。此外,沉積層的數目(N)為20至40。
又,由於一層SiO2薄膜與SiBN薄膜需要50至80分鐘的處理,因此晶舟105上放置了50至100片矽晶圓W且如在本實施例中所述共同地處理此些矽晶圓W之批次式垂直薄膜形成設備所用的處理可適合用來改善產量。
接下來,如圖5D中所示,自處理室101卸載晶舟105並自晶舟105卸載矽晶圓W。
接著,如圖5E中所示,對每一矽晶圓W進行背表面蝕刻與晶邊蝕刻,自每一矽晶圓W的背表面與側表面的邊緣移除包含第一沉積結構3-1至第N沉積結構3-N的沉積結構體4。自矽晶圓W的背表面與側表面的邊緣移除沉積結構體4以維持矽晶圓W背表面的平坦度並使沉積結構體4形成後進行的製程處理如曝光處理具有高精準度。
然而,如圖6A中所示,當沉積結構體4形成在矽晶圓W的表面、背表面與側表面時,即便矽晶圓W被暴露至室溫也不會彎折。這是因為沉積結構體4係形成在矽晶圓W的表面與背表面兩者,因此自沉積結構體4施加至矽晶圓W的應力會在矽晶圓W的表面與背表面上達到平衡。
然而,當自矽晶圓W的背表面與側表面經由背表面蝕刻與晶邊蝕刻而移除沉積結構體4時,如圖6B中所示地矽晶圓W開始彎折。矽晶圓W的彎折量會隨著沉積結構體4中所包含的沉積結構(3-1至3-N)的數目而增加,因為施加至矽晶圓W上的應力也會隨之增加。矽晶圓W的強度超過一限值,則如圖6B中所示矽晶圓W中可能會產生裂痕5,然後矽晶圓W破裂。
因此,根據本實施例之氧化矽薄膜與氮化矽薄膜的沉積方法,從包含在沉積結構體4中的氮化矽薄膜(2-1至2-N)施加至矽晶圓W上的應力可能會如上所述地降低。因此,即便當沉積結構
體4中沉積氧化矽薄膜與氮化矽薄膜的數目增加時,可如圖6C中所示地限制矽晶圓W的彎折量。
根據本發明的實施例之沉積氧化矽薄膜與氮化矽薄膜的方法可有效地應用至例如半導體積體電路元件的製造方法,在積體電路元件的製造方法中元件如電晶體或記憶體單元係沿著向上的方向堆疊在矽晶圓W的表面上即此些元件可被稱為三維化的。
如上所述提供根據本發明實施例之氧化矽薄膜與氮化矽薄膜的沉積方法與薄膜形成設備,即便當沉積之氧化矽薄膜與氮化矽薄膜的數目增加時,根據本發明實施例之氧化矽薄膜與氮化矽薄膜的沉積方法仍能夠限制其上形成有氧化矽薄膜與氮化矽薄膜之沉積結構的基板的彎折量,且薄膜形成設備能夠執行此沉積方法。
雖然尤其參考本發明例示性實施例來顯示與說明本發明,但熟知此項技術者應瞭解,在不脫離由隨附之申請專利範圍所定義的發明精神與範疇的情況下,可對本發明進行各種形式上與細節上的變化。
例如,在根據本發明的上述實施例中,沉積結構(3-1至3-N)可包含下部上的氧化矽薄膜(1-1至1-N)與上部上的氮化矽薄膜(2-1至2-N);然而,氧化矽薄膜(1-1至1-N)可被形成在上部上而氮化矽薄膜(2-1至2-N)可被形成在下部上。
此外,基板並不限於半導體晶圓例如矽晶圓,本發明可以應用至其他基板如LCD的玻璃基板。
若非如此,可在本發明範疇內以各種方式來修改本發明。
根據本發明,提供氧化矽薄膜與氮化矽薄膜的沉積方法、薄膜形成設備及利用此沉積方法之半導體元件的製造方法,即便當沉積之氧化矽薄膜與氮化矽薄膜的數目增加時,根據本發明的沉積方法仍能夠限制其上形成有氧化矽薄膜與氮化矽薄膜之沉積結構的基板的彎折量,且薄膜形成設備能夠執行此沉積方法。
W‧‧‧矽晶圓
1-1至1-N‧‧‧氧化矽薄膜
2-1至2-N‧‧‧氮化矽薄膜
3-1‧‧‧第一沉積結構
3-N‧‧‧第N沉積結構
4‧‧‧沉積結構體
100‧‧‧薄膜形成設備
101‧‧‧處理室
102‧‧‧頂壁板
103‧‧‧歧管
104‧‧‧密封構件
105‧‧‧晶舟
106‧‧‧支撐柱
106a‧‧‧凹槽
107‧‧‧絕熱管
108‧‧‧平臺
109‧‧‧罩部
110‧‧‧旋轉軸
111‧‧‧磁流體密封件
112‧‧‧密封構件
113‧‧‧臂
114‧‧‧處理氣體供應機構
114a‧‧‧矽材氣體供應源
114b‧‧‧氧化矽材氣體供應源
114c‧‧‧含氮化劑之氣體之供應源
114d‧‧‧含氧化劑之氣體之供應源
114e‧‧‧含硼氣體供應源
115‧‧‧惰性氣體供應機構
120‧‧‧惰性氣體供應源
121a‧‧‧流量控制器
121b‧‧‧流量控制器
121c‧‧‧流量控制器
121d‧‧‧流量控制器
121e‧‧‧流量控制器
121f‧‧‧流量控制器
122a‧‧‧開/閉閥
122b‧‧‧開/閉閥
122c‧‧‧開/閉閥
122d‧‧‧開/閉閥
122e‧‧‧開/閉閥
122f‧‧‧開/閉閥
123‧‧‧分配噴嘴
124‧‧‧氣體噴射孔
125‧‧‧分配噴嘴
126‧‧‧分配噴嘴
128‧‧‧噴嘴
129‧‧‧排氣接口
130‧‧‧排氣接口罩件
131‧‧‧氣體出口
132‧‧‧排放裝置
133‧‧‧加熱裝置
150‧‧‧控制器
151‧‧‧使用者介面
152‧‧‧記憶單元
被包含在說明書中並構成說明書之一部分的附圖說明了本發
明的實施例,附圖、上面的一般說明及下面的實施例細節共同解釋了本發明的原理。
圖1顯示了SiBN薄膜中的硼濃度與從SiBN薄膜施加至矽晶圓上的應力間的關係。
圖2顯示了SiBN薄膜中的硼濃度與SiBN薄膜的原子組成比間的關係。
圖3顯示了SiBN薄膜中的硼濃度與SiBN薄膜的朦朧度間的關係。
圖4為薄膜形成設備的概略剖面圖,此設備能夠執行根據本發明的一實施例之氧化矽薄膜與氮化矽薄膜的沉積方法。
圖5A至5E的剖面圖說明了使用根據本發明的一實施例之氧化矽薄膜與氮化矽薄膜的沉積方法之半導體元件製造方法的實例。
圖6A至6C為其上形成有沉積結構的矽晶圓的概略剖面圖。
Claims (14)
- 一種在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,此方法包含下列步驟:供應氧化矽材氣體與氧化劑以在該矽晶圓上形成氧化矽薄膜;在形成該氧化矽薄膜之後,供應矽材氣體、氮化劑與含硼氣體至該氧化矽薄膜上,以直接在該氧化矽薄膜上形成SiaBbNc薄膜,其中該含硼氣體的量係加以調整使得該SiaBbNc薄膜的原子組成比係在下列範圍內:a=25至17原子%、b=22至32原子%且c=53至51原子%,以藉此最小化由該SiaBbNc薄膜施加至該矽晶圓的應力且同時最小化該SiaBbNc薄膜的朦朧度;及重覆該氧化矽薄膜的形成步驟與該SiaBbNc薄膜的形成步驟。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中形成該氧化矽薄膜時的薄膜形成溫度與形成該SiaBbNc薄膜時的薄膜形成溫度之間的溫度差係落在50℃至150℃的範圍內。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中形成該氧化矽薄膜時的薄膜形成溫度與形成該SiaBbNc薄膜時的薄膜形成溫度係彼此相等。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該含硼氣體為三氯化硼。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該矽材氣體為二氯矽烷且該氮化劑為氨氣。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮 化矽薄膜的沉積方法,其中矽原子的數目a係少於硼原子的數目b。
- 如申請專利範圍第6項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該SiaBbNc薄膜的原子組成比被控制在下列範圍內:a=20至17原子%、b=28至32原子%且c=52至51原子%。
- 如申請專利範圍第7項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該應力被控制在100至300MPa的範圍內。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中矽原子的數目a係等於或大於硼原子的數目b。
- 如申請專利範圍第9項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該SiaBbNc薄膜的原子組成比被控制在下列範圍內:a=25至24原子%、b=22至24原子%且c=53至52原子%。
- 如申請專利範圍第10項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該朦朧度係被控制在0.005ppm至0.01ppm的範圍內。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該應力被控制在100至600MPa的範圍內,且該朦朧度係被控制在0.005ppm至0.02ppm的範圍內。
- 如申請專利範圍第1項之在矽晶圓上沉積氧化矽薄膜與氮化矽薄膜的沉積方法,其中該氧化矽薄膜的形成步驟包含在該 矽晶圓的頂表面和背表面二者上形成該氧化矽薄膜,且該氮化矽薄膜的形成步驟包含在該頂表面和背表面二者的氧化矽薄膜上形成該SiaBbNc薄膜;且該方法更包含移除在該矽晶圓的背表面上的氧化矽薄膜和SiaBbNc薄膜。
- 一種薄膜形成設備,將氧化矽薄膜與氮化矽薄膜的沉積薄膜形成在基板上,該薄膜形成設備包含:處理室,容納其上欲形成氧化矽薄膜與氮化矽薄膜之沉積薄膜的複數基板,其中每片基板的側部受到支撐;氣體供應機構,將處理中所用的氣體供應至該處理室中;排放裝置,排空該處理室的內部;及控制器,控制該氣體供應機構與該排放裝置,其中該控制器控制該氣體供應機構與該排放裝置以執行申請專利範圍第1項中供應該氧化矽材氣體與氧化劑之步驟、供應該矽材氣體、氮化劑與含硼氣體之步驟、以及形成複數氧化矽薄膜與複數氮化矽薄膜的複數沉積薄膜之步驟。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011076461A JP5665627B2 (ja) | 2011-03-30 | 2011-03-30 | シリコン酸化物膜及びシリコン窒化物膜の積層方法、並びに成膜装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201250045A TW201250045A (en) | 2012-12-16 |
TWI544105B true TWI544105B (zh) | 2016-08-01 |
Family
ID=46927805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101110843A TWI544105B (zh) | 2011-03-30 | 2012-03-28 | 氧化矽薄膜與氮化矽薄膜的沉積方法、薄膜形成設備及半導體元件的製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20120252224A1 (zh) |
JP (1) | JP5665627B2 (zh) |
KR (1) | KR101501038B1 (zh) |
CN (1) | CN102737957B (zh) |
TW (1) | TWI544105B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6013313B2 (ja) | 2013-03-21 | 2016-10-25 | 東京エレクトロン株式会社 | 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0641212B2 (ja) * | 1985-05-22 | 1994-06-01 | ティーディーケイ株式会社 | 耐摩耗性保護膜 |
JPH04286332A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 薄膜形成方法 |
JPH05243280A (ja) * | 1992-02-28 | 1993-09-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
TW371796B (en) * | 1995-09-08 | 1999-10-11 | Semiconductor Energy Lab Co Ltd | Method and apparatus for manufacturing a semiconductor device |
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JP2008166594A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
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US8252653B2 (en) * | 2008-10-21 | 2012-08-28 | Applied Materials, Inc. | Method of forming a non-volatile memory having a silicon nitride charge trap layer |
-
2011
- 2011-03-30 JP JP2011076461A patent/JP5665627B2/ja not_active Expired - Fee Related
-
2012
- 2012-03-26 KR KR1020120030450A patent/KR101501038B1/ko active IP Right Grant
- 2012-03-28 TW TW101110843A patent/TWI544105B/zh not_active IP Right Cessation
- 2012-03-28 US US13/432,611 patent/US20120252224A1/en not_active Abandoned
- 2012-03-30 CN CN201210090806.5A patent/CN102737957B/zh not_active Expired - Fee Related
-
2014
- 2014-06-26 US US14/315,604 patent/US20140308820A1/en not_active Abandoned
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Publication number | Publication date |
---|---|
US20140308820A1 (en) | 2014-10-16 |
CN102737957A (zh) | 2012-10-17 |
CN102737957B (zh) | 2015-10-21 |
JP5665627B2 (ja) | 2015-02-04 |
KR20120112081A (ko) | 2012-10-11 |
KR101501038B1 (ko) | 2015-03-10 |
TW201250045A (en) | 2012-12-16 |
US20120252224A1 (en) | 2012-10-04 |
JP2012212721A (ja) | 2012-11-01 |
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