TWI529817B - Semiconductor device manufacturing method and semiconductor device - Google Patents

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TWI529817B
TWI529817B TW103105281A TW103105281A TWI529817B TW I529817 B TWI529817 B TW I529817B TW 103105281 A TW103105281 A TW 103105281A TW 103105281 A TW103105281 A TW 103105281A TW I529817 B TWI529817 B TW I529817B
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Kiyohiko Satoh
Daichi Matsumoto
Tsutomu Miyazaki
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Asahi Kasei Microdevices Corp
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Description

半導體裝置的製造方法及半導體裝置
本發明是有關半導體裝置及其製造技術，有關具備電容元件的半導體裝置及其製造技術。
LSI(Large Scale Integrated circuit)中所含的靜電容元件亦即電容元件，有在形成於半導體基板上的下部電極與上部電極之間配置電容膜之所謂的MIM(Metal Insulator Metal)電容器為人所知。
MIM電容器是相較於例如MIS(Metal-Insulator-Silicon)電容器等其他的電容元件，可精度佳形成電容值，例如藉由形成於比半導體元件更上層的配線，可縮小半導體裝置的面積。因此，MIM電容器是在具備CMOS(Complementary Metal Oxide Semiconductor)，BiCMOS(Bipolar Complementary Metal Oxide Semiconductor)及雙極型電晶體的各種的半導體裝置中廣泛使用。
在MIM電容器中，一旦被施加的電壓形成某電壓以上，則存在洩漏電流急劇地增大的電壓，將此電壓稱為耐壓。並且，將洩漏電流急劇地增大的電壓值稱為耐壓值。 耐壓值是有時依電容膜的膜質，例如電容膜中的缺陷等而變化，且有時依下部電極的表面粗度而變化。
例如在日本特開2012-49364號公報(專利文獻1)中記載：由下依序層疊第1障壁層(barrier layer)，第1鋁層，第2障壁層，且第1鋁層的表面粗度為未滿預定值之半導體裝置，作為MIM電容器的下部電極。在此專利文獻1中記載：一旦在第1鋁層的表面的平坦性提升，則MIM電容器的耐壓的偏差會被抑制。
並且，在日本特開2004-214514號公報(專利文獻2)中記載：由下依序形成氮化鈦(TiN)膜，鈦(Ti)膜，下部金屬膜，介電質膜及上部金屬膜，且下部金屬膜的表面被粗面化之MIM電容器。在此專利文獻2中記載：藉由將下部金屬膜的表面粗面化，使MIM電容器的電容增加。
而且，在日本特開2003-174096號公報(專利文獻3)中記載：在半導體裝置的製造工程中，形成成為MIM電容器的下部電極的導體膜之後，以比導體膜的形成溫度更高的溫度來進行熱處理，使導體膜中所含的Al結晶粒再配向之技術。
[先行技術文献] [專利文獻]
[專利文獻1]日本特開2012-49364號公報
[專利文獻2]日本特開2004-214514號公報
[專利文獻3]日本特開2003-174096號公報
若根據本發明者的檢討，則可知隨著MIM電容器的下部電極的主導體膜的膜厚的增加，下部電極的上面的表面粗度會增大，下部電極的表面的平坦性會降低。而且，隨著主導體膜的膜厚的增加，MIM電容器的耐壓值會降低，耐壓值的偏差會增大。因此，為了使MIM電容器的耐壓值增加，降低耐壓值的偏差，而有考慮對於耐壓值之主導體膜的膜厚依存性的必要。
但，在上述專利文獻1記載的半導體裝置中未考慮第1鋁層的膜厚對MIM電容器的耐壓值的依存性。因此，在上述專利文獻1記載的半導體裝置中，一旦主導體膜的膜厚變厚，則無法抑制耐壓值的降低，抑制耐壓值的偏差，無法使半導體裝置的性能提升。
並且，上述專利文獻2記載的MIM電容器雖可使MIM電容器的電容增加，但若主導體膜的膜厚變厚，則無法抑制MIM電容器的耐壓值的降低，抑制耐壓值的偏差，無法使半導體裝置的性能提升。
而且，上述專利文獻3記載的半導體裝置的製造工程雖可降低施加於電容膜的局部的應力，但若主導體膜的膜厚變厚，則無法抑制耐壓值的降低，抑制耐壓值的偏差，無法使半導體裝置的性能提升。
於是，本發明提供一種在具備電容元件的半導體裝置中，即使下部電極的主導體膜的膜厚變厚，還是可以抑制電容元件的耐壓值的降低，抑制電容元件的耐壓值的偏差之半導體裝置。
代表性的實施形態之半導體裝置的製造方法是進行：形成成為MIM電容器的下部電極的層疊膜之工程，及在層疊膜上形成成為MIM電容器的電容膜的絕緣膜之工程，及使絕緣膜及層疊膜圖案化之工程。在形成層疊膜的工程中，由下依序形成含鈦的膜，含鈦及氮的膜，含鋁的主導體膜，含鈦的膜，及含鈦及氮的膜。而且，層疊膜的上面的表面粗度對絕緣膜的膜厚之比率為14%以下。
並且，代表性的實施形態之半導體裝置的製造方法是進行：形成成為MIM電容器的下部電極的層疊膜之工程，及使層疊膜圖案化，由層疊膜所構成的下部電極之工程。其次，進行：在形成於下部電極上的層間絕緣膜形成開口部，在露出於開口部的下部電極上形成成為電容膜的絕緣膜之工程。在形成層疊膜的工程中，由下依序形成含鈦的膜，含鈦及氮的膜，含鋁的主導體膜，含鈦的膜，及含鈦及氮的膜。而且，層疊膜的上面的表面粗度對絕緣膜的膜厚之比率為14%以下。
而且，代表性的實施形態之半導體裝置是具有下部電極及形成於下部電極上的電容膜。下部電極是由下依序層 疊含鈦的膜，含鈦及氮的膜，含鋁的主導體膜，含鈦的膜，及含鈦及氮的膜之層疊膜所構成。而且，下部電極的上面的表面粗度對電容膜的膜厚之比率為14%以下。
若根據代表性的實施形態，則在具備電容元件的半導體裝置中，即使下部電極的主導體膜的膜厚變厚，還是可以抑制電容元件的耐壓值的降低，抑制電容元件的耐壓值的偏差。
11，21，31，41，51‧‧‧障壁導體膜
12，22，32，42，52‧‧‧主導體膜
13，23，33，43，53‧‧‧障壁導體膜
14，24，34，44，54‧‧‧層疊膜
15‧‧‧第1層間絕緣膜
16，26，36a~36c，46a~46c‧‧‧開口部
17，27，37a~37c，47a~47c‧‧‧柱塞
25‧‧‧第2層間絕緣膜
31a，31b，33a，33b‧‧‧膜
34a‧‧‧上面
35‧‧‧第3層間絕緣膜
38‧‧‧絕緣膜
39‧‧‧導體膜
45‧‧‧第4層間絕緣膜
61‧‧‧雷射光
62‧‧‧正反射光
63‧‧‧散亂光
64‧‧‧檢測器
AR1，AR2‧‧‧領域
BE1，BE2‧‧‧下部電極
7‧‧‧開口部
CIF1，CIF2‧‧‧電容膜
FT1‧‧‧膜厚
5‧‧‧絕緣膜
M1‧‧‧第1層配線
M2‧‧‧第2層配線
M3‧‧‧第3層配線
M4‧‧‧第4層配線
M5‧‧‧第5層配線
MC1，MC2‧‧‧MIM電容器
PF1，PF2‧‧‧導體膜
6‧‧‧柱塞
Qn‧‧‧n通道型MISFET
Qp‧‧‧p通道型MISFET
RM1~RM5‧‧‧阻劑遮罩
SB‧‧‧半導體基板
TE1‧‧‧上部電極
圖1是實施形態1的半導體裝置的要部剖面圖。
圖2是實施形態1的半導體裝置的要部剖面圖。
圖3是實施形態1的半導體裝置的要部剖面圖。
圖4是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖5是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖6是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖7是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖8是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖9是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖10是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖11是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖12是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖13是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖14是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖15是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖16是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖17是表示在比較例1中，對於成為下部電極的層疊膜的上面的表面粗度之主導體膜的膜厚依存性的圖表。
圖18是用以說明積分散亂計之表面粗度的測定方法的圖。
圖19是表示比較例1之MIM電容器的耐壓值的累積度數分布的圖表。
圖20是將實施例1中，對於成為下部電極的層疊膜的上面的表面粗度之主導體膜的膜厚依存性與比較例1的 膜厚依存性一起顯示的圖表。
圖21是將實施例1之MIM電容器的耐壓值的累積度數分布與比較例1之耐壓值的累積度數分布一起顯示的圖表。
圖22是表示成為下部電極的層疊膜的表面粗度對成為電容膜的絕緣膜的膜厚之比率與MIM電容器的良品率的關係的圖表。
圖23是表示主導體膜的成膜速度與成為下部電極的層疊膜的表面粗度，及與主導體膜的(111)面的X線繞射強度的關係的圖表。
圖24是實施形態2的半導體裝置的要部剖面圖。
圖25是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖26是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖27是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖28是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖29是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖30是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖31是實施形態2的半導體裝置的製造工程中的要 部剖面圖。
圖32是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖33是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖34是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖35是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖36是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖37是實施形態2的半導體裝置的製造工程中的要部剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要 素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
以下，根據圖面來詳細說明本發明的實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件附上同一符號，省略其重複的說明。並且，在以下的實施形態中，除了特別必要時以外，原則上不重複同一或同樣的部分的說明。
而且，在實施形態使用的圖面中，即使是剖面圖，為了容易看圖，也會有時省略剖面線。並且，即使是平面圖，為了容易看圖，也會有時附上剖面線。
另外，在以下說明的各實施形態中，舉例說明將具備作為電容元件的MIM電容器的半導體裝置適用在具備MISFET(Metal Insulator Semiconductor Field Effective Transistor)的半導體裝置時。但，各實施形態是可適用在具備CMOS，BiCMOS及雙極型電晶體的各種的半導體裝置。又，各實施形態的半導體裝置的MIM電容器是例如可作為ADC(Analog-to-digital converter)，DAC(Digital-to-analog converter)的濾波器或類比電容器使用。又，各實施形態的半導體裝置的MIM電容器是例如可作為RF(Radio Frequency)電路的振盪器或共振電路，匹配網路的RF耦合或RF旁路用電容器使用。
並且，在以下的實施形態中，以A~B顯示範圍時，除了特別明示時以外，為顯示A以上B以下者。
(實施形態1)
<半導體裝置的構成>
參照圖面來說明一實施形態的半導體裝置。如前述般，在以下說明有關將半導體裝置適用在具備MIM電容器作為靜電容元件亦即電容元件的半導體裝置之例。
圖1及圖2是實施形態1的半導體裝置的要部剖面圖。圖1雖未圖示有形成於半導體基板的電晶體等的半導體元件，但在圖2中圖示有電晶體作為半導體元件的一例。
如圖1所示般，本實施形態1的半導體裝置是具有形成於半導體基板SB上的第1層配線M1，第2層配線M2，第3層配線M3及第4層配線M4。並且，本實施形態1的半導體裝置是由下部電極BE1，電容膜CIF1及上部電極TE1所構成，具有作為電容元件的MIM電容器MC1。半導體基板SB是例如由矽單結晶基板所構成。
在圖1中雖省略圖示，但實際在半導體基板SB形成有電晶體等的半導體元件。在圖2顯示例如形成有n通道型MISFET(Metal Insulator Semiconductor Field Effective Transistor)Qn及p通道型MISFETQp作為半導體元件的情形。在圖2所示的例子中，在n通道型MISFETQn上及p通道型MISFETQp上是形成有絕緣膜5。在絕緣膜5上 是形成有貫通絕緣膜5來到達半導體基板SB的開口部7。在開口部7內，在露出於開口部7的半導體基板SB上，以能夠埋入開口部7的方式，形成有由導體膜所構成的柱塞6。
另外，在圖1中，在圖2所示的半導體元件的n通道型MISFETQn上，省略p通道型MISFETQp，絕緣膜5，開口部7及柱塞6的圖示。
如圖2所示般，在形成有柱塞6的絕緣膜5上形成有第1層配線M1。亦即，如圖1所示般，第1層配線M1是形成在半導體基板SB上。第1層配線M1是與半導體基板SB電性連接。
如圖1所示般，第1層配線M1是由層疊障壁導體膜11，主導體膜12及障壁導體膜13之作為導體膜的層疊膜14所構成。
障壁導體膜11是形成於柱塞6上及絕緣膜5上。障壁導體膜11可設為由下依序層疊含鈦(Ti)的膜，含Ti及氮(N)的膜者，具體而言，可設為由下依序層疊具有例如10nm的膜厚的鈦(Ti)膜，具有例如30nm的膜厚的氮化鈦(TiN)膜者。
主導體膜12是形成於障壁導體膜11上。主導體膜12可設為由含鋁(Al)的膜所構成者，具體而言，可設為由具有例如400nm的膜厚，以Al為主成分的合金膜亦即Al合金膜所構成者。
障壁導體膜13是形成於主導體膜12上。障壁導體膜 13可設為由下依序層疊含Ti的膜，含Ti及N的膜者，具體而言，可設為由下依序層疊具有例如10nm的膜厚的Ti膜，具有例如20nm的膜厚的TiN膜者。障壁導體膜11及障壁導體膜13是用以防止或抑制主導體膜12中的Al等的擴散者。
亦即，第1層配線M1是由在柱塞6上及絕緣膜5上依序層疊例如Ti膜，TiN膜，Al合金膜，Ti膜，TiN膜的層疊膜14所構成。
在絕緣膜5(參照圖2)上，以能夠覆蓋第1層配線M1的方式，形成有第1層間絕緣膜15。亦即，在絕緣膜5上及第1層配線M1上，形成有第1層間絕緣膜15。在第1層間絕緣膜15之中第1層配線M1上的部分是形成有貫通第1層間絕緣膜15來到達第1層配線M1的開口部16。在開口部16內，露出於開口部16的底部的第1層配線M1上，以能夠埋入開口部16的方式，形成有由導體膜所構成的柱塞17。
在埋入柱塞17的第1層間絕緣膜15上是形成有第2層配線M2。第2層配線M2是經由柱塞17來與第1層配線M1電性連接。
第2層配線M2是與第1層配線M1同樣由層疊障壁導體膜21，主導體膜22及障壁導體膜23之作為導體膜的層疊膜24所構成。
障壁導體膜21是形成於柱塞17上及第1層間絕緣膜15上。障壁導體膜21是可設為由下依序層疊含Ti的膜， 含Ti及N的膜者，具體而言，可設為由下依序層疊具有例如10nm的膜厚的Ti膜，具有例如30nm的膜厚的TiN膜者。
主導體膜22是形成於障壁導體膜21上。主導體膜22可設為由含Al的膜所構成者，具體而言，可設為由具有例如400nm的膜厚，以Al為主成分的合金膜亦即Al合金膜所構成者。
障壁導體膜23是形成於主導體膜22上。障壁導體膜23可設為由下依序層疊含Ti的膜，含Ti及N的膜者，具體而言，可設為由下依序層疊具有例如10nm的膜厚的Ti膜，具有例如20nm的膜厚的TiN膜者。障壁導體膜21及障壁導體膜23是用以防止或抑制主導體膜22中的Al等的擴散者。
亦即，第2層配線M2是由在柱塞17上及第1層間絕緣膜15上依序層疊例如Ti膜，TiN膜，Al合金膜，Ti膜，TiN膜的層疊膜24所構成。
在第1層間絕緣膜15上，以能夠覆蓋第2層配線M2的方式，形成有第2層間絕緣膜25。亦即，在第1層間絕緣膜15上及第2層配線M2上形成有第2層間絕緣膜25。在第2層間絕緣膜25之中第2層配線M2上的部分是形成有貫通第2層間絕緣膜25來到達第2層配線M2的開口部26。在開口部26內，露出於開口部26的底部的第2層配線M2上，以能夠埋入開口部26的方式，形成有由導體膜所構成的柱塞27。
另外，作為第1層配線M1的主導體膜12及第2層配線M2的主導體膜22，亦可取代由Al合金膜所構成的導體膜，而使用例如由Al所構成的導體膜或由銅(Cu)所構成的導體膜。
在埋入柱塞27的第2層間絕緣膜25上，下部電極BE1及第3層配線M3會互相分離形成。下部電極BE1是作為MIM電容器MC1的下部電極使用者。第3層配線M3是經由柱塞27來與第2層配線M2電性連接。
圖3是實施形態1的半導體裝置的要部剖面圖。圖3是擴大以圖1的虛線所包圍的領域AR1亦即圖1的下部電極BE1附近的部分來顯示的要部剖面圖。
如圖1及圖3所示般，下部電極BE1是由層疊障壁導體膜31，主導體膜32及障壁導體膜33之作為導體膜的層疊膜34所構成。
障壁導體膜31是形成於第2層間絕緣膜25上。如圖3所示般，障壁導體膜31可設為由下依序層疊含Ti的膜31a，含Ti及N的膜31b者。具體而言，障壁導體膜31可設為由下依序層疊由具有例如10nm的膜厚的Ti膜所構成的膜31a，由具有例如30nm的膜厚的TiN膜所構成的膜31b者。
主導體膜32是形成於障壁導體膜31上。主導體膜32可設為由含Al的膜所構成者，具體而言，可設為由具有例如600nm的膜厚，以Al為主成分的合金膜亦即Al合金膜所構成者。
障壁導體膜33是形成於主導體膜32上。如圖3所示般，障壁導體膜33可設為由下依序層疊含Ti的膜33a，含Ti及N的膜33b者。具體而言，障壁導體膜33可設為由下依序層疊由具有例如10nm的膜厚的Ti膜所構成的膜33a，由具有例如60nm的膜厚的TiN膜所構成的膜33b者。障壁導體膜31及障壁導體膜33是用以防止或抑制主導體膜32中的Al等的擴散者。
亦即，下部電極BE1是可設為在第2層間絕緣膜25上依序層疊例如由Ti膜所構成的膜31a，由TiN膜所構成的膜31b，由Al合金膜所構成的主導體膜32，由Ti膜所構成的膜33a，由TiN膜所構成的膜33b者。
第3層配線M3是平面視形成於與形成有下部電極BE1的領域不同的領域，離開下部電極BE1而形成，但可設為由與下部電極BE1同層的層疊膜34所構成者。亦即，第3層配線M3是與下部電極BE1同樣，由層疊障壁導體膜31，主導體膜32及障壁導體膜33之作為導體膜的層疊膜34所構成。
第3層配線M3是與下部電極BE1同樣，可設為在柱塞27上及第2層間絕緣膜25上依序層疊含Ti的膜31a，含Ti及N的膜31b，由含Al的膜所構成的主導體膜32，含Ti的膜33a，含Ti及N的膜33b者。亦即，第3層配線M3是與下部電極BE1同樣，可設為依序層疊例如由Ti膜所構成的膜31a，由TiN膜所構成的膜31b，由以Al為主成分的合金膜亦即Al合金膜所構成的主導體膜32，由 Ti膜所構成的膜33a，由TiN膜所構成的膜33b者。
而且，第3層配線M3的障壁導體膜31是可設為由與下部電極BE1的障壁導體膜31同層的膜所構成者。並且，第3層配線M3的主導體膜32是可設為由與下部電極BE1的主導體膜32同層的膜所構成者。又，第3層配線M3的障壁導體膜33是可設為由與下部電極BE1的障壁導體膜33同層的膜所構成者。藉此，可藉由同一工程來形成下部電極BE1及第3層配線M3，可使工程簡略化。
另外，有關障壁導體膜31的膜厚，較合適是由降低下部電極BE1及第3層配線M3的電阻的觀點，或在下部電極BE1及第3層配線M3中確保對於電遷移等的可靠度的觀點等來決定。其中，使用由Ti膜及TiN膜所構成的層疊膜作為障壁導體膜31時，障壁導體膜31的全體的膜厚，較合適是在20~100nm程度的範圍內。並且，可使用以鉭(Ta)，鉬(Mo)或鎢(W)，或，Ta，Mo或W的氮化物為主成分的導體膜作為障壁導體膜31。
另一方面，有關主導體膜32的膜厚，為了使藉由下部電極BE1所形成的MIM電容器MC1的高頻特性提升，而由降低下部電極BE1的電阻的觀點，及降低第3層配線M3的電阻的觀點等來決定。當主導體膜32的膜厚未滿100nm時，恐有無法容易降低下部電極BE1的電阻及第3層配線M3的電阻之虞。而且，當主導體膜32的膜厚超過3000nm時，恐有第3層配線M3過厚之虞。因 此，主導體膜32的膜厚，較合適是在100~3000nm的範圍內。
並且，主導體膜32的膜厚更合適是200~1200nm的範圍內。藉此，可一邊容易降低下部電極BE1及第3層配線M3的電阻，一邊也容易降低下部電極BE1的上面的表面粗度RMS。
而且，可使用以Ta，Mo或W，或，Ta，Mo或W的氮化物為主成分的導體膜作為障壁導體膜33。藉此，可防止或抑制障壁導體膜33的龜裂的發生。
在下部電極BE1上是形成有由絕緣膜38所構成的電容膜CIF1。電容膜CIF1是絕緣膜38被圖案化亦即加工者。電容膜CIF1是作為MIM電容器MC1的電容膜使用者。成為電容膜CIF1的絕緣膜38是可使用氧化矽(SiO2)膜，氮化矽(SiN)膜或氮氧化矽(SiON)膜等的各種的絕緣膜。藉此，可利用各種的成膜方法來容易形成絕緣膜38。並且，電容膜CIF1的膜厚FT1(參照圖3)是按照MIM電容器MC1的電容來決定。
在本實施形態1的半導體裝置中，下部電極BE1的上面34a(參照圖3)之作為均方根粗度的表面粗度RMS對電容膜CIF1的膜厚FT1之比率為14%以下。藉此，如之後利用圖22來敘述般，可製造良品率為90%以上的製品。
另外，即使在半導體裝置製造後，還是可製作一種除去電容膜CIF1等比下部電極BE1更上方的部分而下部電 極BE1的上面34a露出之試料。然後，有關被製作的試料，例如可使用積分散亂計來測定露出之下部電極BE1的上面34a的表面粗度。或，例如可藉由FIB(Focused Ion Beam)加工來製作一種可觀察包含下部電極BE1與電容膜CIF1的界面的剖面之剖面觀察用試料。然後，有關被製作的剖面觀察用試料，例如藉由SEM(Scanning Electron Microscope)來觀察下部電極BE1與電容膜CIF1的界面，可測定下部電極BE1的上面34a的表面粗度。
並且，在本實施形態1的半導體裝置中，以主導體膜32的膜厚來除主導體膜32的(111)面的X線繞射強度之值為200cps(計數每秒)/nm以上。此時，如之後利用圖23來敘述般，下部電極BE1的上面34a的表面粗度RMS為25Å以下，可將下部電極BE1的上面34a的表面粗度RMS對電容膜CIF1的膜厚FT1(參照圖3)之比率形成14%以下。
另外，即是在半導體裝置製造後，還是可製作一種除去電容膜CIF1等比下部電極BE1更上方的部分而下部電極BE1的上面34a露出之試料，可藉由X線繞射法來測定主導體膜32的(111)面的X線繞射強度。或，即是是不除去比下部電極BE1更上方的部分的情況，還是可藉由調整X線的照射條件，利用X線繞射法來測定主導體膜32的(111)面的X線繞射強度。
在電容膜CIF1上形成有導體膜PF1。導體膜PF1是導體膜39被圖案化亦即加工者。導體膜PF1是作為MIM 電容器MC1的上部電極的一部分使用者，為與電容膜CIF1接觸的部分，作為保護電容膜CIF1的上面的保護膜使用者。可使用含Ti及N的導體膜作為導體膜PF1，例如可使用具有80nm的膜厚的TiN膜。並且，可取代TiN膜，而使用Ti膜，氮化鉭(TaN)膜或Al膜等的導體膜，作為導體膜PF1，在使用該等的導體膜時，導體膜PF1是成為上部電極的一部分，且可保護電容膜CIF1的上面。
如此，藉由下部電極BE1，電容膜CIF1及導體膜PF1來形成作為電容元件的MIM電容器MC1。
另外，如圖1所示般，亦可在第3層配線M3上形成有絕緣膜38。
在第2層間絕緣膜25上，以能夠覆蓋下部電極BE1，電容膜CIF1，導體膜PF1及第3層配線M3的方式，形成有第3層間絕緣膜35。亦即，在下部電極BE1上，電容膜CIF1上，導體膜PF1上及第3層配線M3上是形成有第3層間絕緣膜35。
在第3層間絕緣膜35之中，導體膜PF1上的部分是形成有貫通第3層間絕緣膜35來到達導體膜PF1的開口部36a。在開口部36a內，露出於開口部36a的導體膜PF1上，以能夠埋入開口部36a的方式，形成有由導體膜所構成的柱塞37a。柱塞37a是與導體膜PF1電性連接。
在下部電極BE1上是形成有貫通第3層間絕緣膜35及電容膜CIF1來到達下部電極BE1的開口部36b。在開 口部36b內，露出於開口部36b的下部電極BE1上，以能能埋入開口部36b的方式，形成有由導體膜所構成的柱塞37b。柱塞37b是與下部電極BE1電性連接。
在第3層配線M3上形成有貫通第3層間絕緣膜35及電容膜CIF1來到達第3層配線M3的開口部36c。在開口部36c內，露出於開口部36c的第3層配線M3上，以能夠埋入開口部36c的方式，形成有由導體膜所構成的柱塞37c。柱塞37c是與第3層配線M3電性連接。
在埋入柱塞37a的第3層間絕緣膜35上是形成有上部電極TE1。上部電極TE1是經由柱塞37a來與導體膜PF1電性連接，與導體膜PF1一起作為MIM電容器MC1的上部電極使用。
上部電極TE1是由層疊障壁導體膜41，主導體膜42及障壁導體膜43之作為導體膜的層疊膜44所構成。
障壁導體膜41是形成於柱塞37a上及第3層間絕緣膜35上。障壁導體膜41可設為由下依序層疊含Ti的膜，含Ti及N的膜者，具體而言，由下依序層疊具有例如10nm的膜厚的Ti膜，具有例如30nm的膜厚的TiN膜者。
主導體膜42是形成於障壁導體膜41上。主導體膜42可設為由含Al的膜所構成者，具體而言，可設為由具有例如600nm的膜厚，以Al為主成分的合金膜亦即Al合金膜所構成者。
障壁導體膜43是形成於主導體膜42上。障壁導體膜 43可設為由下依序層疊含Ti的膜，含Ti及N的膜者，具體而言，由下依序層疊具有例如10nm的膜厚的Ti膜，具有例如20nm的膜厚的TiN膜者。障壁導體膜41及障壁導體膜43是可防止或抑制主導體膜42中的Al等的擴散者。
亦即，上部電極TE1是可設為在柱塞37a上及第3層間絕緣膜35上依序層疊例如Ti膜，TiN膜，Al合金膜，Ti膜，TiN膜者。
並且，在埋入柱塞37b，37c的第3層間絕緣膜35上，複數的第4層配線M4會互相分離形成。第4層配線M4之中某配線是經由柱塞37b來與下部電極BE1電性連接，第4層配線M4之中別的配線是經由柱塞37c來與第3層配線M3電性連接。
第4層配線M4是平面視形成於與形成有上部電極TE1的領域不同的領域，離開上部電極TE1而形成，但可設為由與上部電極TE1同層的層疊膜44所構成。亦即，第4層配線M4是與上部電極TE1同樣，由層疊障壁導體膜41，主導體膜42及障壁導體膜43之作為導體膜的層疊膜44所構成。
第4層配線M4是與上部電極TE1同樣，可設為在柱塞37b上，柱塞37c上及第3層間絕緣膜35上，依序層疊含Ti的膜，含Ti及N的膜，含Al的膜，含Ti的膜，含Ti及N的膜者。亦即，第4層配線M4是與上部電極TE1同樣，可設為在柱塞37b上，柱塞37c上及第3層間 絕緣膜35上，依序層疊例如Ti膜，TiN膜，Al合金膜，Ti膜，TiN膜者。
而且，第4層配線M4的障壁導體膜41是可設為由與上部電極TE1的障壁導體膜41同層的膜所構成者。並且，第4層配線M4的主導體膜42是可設為由與上部電極TE1的主導體膜42同層的膜所構成者。而且，第4層配線M4的障壁導體膜43是可設為由與上部電極TE1的障壁導體膜43同層的膜所構成者。藉此，可藉由同一的工程來形成上部電極TE1及第4層配線M4，可使工程簡略化。
<半導體裝置的製造工程>
其次，參照圖面說明有關本實施形態1的半導體裝置的製造工程。圖4~圖16是實施形態1的半導體裝置的製造工程中的要部剖面圖。
另外，在圖4~圖16中，與圖1同樣，在圖2所示的半導體元件之n通道型MISFETQn上，省略p通道型MISFETQp，絕緣膜5，開口部7及柱塞6的圖示。又，由於形成圖2所示的n通道型MISFETQn及p通道型MISFETQp的工程是可藉由周知的方法來進行，所以在此省略其說明。
首先，如圖4所示般，準備半導體基板SB(步驟S11)。此步驟S11是準備在半導體基板SB上形成有第1層配線M1及第2層配線M2的2層的配線之半導體基板 SB。
首先，在形成有柱塞6(圖示省略)及絕緣膜5(圖示省略)的半導體基板SB上，形成由下依序由障壁導體膜11，主導體膜12及障壁導體膜13所構成的層疊膜14。可藉由濺射法由下依序形成具有例如10nm的膜厚的Ti膜，作為障壁導體膜11。可藉由濺射法來形成具有例如400nm的膜厚，以Al為主成分的合金膜亦即Al合金膜，作為主導體膜12。可藉由濺射法由下依序形成具有例如10nm的膜厚的Ti膜，作為障壁導體膜13。利用光微影(Photolithography)技術及乾蝕刻技術來使如此成膜的層疊膜14圖案化亦即加工，形成第1層配線M1。
其次，在半導體基板SB上及第1層配線M1上形成第1層間絕緣膜15。藉由電漿CVD(Chemical Vapor Deposition)法來形成具有例如1300nm的膜厚的SiO2膜之後，藉由化學機械性研磨(Chemical Mechanical Polishing：CMP)法來研磨平坦化，形成第1層間絕緣膜15。利用光微影技術及乾蝕刻技術來使如此形成的第1層間絕緣膜15圖案化亦即加工，在第1層間絕緣膜15之中第1層配線M1上的部分形成貫通第1層間絕緣膜15來到達第1層配線M1的開口部16。
其次，在露出於開口部16的底部的第1層配線M1上，開口部16的側壁，及第1層間絕緣膜15上，藉由濺射法來形成例如由TiN膜所構成的障壁導體膜。而且，在被成膜的障壁導體膜上，以能夠埋入開口部16的方式， 藉由CVD法來形成例如由W膜所構成的主導體膜。之後，藉由CMP法來研磨除去主導體膜及障壁導體膜之中開口部16內以外的部分，亦即第1層間絕緣膜15上的主導體膜及障壁導體膜，在開口部16內形成柱塞17。
其次，在柱塞17上及第1層間絕緣膜15上形成由下依序由障壁導體膜21，主導體膜22及障壁導體膜23所構成的層疊膜24。可由下依序藉由濺射法來形成具有例如10nm的膜厚的Ti膜，具有例如30nm的膜厚的TiN膜，作為障壁導體膜21。可藉由濺射法來形成具有例如400nm的膜厚，以Al為主成分的合金膜亦即Al合金膜，作為主導體膜22。可由下依序濺射法來形成具有例如10nm的膜厚的Ti膜，具有例如20nm的膜厚的TiN膜，作為障壁導體膜23。利用光微影技術及乾蝕刻技術來將如此被成膜的層疊膜24圖案化亦即加工，形成第2層配線M2。
其次，在第1層間絕緣膜15上及第2層配線M2上形成第2層間絕緣膜25。藉由電漿CVD法來形成具有例如1300nm的膜厚的SiO2膜之後，藉由CMP法來研磨而平坦化，形成第2層間絕緣膜25。利用光微影技術及乾蝕刻技術來將如此形成的第2層間絕緣膜25圖案化亦即加工，在第2層間絕緣膜25之中第2層配線M2上的部分形成貫通第2層間絕緣膜25來到達第2層配線M2的開口部26。
其次，在露出於開口部26的底部的第2層配線M2 上，開口部26的側壁，及第2層間絕緣膜25上，藉由濺射法來形成例如由TiN膜所構成的障壁導體膜。然後，在所被成膜的障壁導體膜上，以能夠埋入開口部26的方式，藉由CVD法來形成例如由W膜所構成的主導體膜。然後，藉由CMP法來研磨除去主導體膜及障壁導體膜之中開口部26內以外的部分，亦即第2層間絕緣膜25上的主導體膜及障壁導體膜，在開口部26內形成柱塞27。
另外，可藉由鑲嵌法來形成例如由Al膜所構成的導體膜或由Cu膜所構成的導體膜，而取代藉由濺射法來形成由Al合金膜所構成的導體膜作為第1層配線M1的主導體膜12及第2層配線M2的主導體膜22。
其次，如圖5所示般，形成成為下部電極BE1(參照圖10)及第3層配線M3(參照圖10)的層疊膜34(步驟S12)。此步驟S12是在柱塞27上及第2層間絕緣膜25上形成由下依序由障壁導體膜31，主導體膜32及障壁導體膜33所構成的層疊膜34。
如圖3所示般，由下依序形成含Ti的膜31a，含Ti及N的膜31b，作為障壁導體膜31。具體而言，在不含氮的環境下藉由濺射法來形成具有例如10nm的膜厚之Ti膜所構成的膜31a作為障壁導體膜31之後，可藉由濺射法來形成具有例如30nm的膜厚之TiN膜所構成的膜31b。可形成含Al的膜，作為主導體膜32，具體而言，可藉由濺射法來形成具有例如600nm的膜厚，以Al為主成分的合金膜亦即Al合金膜。可由下依序形成含Ti的膜33a， 含Ti及N的膜33b，作為障壁導體膜33。具體而言，可在不含氮的環境下藉由濺射法來形成具有例如10nm的膜厚之Ti膜所構成的膜33a作為障壁導體膜33之後，可藉由濺射法來形成具有例如60nm的膜厚之TiN膜所構成的膜33b。
另外，所謂在不含氮的環境下藉由濺射法來成膜是意思在藉由濺射法來成膜時，將濺射裝置的成膜室的內部真空排氣後，在成膜室的內部不供給氮氣體或含氮的氣體的狀態下成膜。
另外，如前述般，有關障壁導體膜31的膜厚是由降低由層疊膜34所構成的下部電極BE1(參照圖10)及第3層配線M3(參照圖10)的電阻的觀點來決定。或，有關障壁導體膜31的膜厚是由確保藉由層疊膜34所形成的下部電極BE1及第3層配線M3中對電遷移等的可靠度的觀點等來決定。其中，使用由Ti膜及TiN膜所構成的層疊膜作為障壁導體膜31時，障壁導體膜31的全體的膜厚，較合適是在20~100nm程度的範圍內。並且，可使用以Ta，Mo或W，或，Ta，Mo或W的氮化物為主成分的導體膜作為障壁導體膜31。
另一方面，如前述般，有關主導體膜32的膜厚是由為了使藉由由層疊膜34所構成的下部電極BE1來形成的MIM電容器MC1(參照圖10)的高頻特性提升而降低層疊膜34的電阻的觀點來決定。或，有關主導體膜32的膜厚是由降低由層疊膜34所構成的第3層配線M3的電阻 的觀點等來決定。如前述般，主導體膜32的膜厚，較合適是在100~3000nm的範圍內。並且，如前述般，主導體膜32的膜厚，更合適是在200~1200nm的範圍內。藉此，可一面容易降低下部電極BE1及第3層配線M3的電阻，一面也容易降低下部電極BE1的上面的表面粗度RMS。
而且，如前述般，可使用以Ta，Mo或W，或，Ta，Mo或W的氮化物為主成分的導體膜，作為障壁導體膜33。藉此，可防止或抑制障壁導體膜33的龜裂的發生。
其次，如圖6所示般，形成成為電容膜CIF1(參照圖10)的絕緣膜38及成為導體膜PF1(參照圖8)的導體膜39(步驟S13)。此步驟S13是在由障壁導體膜31，主導體膜32及障壁導體膜33所構成的層疊膜34上形成成為電容膜CIF1的絕緣膜38，及成為導體膜PF1的導體膜39。
首先，在障壁導體膜33上，藉由電漿CVD法來形成例如由SiO2膜，SiN膜或SiON膜等的各種的絕緣膜所構成的絕緣膜38。並且，絕緣膜38的膜厚FT1(參照圖3)是按照MIM電容器MC1(參照圖10)的電容來決定。
其次，在絕緣膜38上，藉由濺射法來形成由具有例如80nm的膜厚的TiN膜所構成的導體膜39。導體膜39是作為MIM電容器MC1的上部電極的一部分來形成者，為與絕緣膜38接觸的部分，在之後的工程，例如除去阻 劑的工程中，亦作為保護絕緣膜38的上面的保護膜來形成者。亦可取代TiN膜，而形成Ti膜，TaN膜或Al膜等的導體膜，作為導體膜39。在形成該等的導體膜時，也是導體膜39會成為上部電極的一部分，且可保護絕緣膜38的上面。
此時，將導體膜39形成於比層疊膜34更上層。藉此，可將由導體膜39所構成的導體膜PF1(參照圖10)，及由層疊膜34所構成的第3層配線M3(參照圖10)形成於不同的高度位置，因此可使配線佈局的自由度提升，可縮小半導體裝置的面積。
在本實施形態1的半導體裝置的製造工程中，相對於在步驟S13中所被成膜的絕緣膜38的膜厚FT1(參照圖3)，在步驟S12中所被成膜的層疊膜34的上面34a的表面粗度RMS的比率為14%以下。藉此，如之後利用圖22來敘述般，可製造良品率為90%以上的製品。
並且，較合適是在本實施形態1的半導體裝置的製造工程中，在步驟S12中，以Al為主成分的合金膜亦即由Al合金膜所構成的主導體膜32的成膜速度是1000nm/分以上。此時，如之後利用圖23來敘述般，層疊膜34的上面34a的表面粗度RMS為25Å以下，可使層疊膜34的上面34a的表面粗度RMS對絕緣膜38的膜厚FT1之比率形成14%以下。
更合適是在本實施形態1的半導體裝置的製造工程中，以主導體膜32的膜厚來除步驟S12中所被成膜的主 導體膜32的(111)面的X線繞射強度之值為200cps/nm以上。此時，如之後利用圖23來敘述般，層疊膜34的上面34a的表面粗度RMS會成為25Å以下，可使層疊膜34的上面34a的表面粗度RMS對絕緣膜38的膜厚FT1之比率形成14%以下。
其次，如圖7所示般，形成阻劑遮罩RM1(步驟S14)。此步驟S14是利用光微影技術，將塗佈於導體膜39上的光阻劑膜曝光，顯像，藉此以導體膜39之中成為導體膜PF1(參照圖8)的部分能夠被覆蓋的方式，留下光阻劑膜。亦即，光阻劑膜之中，留下形成有導體膜PF1的領域的部分，形成阻劑遮罩RM1。
其次，如圖8所示般，形成導體膜PF1(步驟S15)。此步驟S15是以阻劑遮罩RM1作為遮罩，利用乾蝕刻技術，在將導體膜39圖案化亦即加工後，除去阻劑遮罩RM1。藉此，形成由導體膜39所構成的導體膜PF1。
其次，如圖9所示般，形成阻劑遮罩RM2(步驟S16)。此步驟S16是利用光微影技術來將塗佈於導體膜PF1上及絕緣膜38上的光阻劑膜曝光，顯像，藉此以層疊膜34之中成為下部電極BE1及第3層配線M3的部分能夠被覆蓋的方式，留下光阻劑膜。亦即，光阻劑膜之中，留下形成有下部電極BE1及第3層配線M3的領域的部分，形成阻劑遮罩RM2。
其次，如圖10所示般，形成電容膜CIF1，下部電極 BE1及第3層配線M3(步驟S17)。此步驟S17是以阻劑遮罩RM2作為遮罩，利用乾蝕刻技術，將絕緣膜38，障壁導體膜33，主導體膜32及障壁導體膜31圖案化亦即加工後，除去阻劑遮罩RM2。
藉此，形成：配置於成為上部電極的一部分的導體膜PF1之下，由絕緣膜38所構成的電容膜CIF1，及配置於電容膜CIF1之下，由層疊膜34所構成的下部電極BE1。亦即，在第2層間絕緣膜25上形成有下部電極BE1，在下部電極BE1上形成有電容膜CIF1，在電容膜CIF1上形成有導體膜PF1。此時，藉由下部電極BE1，電容膜CIF1及導體膜PF1來形成作為電容元件的MIM電容器MC1。
並且，由層疊膜34所構成的第3層配線M3會離開下部電極BE1而形成。亦即，平面視，在與形成有下部電極BE1的領域不同的領域中，形成由層疊膜34所構成的第3層配線M3。另外，如圖10所示般，亦可在第3層配線M3上留下絕緣膜38。
其次，如圖11所示般，形成第3層間絕緣膜35(步驟S18)。此步驟S18是在下部電極BE1上，電容膜CIF1上，導體膜PF1上及第3層配線M3上，藉由電漿CVD法來形成具有例如1300nm的膜厚的SiO2膜之後，藉由CMP法來研磨而平坦化，形成第3層間絕緣膜35。
其次，如圖12所示般，形成開口部36a，36b，36c(步驟S19)。在此步驟S19中，利用光微影技術及乾蝕刻技術來使第3層間絕緣膜35圖案化亦即加工，形成貫 通第3層間絕緣膜35來到達導體膜PF1的開口部36a。並且，在步驟S19中，形成貫通第3層間絕緣膜35及電容膜CIF1來到達下部電極BE1的開口部36b。而且，在步驟S19中，形成貫通第3層間絕緣膜35來到達第3層配線M3的開口部36c。
其次，如圖13所示般，形成柱塞37a，37b，37c(步驟S20)。此步驟S20是在露出於開口部36a的導體膜PF1上，露出於開口部36b的下部電極BE1上，露出於開口部36c的第3層配線M3上，開口部36a，36b，36c的側壁，及第3層間絕緣膜35上，藉由濺射法來形成例如由TiN膜所構成的障壁導體膜。而且，在被成膜的障壁導體膜上，以能夠埋入開口部36a，36b，36c的方式，例如藉由CVD法來形成由W膜所構成的主導體膜。然後，藉由CMP法來研磨除去主導體膜及障壁導體膜之中開口部36a，36b，36c內以外的部分，亦即第3層間絕緣膜35上的主導體膜及障壁導體膜。
藉此，在開口部36a內，形成埋入開口部36a，與導體膜PF1電性連接的柱塞37a。並且，在開口部36b內，形成埋入開口部36b，與下部電極BE1電性連接的柱塞37b，在開口部36c內，形成埋入開口部36c，與第3層配線M3電性連接的柱塞37c。
其次，如圖14所示般，形成成為上部電極TE1(參照圖1)及第4層配線M4(參照圖1)的層疊膜44(步驟S21)。此步驟S21是在柱塞37a，37b，37c上及第3 層間絕緣膜35上形成由下依序由障壁導體膜41，主導體膜42及障壁導體膜43所構成的層疊膜44。
可由下依序形成含Ti的膜，含Ti及N的膜，具體而言，可由下依序藉由濺射法來形成具有例如10nm的膜厚的Ti膜，具有例如30nm的膜厚的TiN膜，作為障壁導體膜41。可形成含Al的膜，具體而言，可藉由濺射法來形成具有例如600nm的膜厚，以Al為主成分的合金膜亦即Al合金膜，作為主導體膜42。可由下依序形成含Ti的膜，含Ti及N的膜，具體而言，由下依序藉由濺射法來形成具有例如10nm的膜厚的Ti膜，具有例如20nm的膜厚的TiN膜，作為障壁導體膜43。
其次，如圖15所示般，形成阻劑遮罩RM3(步驟S22)。此步驟S22是利用光微影技術，將塗佈於層疊膜44上的光阻劑膜曝光，顯像，藉此光阻劑膜之中，留下形成有上部電極TE1及第4層配線M4的領域的部分，形成阻劑遮罩RM3。
之後，以阻劑遮罩RM3作為遮罩，利用乾蝕刻技術，將障壁導體膜43，主導體膜42及障壁導體膜41圖案化亦即加工後，除去阻劑遮罩RM3。藉此，形成由層疊膜44所構成，與柱塞37a電性連接的上部電極TE1，形成由層疊膜44所構成，與柱塞37b，37c電性連接的第4層配線M4。藉由至此的工程，製造圖1所示的半導體裝置。
而且，如圖16所示般，亦可在半導體裝置內，在彼 此不同的複數的層分別形成MIM電容器。
例如，在進行步驟S21的工程之後，在層疊膜44上形成成為電容膜CIF2的絕緣膜及成為導體膜PF2的導體膜。而且，利用光微影技術及乾蝕刻技術來形成導體膜PF2，電容膜CIF2，及由層疊膜44所構成的第4層配線M4及下部電極BE2。此時，藉由下部電極BE2，電容膜CIF2及導體膜PF2來形成作為電容元件的MIM電容器MC2。
其次，形成第4層間絕緣膜45。然後，形成貫通第4層間絕緣膜45來到達導體膜PF2的開口部46a，形成貫通第4層間絕緣膜45及電容膜CIF2來到達下部電極BE2的開口部46b，形成貫通第4層間絕緣膜45來到達第4層配線M4的開口部46c。其次，在開口部46a，46b，46c分別形成柱塞47a，47b，47c。然後，在柱塞47a上，柱塞47b上，柱塞47c上及第4層間絕緣膜45上形成由層疊有障壁導體膜51，主導體膜52及障壁導體膜53的層疊膜54所構成的第5層配線M5。藉由至此的工程，如圖16所示般，製造具備2個MIM電容器MC1，MC2的半導體裝置。
<有關表面粗度及缺陷密度>
其次，參照比較例，說明有關成為下部電極BE1的層疊膜34的上面34a的表面粗度與缺陷密度的關係。
比較例是將在步驟S12中所被成膜的層疊膜34的上 面34a的表面粗度RMS對於在前述的半導體裝置的製造工程的步驟S13中所被成膜的絕緣膜38的膜厚FT1之比率超過14%時稱為比較例1來進行說明。
另外，以下亦可將層疊膜34的上面34a的表面粗度簡稱為層疊膜34的表面粗度。
圖17是表示在比較例1中，對於成為下部電極的層疊膜的上面的表面粗度之主導體膜的膜厚依存性的圖表。圖18是用以說明積分散亂計之表面粗度的測定方法的圖。
在比較例1中也與實施形態1同樣，層疊膜34是如圖3所示般，由下依序層疊由Ti膜所構成的膜31a，由TiN膜所構成的膜31b，由Al膜所構成的主導體膜32，由Ti膜所構成的膜33a，由TiN膜所構成的膜33b者。膜31a，膜31b，主導體膜32，膜33a及膜33b是分別藉由濺射法來成膜者。而且，在比較例1中，一邊變更主導體膜32的膜厚，一邊製造具有各膜厚的半導體裝置。並且，在比較例1中，絕緣膜38是由利用電漿CVD法來成膜的SiO2膜所構成。
所謂表面粗度是如前述般，為均方根粗度的表面粗度RMS。在此，表面粗度RMS是使用藉由積分散亂計所測定的測定值。如圖18所示般，積分散亂計是對被測定試料的半導體基板SB上所形成的下部電極BE1的表面照射雷射光61，藉由檢測器64來檢測出所被照射的雷射光61在與被正反射的正反射光62不同的方向被散亂的散亂光 63的強度者。檢測器64是例如以雷射光61所照射的位置為中心設成可旋轉，一邊變更檢測器64的旋轉角度，一邊藉由檢測器64來測定散亂光63的強度，藉此取得散亂光63的強度的旋轉角度依存性的資料。而且，可藉由解析取得的資料來測定表面粗度。
另外，如前述般，即使在半導體裝置製造後，還是可製作一種除去電容膜CIF1等比下部電極BE1更上方的部分而下部電極BE1的上面34a露出之試料。然後，有關被製作的試料，例如可使用積分散亂計來測定露出之下部電極BE1的上面34a的表面粗度。或，例如可藉由FIB加工來製作一種可觀察包含下部電極BE1與電容膜CIF1的界面的剖面之剖面觀察用試料。然後，有關被製作的剖面觀察用試料，例如藉由SEM來觀察下部電極BE1與電容膜CIF1的界面，可測定下部電極BE1的上面34a的表面粗度。
並且，可取代積分散亂計，例如AFM(Atomic Force Microscope)等，藉由各種的測定裝置所測定的測定值，作為表面粗度。
如圖17所示般，可知在比較例1中，主導體膜32的膜厚為400nm以上的範圍是隨主導體膜32的膜厚的增加，層疊膜34的上面34a的表面粗度RMS會增大，層疊膜34的表面的平坦性會降低。並且，圖17中的虛線是藉由最小二乘法來線形近似求取測定點，由於虛線與測定點接近，因此可知對於主導體膜32的膜厚，層疊膜34的上 面34a的表面粗度會線形地增大。
另外，層疊膜34的上面34a是障壁導體膜33的上面，相較於主導體膜32的膜厚，障壁導體膜33的膜厚小，因此可想像障壁導體膜33的上面的表面粗度是與主導體膜32的上面的表面粗度大致相等。亦即，可想像層疊膜34的上面34a的表面粗度是與主導體膜32的上面的表面粗度大致相等。
圖19是表示比較例1之MIM電容器的耐壓值的累積度數分布的圖表。
圖19是比較例1的半導體裝置之中，由Al膜所構成的主導體膜32的膜厚為400nm，600nm及700nm時，針對形成於半導體基板SB的面內之多數的MIM電容器MC1來進行耐壓值的測定，顯示所被測定的耐壓值的累積度數分布者。如前述般，所謂耐壓值是洩漏電流急劇地增大的電壓值。在圖19中，在橫軸繪製耐壓值，在縱軸繪製耐壓缺陷密度。例如耐壓值為5V時，耐壓缺陷密度為10個/cm2是意思MIM電容器MC1之中耐壓值為5V以下者是每1cm2有10個。
如圖19所示般，在比較例1中，隨主導體膜32的膜厚的增加，MIM電容器MC1的耐壓值會降低，MIM電容器MC1的耐壓值的偏差會增大。這可想像是因為隨主導體膜32的膜厚的增加，主導體膜32的上面的表面粗度會增大，主導體膜32的表面的平坦性會降低，洩漏電流容易在下部電極BE1與導體膜PF1之間流動所致。亦即， 可想像隨主導體膜32的膜厚的增加，層疊膜34的上面34a的表面粗度會增大，層疊膜34的表面的平坦性會降低，因而MIM電容器MC1的耐壓值會降低，MIM電容器MC1的耐壓值的偏差會增大。
在上述專利文獻1記載的半導體裝置中，MIM電容器的下部電極是由下依序層疊第1障壁層，第1鋁層，第2障壁層，且第1鋁層的表面粗度為未滿預定值。在上述專利文獻1記載的半導體裝置中，一旦第1鋁層的表面的平坦性提升，則MIM電容器的耐壓的偏差會被抑制。因此，在上述專利文獻1記載的半導體裝置中，為了抑制MIM電容器的耐壓的偏差，而將第1鋁層的表面粗度形成比預定值更小。並且，在上述專利文獻1記載的半導體裝置中，在變更第1障壁層的成膜方法之下，有關成膜於第1障壁層上，具有150nm的膜厚之第1鋁層，藉由AFM所測定的表面粗度會變化。
為了降低主導體膜32的電阻，較理想是增加主導體膜32的膜厚。但，如圖17及圖19所示般，可知一旦主導體膜32的膜厚變厚，則層疊膜34的上面34a的表面粗度RMS會增大，層疊膜34的表面的平坦性會降低，因而MIM電容器MC1的耐壓值會降低，耐壓值的偏差會增大。因此，為了使MIM電容器的耐壓值增加，抑制耐壓值的偏差，而有考慮對於MIM電容器的耐壓值之主導體膜的膜厚依存性的必要。
但，在上述專利文獻1記載的半導體裝置中，未考慮 第1鋁層的膜厚對MIM電容器的耐壓值的依存性。因此，在上述專利文獻1記載的半導體裝置中，一旦主導體膜的膜厚變厚，則無法抑制MIM電容器的耐壓值的降低，抑制耐壓值的偏差，無法使半導體裝置的性能提升。例如主導體膜的膜厚為400nm以上的範圍是無法抑制MIM電容器的耐壓值的降低，抑制耐壓值的偏差，無法使半導體裝置的性能提升。
另一方面，在上述專利文獻2記載的MIM電容器中，由下依序形成有TiN膜，Ti膜，下部金屬膜，介電質膜及上部金屬膜，且下部金屬膜的表面被粗面化。在上述專利文獻2記載的MIM電容器中，藉由將下部金屬膜的表面粗面化，使MIM電容器的電容增加。
然而，上述專利文獻2記載的MIM電容器雖可使MIM電容器的電容增加，但但若主導體膜的膜厚變厚，則無法抑制MIM電容器的耐壓值的降低，抑制耐壓值的偏差，無法使半導體裝置的性能提升。並且，在上述專利文獻2記載的MIM電容器中，下部金屬膜的表面被粗面化。因此，在形成成為電容膜的絕緣膜時，例如需要ALD(Atomic Layer Deposition)法等階差被覆性佳的成膜方法，恐有製造成本增大之虞。
而且，在上述專利文獻3記載的半導體裝置的製造工程中，在形成成為MIM電容器的下部電極的導體膜之後，以比導體膜的形成溫度高的溫度來進行熱處理，使導體膜中所含的Al結晶粒再配向。
但，上述專利文獻3記載的半導體裝置的製造工程雖可降低施加於電容膜的局部的應力，但若主導體膜的膜厚變厚，則無法抑制耐壓值的降低，抑制耐壓值的偏差，無法使半導體裝置的性能提升。
<本實施形態的主要的特徵及效果>
另一方面，在本實施形態1中，成為下部電極BE1的層疊膜34的上面34a的表面粗度RMS對成為電容膜CIF1的絕緣膜38的膜厚FT1之比率為14%以下。
在此，參照有關本實施形態1的實施例，說明有關層疊膜34的上面34a的表面粗度與缺陷密度的關係。實施例是將在步驟S12中所被成膜的層疊膜34的上面34a的表面粗度RMS對於在前述的半導體裝置的製造工程的步驟S13中所被成膜的絕緣膜38的膜厚FT1之比率為14%以下時稱為實施例1來進行說明。
圖20是將實施例1中，對於成為下部電極的層疊膜的上面的表面粗度之主導體膜的膜厚依存性與比較例1的膜厚依存性一起顯示的圖表。
在實施例1中，層疊膜34是如圖3所示般，由下依序層疊由Ti膜所構成的膜31a，由TiN膜所構成的膜31b，由Al膜所構成的主導體膜32，由Ti膜所構成的膜33a，由TiN膜所構成的膜33b者。膜31a，膜31b，主導體膜32，膜33a及膜33b是分別藉由濺射法來成膜者。而且，在實施例1中，一邊變更主導體膜32的膜厚，一 邊製造具備各膜厚的半導體裝置。並且，在實施例1中，絕緣膜38是由利用電漿CVD法來成膜的SiO2膜所構成。
如圖20所示般，在實施例1中也是與比較例1同樣，在主導體膜32的膜厚為400nm以上的範圍是隨主導體膜32的膜厚的增加，層疊膜34的上面34a的表面粗度RMS會增大，層疊膜34的表面的平坦性會降低。並且，圖20中的實線是藉由最小二乘法來線形近似求取測定值者，但由於實線與測定值接近，因此有關實施例1也是與比較例1同樣，對於主導體膜32的膜厚，層疊膜34的上面34a的表面粗度會線形地增大。
但，如圖20所示般，可確認當主導體膜32的膜厚相等時，在實施例1中，相較於比較例1，層疊膜34的表面粗度會被降低。具體而言，可確認在實施例1中，具備具有400nm及600nm的任一膜厚的主導體膜32之層疊膜34的表面粗度也比在比較例1中，具備具有400nm的膜厚的主導體膜32之層疊膜34的表面粗度，亦即25Å程度的表面粗度更顯著降低。亦即，可確認在實施例1中，相較於比較例1，即使主導體膜32的膜厚變厚，層疊膜34的表面粗度還是會被降低。
圖21是將實施例1之MIM電容器的耐壓值的累積度數分布與比較例1之耐壓值的累積度數分布一起顯示的圖表。
圖21是實施例1的半導體裝置之中，由Al膜所構成 的主導體膜32的膜厚為600nm時，針對形成於半導體基板SB的面內之多數的MIM電容器MC1進行耐壓值的測定，顯示所被測定的耐壓值的累積度數分布者。並且，在圖21中，顯示有關比較例1的半導體裝置之中，主導體膜32的膜厚為600nm時所被測定的耐壓值的累積度數分布。
如圖21所示般，可確認在實施例1中，相較於比較例1，MIM電容器MC1的耐壓值會顯著增大，且MIM電容器MC1的耐壓值的偏差會被抑制。這可想像是因為在實施例1中，相較於比較例1，主導體膜32的上面的表面粗度被降低，主導體膜32的表面的平坦性提升，洩漏電流難流動於下部電極BE1與導體膜PF1之間所致。亦即，可想像在實施例1中，相較於比較例1，層疊膜34的上面34a的表面粗度被降低，層疊膜34的表面的平坦性提升，藉此MIM電容器MC1的耐壓值增加，MIM電容器MC1的耐壓值的偏差被抑制。
圖22是表示成為下部電極的層疊膜的表面粗度對成為電容膜的絕緣膜的膜厚之比率與MIM電容器的良品率的關係的圖表。另外，所謂MIM電容器的良品率是意思形成於半導體基板的面內之多數的MIM電容器之中，具有耐壓值成為最大的MIM電容器的耐壓值，亦即最大耐壓值的85%以上的耐壓值之MIM電容器的比率。並且，層疊膜34的表面粗度對絕緣膜38的膜厚FT1(參照圖3)之比率為14%以下者是相當於實施例1的半導體裝 置，層疊膜34的表面粗度對絕緣膜38的膜厚FT1之比率超過14%者是相當於比較例1的半導體裝置。而且，在圖22中，測定值與測定值之間是藉由直線連接。
如圖22所示般，層疊膜34的表面粗度對絕緣膜38的膜厚FT1之比率超過14%時，亦即在比較例1的半導體裝置中，MIM電容器的良品率是未滿90%。另一方面，層疊膜34的表面粗度對絕緣膜38的膜厚FT1之比率為14%以下時，亦即在實施例1的半導體裝置中，MIM電容器的良品率是90%以上。換言之，在實施例1中，層疊膜34的表面粗度對絕緣膜38的膜厚FT1之比率為14%以下，藉此可將MIM電容器的良品率形成90%以上。這是因為如圖20及圖21所示般，在實施例1中，相較於比較例1，可降低層疊膜34的表面粗度，使MIM電容器的耐壓值增加，可抑制耐壓值的偏差所致。
亦即，在本實施形態1中，層疊膜34的表面粗度對絕緣膜38的膜厚FT1之比率為14%以下，藉此可降低下部電極BE1的表面粗度，可抑制MIM電容器的耐壓值的降低，可抑制耐壓值的偏差。其結果，可將MIM電容器的良品率形成90%以上。
其次，說明有關如此層疊膜34的表面粗度對絕緣膜38的膜厚FT1之比率為14%以下之主導體膜32的適宜的成膜條件。
圖23是表示主導體膜的成膜速度與成為下部電極的層疊膜的表面粗度，及與主導體膜的(111)面的X線繞 射強度的關係的圖表。在圖23中，橫軸是表示由Al膜所構成的主導體膜32的成膜速度，左側的縱軸是表示層疊膜34的上面34a的均方根的表面粗度RMS，右側的縱軸是表示以主導體膜32的膜厚來除由Al膜所構成的主導體膜32的Al(111)面的X線繞射強度之值。在圖23中，測定值與測定值之間是藉由直線連接。
如圖23所示般，隨主導體膜32的成膜速度的增加，層疊膜34的上面34a的表面粗度RMS會減低，以主導體膜32的膜厚來除主導體膜32的(111)面的X線繞射強度之值會增加。亦即，隨由Al膜所構成的主導體膜32的成膜速度的增加，層疊膜34的上面34a的平坦性會提升，由Al膜所構成的主導體膜32的(111)配向性會提升。
藉由濺射法來形成Al膜時，為了使Al膜的成膜速度增加，可思考使被供給的電力增加，縮短靶與半導體基板之間的距離，調整半導體基板的溫度等，調整各種的成膜條件之方法。
其中，使被供給的電力增加時，隨電力的增加，被供給至半導體基板的原子的供給速度會增加，因此可想像Al膜的成膜速度會增加。並且，隨電力的增加，被供給至半導體基板的原子所具有的能量會增加，因此到達半導體基板的表面的原子容易移動至能量安定的位置，可想像Al膜的(111)配向性會提升。又，由於Al具有面心立方格子的結晶構造，Al(111)面為面內原子最緻密的 面，亦即最密充填面，因此當Al膜為(111)配向時，平坦性容易提升。所以，隨Al膜的(111)配向性的提升，Al膜的表面的平坦性會提升。
由圖20所示的結果，實施例1的半導體裝置的層疊膜34的上面34a的表面粗度RMS是位於比較例1的半導體裝置的層疊膜34的上面34a的表面粗度RMS之中最小值的25Å以下的範圍。並且，由圖23所示的結果，層疊膜34的上面34a的表面粗度形成25Å以下的是由Al膜所構成的主導體膜32的成膜速度為1000nm/分以上時。亦即，由Al膜所構成的主導體膜32的成膜速度為1000nm/分以上時，層疊膜34的上面34a的表面粗度RMS成為25Å以下，可將層疊膜34的上面34a的表面粗度RMS對絕緣膜38的膜厚FT1(參照圖3)之比率形成14%以下。
因此，在本實施形態1中，較合適是主導體膜32的成膜速度為1000nm/分以上。藉此，即使主導體膜32的膜厚變厚，還是可使主導體膜32的(111)配向性提升，藉此可降低由層疊膜34所構成的下部電極BE1的表面粗度降低，可更抑制耐壓值的降低，可更抑制耐壓值的偏差。
並且，由圖23所示的結果，層疊膜34的上面34a的表面粗度RMS形成25Å以下的是以主導體膜32的膜厚來除由Al膜所構成的主導體膜32的Al(111)面的X線繞射強度之值為200cps/nm以上時。亦即，以主導體膜32的膜厚來除主導體膜32的(111)面的X線繞射強度之值 為200cps/nm以上時，層疊膜34的上面34a的表面粗度RMS為25Å以下。其結果，可使層疊膜34的上面34a的表面粗度RMS對絕緣膜38的膜厚FT1之比率形成14%以下。
因此，在本實施形態1中，較合適是以主導體膜32的膜厚FT1來除主導體膜32的(111)面的X線繞射強度之值是200cps/nm以上。藉此，即使主導體膜32的膜厚變厚，還是可使主導體膜32的(111)配向性提升，藉此可降低由層疊膜34所構成的下部電極BE1的表面粗度降低，可更抑制耐壓值的降低，可更抑制耐壓值的偏差。
另外，圖23所示的X線繞射強度是在X線繞射裝置中，將施加於X線源的電壓設為50kV，將流至X線源的電流設為300mA，藉此在將供給至X線源的電力設為1.5kW時所被測定的值。亦即，較合適是以主導體膜32的膜厚FT1來除主導體膜32的(111)面的X線繞射強度之值是在將供給至X線繞射裝置的X線源的電力設為1.5kW時為200cps/nm以上。
並且，當主導體膜32的成膜速度為1000nm/分時，以主導體膜32的膜厚FT1來除主導體膜32的(111)面的X線繞射強度之值是200cps/nm。另一方面，當主導體膜32的成膜速度為700nm/分時，以主導體膜32的膜厚FT1來除主導體膜32的(111)面的X線繞射強度之值是170cps/nm。因此，較合適是以主導體膜32的膜厚FT1來除主導體膜32的(111)面的X線繞射強度之值是主導體 膜32的成膜速度為700nm/分時，以主導體膜32的膜厚FT1來除主導體膜32的(111)面的X線繞射強度之值的200/170=1.18倍以上。
而且，圖23所示的X線繞射強度是將X線照射於半導體基板上的面積設為5mm×15mm=75mm2時所被測定的值。
另外，如前述般，為了使濺射法之主導體膜32的成膜速度增加，除了使被供給的電力增加的方法以外，還可思考縮短靶與半導體基板之間的距離，調整半導體基板的溫度等，調整各種的成膜條件之方法。如此調整各種的成膜條件，也可將層疊膜34的上面34a的表面粗度對絕緣膜38的膜厚FT1之比率形成14%以下，可降低由層疊膜34所構成的下部電極BE1的表面粗度，抑制耐壓值的降低，可抑制耐壓值的偏差。
而且，在本實施形態1中，成為下部電極BE1的層疊膜34的表面未被粗面化。因此，在形成成為電容膜CIF1的絕緣膜38時，不須使用例如ALD法等階差被覆性佳的成膜方法，可防止或抑制製造成本增大。
(實施形態2)
其次，說明有關實施形態2的半導體裝置。本實施形態2的半導體裝置是在形成覆蓋下部電極的層間絕緣膜中形成開口部，在露出於開口部的下部電極上形成有電容膜及導體膜。
<半導體裝置的構成>
圖24是實施形態2的半導體裝置的要部剖面圖。
如圖24所示般，本實施形態2的半導體裝置是具有：形成於半導體基板SB上的第1層配線M1，第2層配線M2，第3層配線M3及第4層配線M4。又，本實施形態2的半導體裝置是由下部電極BE1，電容膜CIF1及上部電極TE1所構成，具有作為電容元件的MIM電容器MC1。半導體基板SB是例如由矽單結晶基板所構成。
在圖24中未圖示形成於半導體基板SB的電晶體等的半導體元件。但，如在實施形態1利用圖2來說明般，亦可在半導體基板SB形成有例如n通道型MISFETQn及p通道型MISFETQp作為半導體元件。
並且，有關本實施形態2的半導體裝置之中，下部電極BE1的上方的部分以外的各部分是與實施形態1的半導體裝置的各部分相同。因此，有關從第1層配線M1到第2層間絕緣膜25的部分是省略其說明。
在本實施形態2也與實施形態1同樣，在埋入柱塞27的第2層間絕緣膜25上，下部電極BE1及第3層配線M3會互相分離形成。下部電極BE1是作為MIM電容器MC1的下部電極使用者。第3層配線M3是經由柱塞27來與第2層配線M2電性連接。
另外，前述的圖3是擴大以圖24的虛線所包圍的領域AR2亦即圖24的下部電極BE1附近的部分來顯示的要 部剖面圖。
下部電極BE1是由層疊障壁導體膜31，主導體膜32及障壁導體膜33之作為導體膜的層疊膜34所構成。障壁導體膜31是形成於第2層間絕緣膜25上。如圖3所示般，障壁導體膜31是可設為由下依序層疊含Ti的膜31a，含Ti及N的膜31b者。主導體膜32是形成於障壁導體膜31上。主導體膜32是可設為由含Al的膜所構成者。障壁導體膜33是形成於主導體膜32上。障壁導體膜33是可設為由下依序層疊含Ti的膜33a，含Ti及N的膜33b者。障壁導體膜31及障壁導體膜33是用以防止或抑制主導體膜32中的Al等的擴散者。
第3層配線M3是平面視形成於與形成有下部電極BE1的領域不同的領域，離開下部電極BE1而形成，但可設為由與下部電極BE1同層的層疊膜34所構成者。亦即，第3層配線M3是與下部電極BE1同樣，由作為導體膜的層疊膜34所構成，該導體膜是由障壁導體膜31，主導體膜32及障壁導體膜33所構成。
第3層配線M3是可設為與下部電極BE1同樣，在柱塞27上及第2層間絕緣膜25上，依序層疊含Ti的膜31a，含Ti及N的膜31b，由含Al的膜所構成的主導體膜32，含Ti的膜33a，含Ti及N的膜33b者。而且，第3層配線M3的障壁導體膜31是可設為由與下部電極BE1的障壁導體膜31同層的膜所構成者。並且，第3層配線M3的主導體膜32是可設為由與下部電極BE1的主導體 膜32同層的膜所構成者。而且，第3層配線M3的障壁導體膜33是可設為由與下部電極BE1的障壁導體膜33同層的膜所構成者。藉此，可藉由同一工程來形成下部電極BE1及第3層配線M3，可使工程簡略化。
另外，有關本實施形態2的半導體裝置的障壁導體膜31，膜31a，膜31b的膜厚及材料是可設為與實施形態1的半導體裝置的障壁導體膜31，膜31a，膜31b的膜厚及材料同樣。並且，有關本實施形態2的半導體裝置的主導體膜32的膜厚及材料是可設為與實施形態1的半導體裝置的主導體膜32的膜厚及材料同樣。而且，有關本實施形態2的半導體裝置的障壁導體膜33，膜33a，膜33b的膜厚及材料是可設為與實施形態1的半導體裝置的障壁導體膜33，膜33a，膜33b的膜厚及材料同樣。
在第2層間絕緣膜25上，以能夠覆蓋下部電極BE1及第3層配線M3的方式，形成有第3層間絕緣膜35。亦即，在下部電極BE1上及第3層配線M3上是形成有第3層間絕緣膜35。
第3層間絕緣膜35之中，在下部電極BE1上的部分是形成有貫通第3層間絕緣膜35來到達下部電極BE1的開口部36a。在露出於開口部36a的底部的下部電極BE1上，開口部36a的側壁，及第3層間絕緣膜35上是形成有電容膜CIF1。電容膜CIF1是絕緣膜38被圖案化亦即加工者。電容膜CIF1是作為MIM電容器MC1的電容膜使用者。成為電容膜CIF1的絕緣膜38是與實施形態1同 樣，可使用SiO2膜，SiN膜或SiON膜等的各種的絕緣膜。藉此，可利用各種的成膜方法來容易形成絕緣膜38。並且，電容膜CIF1的膜厚FT1(參照圖3)是按照MIM電容器MC1的電容來決定。
在本實施形態2的半導體裝置也是與實施形態1的半導體裝置同樣，下部電極BE1的上面34a(參照圖3)之作為均方根粗度的表面粗度RMS對電容膜CIF1的膜厚FT1之比率為14%以下。藉此，如在實施形態1中利用圖22來敘述般，可製造良品率為90%以上的製品。
另外，與實施形態1同樣，即是在半導體裝置製造後，還是可製作一種除去電容膜CIF1等比下部電極BE1更上方的部分而下部電極BE1的上面34a露出之試料。然後，有關被製作的試料，例如可使用積分散亂計來測定露出之下部電極BE1的上面34a的表面粗度。或，與實施形態1同樣，例如可藉由FIB加工來製作一種可觀察包含下部電極BE1與電容膜CIF1的界面的剖面之剖面觀察用試料。然後，有關被製作的剖面觀察用試料，例如藉由SEM來觀察下部電極BE1與電容膜CIF1的界面，可測定下部電極BE1的上面34a的表面粗度。
並且，在本實施形態2的半導體裝置也是與實施形態1的半導體裝置同樣，以主導體膜32的膜厚來除主導體膜32的(111)面的X線繞射強度之值為200cps/nm以上。此時，如在實施形態1中利用圖23來敘述般，下部電極BE1的上面34a的表面粗度RMS為25Å以下，可將 下部電極BE1的上面34a的表面粗度RMS對電容膜CIF1的膜厚FT1之比率形成14%以下。
另外，與實施形態1同樣，即使在半導體裝置製造後，還是可製作一種除去電容膜CIF1等比下部電極BE1更上方的部分而下部電極BE1的上面34a露出的試料，可藉由X線繞射法來測定主導體膜32的(111)面的X線繞射強度。或，即是是不除去比下部電極BE1更上方的部分的情況，還是可藉由調整X線的照射條件，利用X線繞射法來測定主導體膜32的(111)面的X線繞射強度。
在電容膜CIF1上是形成有導體膜PF1。導體膜PF1是導體膜39被圖案化亦即加工者。導體膜PF1是作為MIM電容器MC1的上部電極的一部分使用者，為與電容膜CIF1接觸的部分，亦作為保護電容膜CIF1的上面的保護膜使用者。導體膜PF1可使用含Ti及N的導體膜，可使用具有例如80nm的膜厚的TiN膜。又，導體膜PF1可取代TiN膜，而使用Ti膜，TaN膜或Al膜等的導體膜，使用該等的導體膜時也是導體膜PF1成為上部電極的一部分，且可保護電容膜CIF1的上面。
如此，藉由下部電極BE1，電容膜CIF1及導體膜PF1來形成作為電容元件的MIM電容器MC1。
第3層間絕緣膜35之中，在下部電極BE1上的部分是形成有貫通第3層間絕緣膜35來到達下部電極BE1的開口部36b。在開口部36b內，露出於開口部36b的下部 電極BE1上，以能夠埋入開口部36b的方式，形成有由導體膜所構成的柱塞37b。柱塞37b是與下部電極BE1電性連接。
第3層間絕緣膜35之中，在第3層配線M3上的部分是形成有貫通第3層間絕緣膜35來到達第3層配線M3的開口部36c。在開口部36c內，露出於開口部36c的第3層配線M3上，以能夠埋入開口部36c的方式，形成有由導體膜所構成的柱塞37c。柱塞37c是與第3層配線M3電性連接。
在導體膜PF1上是形成有上部電極TE1。上部電極TE1是與導體膜PF1電性連接，與導體膜PF1一起作為MIM電容器MC1的上部電極使用者。
上部電極TE1是由層疊障壁導體膜41，主導體膜42及障壁導體膜43之作為導體膜的層疊膜44所構成。障壁導體膜41是形成於導體膜PF1上。障壁導體膜41可設為由下依序層疊含Ti的膜，含Ti及N的膜者。主導體膜42是形成於障壁導體膜41上。主導體膜42可設為由含Al的膜所構成者。障壁導體膜43是形成於主導體膜42上。障壁導體膜43可設為由下依序層疊含Ti的膜，含Ti及N的膜者。障壁導體膜41及障壁導體膜43是用以防止或抑制主導體膜42中的Al等的擴散者。
並且，在埋入柱塞37b，37c的第3層間絕緣膜35上是形成有第4層配線M4。第4層配線M4是經由柱塞37b來與下部電極BE1電性連接，經由柱塞37c來與第3層配 線M3電性連接。
第4層配線M4是平面視形成於與形成有上部電極TE1的領域不同的領域，離開上部電極TE1而形成，但可設為由與上部電極TE1同層的層疊膜44所構成者。亦即，第4層配線M4是與上部電極TE1同樣，由作為導體膜的層疊膜44所構成，該導體膜是由障壁導體膜41，主導體膜42及障壁導體膜43所構成。
第4層配線M4的障壁導體膜41是由與上部電極TE1的障壁導體膜41同層的膜所構成，第4層配線M4的主導體膜42是由與上部電極TE1的主導體膜42同層的膜所構成，第4層配線M4的障壁導體膜43是由與上部電極TE1的障壁導體膜43同層的膜所構成。藉此，可藉由同一工程來形成上部電極TE1及第4層配線M4，可使工程簡略化。
另外，有關本實施形態2的半導體裝置的障壁導體膜41的膜厚及材料是可設為與實施形態1的半導體裝置的障壁導體膜41的膜厚及材料同樣。又，有關本實施形態2的半導體裝置的主導體膜42的膜厚及材料是可設為與實施形態1的半導體裝置的主導體膜42的膜厚及材料同樣。又，有關本實施形態2的半導體裝置的障壁導體膜43的膜厚及材料是可設為與實施形態1的半導體裝置的障壁導體膜43的膜厚及材料同樣。
<半導體裝置的製造工程>
其次，參照圖面來說明有關本實施形態2的半導體裝置的製造工程。圖25~圖37是實施形態2的半導體裝置的製造工程中的要部剖面圖
另外，在圖25~圖37中，與圖24同樣，省略形成於半導體基板的電晶體等的半導體元件的圖示。並且，形成半導體元件的工程是可藉由周知的方法來進行，因此在此省略其說明。
首先，如圖25所示般，準備半導體基板SB(步驟S31)。此步驟S31的工程是可設為與實施形態1的步驟S11的工程同樣的工程。
其次，如圖26所示般，形成成為下部電極BE1及第3層配線M3的層疊膜34(步驟S32)。此步驟S32的工程是可設為與實施形態1的步驟S12的工程同樣的工程。
其次，如圖27所示般，形成阻劑遮罩RM2(步驟S33)。此步驟S33的工程是除了在層疊膜34上未形成有絕緣膜38及導體膜39的點以外，可設為與實施形態1的步驟S16的工程同樣的工程。
其次，如圖28所示般，形成下部電極BE1及第3層配線M3(步驟S34)。此步驟S34的工程是除了在層疊膜34上未形成有絕緣膜38及導體膜39的點以外，可設為與實施形態1的步驟S17的工程同樣的工程。
藉此，在第2層間絕緣膜25上形成由層疊膜34所構成的下部電極BE1。並且，由層疊膜34所構成的第3層配線M3會離開下部電極BE1而形成。亦即，平面視，在 與形成有下部電極BE1的領域不同的領域中，形成由層疊膜34所構成的第3層配線M3。
其次，如圖29所示般，形成第3層間絕緣膜35(步驟S35)。此步驟S35的工程是除了在層疊膜34上未形成有絕緣膜38及導體膜39的點以外，可設為與實施形態1的步驟S18的工程同樣的工程。
其次，如圖30所示般，形成開口部36b，36c(步驟S36)。在此步驟S36中，利用光微影技術及乾蝕刻技術來使第3層間絕緣膜35圖案化亦即加工，形成貫通第3層間絕緣膜35來到達下部電極BE1的開口部36b。並且，在步驟S36中，形成貫通第3層間絕緣膜35來到達第3層配線M3的開口部36c。
其次，如圖31所示般，形成柱塞37b，37c(步驟S37)。在此步驟S37中，在露出於開口部36b的底部的下部電極BE1上，露出於開口部36c的底部的第3層配線M3上，開口部36b，36c的側壁，及，第3層間絕緣膜35上，藉由濺射法來形成例如由TiN膜所構成的障壁導體膜。而且，在被成膜的障壁導體膜上，以能夠埋入開口部36b，36c的方式，藉由CVD法來形成例如由W膜所構成的主導體膜。然後，藉由CMP法來研磨除去主導體膜及障壁導體膜之中開口部36b，36c內以外的部分，亦即第3層間絕緣膜35上的主導體膜及障壁導體膜。
藉此，在開口部36b內，形成埋入開口部36b，與下部電極BE1電性連接的柱塞37b，在開口部36c內，形成 埋入開口部36c，與第3層配線M3電性連接的柱塞37c。
其次，如圖32所示般，形成開口部36a(步驟S38)。在此步驟S38中，利用光微影技術及乾蝕刻技術來使第3層間絕緣膜35圖案化亦即加工，形成貫通第3層間絕緣膜35來到達下部電極BE1的開口部36a。
其次，如圖33所示般，形成成為電容膜CIF1(參照圖35)的絕緣膜38及成為導體膜PF1(參照圖35)的導體膜39(步驟S39)。在此步驟S39中，在露出於開口部36a的底部的下部電極BE1上，開口部36a的側壁，及，第3層間絕緣膜35上，依序形成成為電容膜CIF1的絕緣膜38，及，成為導體膜PF1的導體膜39。此步驟S39的工程是除了在開口部36a的側壁及第3層間絕緣膜35上形成絕緣膜38及導體膜39的點以外，可設為與實施形態1的步驟S13的工程同樣的工程。
本實施形態2是在步驟S39中，將導體膜39形成於比第3層配線M3更上層。藉此，可將成為導體膜39的導體膜PF1及第3層配線M3形成於不同的高度位置，因此可使配線佈局的自由度提升，縮小半導體裝置的面積。
其次，如圖34所示般，形成阻劑遮罩RM4(步驟S40)。此步驟S40是利用光微影技術，將塗佈於導體膜39上的光阻劑膜曝光，顯像，以導體膜39之中成為導體膜PF1(參照圖35)的部分能夠被覆蓋的方式，留下光阻劑膜。亦即，光阻劑膜之中，留下形成有導體膜PF1及電 容膜CIF1的領域的部分，形成阻劑遮罩RM4。
其次，如圖35所示般，形成導體膜PF1及電容膜CIF1(步驟S41)。在此步驟S41中，以阻劑遮罩RM4作為遮罩，利用乾蝕刻技術，將導體膜39及絕緣膜38圖案化亦即加工後，除去阻劑遮罩RM4。
藉此，在露出於開口部36a的底部的下部電極BE1上，形成有由絕緣膜38所構成的電容膜CIF1，在電容膜CIF1上，形成有由導體膜39所構成的導體膜PF1。此時，藉由下部電極BE1，電容膜CIF1及導體膜PF1來形成作為電容元件的MIM電容器MC1。
本實施形態2的半導體裝置的製造工程也是與實施形態1的半導體裝置的製造工程同樣，相對於在步驟S39中成膜的絕緣膜38的膜厚FT1(參照圖3)，在步驟S32中成膜的層疊膜34的上面34a的表面粗度RMS的比率為14%以下。藉此，如在實施形態1中利用圖22來敘述般，可製造良品率為90%以上的製品。
並且，較合適是在本實施形態2的半導體裝置的製造工程也與實施形態1的半導體裝置的製造工程同樣，在步驟S32中，由以Al為主成分的合金膜亦即Al合金膜所構成的主導體膜32的成膜速度是1000nm/分以上。此時，如在實施形態1中利用圖23來敘述般，層疊膜34的上面34a的表面粗度RMS為25Å以下，可使層疊膜34的上面34a的表面粗度RMS對絕緣膜38的膜厚FT1之比率形成14%以下。
更合適是在本實施形態2的半導體裝置的製造工程也與實施形態1的半導體裝置的製造工程同樣，以主導體膜32的膜厚來除在步驟S32所被成膜的主導體膜32的(111)面的X線繞射強度之值為200cps/nm以上。此時，如在實施形態1中利用圖23來敘述般，層疊膜34的上面34a的表面粗度RMS為25Å以下，可將層疊膜34的上面34a的表面粗度RMS對絕緣膜38的膜厚FT1之比率形成14%以下。
其次，如圖36所示般，形成成為上部電極TE1(參照圖24)及第4層配線M4(參照圖24)的層疊膜44(步驟S42)。此步驟S42是在導體膜PF1上，柱塞37b，37c上及第3層間絕緣膜35上，形成由下依序由障壁導體膜41，主導體膜42及障壁導體膜43所構成的層疊膜44。此步驟S42的工程是除了在導體膜PF1上形成層疊膜44的點以外，可設為與實施形態1的步驟S21的工程同樣的工程。並且，層疊膜44的膜厚是可設為層疊膜44埋入開口部36a內那樣的膜厚。
其次，如圖37所示般，形成阻劑遮罩RM5(步驟S43)。此步驟S43是利用光微影技術，將塗佈於層疊膜44上的光阻劑膜曝光，顯像，藉此留下光阻劑膜之中，形成有上部電極TE1及第3層配線M3的領域的部分，形成阻劑遮罩RM5。
之後，以阻劑遮罩RM5作為遮罩，利用乾蝕刻技術，將障壁導體膜43，主導體膜42及障壁導體膜41圖 案化亦即加工後，除去阻劑遮罩RM5。藉此，形成由層疊膜44所構成，與導體膜PF1電性連接的上部電極TE1，形成由層疊膜44所構成，與柱塞37b，37c電性連接的第4層配線M4。藉由至此的工程來製造圖24所示的半導體裝置。
<本實施形態的主要特徵及效果>
在本實施形態2也與實施形態1同樣，成為下部電極BE1的層疊膜34的上面34a的表面粗度RMS對成為電容膜CIF1的絕緣膜38的膜厚FT1之比率為14%以下。層疊膜34的表面粗度對絕緣膜38的膜厚FT1之比率為14%以下，藉此可降低下部電極BE1的表面粗度，可抑制MIM電容器的耐壓值的降低，可抑制耐壓值的偏差。其結果，可使MIM電容器的良品率形成90%以上。
並且，在本實施形態2也與實施形態1同樣，主導體膜32的成膜速度是1000nm/分以上為適。藉此，即使主導體膜32的膜厚變厚，還是可使主導體膜32的(111)配向性提升，藉此可降低由層疊膜34所構成的下部電極BE1的表面粗度降低，可更抑制耐壓值的降低，可更抑制耐壓值的偏差。
而且，在本實施形態2也與實施形態1同樣，成為下部電極BE1的層疊膜34的表面未被粗面化。因此，在形成成為電容膜CIF1的絕緣膜38時，不須使用例如ALD法等階差被覆性佳的成膜方法，可防止或抑制製造成本增 大。
在實施形態1中，絕緣膜38之中成為電容膜CIF1的端部的部分會與下部電極BE1接觸。因此，一旦絕緣膜38的膜厚FT1變薄，則在蝕刻導體膜39時，恐有因過蝕刻而絕緣膜38及層疊膜34被蝕刻之虞。因此，層疊膜34中的Ti或Al等的金屬會附著於電容膜CIF1的側面，恐有導體膜PF1與下部電極BE1電性短路之虞。
另一方面，在本實施形態2中，絕緣膜38之中成為電容膜CIF1的端部的部分是位於第3層間絕緣膜35上，未與下部電極BE1接觸。因此，即使絕緣膜38的膜厚FT1變薄，在蝕刻導體膜39及絕緣膜38時，還是可防止因過蝕刻而下部電極BE1被蝕刻的情形。因此，可防止導體膜PF1與下部電極BE1電性短路。
在實施形態1中，蝕刻層疊膜34來形成下部電極BE1時，與層疊膜34一起蝕刻絕緣膜38。就層疊膜34及絕緣膜38而言，由於蝕刻條件不同，因此無法容易使蝕刻條件最適化，無法容易微細加工層疊膜34。
另一方面，在本實施形態2中，蝕刻層疊膜34而形成下部電極BE1時，不會有與層疊膜34一起蝕刻絕緣膜38的情形。因此，可容易使蝕刻條件最適化，可容易微細加工層疊膜34。
以上，根據實施形態來具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種變更。
[產業上的利用可能性]
本發明是有效適用在半導體裝置及其製造方法。
31‧‧‧障壁導體膜
31a、31b‧‧‧膜
32‧‧‧主導體膜
33‧‧‧障壁導體膜
33a、33b‧‧‧膜
34‧‧‧層疊膜
34a‧‧‧上面
38‧‧‧絕緣膜
39‧‧‧導體膜
FT1‧‧‧膜厚
PF1‧‧‧導體膜
BE1‧‧‧下部電極
CIF1‧‧‧電容膜

Claims (15)

  1. 一種半導體裝置的製造方法，其特徵係具有：(a)準備半導體基板的工程，(b)在前述半導體基板上形成第1絕緣膜的工程，(c)在前述第1絕緣膜上形成第1導體膜的工程，(d)在前述第1導體膜上形成第2絕緣膜的工程，(e)在前述第2絕緣膜上形成第2導體膜的工程，(f)將前述第2導體膜圖案化，形成由前述第2導體膜所構成的第1電極之工程，(g)前述(f)工程之後，將前述第2絕緣膜及前述第1導體膜圖案化，形成：配置於前述第1電極之下，由前述第2絕緣膜所構成的電容膜，及配置於前述電容膜之下，由前述第1導體膜所構成的第2電極之工程，在前述(g)工程中，藉由前述第1電極，前述電容膜及前述第2電極來形成電容元件，前述(c)工程係包含：(c1)在前述第1絕緣膜上形成含鈦的第1膜之工程，(c2)在前述第1膜上形成含鈦及氮的第2膜之工程，(c3)在前述第2膜上形成含鋁的第3膜之工程，(c4)在前述第3膜上形成含鈦的第4膜之工程，(c5)在前述第4膜上形成含鈦及氮的第5膜之工程， 在前述(c)工程中，藉由進行前述(c1)工程，前述(c2)工程，前述(c3)工程，前述(c4)工程及前述(c5)工程，形成由前述第1膜，前述第2膜，前述第3膜，前述第4膜及前述第5膜所構成的前述第1導體膜，前述第1導體膜的上面的表面粗度對前述第2絕緣膜的膜厚之比率為14%以下。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(c1)工程中，藉由濺射法來形成由鈦膜所構成的前述第1膜，在前述(c2)工程中，藉由濺射法來形成由氮化鈦膜所構成的前述第2膜，在前述(c3)工程中，藉由濺射法來形成由以鋁為主成分的合金膜所構成的前述第3膜，前述第3膜的成膜速度為1000nm/分以上。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中，以前述第3膜的膜厚來除前述第3膜的(111)面的X線繞射強度之值為200cps/nm以上。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(g)工程中，離開前述第2電極來形成由前述第1導體膜所構成的配線。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(d)工程中，藉由電漿CVD法來形成由氧化矽膜，氮化矽膜或氮氧化矽膜所構成的前述第2絕 緣膜。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(e)工程中，形成由鈦膜，氮化鈦膜，氮化鉭膜或鋁膜所構成的前述第2導體膜。
  7. 一種半導體裝置的製造方法，其特徵係具有：(a)準備半導體基板的工程，(b)在前述半導體基板上形成第1絕緣膜的工程，(c)在前述第1絕緣膜上形成第1導體膜的工程，(d)將前述第1導體膜圖案化，形成由前述第1導體膜所構成的第1電極之工程，(e)在前述第1電極上形成第2絕緣膜的工程，(f)形成貫通前述第2絕緣膜來到達前述第1電極的開口部之工程，(g)在露出於前述開口部的前述第1電極上，及前述第2絕緣膜上，形成第3絕緣膜的工程，(h)在前述第3絕緣膜上形成第2導體膜的工程，(i)將前述第2導體膜及前述第3絕緣膜圖案化，形成：配置於前述第1電極上，由前述第3絕緣膜所構成的電容膜，及形成於前述電容膜上，由前述第2導體膜所構成的第2電極之工程，在前述(i)工程中，藉由前述第1電極，前述電容膜及前述第2電極來形成電容元件，前述(c)工程係包含：(c1)在前述第1絕緣膜上形成含鈦的第1膜之工 程，(c2)在前述第1膜上形成含鈦及氮的第2膜之工程，(c3)在前述第2膜上形成含鋁的第3膜之工程，(c4)在前述第3膜上形成含鈦的第4膜之工程，(c5)在前述第4膜上形成含鈦及氮的第5膜之工程，在前述(c)工程中，藉由進行前述(c1)工程，前述(c2)工程，前述(c3)工程，前述(c4)工程及前述(c5)工程，形成由前述第1膜，前述第2膜，前述第3膜，前述第4膜及前述第5膜所構成的前述第1導體膜，前述第1導體膜的上面的表面粗度對前述第3絕緣膜的膜厚之比率為14%以下。
  8. 如申請專利範圍第7項之半導體裝置的製造方法，其中，在前述(c1)工程中，藉由濺射法來形成由鈦膜所構成的前述第1膜，在前述(c2)工程中，藉由濺射法來形成由氮化鈦膜所構成的前述第2膜，在前述(c3)工程中，藉由濺射法來形成由以鋁為主成分的合金膜所構成的前述第3膜，前述第3膜的成膜速度為1000nm/分以上。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中，以前述第3膜的膜厚來除前述第3膜的 (111)面的X線繞射強度之值為200cps/nm以上。
  10. 如申請專利範圍第7項之半導體裝置的製造方法，其中，在前述(d)工程中，離開前述第1電極來形成由前述第1導體膜所構成的配線，在前述(e)工程中，在前述配線上形成前述第2絕緣膜。
  11. 如申請專利範圍第7項之半導體裝置的製造方法，其中，在前述(g)工程中，藉由電漿CVD法來形成由氧化矽膜，氮化矽膜或氮氧化矽膜所構成的前述第3絕緣膜。
  12. 如申請專利範圍第10項之半導體裝置的製造方法，其中，在前述(h)工程中，將由鈦膜，氮化鈦膜，氮化鉭膜或鋁膜所構成的前述第2導體膜形成於比前述配線更上層。
  13. 一種半導體裝置，其特徵係具有：半導體基板；第1絕緣膜，其係形成於前述半導體基板上；第1電極，其係形成於前述第1絕緣膜上；電容膜，其係形成於前述第1電極上；及第2電極，其係形成於前述電容膜上，藉由前述第1電極，前述電容膜及前述第2電極來形成電容元件，前述第1電極係由：形成於前述第1絕緣膜上，含鈦的第1膜； 形成於前述第1膜上，含鈦及氮的第2膜；形成於前述第2膜上，含鋁的第3膜；形成於前述第3膜上，含鈦的第4膜；及形成於前述第4膜上，含鈦及氮的第5膜所構成，前述第1電極的上面的表面粗度對前述電容膜的膜厚之比率為14%以下。
  14. 如申請專利範圍第13項之半導體裝置，其中，前述第1膜係由鈦膜所構成，前述第2膜係由氮化鈦膜所構成，前述第3膜係由以鋁為主成分的合金膜所構成，以前述第3膜的膜厚來除前述第3膜的(111)面的X線繞射強度之值為200cps/nm以上。
  15. 如申請專利範圍第13項之半導體裝置，其中，在前述第1絕緣膜上具有配線，其係離開前述第1電極而形成，由與前述第1電極同層的膜所構成。
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