KR20140113340A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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아사히 가세이 일렉트로닉스 가부시끼가이샤
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Abstract

하부 전극의 주 도체막의 막 두께가 두꺼워져도, 용량 소자의 내압값의 저하를 억제하여, 내압값의 변동을 억제할 수 있는 반도체 장치를 제공한다. 하부 전극 BE1로 되는 적층막(34)을 형성하는 공정과, 적층막(34) 위에 용량막 CIF1로 되는 절연막(38)을 형성하는 공정과, 절연막(38) 및 적층막(34)을 패터닝하는 공정을 행한다. 적층막(34)을 형성하는 공정에 있어서, 아래부터 순서대로, 티타늄을 함유하는 막(31a), 티타늄 및 질소를 함유하는 막(31b), 알루미늄을 함유하는 주 도체막(32), 티타늄을 함유하는 막(33a), 및 티타늄 및 질소를 함유하는 막(33b)을 성막한다. 그리고, 절연막(38)의 막 두께 FT1에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기의 비율이, 14% 이하이다.

Description

반도체 장치의 제조 방법 및 반도체 장치{A METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 용량 소자를 구비한 반도체 장치 및 그 제조 기술에 관한 것이다.
LSI(Large Scale Integrated circuit)에 포함되는 정전 용량 소자 즉 용량 소자로서, 반도체 기판 위에 형성된 하부 전극과 상부 전극의 사이에 용량막이 배치된, 소위 MIM(Metal Insulator Metal) 캐패시터가 알려져 있다.
MIM 캐패시터는, 예를 들면 MIS(Metal-Insulator-Silicon) 캐패시터 등, 다른 용량 소자에 비하여, 용량값을 고정밀도로 형성할 수 있으며, 예를 들어 반도체 소자보다도 상층의 배선에 형성함으로써 반도체 장치의 면적을 작게 할 수 있다. 그로 인해, MIM 캐패시터는, CMOS(Complementary Metal Oxide Semiconductor), BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 및 바이폴라 트랜지스터를 구비한 각종 반도체 장치에 있어서, 널리 이용되고 있다.
MIM 캐패시터에서는, 인가되는 전압이 어떤 전압 이상이 되면, 급격하게 누설 전류가 증대되는 전압이 존재하고, 이것을 내압이라 칭한다. 또한, 급격하게 누설 전류가 증대되는 전압값을 내압값이라 칭한다. 내압값은, 용량막의 막질, 예를 들어 용량막 중의 결함 등에 의존하여 변화하는 경우가 있으며, 또한 하부 전극의 표면 거칠기에 의존하여 변화하는 경우가 있다.
예를 들어 일본 특허 공개 제2012-49364호 공보(특허문헌 1)에는, MIM 캐패시터의 하부 전극으로서, 아래부터 순서대로, 제1 배리어층, 제1 알루미늄층, 제2 배리어층이 적층되고, 제1 알루미늄층의 표면 거칠기가 소정값 미만인, 반도체 장치가 기재되어 있다. 이 특허문헌 1에서는, 제1 알루미늄층에서의 표면의 평탄성이 향상되면, MIM 캐패시터의 내압의 변동이 억제되는 것이 기재되어 있다.
또한, 일본 특허 공개 제2004-214514호 공보(특허문헌 2)에는, 아래부터 순서대로, 질화티타늄(TiN)막, 티타늄(Ti)막, 하부 금속막, 유전체막 및 상부 금속막이 형성되고, 하부 금속막의 표면이 조면화된, MIM 캐패시터가 기재되어 있다. 이 특허문헌 2에서는, 하부 금속막의 표면을 조면화함으로써, MIM 캐패시터의 용량을 증가시키는 것이 기재되어 있다.
또한, 일본 특허 공개 제2003-174096호 공보(특허문헌 3)에는, 반도체 장치의 제조 공정에 있어서, MIM 캐패시터의 하부 전극으로 되는 도체막을 형성한 후, 도체막의 형성 온도보다 높은 온도에서 열처리를 행하고, 도체막에 포함되는 Al 결정립을 재배향시키는 기술이 기재되어 있다.
일본 특허 공개 제2012-49364호 공보 일본 특허 공개 제2004-214514호 공보 일본 특허 공개 제2003-174096호 공보
본 발명자의 검토에 의하면, MIM 캐패시터의 하부 전극에 있어서의 주 도체막의 막 두께의 증가에 수반하여, 하부 전극의 상면에 있어서의 표면 거칠기가 증대되고, 하부 전극의 표면의 평탄성이 저하되는 것을 알 수 있었다. 그리고, 주 도체막의 막 두께의 증가에 수반하여, MIM 캐패시터의 내압값이 저하되고, 내압값의 변동이 증대되는 것을 알 수 있었다. 따라서, MIM 캐패시터의 내압값을 증가시켜서, 내압값의 변동을 저감하기 위해서는, 내압값에 대한 주 도체막의 막 두께 의존성을 고려할 필요가 있다.
그러나, 상기 특허문헌 1에 기재된 반도체 장치에서는, MIM 캐패시터의 내압값에 대한 제1 알루미늄층의 막 두께의 의존성이 고려되어 있지 않다. 그로 인해, 상기 특허문헌 1에 기재된 반도체 장치에서는, 주 도체막의 막 두께가 두꺼워지면, 내압값의 저하를 억제하고, 내압값의 변동을 억제할 수 없어, 반도체 장치의 성능을 향상시킬 수 없다.
또한, 상기 특허문헌 2에 기재된 MIM 캐패시터는, MIM 캐패시터의 용량을 증가시킬 수는 있지만, 주 도체막의 막 두께가 두꺼워지면, MIM 캐패시터의 내압값의 저하를 억제하고, 내압값의 변동을 억제할 수 없어, 반도체 장치의 성능을 향상시킬 수 없다.
또한, 상기 특허문헌 3에 기재된 반도체 장치의 제조 공정은, 용량막에 가해지는 국소적인 스트레스를 저감할 수는 있지만, 주 도체막의 막 두께가 두꺼워지면, 내압값의 저하를 억제하고, 내압값의 변동을 억제할 수 없어, 반도체 장치의 성능을 향상시킬 수 없다.
따라서, 본 발명은, 용량 소자를 구비한 반도체 장치에 있어서, 하부 전극의 주 도체막의 막 두께가 두꺼워져도, 용량 소자의 내압값의 저하를 억제하고, 용량 소자의 내압값의 변동을 억제할 수 있는 반도체 장치를 제공한다.
대표적인 실시 형태에 의한 반도체 장치의 제조 방법에서는, MIM 캐패시터의 하부 전극으로 되는 적층막을 형성하는 공정과, 적층막 위에 MIM 캐패시터의 용량막으로 절연막을 형성하는 공정과, 절연막 및 적층막을 패터닝하는 공정을 행한다. 적층막을 형성하는 공정에 있어서, 아래부터 순서대로, 티타늄을 함유하는 막, 티타늄 및 질소를 함유하는 막, 알루미늄을 함유하는 주 도체막, 티타늄을 함유하는 막, 및 티타늄 및 질소를 함유하는 막을 성막한다. 그리고, 절연막의 막 두께에 대한, 적층막의 상면에 있어서의 표면 거칠기의 비율이, 14% 이하이다.
또한, 대표적인 실시 형태에 의한 반도체 장치의 제조 방법에서는, MIM 캐패시터의 하부 전극으로 되는 적층막을 형성하는 공정과, 적층막을 패터닝하여, 적층막을 포함하는 하부 전극을 형성하는 공정을 행한다. 이어서, 하부 전극 위에 형성된 층간 절연막에 개구부를 형성하고, 개구부에 노출된 하부 전극 위에 용량막으로 되는 절연막을 형성하는 공정을 행한다. 적층막을 형성하는 공정에 있어서, 아래부터 순서대로, 티타늄을 함유하는 막, 티타늄 및 질소를 함유하는 막, 알루미늄을 함유하는 주 도체막, 티타늄을 함유하는 막, 및 티타늄 및 질소를 함유하는 막을 성막한다. 그리고, 절연막의 막 두께에 대한, 적층막의 상면에 있어서의 표면 거칠기의 비율이, 14% 이하이다.
또한, 대표적인 실시 형태에 의한 반도체 장치는, 하부 전극과, 하부 전극 위에 형성된 용량막을 갖는다. 하부 전극은, 아래부터 순서대로, 티타늄을 함유하는 막, 티타늄 및 질소를 함유하는 막, 알루미늄을 함유하는 주 도체막, 티타늄을 함유하는 막, 및 티타늄 및 질소를 함유하는 막이 적층된 적층막을 포함한다. 그리고, 용량막의 막 두께에 대한, 하부 전극의 상면에 있어서의 표면 거칠기의 비율이, 14% 이하이다.
대표적인 실시 형태에 의하면, 용량 소자를 구비한 반도체 장치에 있어서, 하부 전극의 주 도체막의 막 두께가 두꺼워져도, 용량 소자의 내압값의 저하를 억제하고, 용량 소자의 내압값의 변동을 억제할 수 있다.
도 1은 실시 형태 1의 반도체 장치의 주요부 단면도이다.
도 2는 실시 형태 1의 반도체 장치의 주요부 단면도이다.
도 3은 실시 형태 1의 반도체 장치의 주요부 단면도이다.
도 4는 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 5는 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 6은 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 7은 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 8은 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 9는 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 10은 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 11은 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 12는 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 13은 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 14는 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 15는 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 16은 실시 형태 1의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 17은 비교예 1에 있어서, 하부 전극으로 되는 적층막의 상면에 있어서의 표면 거칠기에 대한 주 도체막의 막 두께 의존성을 나타내는 그래프이다.
도 18은 적분 산란계에 의한 표면 거칠기의 측정 방법을 설명하기 위한 도면이다.
도 19는 비교예 1에 있어서의, MIM 캐패시터의 내압값의 누적 도수 분포를 나타내는 그래프이다.
도 20은 실시예 1에 있어서, 하부 전극으로 되는 적층막의 상면에 있어서의 표면 거칠기에 대한 주 도체막의 막 두께 의존성을, 비교예 1에 있어서의 막 두께 의존성과 함께 나타내는 그래프이다.
도 21은 실시예 1에 있어서의, MIM 캐패시터의 내압값의 누적 도수 분포를, 비교예 1에 있어서의 내압값의 누적 도수 분포와 함께 나타내는 그래프이다.
도 22는 용량막으로 되는 절연막의 막 두께에 대한, 하부 전극으로 되는 적층막의 표면 거칠기의 비율과, MIM 캐패시터의 양품율의 관계를 나타내는 그래프이다.
도 23은 주 도체막의 성막 속도와, 하부 전극으로 되는 적층막의 표면 거칠기, 및 주 도체막에 있어서의 (111)면의 X선 회절 강도와의 관계를 나타내는 그래프이다.
도 24는 실시 형태 2의 반도체 장치의 주요부 단면도이다.
도 25는 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 26은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 27은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 28은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 29는 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 30은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 31은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 32는 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 33은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 34는 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 35는 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 36은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 37은 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수가 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙으로 하여 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에 있어서는, 단면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도이더라도 도면을 보기 쉽게 하기 위해서 해칭을 넣는 경우도 있다.
또한, 이하에 설명하는 각 실시 형태에서는, 용량 소자로서의 MIM 캐패시터를 구비한 반도체 장치를, MISFET(Metal Insulator Semiconductor Field Effective Transistor)을 구비한 반도체 장치에 적용한 경우를 예로 들어 설명을 행한다. 그러나, 각 실시 형태는, CMOS, BiCMOS 및 바이폴라 트랜지스터를 구비한 각종 반도체 장치에 적용 가능하다. 또한, 각 실시 형태의 반도체 장치에 있어서의 MIM 캐패시터는, 예를 들어 ADC(Analog-to-digital converter), DAC(Digital-to-analog converter)에 있어서의 필터나 아날로그 캐패시터로서, 이용하는 것이 가능하다. 또한, 각 실시 형태의 반도체 장치에 있어서의 MIM 캐패시터는, 예를 들어 RF(Radio Frequency) 회로에 있어서의 오실레이터나 공진 회로, 매칭 네트워크에 있어서의 RF 커플링이나 RF 바이패스용 캐패시터로서, 이용하는 것이 가능하다.
또한, 이하의 실시 형태에 있어서, A 내지 B로서 범위를 나타내는 경우에는, 특별히 명시한 경우를 제외하고, A 이상 B 이하를 나타내는 것으로 한다.
(실시 형태 1)
<반도체 장치의 구성>
일 실시 형태인 반도체 장치를, 도면을 참조하여 설명한다. 전술한 바와 같이, 이하에서는, 반도체 장치를, 정전 용량 소자 즉 용량 소자로서 MIM 캐패시터를 구비한 반도체 장치에 적용한 예에 대하여 설명한다.
도 1 및 도 2는, 실시 형태 1의 반도체 장치의 주요부 단면도이다. 도 1은, 반도체 기판에 형성된 트랜지스터 등의 반도체 소자가 도시되어 있지 않지만, 도 2에서는, 반도체 소자의 일례로서 트랜지스터가 도시되어 있다.
도 1에 도시한 바와 같이, 본 실시 형태 1의 반도체 장치는, 반도체 기판 SB 위에 형성된 제1 층 배선 M1, 제2 층 배선 M2, 제3 층 배선 M3 및 제4 층 배선 M4를 갖는다. 또한, 본 실시 형태 1의 반도체 장치는, 하부 전극 BE1, 용량막 CIF1 및 상부 전극 TE1을 포함하고, 용량 소자로서의 MIM 캐패시터 MC1을 갖는다. 반도체 기판 SB는, 예를 들어 실리콘 단결정 기판을 포함한다.
도 1에서는 도시를 생략하였지만, 반도체 기판 SB에는 트랜지스터 등의 반도체 소자가 형성되어 있다. 반도체 소자로서, 예를 들어 ｎ채널형 MISFET(Metal Insulator Semiconductor Field Effective Transistor) Qn 및 p채널형 MISFET QP가 형성된 경우를, 도 2에 나타낸다. 도 2에 도시한 예에서는, ｎ채널형 MISFET Qn 위 및 p채널형 MISFET QP 위에는, 절연막 IF가 형성되어 있다. 절연막 IF 위에는, 절연막 IF를 관통하여 반도체 기판 SB에 달하는 개구부 CH가 형성되어 있다. 개구부 CH 내에는, 개구부 CH에 노출된 반도체 기판 SB 위에 개구부 CH를 매립하도록, 도체막을 포함하는 플러그 PG가 형성되어 있다.
또한, 도 1에서는, 도 2에 도시한 반도체 소자인 ｎ채널형 MISFET Qn 위, p채널형 MISFET QP, 절연막 IF, 개구부 CH 및 플러그 PG의 도시를 생략한다.
도 2에 도시한 바와 같이, 플러그 PG가 형성된 절연막 IF 위에는, 제1 층 배선 M1이 형성되어 있다. 즉, 도 1에 도시한 바와 같이, 제1 층 배선 M1은, 반도체 기판 SB 위에 형성되어 있다. 제1 층 배선 M1은, 반도체 기판 SB와 전기적으로 접속되어 있다.
도 1에 도시한 바와 같이, 제1 층 배선 M1은, 배리어 도체막(11), 주 도체막(12) 및 배리어 도체막(13)이 적층된 도체막으로서의 적층막(14)을 포함한다.
배리어 도체막(11)은, 플러그 PG 위 및 절연막 IF 위에 형성되어 있다. 배리어 도체막(11)으로서, 아래부터 순서대로, 티타늄(Ti)을 함유하는 막, Ti 및 질소(N)를 함유하는 막이 적층된 것으로 할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 티타늄(Ti)막, 예를 들어 30㎚의 막 두께를 갖는 질화티타늄(TiN)막이 적층된 것으로 할 수 있다.
주 도체막(12)은, 배리어 도체막(11) 위에 형성되어 있다. 주 도체막(12)으로서, 알루미늄(Al)을 함유하는 막을 포함하는 것으로 할 수 있으며, 구체적으로는, 예를 들어 400㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막 즉 Al 합금막을 포함하는 것으로 할 수 있다.
배리어 도체막(13)은, 주 도체막(12) 위에 형성되어 있다. 배리어 도체막(13)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 20㎚의 막 두께를 갖는 TiN막이 적층된 것으로 할 수 있다. 배리어 도체막(11) 및 배리어 도체막(13)은, 주 도체막(12) 중의 Al 등의 확산을 방지 또는 억제하기 위한 것이다.
즉, 제1 층 배선 M1은, 플러그 PG 위 및 절연막 IF 위에 순차, 예를 들어 Ti막, TiN막, Al 합금막, Ti막, TiN막이 적층된 적층막(14)을 포함한다.
절연막 IF(도 2 참조) 위에는, 제1 층 배선 M1을 덮도록, 제1 층간 절연막(15)이 형성되어 있다. 즉, 절연막 IF 위 및 제1 층 배선 M1 위에는, 제1 층간 절연막(15)이 형성되어 있다. 제1 층간 절연막(15) 중 제1 층 배선 M1 위의 부분에는, 제1 층간 절연막(15)을 관통하여 제1 층 배선 M1에 달하는 개구부(16)가 형성되어 있다. 개구부(16) 내에는, 개구부(16)의 저부에 노출된 제1 층 배선 M1 위에 개구부(16)를 매립하도록, 도체막을 포함하는 플러그(17)가 형성되어 있다.
플러그(17)가 매립된 제1 층간 절연막(15) 위에는, 제2 층 배선 M2가 형성되어 있다. 제2 층 배선 M2는, 플러그(17)를 개재하여, 제1 층 배선 M1과 전기적으로 접속되어 있다.
제2 층 배선 M2는, 제1 층 배선 M1과 마찬가지로, 배리어 도체막(21), 주 도체막(22) 및 배리어 도체막(23)이 적층된 도체막으로서의 적층막(24)을 포함한다.
배리어 도체막(21)은, 플러그(17) 위 및 제1 층간 절연막(15) 위에 형성되어 있다. 배리어 도체막(21)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 30㎚의 막 두께를 갖는 TiN막이 적층된 것으로 할 수 있다.
주 도체막(22)은, 배리어 도체막(21) 위에 형성되어 있다. 주 도체막(22)으로서, Al을 함유하는 막을 포함하는 것으로 할 수 있으며, 구체적으로는, 예를 들어 400㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막 즉 Al 합금막을 포함하는 것으로 할 수 있다.
배리어 도체막(23)은, 주 도체막(22) 위에 형성되어 있다. 배리어 도체막(23)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 20㎚의 막 두께를 갖는 TiN막이 적층된 것으로 할 수 있다. 배리어 도체막(21) 및 배리어 도체막(23)은, 주 도체막(22) 중의 Al 등의 확산을 방지 또는 억제하기 위한 것이다.
즉, 제2 층 배선 M2는, 플러그(17) 위 및 제1 층간 절연막(15) 위에 순차, 예를 들어 Ti막, TiN막, Al 합금막, Ti막, TiN막이 적층된 적층막(24)을 포함한다.
제1 층간 절연막(15) 위에는, 제2 층 배선 M2를 덮도록, 제2 층간 절연막(25)이 형성되어 있다. 즉, 제1 층간 절연막(15) 위 및 제2 층 배선 M2 위에는, 제2 층간 절연막(25)이 형성되어 있다. 제2 층간 절연막(25) 중 제2 층 배선 M2 위의 부분에는, 제2 층간 절연막(25)을 관통하여 제2 층 배선 M2에 달하는 개구부(26)가 형성되어 있다. 개구부(26) 내에는, 개구부(26)의 저부에 노출된 제2 층 배선 M2 위에 개구부(26)를 매립하도록, 도체막을 포함하는 플러그(27)가 형성되어 있다.
또한, 제1 층 배선 M1의 주 도체막(12) 및 제2 층 배선 M2의 주 도체막(22)으로서, Al 합금막을 포함하는 도체막을 대신하여, 예를 들어 Al을 포함하는 도체막 또는 구리(Cu)를 포함하는 도체막을 이용할 수 있다.
플러그(27)가 매립된 제2 층간 절연막(25) 위에는, 하부 전극 BE1 및 제3 층 배선 M3이 서로 이격되어 형성되어 있다. 하부 전극 BE1은, MIM 캐패시터 MC1의 하부 전극으로서 이용되는 것이다. 제3 층 배선 M3은, 플러그(27)를 개재하여, 제2 층 배선 M2와 전기적으로 접속되어 있다.
도 3은, 실시 형태 1의 반도체 장치의 주요부 단면도이다. 도 3은, 도 1의 파선으로 둘러싸인 영역 AR1, 즉 도 1의 하부 전극 BE1 부근의 부분을 확대하여 나타내는 주요부 단면도이다.
도 1 및 도 3에 도시한 바와 같이, 하부 전극 BE1은, 배리어 도체막(31), 주 도체막(32) 및 배리어 도체막(33)이 적층된 도체막으로서의 적층막(34)을 포함한다.
배리어 도체막(31)은, 제2 층간 절연막(25) 위에 형성되어 있다. 배리어 도체막(31)으로서, 도 3에 도시한 바와 같이, 아래부터 순서대로, Ti을 함유하는 막(31a), Ti 및 N를 함유하는 막(31b)이 적층된 것으로 할 수 있다. 구체적으로는, 배리어 도체막(31)으로서, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막을 포함하는 막(31a), 예를 들어 30㎚의 막 두께를 갖는 TiN막을 포함하는 막(31b)이 적층된 것으로 할 수 있다.
주 도체막(32)은, 배리어 도체막(31) 위에 형성되어 있다. 주 도체막(32)으로서, Al을 함유하는 막을 포함하는 것으로 할 수 있으며, 구체적으로는, 예를 들어 600㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막 즉 Al 합금막을 포함하는 것으로 할 수 있다.
배리어 도체막(33)은, 주 도체막(32) 위에 형성되어 있다. 배리어 도체막(33)으로서, 도 3에 도시한 바와 같이, 아래부터 순서대로, Ti을 함유하는 막(33a), Ti 및 N를 함유하는 막(33b)이 적층된 것으로 할 수 있다. 구체적으로는, 배리어 도체막(33)으로서, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막을 포함하는 막(33a), 예를 들어 60㎚의 막 두께를 갖는 TiN막을 포함하는 막(33b)이 적층된 것으로 할 수 있다. 배리어 도체막(31) 및 배리어 도체막(33)은, 주 도체막(32) 중의 Al 등의 확산을 방지 또는 억제하기 위한 것이다.
즉, 하부 전극 BE1은, 제2 층간 절연막(25) 위에 순차, 예를 들어 Ti막을 포함하는 막(31a), TiN막을 포함하는 막(31b), Al 합금막을 포함하는 주 도체막(32), Ti막을 포함하는 막(33a), TiN막을 포함하는 막(33b)이 적층된 것으로 할 수 있다.
제3 층 배선 M3은, 평면에서 볼 때, 하부 전극 BE1이 형성되는 영역과 서로 다른 영역에 형성되어 있으며, 하부 전극 BE1로부터 이격되어 형성되어 있지만, 하부 전극 BE1과 동일층의 적층막(34)을 포함하는 것으로 할 수 있다. 즉, 제3 층 배선 M3은, 하부 전극 BE1과 마찬가지로, 배리어 도체막(31), 주 도체막(32) 및 배리어 도체막(33)이 적층된 도체막으로서의 적층막(34)을 포함한다.
제3 층 배선 M3은, 하부 전극 BE1과 마찬가지로, 플러그(27) 위 및 제2 층간 절연막(25) 위에 순차, Ti을 함유하는 막(31a), Ti 및 N를 함유하는 막(31b), Al을 함유하는 막을 포함하는 주 도체막(32), Ti을 함유하는 막(33a), Ti 및 N를 함유하는 막(33b)이 적층된 것으로 할 수 있다. 즉, 제3 층 배선 M3은, 하부 전극 BE1과 마찬가지로, 순차, 예를 들어 Ti막을 포함하는 막(31a), TiN막을 포함하는 막(31b), Al을 주성분으로 하는 합금막 즉 Al 합금막을 포함하는 주 도체막(32), Ti막을 포함하는 막(33a), TiN막을 포함하는 막(33b)이 적층된 것으로 할 수 있다.
그리고, 제3 층 배선 M3의 배리어 도체막(31)은, 하부 전극 BE1의 배리어 도체막(31)과 동일층의 막을 포함하는 것으로 할 수 있다. 또한, 제3 층 배선 M3의 주 도체막(32)은, 하부 전극 BE1의 주 도체막(32)과 동일층의 막을 포함하는 것으로 할 수 있다. 또한, 제3 층 배선 M3의 배리어 도체막(33)은, 하부 전극 BE1의 배리어 도체막(33)과 동일층의 막을 포함하는 것으로 할 수 있다. 이에 의해, 하부 전극 BE1과 제3 층 배선 M3을, 동일한 공정에 의해 형성할 수 있어, 공정을 간략화할 수 있다.
또한, 배리어 도체막(31)의 막 두께에 대해서는, 바람직하게는, 하부 전극 BE1 및 제3 층 배선 M3의 전기 저항을 저감하는 관점, 또는 하부 전극 BE1 및 제3 층 배선 M3에 있어서 일렉트로 마이그레이션 등에 대한 신뢰성을 확보하는 관점 등에서 결정된다. 이 중, 배리어 도체막(31)으로서, Ti막 및 TiN막을 포함하는 적층막을 이용하는 경우에는, 배리어 도체막(31)의 전체로서의 막 두께는, 바람직하게는, 20 내지 100㎚ 정도의 범위 내이다. 또한, 배리어 도체막(31)으로서, 탄탈륨(Ta), 몰리브덴(Mo) 혹은 텅스텐(W), 또는 Ta, Mo 혹은 W의 질화물을 주성분으로 하는 도체막을 이용할 수 있다.
한편, 주 도체막(32)의 막 두께에 대해서는, 하부 전극 BE1에 의해 형성되는 MIM 캐패시터 MC1의 고주파 특성을 향상시키기 위해서 하부 전극 BE1의 전기 저항을 저감하는 관점, 및 제3 층 배선 M3의 전기 저항을 저감하는 관점 등에서 결정된다. 주 도체막(32)의 막 두께가 100㎚ 미만인 경우, 하부 전극 BE1의 전기 저항 및 제3 층 배선 M3의 전기 저항을 용이하게 저감할 수 없을 우려가 있다. 또한, 주 도체막(32)의 막 두께가 3000㎚를 초과하는 경우, 제3 층 배선 M3이 너무 두꺼워질 우려가 있다. 따라서, 주 도체막(32)의 막 두께는, 바람직하게는, 100 내지 3000㎚의 범위 내이다.
또한, 주 도체막(32)의 막 두께는, 더욱 바람직하게는, 200 내지 1200㎚의 범위 내이다. 이에 의해, 하부 전극 BE1 및 제3 층 배선 M3의 전기 저항을 용이하게 저감하면서, 하부 전극 BE1의 상면에 있어서의 표면 거칠기 RMS도 용이하게 저감할 수 있다.
또한, 배리어 도체막(33)으로서, Ta, Mo 혹은 W, 또는 Ta, Mo 혹은 W의 질화물을 주성분으로 하는 도체막을 이용할 수 있다. 이에 의해, 배리어 도체막(33)에 있어서의 균열의 발생을 방지 또는 억제할 수 있다.
하부 전극 BE1 위에는, 절연막(38)을 포함하는 용량막 CIF1이 형성되어 있다. 용량막 CIF1은, 절연막(38)이 패터닝 즉 가공된 것이다. 용량막 CIF1은, MIM 캐패시터 MC1의 용량막으로서 이용되는 것이다. 용량막 CIF1로 되는 절연막(38)으로서, 산화실리콘(SiO2)막, 질화실리콘(SiN)막 또는 산질화실리콘(SiON)막 등의 각종 절연막을 이용할 수 있다. 이에 의해, 각종 성막 방법을 이용하여 절연막(38)을 용이하게 형성할 수 있다. 또한, 용량막 CIF1의 막 두께 FT1(도 3 참조)은, MIM 캐패시터 MC1의 용량에 따라서 결정된다.
본 실시 형태 1의 반도체 장치에서는, 용량막 CIF1의 막 두께 FT1에 대하여, 하부 전극 BE1의 상면(34a: 도 3 참조)에 있어서의 제곱 평균 거칠기로서의 표면 거칠기 RMS의 비율이, 14% 이하이다. 이에 의해, 도 22를 이용하여 후술하는 바와 같이, 양품율이 90% 이상으로 되는 제품을 제조할 수 있다.
또한, 반도체 장치가 제조된 후에 있어서도, 용량막 CIF1 등, 하부 전극 BE1보다도 상방의 부분을 제거하여 하부 전극 BE1의 상면(34a)이 노출된 시료를 제작할 수 있다. 그리고, 제작된 시료에 대하여, 노출된 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기를, 예를 들어 적분 산란계를 이용하여 측정할 수 있다. 혹은, 하부 전극 BE1과 용량막 CIF1의 계면을 포함하는 단면이 관찰 가능한 단면 관찰용 시료를, 예를 들어 FIB(Focused Ion Beam) 가공에 의해 제작할 수 있다. 그리고, 제작된 단면 관찰용 시료에 대하여, 하부 전극 BE1과 용량막 CIF1의 계면을, 예를 들어 SEM(Scanning Electron Microscope)에 의해 관찰함으로써, 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기를 측정할 수 있다.
또한, 본 실시 형태 1의 반도체 장치에서는, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값이, 200cps(카운트 매초)/㎚ 이상이다. 이때, 도 23을 이용하여 후술하는 바와 같이, 하부 전극 BE1의 상면(34a)에서의 표면 거칠기 RMS가 25Å 이하로 되고, 용량막 CIF1의 막 두께 FT1(도 3 참조)에 대한, 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
또한, 반도체 장치가 제조된 후에 있어서도, 용량막 CIF1 등, 하부 전극 BE1보다도 상방의 부분을 제거하여 하부 전극 BE1의 상면(34a)이 노출된 시료를 제작하고, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 X선 회절법에 의해 측정할 수 있다. 혹은, 하부 전극 BE1보다도 상방의 부분을 제거하지 않는 경우이더라도, X선의 조사 조건을 조정함으로써, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 X선 회절법에 의해 측정할 수 있다.
용량막 CIF1 위에는, 도체막 PF1이 형성되어 있다. 도체막 PF1은, 도체막(39)이 패터닝 즉 가공된 것이다. 도체막 PF1은, MIM 캐패시터 MC1의 상부 전극의 일부로서 이용되는 것이지만, 용량막 CIF1과 접촉하는 부분이며, 용량막 CIF1의 상면을 보호하는 보호막으로서도 이용되는 것이다. 도체막 PF1로서, Ti 및 N를 함유하는 도체막을 이용할 수 있으며, 예를 들어 80㎚의 막 두께를 갖는 TiN막을 이용할 수 있다. 또한, 도체막 PF1로서, TiN막을 대신하여, Ti막, 질화탄탈륨(TaN)막 또는 Al막 등의 도체막을 이용할 수 있으며, 이들 도체막을 이용한 경우에도, 도체막 PF1은, 상부 전극의 일부로 됨과 함께, 용량막 CIF1의 상면을 보호할 수 있다.
이와 같이, 하부 전극 BE1과 용량막 CIF1과 도체막 PF1에 의해, 용량 소자로서의 MIM 캐패시터 MC1이 형성되어 있다.
또한, 도 1에 도시한 바와 같이, 제3 층 배선 M3 위에 절연막(38)이 형성되어 있어도 된다.
제2 층간 절연막(25) 위에는, 하부 전극 BE1, 용량막 CIF1, 도체막 PF1 및 제3 층 배선 M3을 덮도록, 제3 층간 절연막(35)이 형성되어 있다. 즉, 하부 전극 BE1 위, 용량막 CIF1 위, 도체막 PF1 위 및 제3 층 배선 M3 위에는, 제3 층간 절연막(35)이 형성되어 있다.
제3 층간 절연막(35) 중 도체막 PF1 위의 부분에는, 제3 층간 절연막(35)을 관통하여 도체막 PF1에 달하는 개구부(36a)가 형성되어 있다. 개구부(36a) 내에는, 개구부(36a)에 노출된 도체막 PF1 위에 개구부(36a)를 매립하도록, 도체막을 포함하는 플러그(37a)가 형성되어 있다. 플러그(37a)는, 도체막 PF1과 전기적으로 접속되어 있다.
하부 전극 BE1 위에는, 제3 층간 절연막(35) 및 용량막 CIF1을 관통하여 하부 전극 BE1에 달하는 개구부(36b)가 형성되어 있다. 개구부(36b) 내에는, 개구부(36b)에 노출된 하부 전극 BE1 위에 개구부(36b)를 매립하도록, 도체막을 포함하는 플러그(37b)가 형성되어 있다. 플러그(37b)는, 하부 전극 BE1과 전기적으로 접속되어 있다.
제3 층 배선 M3 위에는, 제3 층간 절연막(35) 및 용량막 CIF1을 관통하여 제3 층 배선 M3에 달하는 개구부(36c)가 형성되어 있다. 개구부(36c) 내에는, 개구부(36c)에 노출된 제3 층 배선 M3 위에 개구부(36c)를 매립하도록, 도체막을 포함하는 플러그(37c)가 형성되어 있다. 플러그(37c)는, 제3 층 배선 M3과 전기적으로 접속되어 있다.
플러그(37a)가 매립된 제3 층간 절연막(35) 위에는, 상부 전극 TE1이 형성되어 있다. 상부 전극 TE1은, 플러그(37a)를 개재하여, 도체막 PF1과 전기적으로 접속되어 있으며, 도체막 PF1과 함께 MIM 캐패시터 MC1의 상부 전극으로서 이용되는 것이다.
상부 전극 TE1은, 배리어 도체막(41), 주 도체막(42) 및 배리어 도체막(43)이 적층된 도체막으로서의 적층막(44)을 포함한다.
배리어 도체막(41)은, 플러그(37a) 위 및 제3 층간 절연막(35) 위에 형성되어 있다. 배리어 도체막(41)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 30㎚의 막 두께를 갖는 TiN막이 적층된 것으로 할 수 있다.
주 도체막(42)은, 배리어 도체막(41) 위에 형성되어 있다. 주 도체막(42)으로서, Al을 함유하는 막을 포함하는 것으로 할 수 있으며, 구체적으로는, 예를 들어 600㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막, 즉 Al 합금막을 포함하는 것으로 할 수 있다.
배리어 도체막(43)은, 주 도체막(42) 위에 형성되어 있다. 배리어 도체막(43)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 20㎚의 막 두께를 갖는 TiN막이 적층된 것으로 할 수 있다. 배리어 도체막(41) 및 배리어 도체막(43)은, 주 도체막(42) 중의 Al 등의 확산을 방지 또는 억제하기 위한 것이다.
즉, 상부 전극 TE1은, 플러그(37a) 위 및 제3 층간 절연막(35) 위에 순차, 예를 들어 Ti막, TiN막, Al 합금막, Ti막, TiN막이 적층된 것으로 할 수 있다.
또한, 플러그(37b, 37c)가 매립된 제3 층간 절연막(35) 위에는, 복수의 제4 층 배선 M4가, 서로 이격되어 형성되어 있다. 제4 층 배선 M4 중 어떤 배선은, 플러그(37b)를 개재하여, 하부 전극 BE1과 전기적으로 접속되어 있고, 제4 층 배선 M4 중 다른 배선은, 플러그(37c)를 개재하여, 제3 층 배선 M3과 전기적으로 접속되어 있다.
제4 층 배선 M4는, 평면에서 볼 때, 상부 전극 TE1이 형성되는 영역과 서로 다른 영역에 형성되어 있으며, 상부 전극 TE1로부터 이격되어 형성되어 있지만, 상부 전극 TE1과 동일층의 적층막(44)을 포함하는 것으로 할 수 있다. 즉, 제4 층 배선 M4는, 상부 전극 TE1과 마찬가지로, 배리어 도체막(41), 주 도체막(42) 및 배리어 도체막(43)이 적층된 도체막으로서의 적층막(44)을 포함한다.
제4 층 배선 M4는, 상부 전극 TE1과 마찬가지로, 플러그(37b) 위, 플러그(37c) 위 및 제3 층간 절연막(35) 위에 순차, Ti을 함유하는 막, Ti 및 N를 함유하는 막, Al을 함유하는 막, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있다. 즉, 제4 층 배선 M4는, 상부 전극 TE1과 마찬가지로, 플러그(37b) 위, 플러그(37c) 위 및 제3 층간 절연막(35) 위에 순차, 예를 들어 Ti막, TiN막, Al 합금막, Ti막, TiN막이 적층된 것으로 할 수 있다.
그리고, 제4 층 배선 M4의 배리어 도체막(41)은, 상부 전극 TE1의 배리어 도체막(41)과 동일층의 막을 포함하는 것으로 할 수 있다. 또한, 제4 층 배선 M4의 주 도체막(42)은, 상부 전극 TE1의 주 도체막(42)과 동일층의 막을 포함하는 것으로 할 수 있다. 또한, 제4 층 배선 M4의 배리어 도체막(43)은, 상부 전극 TE1의 배리어 도체막(43)과 동일층의 막을 포함하는 것으로 할 수 있다. 이에 의해, 상부 전극 TEl과 제4 층 배선 M4를, 동일한 공정에 의해 형성할 수 있어, 공정을 간략화할 수 있다.
<반도체 장치의 제조 공정>
다음으로, 본 실시 형태 1의 반도체 장치의 제조 공정에 대하여, 도면을 참조하여 설명한다. 도 4 내지 도 16은, 실시 형태 1의 반도체 장치의 제조 공정 중 주요부 단면도이다.
또한, 도 4 내지 도 16에서는, 도 1과 마찬가지로, 도 2에 도시한 반도체 소자인 ｎ채널형 MISFET Qn 위, p채널형 MISFET QP, 절연막 IF, 개구부 CH 및 플러그 PG의 도시를 생략한다. 또한, 도 2에 도시한 ｎ채널형 MISFET Qn 및 p 채널형 MISFET QP를 형성하는 공정은, 공지의 방법에 의해 행할 수 있으므로, 여기에서는 그 설명을 생략한다.
우선, 도 4에 도시한 바와 같이, 반도체 기판 SB를 준비한다(스텝 S11). 이 스텝 S11에서는, 반도체 기판 SB 위에 제1 층 배선 M1 및 제2 층 배선 M2의 2층의 배선이 형성된 반도체 기판 SB를 준비한다.
우선, 플러그 PG(도시생략) 및 절연막 IF(도시생략)가 형성된 반도체 기판 SB 위에 아래부터 순서대로, 배리어 도체막(11), 주 도체막(12) 및 배리어 도체막(13)을 포함하는 적층막(14)을 성막한다. 배리어 도체막(11)으로서, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 30㎚의 막 두께를 갖는 TiN막을, 스퍼터법에 의해 성막할 수 있다. 주 도체막(12)으로서, 예를 들어 400㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막 즉 Al 합금막을, 스퍼터법에 의해 성막할 수 있다. 배리어 도체막(13)으로서, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 20㎚의 막 두께를 갖는 TiN막을, 스퍼터법에 의해 성막할 수 있다. 이와 같이 하여 성막된 적층막(14)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝 즉 가공하고, 제1 층 배선 M1을 형성한다.
다음으로, 반도체 기판 SB 위 및 제1 층 배선 M1 위에 제1 층간 절연막(15)을 형성한다. 예를 들어 1300㎚의 막 두께를 갖는 SiO2막을, 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 성막한 후, 화학적 기계적 연마(Chemical Mechanica; Polishing: CMP)법에 의해 연마하여 평탄화하고, 제1 층간 절연막(15)을 형성한다. 이와 같이 하여 형성된 제1 층간 절연막(15)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝 즉 가공하고, 제1 층간 절연막(15) 중 제1 층 배선 M1 위의 부분에, 제1 층간 절연막(15)을 관통하여 제1 층 배선 M1에 달하는 개구부(16)를 형성한다.
다음으로, 개구부(16)의 저부에 노출된 제1 층 배선 M1 위, 개구부(16)의 측벽 및 제1 층간 절연막(15) 위에 예를 들어 TiN막을 포함하는 배리어 도체막을, 스퍼터법에 의해 성막한다. 그리고, 성막된 배리어 도체막 위에, 개구부(16)를 매립하도록, 예를 들어 W막을 포함하는 주 도체막을 CVD법에 의해 성막한다. 그 후, 주 도체막 및 배리어 도체막 중 개구부(16) 내 이외의 부분, 즉 제1 층간 절연막(15) 위의 주 도체막 및 배리어 도체막을 CMP법에 의해 연마하여 제거하고, 개구부(16) 내에 플러그(17)를 형성한다.
다음으로, 플러그(17) 위 및 제1 층간 절연막(15) 위에 아래부터 순서대로, 배리어 도체막(21), 주 도체막(22) 및 배리어 도체막(23)을 포함하는 적층막(24)을 성막한다. 배리어 도체막(21)으로서, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 30㎚의 막 두께를 갖는 TiN막을, 스퍼터법에 의해 성막할 수 있다. 주 도체막(22)으로서, 예를 들어 400㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막 즉 Al 합금막을, 스퍼터법에 의해 성막할 수 있다. 배리어 도체막(23)으로서, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 20㎚의 막 두께를 갖는 TiN막을, 스퍼터법에 의해 성막할 수 있다. 이와 같이 하여 성막된 적층막(24)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝 즉 가공하고, 제2 층 배선 M2를 형성한다.
다음으로, 제1 층간 절연막(15) 위 및 제2 층 배선 M2 위에 제2 층간 절연막(25)을 형성한다. 예를 들어 1300㎚의 막 두께를 갖는 SiO2막을, 플라즈마 CVD법에 의해 성막한 후, CMP법에 의해 연마하여 평탄화하고, 제2 층간 절연막(25)을 형성한다. 이와 같이 하여 형성된 제2 층간 절연막(25)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝 즉 가공하고, 제2 층간 절연막(25) 중 제2 층 배선 M2 위의 부분에, 제2 층간 절연막(25)을 관통하여 제2 층 배선 M2에 달하는 개구부(26)를 형성한다.
다음으로, 개구부(26)의 저부에 노출된 제2 층 배선 M2 위, 개구부(26)의 측벽 및 제2 층간 절연막(25) 위에 예를 들어 TiN막을 포함하는 배리어 도체막을, 스퍼터법에 의해 성막한다. 그리고, 성막된 배리어 도체막 위에, 개구부(26)를 매립하도록, 예를 들어 W막을 포함하는 주 도체막을 CVD법에 의해 성막한다. 그 후, 주 도체막 및 배리어 도체막 중 개구부(26) 내 이외의 부분, 즉 제2 층간 절연막(25) 위의 주 도체막 및 배리어 도체막을 CMP법에 의해 연마하여 제거하고, 개구부(26) 내에 플러그(27)를 형성한다.
또한, 제1 층 배선 M1의 주 도체막(12) 및 제2 층 배선 M2의 주 도체막(22)으로서, Al 합금막을 포함하는 도체막을 스퍼터법에 의해 형성하는 것을 대신하여, 예를 들어 Al막을 포함하는 도체막 또는 Cu막을 포함하는 도체막을 다마신법에 의해 형성할 수 있다.
다음으로, 도 5에 도시한 바와 같이, 하부 전극 BE1(도 10 참조) 및 제3 층 배선 M3(도 10 참조)으로 되는 적층막(34)을 성막한다(스텝 S12). 이 스텝 S12에서는, 플러그(27) 위 및 제2 층간 절연막(25) 위에 아래부터 순서대로, 배리어 도체막(31), 주 도체막(32) 및 배리어 도체막(33)을 포함하는 적층막(34)을 성막한다.
도 3에 도시한 바와 같이, 배리어 도체막(31)으로서, 아래부터 순서대로, Ti을 함유하는 막(31a), Ti 및 N를 함유하는 막(31b)을 성막할 수 있다. 구체적으로는, 배리어 도체막(31)으로서, 예를 들어 10㎚의 막 두께를 갖는 Ti막을 포함하는 막(31a)을, 질소를 함유하지 않는 분위기에서 스퍼터법에 의해 성막한 후, 예를 들어 30㎚의 막 두께를 갖는 TiN막을 포함하는 막(31b)을, 스퍼터법에 의해 성막할 수 있다. 주 도체막(32)으로서, Al을 함유하는 막을 성막할 수 있으며, 구체적으로는, 예를 들어 600㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막 즉 Al 합금막을, 스퍼터법에 의해 성막할 수 있다. 배리어 도체막(33)으로서, 아래부터 순서대로, Ti을 함유하는 막(33a), Ti 및 N를 함유하는 막(33b)을 성막할 수 있다. 구체적으로는, 배리어 도체막(33)으로서, 예를 들어 10㎚의 막 두께를 갖는 Ti막을 포함하는 막(33a)을, 질소를 함유하지 않는 분위기에서 스퍼터법에 의해 성막한 후, 예를 들어 60㎚의 막 두께를 갖는 TiN막을 포함하는 막(33b)을, 스퍼터법에 의해 성막할 수 있다.
또한, 질소를 함유하지 않는 분위기에서 스퍼터법에 의해 성막한다는 것은, 스퍼터법에 의해 성막할 때에 스퍼터 장치의 성막실의 내부를 진공 배기한 후, 성막실의 내부에 질소 가스 또는 질소를 함유하는 가스를 공급하지 않는 상태에서, 성막함을 의미한다.
또한, 전술한 바와 같이, 배리어 도체막(31)의 막 두께에 대해서는, 적층막(34)을 포함하는 하부 전극 BE1(도 10 참조) 및 제3 층 배선 M3(도 10 참조)의 전기 저항을 저감하는 관점에서 결정된다. 또는, 배리어 도체막(31)의 막 두께에 대해서는, 적층막(34)에 의해 형성되는 하부 전극 BE1 및 제3 층 배선 M3에 있어서 일렉트로 마이그레이션 등에 대한 신뢰성을 확보하는 관점 등에서 결정된다. 이 중, 배리어 도체막(31)으로서, Ti막 및 TiN막을 포함하는 적층막을 이용하는 경우에는, 배리어 도체막(31)의 전체적으로의 막 두께는, 바람직하게는, 20 내지 100㎚ 정도의 범위 내이다. 또한, 배리어 도체막(31)으로서, Ta, Mo 혹은 W 또는, Ta, Mo 혹은 W의 질화물을 주성분으로 하는 도체막을 이용할 수 있다.
한편, 전술한 바와 같이, 주 도체막(32)의 막 두께에 대해서는, 적층막(34)을 포함하는 하부 전극 BE1에 의해 형성되는 MIM 캐패시터 MC1(도 10 참조)의 고주파 특성을 향상시키기 위해 적층막(34)의 전기 저항을 저감하는 관점에서 결정된다. 또는, 주 도체막(32)의 막 두께에 대해서는, 적층막(34)을 포함하는 제3 층 배선 M3의 전기 저항을 저감하는 관점 등에서 결정된다. 전술한 바와 같이, 주 도체막(32)의 막 두께는, 바람직하게는, 100 내지 3000㎚의 범위 내이다. 또한, 전술한 바와 같이, 주 도체막(32)의 막 두께는, 더욱 바람직하게는, 200 내지 1200㎚의 범위 내이다. 이에 의해, 하부 전극 BE1 및 제3 층 배선 M3의 전기 저항을 용이하게 저감하면서, 하부 전극 BE1의 상면에 있어서의 표면 거칠기 RMS도 용이하게 저감할 수 있다.
또한, 전술한 바와 같이, 배리어 도체막(33)으로서, Ta, Mo 혹은 W 또는, Ta, Mo 혹은 W의 질화물을 주성분으로 하는 도체막을 이용할 수 있다. 이에 의해, 배리어 도체막(33)에 있어서의 균열의 발생을 방지 또는 억제할 수 있다.
다음으로, 도 6에 도시한 바와 같이, 용량막 CIF1(도 10 참조)로 되는 절연막(38) 및 도체막 PF1(도 8 참조)로 되는 도체막(39)을 성막한다(스텝 S13). 이 스텝 S13에서는, 배리어 도체막(31), 주 도체막(32) 및 배리어 도체막(33)을 포함하는 적층막(34) 위에 용량막 CIF1로 되는 절연막(38), 및 도체막 PF1로 되는 도체막(39)을 성막한다.
우선, 배리어 도체막(33) 위에 예를 들어 SiO2막, SiN막 또는 SiON막 등의 각종 절연막을 포함하는 절연막(38)을, 플라즈마 CVD법에 의해 성막한다. 또한, 절연막(38)의 막 두께 FT1(도 3 참조)은, MIM 캐패시터 MC1(도 10 참조)의 용량에 따라서 결정된다.
다음으로, 절연막(38) 위에 예를 들어 80㎚의 막 두께를 갖는 TiN막을 포함하는 도체막(39)을, 스퍼터법에 의해 성막한다. 도체막(39)은, MIM 캐패시터 MC1의 상부 전극의 일부로서 형성되는 것이지만, 절연막(38)과 접촉하는 부분이며, 그 후의 공정, 예를 들어 레지스트를 제거하는 공정에 있어서, 절연막(38)의 상면을 보호하는 보호막으로서도 형성되는 것이다. 도체막(39)으로서, TiN막을 대신하여, Ti막, TaN막 또는 Al막 등의 도체막을 형성할 수 있으며, 이들 도체막을 형성한 경우에도, 도체막(39)이 상부 전극의 일부로 됨과 함께, 절연막(38)의 상면을 보호할 수 있다.
이때, 도체막(39)을, 적층막(34)보다도 상층에 형성하게 된다. 이에 의해, 도체막(39)을 포함하는 도체막 PF1(도 10 참조)과, 적층막(34)을 포함하는 제3 층 배선 M3(도 10 참조)을 서로 다른 높이 위치에 형성할 수 있으므로, 배선 레이아웃의 자유도를 향상시켜, 반도체 장치의 면적을 작게 할 수 있다.
본 실시 형태 1의 반도체 장치의 제조 공정에서는, 스텝 S13에 있어서 성막되는 절연막(38)의 막 두께 FT1(도 3 참조)에 대하여, 스텝 S12에 있어서 성막되는 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율이, 14% 이하이다. 이에 의해, 도 22를 이용하여 후술하는 바와 같이, 양품율이 90% 이상으로 되는 제품을 제조할 수 있다.
또한, 바람직하게는, 본 실시 형태 1의 반도체 장치의 제조 공정에서는, 스텝 S12에 있어서, Al을 주성분으로 하는 합금막 즉 Al 합금막을 포함하는 주 도체막(32)의 성막 속도가, 1000㎚/분 이상이다. 이때, 도 23을 이용하여 후술하는 바와 같이, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 되고, 절연막(38)의 막 두께 FT1에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
더욱 바람직하게는, 본 실시 형태 1의 반도체 장치의 제조 공정에서는, 스텝 S12에 있어서 성막되는 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값이, 200cps/㎚ 이상이다. 이때, 도 23을 이용하여 후술하는 바와 같이, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 되고, 절연막(38)의 막 두께 FT1에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
다음으로, 도 7에 도시한 바와 같이, 레지스트 마스크 RM1을 형성한다(스텝 S14). 이 스텝 S14에서는, 포토리소그래피 기술을 이용하여, 도체막(39) 위에 도포한 포토레지스트막을 노광하고, 현상함으로써, 도체막(39) 중 도체막 PF1(도8 참조)로 되는 부분이 덮이도록, 포토레지스트막을 남긴다. 즉, 포토레지스트막 중, 도체막 PF1이 형성되는 영역에서의 부분을 남기고, 레지스트 마스크 RM1을 형성한다.
다음으로, 도 8에 도시한 바와 같이, 도체막 PF1을 형성한다(스텝 S15). 이 스텝 S15에서는, 레지스트 마스크 RM1을 마스크로 하여 드라이 에칭 기술을 이용하여, 도체막(39)을 패터닝 즉 가공한 후, 레지스트 마스크 RM1을 제거한다. 이에 의해, 도체막(39)을 포함하는 도체막 PF1이 형성된다.
다음으로, 도 9에 도시한 바와 같이, 레지스트 마스크 RM2를 형성한다(스텝 S16). 이 스텝 S16에서는, 포토리소그래피 기술을 이용하여, 도체막 PF1 위 및 절연막(38) 위에 도포한 포토레지스트막을 노광하고, 현상함으로써, 적층막(34) 중 하부 전극 BE1 및 제3 층 배선 M3으로 되는 부분이 덮이도록, 포토레지스트막을 남긴다. 즉, 포토레지스트막 중, 하부 전극 BE1 및 제3 층 배선 M3이 형성되는 영역에서의 부분을 남기고, 레지스트 마스크 RM2를 형성한다.
다음으로, 도 10에 도시한 바와 같이, 용량막 CIF1, 하부 전극 BE1 및 제3 층 배선 M3을 형성한다(스텝 S17). 이 스텝 S17에서는, 레지스트 마스크 RM2를 마스크로 하여 드라이 에칭 기술을 이용하여, 절연막(38), 배리어 도체막(33), 주 도체막(32) 및 배리어 도체막(31)을 패터닝 즉 가공한 후, 레지스트 마스크 RM2를 제거한다.
이에 의해, 상부 전극의 일부로 되는 도체막 PF1의 아래에 배치되고, 절연막(38)을 포함하는 용량막 CIF1과, 용량막 CIF1의 아래에 배치되고, 적층막(34)을 포함하는 하부 전극 BE1이 형성된다. 즉, 제2 층간 절연막(25) 위에 하부 전극 BE1이 형성되고, 하부 전극 BE1 위에 용량막 CIF1이 형성되고, 용량막 CIF1 위에 도체막 PF1이 형성된다. 이때, 하부 전극 BE1과 용량막 CIF1과 도체막 PF1에 의해, 용량 소자로서의 MIM 캐패시터 MC1이 형성된다.
또한, 적층막(34)을 포함하는 제3 층 배선 M3이, 하부 전극 BE1로부터 이격되어 형성된다. 즉, 평면에서 볼 때, 하부 전극 BE1이 형성되는 영역과 서로 다른 영역에서, 적층막(34)을 포함하는 제3 층 배선 M3이 형성된다. 또한, 도 10에 도시한 바와 같이, 제3 층 배선 M3 위에 절연막(38)을 남겨도 된다.
다음으로, 도 11에 도시한 바와 같이, 제3 층간 절연막(35)을 형성한다(스텝 S18). 이 스텝 S18에서는, 하부 전극 BE1 위, 용량막 CIF1 위, 도체막 PF1 위 및 제3 층 배선 M3 위에 예를 들어 1300㎚의 막 두께를 갖는 SiO2막을, 플라즈마 CVD법에 의해 성막한 후, CMP법에 의해 연마하여 평탄화하고, 제3 층간 절연막(35)을 형성한다.
다음으로, 도 12에 도시한 바와 같이, 개구부(36a, 36b, 36c)를 형성한다(스텝 S19). 이 스텝 S19에서는, 제3 층간 절연막(35)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝 즉 가공하고, 제3 층간 절연막(35)을 관통하여 도체막 PF1에 달하는 개구부(36a)를 형성한다. 또한, 스텝 S19에서는, 제3 층간 절연막(35) 및 용량막 CIF1을 관통하여 하부 전극 BE1에 달하는 개구부(36b)를 형성한다. 또한, 스텝 S19에서는, 제3 층간 절연막(35)을 관통하여 제3 층 배선 M3에 달하는 개구부(36c)를 형성한다.
다음으로, 도 13에 도시한 바와 같이, 플러그(37a, 37b, 37c)를 형성한다(스텝 S20). 이 스텝 S20에서는, 개구부(36a)에 노출된 도체막 PF1 위, 개구부(36b)에 노출된 하부 전극 BE1 위, 개구부(36c)에 노출된 제3 층 배선 M3 위, 개구부(36a, 36b, 36c)의 측벽 및 제3 층간 절연막(35) 위에 예를 들어 TiN막을 포함하는 배리어 도체막을 스퍼터법에 의해 성막한다. 그리고, 성막된 배리어 도체막 위에, 개구부(36a, 36b, 36c)를 매립하도록, 예를 들어 W막을 포함하는 주 도체막을 CVD법에 의해 성막한다. 그 후, 주 도체막 및 배리어 도체막 중 개구부(36a, 36b, 36c) 내 이외의 부분, 즉 제3 층간 절연막(35) 위의 주 도체막 및 배리어 도체막을 CMP법에 의해 연마하여 제거한다.
이에 의해, 개구부(36a) 내에, 개구부(36a)를 매립하고, 도체막 PF1과 전기적으로 접속된 플러그(37a)를 형성한다. 또한, 개구부(36b) 내에, 개구부(36b)를 매립하고, 하부 전극 BE1과 전기적으로 접속된 플러그(37b)를 형성하고, 개구부(36c) 내에, 개구부(36c)를 매립하고, 제3 층 배선 M3과 전기적으로 접속된 플러그(37c)를 형성한다.
다음으로, 도 14에 도시한 바와 같이, 상부 전극 TE1(도 1 참조) 및 제4 층 배선 M4(도 1 참조)로 되는 적층막(44)을 성막한다(스텝 S21). 이 스텝 S21에서는, 플러그(37a, 37b, 37c) 위 및 제3 층간 절연막(35) 위에 아래부터 순서대로, 배리어 도체막(41), 주 도체막(42) 및 배리어 도체막(43)을 포함하는 적층막(44)을 성막한다.
배리어 도체막(41)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막을 성막할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 30㎚의 막 두께를 갖는 TiN막을, 스퍼터법에 의해 성막할 수 있다. 주 도체막(42)으로서, Al을 함유하는 막을 성막할 수 있으며, 구체적으로는, 예를 들어 600㎚의 막 두께를 갖고, Al을 주성분으로 하는 합금막 즉 Al 합금막을, 스퍼터법에 의해 성막할 수 있다. 배리어 도체막(43)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막을 성막할 수 있으며, 구체적으로는, 아래부터 순서대로, 예를 들어 10㎚의 막 두께를 갖는 Ti막, 예를 들어 20㎚의 막 두께를 갖는 TiN막을, 스퍼터법에 의해 성막할 수 있다.
다음으로, 도 15에 도시한 바와 같이, 레지스트 마스크 RM3을 형성한다(스텝 S22). 이 스텝 S22에서는, 포토리소그래피 기술을 이용하여, 적층막(44) 위에 도포한 포토레지스트막을 노광하고, 현상함으로써, 포토레지스트막 중, 상부 전극 TE1 및 제4 층 배선 M4가 형성되는 영역에서의 부분을 남기고, 레지스트 마스크 RM3을 형성한다.
그 후, 레지스트 마스크 RM3을 마스크로 하여 드라이 에칭 기술을 이용하여, 배리어 도체막(43), 주 도체막(42) 및 배리어 도체막(41)을 패터닝 즉 가공한 후, 레지스트 마스크 RM3을 제거한다. 이에 의해, 적층막(44)을 포함하며, 플러그(37a)와 전기적으로 접속된 상부 전극 TE1이 형성되고, 적층막(44)을 포함하며, 플러그(37b, 37c)와 전기적으로 접속된 제4 층 배선 M4가 형성된다. 여기까지의 공정에 의해, 도 1에 도시한 반도체 장치가 제조된다.
또한, 도 16에 도시한 바와 같이, 반도체 장치 내에서, 서로 다른 복수의 층에 각각 MIM 캐패시터를 형성하여도 된다.
예를 들어, 스텝 S21의 공정을 행한 후, 적층막(44) 위에 용량막 CIF2로 되는 절연막 및 도체막 PF2로 되는 도체막을 성막한다. 그리고, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여, 도체막 PF2, 용량막 CIF2, 및 적층막(44)을 포함하는 제4 층 배선 M4 및 하부 전극 BE2를 형성한다. 이때, 하부 전극 BE2와 용량막 CIF2와 도체막 PF2에 의해, 용량 소자로서의 MIM 캐패시터 MC2가 형성된다.
다음으로, 제4 층간 절연막(45)을 형성한다. 그리고, 제4 층간 절연막(45)을 관통하여 도체막 PF2에 달하는 개구부(46a)를 형성하고, 제4 층간 절연막(45) 및 용량막 CIF2를 관통하여 하부 전극 BE2에 달하는 개구부(46b)를 형성하고, 제4 층간 절연막(45)을 관통하여 제4 층 배선 M4에 달하는 개구부(46c)를 형성한다. 이어서, 개구부(46a, 46b, 46c)에, 각각 플러그(47a, 47b, 47c)를 형성한다. 그 후, 플러그(47a) 위, 플러그(47b) 위, 플러그(47c) 위 및 제4 층간 절연막(45) 위에 배리어 도체막(51), 주 도체막(52) 및 배리어 도체막(53)이 적층된 적층막(54)을 포함하는 제5 층 배선 M5를 형성한다. 여기까지의 공정에 의해, 도 16에 도시한 바와 같이, 2개의 MIM 캐패시터 MC1, MC2를 구비한 반도체 장치가 제조된다.
<표면 거칠기와 결함 밀도에 대하여>
다음으로, 비교예를 참조하여, 하부 전극 BE1로 되는 적층막(34)의 상면(34a)에 있어서의 표면 거칠기와 결함 밀도의 관계에 대하여 설명한다. 비교예로서는, 전술한 반도체 장치의 제조 공정의 스텝 S13에 있어서 성막되는 절연막(38)의 막 두께 FT1에 대하여, 스텝 S12에 있어서 성막되는 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율이, 14%를 초과하는 경우를, 비교예 1이라 칭하여 설명한다.
또한, 이하에서는, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기를, 단순히, 적층막(34)의 표면 거칠기라고도 칭한다.
도 17은, 비교예 1에 있어서, 하부 전극으로 되는 적층막의 상면에 있어서의 표면 거칠기에 대한 주 도체막의 막 두께 의존성을 나타내는 그래프이다. 도 18은, 적분 산란계에 의한 표면 거칠기의 측정 방법을 설명하기 위한 도면이다.
비교예 1에 있어서도, 실시 형태 1과 마찬가지로, 적층막(34)은, 도 3에 도시한 바와 같이, 아래부터 순서대로, Ti막을 포함하는 막(31a), TiN막을 포함하는 막(31b), Al막을 포함하는 주 도체막(32), Ti막을 포함하는 막(33a), TiN막을 포함하는 막(33b)이 적층된 것이다. 막(31a), 막(31b), 주 도체막(32), 막(33a) 및 막(33b)은, 각각 스퍼터법에 의해 성막된 것이다. 그리고, 비교예 1에서는, 주 도체막(32)의 막 두께를 변경하면서, 각각의 막 두께를 갖는 반도체 장치를 제조하였다. 또한, 비교예 1에 있어서, 절연막(38)은, 플라즈마 CVD법에 의해 성막된 SiO2막을 포함한다.
표면 거칠기란, 전술한 바와 같이, 제곱 평균 거칠기로서의 표면 거칠기 RMS이다. 여기에서는, 표면 거칠기 RMS로서, 적분 산란계에 의해 측정한 측정값을 이용하였다. 도 18에 도시한 바와 같이, 적분 산란계는, 피측정 시료인 반도체 기판 SB 위에 형성된 하부 전극 BE1의 표면에 레이저광(61)을 조사하고, 조사된 레이저광(61)이 정반사된 정반사광(62)과 서로 다른 방향으로 산란된 산란광(63)의 강도를 검출기(64)에 의해 검출하는 것이다. 검출기(64)는, 예를 들어 레이저광(61)이 조사되는 위치를 중심으로 하여 회전 가능하게 설치되어 있으며, 검출기(64)의 회전 각도를 변경하면서 검출기(64)에 의해 산란광(63)의 강도를 측정함으로써, 산란광(63)의 강도의 회전 각도 의존성의 데이터를 취득한다. 그리고, 취득한 데이터를 해석함으로써, 표면 거칠기를 측정할 수 있다.
또한, 전술한 바와 같이, 반도체 장치가 제조된 후에 있어서도, 용량막 CIF1등, 하부 전극 BE1보다도 상방의 부분을 제거하여 하부 전극 BE1의 상면(34a)이 노출된 시료를 제작할 수 있다. 그리고, 제작된 시료에 대하여, 노출된 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기를, 예를 들어 적분 산란계를 이용하여 측정할 수 있다. 혹은, 하부 전극 BE1과 용량막 CIF1의 계면을 포함하는 단면이 관찰 가능한 단면 관찰용 시료를, 예를 들어 FIB 가공에 의해 제작할 수 있다. 그리고, 제작된 단면 관찰용 시료에 대하여, 하부 전극 BE1과 용량막 CIF1의 계면을, 예를 들어 SEM에 의해 관찰함으로써, 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기를 측정할 수 있다.
또한, 표면 거칠기로서, 적분 산란계를 대신하여, 예를 들어 AFM(Atomic Force Microscope) 등, 각종 측정 장치에 의해 측정한 측정값을 이용할 수 있다.
도 17에 도시한 바와 같이, 비교예 1에 있어서, 주 도체막(32)의 막 두께가 400㎚ 이상의 범위에서는, 주 도체막(32)의 막 두께의 증가에 수반하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 증대되고, 적층막(34)의 표면의 평탄성이 저하되는 것을 알 수 있었다. 또한, 도 17 중의 파선은, 측정점을 최소 제곱법에 의해 선형 근사하여 구한 것이지만, 파선과 측정점이 근접하고 있기 때문에, 주 도체막(32)의 막 두께에 비하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기가 선형으로 증대되는 것을 알 수 있었다.
또한, 적층막(34)의 상면(34a)은, 배리어 도체막(33)의 상면이지만, 주 도체막(32)의 막 두께에 비하여, 배리어 도체막(33)의 막 두께가 작기 때문에, 배리어 도체막(33)의 상면에 있어서의 표면 거칠기는, 주 도체막(32)의 상면에 있어서의 표면 거칠기에 대략 동등한 것이라 생각된다. 즉, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기는, 주 도체막(32)의 상면에 있어서의 표면 거칠기에 대략 동등한 것이라 생각된다.
도 19는, 비교예 1에 있어서의, MIM 캐패시터의 내압값의 누적 도수 분포를 나타내는 그래프이다.
도 19는, 비교예 1의 반도체 장치 중, Al막을 포함하는 주 도체막(32)의 막 두께가 400㎚, 600㎚ 및 700㎚인 경우에 있어서, 반도체 기판 SB의 면 내에 형성된 다수의 MIM 캐패시터 MC1에 대하여, 내압값의 측정을 행하고, 측정된 내압값의 누적 도수 분포를 나타낸 것이다. 전술한 바와 같이, 내압값이란, 급격하게 누설 전류가 증대되는 전압값이다. 도 19에서는, 횡축에 내압값을 플롯하고, 종축에 내압 결함 밀도를 플롯하고 있다. 예를 들어 내압값이 5V일 때에 내압 결함 밀도가 10개/㎠란, MIM 캐패시터 MC1 중 내압값이 5V 이하인 것이, 1㎠당 10개 있음을 의미한다.
도 19에 도시한 바와 같이, 비교예 1에서는, 주 도체막(32)의 막 두께의 증가에 수반하여, MIM 캐패시터 MC1의 내압값이 저하되고, MIM 캐패시터 MC1의 내압값의 변동이 증대된다. 이것은, 주 도체막(32)의 막 두께의 증가에 수반하여, 주 도체막(32)의 상면에 있어서의 표면 거칠기가 증대되고, 주 도체막(32)의 표면의 평탄성이 저하되어, 하부 전극 BE1과 도체막 PF1 사이에서 누설 전류가 흐르기 쉬워지기 때문이라고 생각된다. 즉, 주 도체막(32)의 막 두께의 증가에 수반하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기가 증대되고, 적층막(34)의 표면의 평탄성이 저하됨으로써, MIM 캐패시터 MC1의 내압값이 저하되고, MIM 캐패시터 MC1의 내압값의 변동이 증대된 것이라 생각된다.
상기 특허문헌 1에 기재된 반도체 장치에서는, MIM 캐패시터의 하부 전극으로서, 아래부터 순서대로, 제1 배리어층, 제1 알루미늄층, 제2 배리어층이 적층되고, 제1 알루미늄층의 표면 거칠기가 소정값 미만이다. 상기 특허문헌 1에 기재된 반도체 장치에서는, 제1 알루미늄층에서의 표면의 평탄성이 향상되면, MIM 캐패시터의 내압의 변동이 억제된다. 따라서, 상기 특허문헌 1에 기재된 반도체 장치에서는, MIM 캐패시터의 내압의 변동을 억제하기 위해서, 제1 알루미늄층의 표면 거칠기를 소정값보다도 작게 한다. 또한, 상기 특허문헌 1에 기재된 반도체 장치에서는, 제1 배리어층의 성막 방법을 변경함으로써, 제1 배리어층 위에 성막되고, 150㎚의 막 두께를 갖는 제1 알루미늄층에 대하여 AFM에 의해 측정한 표면 거칠기가 변화한다.
주 도체막(32)의 전기 저항을 저감하기 위해서는, 주 도체막(32)의 막 두께를 두껍게 하는 것이 바람직하다. 그러나, 도 17 및 도 19에 도시한 바와 같이, 주 도체막(32)의 막 두께가 두꺼워지면, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 증대되고, 적층막(34)의 표면의 평탄성이 저하됨으로써, MIM 캐패시터 MC1의 내압값이 저하되고, 내압값의 변동이 증대된 것을 알 수 있었다. 따라서, MIM 캐패시터의 내압값을 증가시켜서, 내압값의 변동을 억제하기 위해서는, MIM 캐패시터의 내압값에 대한 주 도체막의 막 두께 의존성을 고려할 필요가 있다.
그러나, 상기 특허문헌 1에 기재된 반도체 장치에서는, MIM 캐패시터의 내압값에 대한 제1 알루미늄층의 막 두께의 의존성이 고려되어 있지 않다. 그로 인해, 상기 특허문헌 1에 기재된 반도체 장치에서는, 주 도체막의 막 두께가 두꺼워지면, MIM 캐패시터의 내압값의 저하를 억제하고, 내압값의 변동을 억제할 수 없어, 반도체 장치의 성능을 향상시킬 수 없다. 예를 들어 주 도체막의 막 두께가 400㎚ 이상의 범위에서는, MIM 캐패시터의 내압값의 저하를 억제하고, 내압값의 변동을 억제할 수 없어, 반도체 장치의 성능을 향상시킬 수 없다.
한편, 상기 특허문헌 2에 기재된 MIM 캐패시터에서는, 아래부터 순서대로, TiN막, Ti막, 하부 금속막, 유전체막 및 상부 금속막이 형성되고, 하부 금속막의 표면이 조면화되어 있다. 상기 특허문헌 2에 기재된 MIM 캐패시터에서는, 하부 금속막의 표면을 조면화함으로써, MIM 캐패시터의 용량을 증가시킨다.
그러나, 상기 특허문헌 2에 기재된 MIM 캐패시터는, MIM 캐패시터의 용량을 증가시킬 수는 있지만, 주 도체막의 막 두께가 두꺼워지면, MIM 캐패시터의 내압값의 저하를 억제하고, 내압값의 변동을 억제할 수 없어, 반도체 장치의 성능을 향상시킬 수 없다. 또한, 상기 특허문헌 2에 기재된 MIM 캐패시터에서는, 하부 금속막의 표면이 조면화되어 있다. 그로 인해, 용량막으로 되는 절연막을 성막할 때에 예를 들어 ALD(Atomic Layer Deposition)법 등, 단차 피복성이 우수한 성막 방법을 이용할 필요가 있어, 제조 비용이 증대될 우려가 있다.
또한, 상기 특허문헌 3에 기재된 반도체 장치의 제조 공정에서는, MIM 캐패시터의 하부 전극으로 되는 도체막을 형성한 후, 도체막의 형성 온도보다 높은 온도에서 열처리를 행하고, 도체막에 함유되는 Al 결정립을 재배향시킨다.
그러나, 상기 특허문헌 3에 기재된 반도체 장치의 제조 공정은, 용량막에 가해지는 국소적인 스트레스를 저감할 수는 있지만, 주 도체막의 막 두께가 두꺼워지면, 내압값의 저하를 억제하고, 내압값의 변동을 억제할 수 없어, 반도체 장치의 성능을 향상시킬 수 없다.
<본 실시 형태의 주요한 특징과 효과>
한편, 본 실시 형태 1에서는, 용량막 CIF1로 되는 절연막(38)의 막 두께 FT1에 대한, 하부 전극 BE1로 되는 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율이, 14% 이하이다.
여기서, 본 실시 형태 1에 따른 실시예를 참조하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기와 결함 밀도의 관계에 대하여 설명한다. 실시예로서는, 전술한 반도체 장치의 제조 공정의 스텝 S13에 있어서 성막되는 절연막(38)의 막 두께 FT1에 대하여, 스텝 S12에 있어서 성막되는 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율이, 14% 이하인 경우를, 실시예 1이라 칭하여 설명한다.
도 20은, 실시예 1에 있어서, 하부 전극으로 되는 적층막의 상면에 있어서의 표면 거칠기에 대한 주 도체막의 막 두께 의존성을, 비교예 1에 있어서의 막 두께 의존성과 함께 나타내는 그래프이다.
실시예 1에 있어서, 적층막(34)은, 도 3에 도시한 바와 같이, 아래부터 순서대로, Ti막을 포함하는 막(31a), TiN막을 포함하는 막(31b), Al막을 포함하는 주 도체막(32), Ti막을 포함하는 막(33a), TiN막을 포함하는 막(33b)이 적층된 것이다. 막(31a), 막(31b), 주 도체막(32), 막(33a) 및 막(33b)은, 각각 스퍼터법에 의해 성막된 것이다. 그리고, 실시예 1에서는, 주 도체막(32)의 막 두께를 변경하면서, 각각의 막 두께를 갖는 반도체 장치를 제조하였다. 또한, 실시예 1에 있어서, 절연막(38)은, 플라즈마 CVD법에 의해 성막된 SiO2막을 포함한다.
도 20에 도시한 바와 같이, 실시예 1에 있어서도, 비교예 1과 마찬가지로, 주 도체막(32)의 막 두께가 400㎚ 이상의 범위에서는, 주 도체막(32)의 막 두께의 증가에 수반하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 증대되고, 적층막(34)의 표면의 평탄성이 저하된다. 또한, 도 20 중의 실선은, 측정값을 최소 제곱법에 의해 선형 근사하여 구한 것이지만, 실선과 측정값이 근접하고 있기 때문에, 실시예 1에 대해서도, 비교예 1과 마찬가지로, 주 도체막(32)의 막 두께에 비하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기가 선형으로 증대된다.
그러나, 도 20에 도시한 바와 같이, 주 도체막(32)의 막 두께가 동등한 경우, 실시예 1에서는, 비교예 1에 비하여, 적층막(34)의 표면 거칠기가 저감되는 것이 확인되었다. 구체적으로는, 실시예 1에 있어서, 400㎚ 및 600㎚ 중 어느 하나의 막 두께를 갖는 주 도체막(32)을 구비한 적층막(34)의 표면 거칠기도, 비교예 1에 있어서, 400㎚의 막 두께를 갖는 주 도체막(32)을 구비한 적층막(34)의 표면 거칠기, 즉 25Å 정도의 표면 거칠기보다도 현저하게 저감되는 것이 확인되었다. 즉, 실시예 1에서는, 비교예 1에 비하여, 주 도체막(32)의 막 두께가 두꺼워져도, 적층막(34)의 표면 거칠기가 저감되는 것이 확인되었다.
도 21은, 실시예 1에 있어서의, MIM 캐패시터의 내압값의 누적 도수 분포를, 비교예 1에 있어서의 내압값의 누적 도수 분포와 함께 나타내는 그래프이다.
도 21은, 실시예 1의 반도체 장치 중, Al막을 포함하는 주 도체막(32)의 막 두께가 600㎚인 경우에 있어서, 반도체 기판 SB의 면 내에 형성된 다수의 MIM 캐패시터 MC1에 대하여, 내압값의 측정을 행하고, 측정된 내압값의 누적 도수 분포를 나타낸 것이다. 또한, 도 21에서는, 비교예 1의 반도체 장치 중, 주 도체막(32)의 막 두께가 600㎚인 경우에 대하여, 측정된 내압값의 누적 도수 분포를 나타내고 있다.
도 21에 도시한 바와 같이, 실시예 1에서는, 비교예 1에 비하여, MIM 캐패시터 MC1의 내압값이 현저하게 증대되면서, MIM 캐패시터 MC1의 내압값의 변동이 억제되는 것이 확인되었다. 이것은, 실시예 1에서는, 비교예 1에 비하여, 주 도체막(32)의 상면에 있어서의 표면 거칠기가 저감되고, 주 도체막(32)의 표면의 평탄성이 향상되어, 하부 전극 BE1과 도체막 PF1 사이에서 누설 전류가 흐르기 어려워지기 때문이라고 생각된다. 즉, 실시예 1에서는, 비교예 1에 비하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기가 저감되고, 적층막(34)의 표면의 평탄성이 향상됨으로써, MIM 캐패시터 MC1의 내압값이 증가하여, MIM 캐패시터 MC1의 내압값의 변동이 억제되는 것이라 생각된다.
도 22는, 용량막으로 되는 절연막의 막 두께에 대한, 하부 전극으로 되는 적층막의 표면 거칠기의 비율과, MIM 캐패시터의 양품율의 관계를 나타내는 그래프이다. 또한, MIM 캐패시터의 양품율이란, 반도체 기판의 면 내에 형성된 다수의 MIM 캐패시터 중, 내압값이 최대로 되는 MIM 캐패시터의 내압값, 즉 최대 내압값의 85% 이상의 내압값을 갖는 MIM 캐패시터의 비율을 의미한다. 또한, 절연막(38)의 막 두께 FT1(도 3 참조)에 대한 적층막(34)의 표면 거칠기의 비율이 14% 이하인 것은, 실시예 1의 반도체 장치에 상당하며, 절연막(38)의 막 두께 FT1에 대한 적층막(34)의 표면 거칠기의 비율이 14%를 초과하는 것은, 비교예 1의 반도체 장치에 상당한다. 또한, 도 22에 있어서는, 측정값과 측정값의 사이가 직선에 의해 연결되어 있다.
도 22에 도시한 바와 같이, 절연막(38)의 막 두께 FT1에 대한 적층막(34)의 표면 거칠기의 비율이 14%를 초과하는 경우, 즉 비교예 1의 반도체 장치에서는, MIM 캐패시터의 양품율은, 90% 미만이다. 한편, 절연막(38)의 막 두께 FT1에 대한 적층막(34)의 표면 거칠기의 비율이 14% 이하인 경우, 즉 실시예 1의 반도체 장치에서는, MIM 캐패시터의 양품율은, 90% 이상이다. 다시 말하면, 실시예 1에서는, 절연막(38)의 막 두께 FT1에 대한 적층막(34)의 표면 거칠기의 비율이 14% 이하임으로써, MIM 캐패시터의 양품율을 90% 이상으로 할 수 있다. 이것은, 도 20 및 도 21에 도시한 바와 같이, 실시예 1에서는, 비교예 1에 비하여, 적층막(34)의 표면 거칠기를 저감할 수 있고, MIM 캐패시터의 내압값을 증가시켜서, 내압값의 변동을 억제할 수 있기 때문이다.
즉, 본 실시 형태 1에서는, 절연막(38)의 막 두께 FT1에 대한 적층막(34)의 표면 거칠기의 비율이 14% 이하임으로써, 하부 전극 BE1의 표면 거칠기를 저감할 수 있고, MIM 캐패시터의 내압값의 저하를 억제하여, 내압값의 변동을 억제할 수 있다. 그 결과, MIM 캐패시터의 양품율을 90% 이상으로 할 수 있다.
다음으로, 이러한 절연막(38)의 막 두께 FT1에 대한 적층막(34)의 표면 거칠기의 비율이 14% 이하로 되기 위한, 주 도체막(32)의 적합한 성막 조건에 대하여 설명한다.
도 23은, 주 도체막의 성막 속도와, 하부 전극으로 되는 적층막의 표면 거칠기, 및 주 도체막에 있어서의 (111)면의 X선 회절 강도와의 관계를 나타내는 그래프이다. 도 23에서는, 횡축은 Al막을 포함하는 주 도체막(32)의 성막 속도를 나타내고, 좌측의 종축은 적층막(34)의 상면(34a)에 있어서의 제곱 평균의 표면 거칠기 RMS를 나타내며, 우측의 종축은 Al막을 포함하는 주 도체막(32)에 있어서의 Al (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값을 나타내고 있다. 도 23에 있어서는, 측정값과 측정값의 사이가 직선에 의해 연결되어 있다.
도 23에 도시한 바와 같이, 주 도체막(32)의 성막 속도의 증가에 수반하여, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS는 저감되고, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값은 증가한다. 즉, Al막을 포함하는 주 도체막(32)의 성막 속도의 증가에 수반하여, 적층막(34)의 상면(34a)에 있어서의 평탄성이 향상되고, Al막을 포함하는 주 도체막(32)의 (111) 배향성이 향상한다.
스퍼터법에 의해 Al막을 성막할 때에, Al막의 성막 속도를 증가시키기 위해서는, 공급되는 전력을 증가시키거나, 타깃과 반도체 기판의 사이의 거리를 단축하거나, 반도체 기판의 온도를 조정하는 등, 각종 성막 조건을 조정하는 방법이 고려된다.
이 중, 공급되는 전력을 증가시키는 경우에는, 전력의 증가에 수반하여, 반도체 기판에 공급되는 원자의 공급 속도가 증가하기 때문에, Al막의 성막 속도가 증가하는 것이라 생각된다. 또한, 전력의 증가에 수반하여, 반도체 기판에 공급되는 원자가 갖는 에너지가 증가하기 때문에, 반도체 기판의 표면에 도달한 원자가 에너지적으로 안정된 위치까지 이동하기 쉬워져서, Al막의 (111) 배향성이 향상되는 것이라 생각된다. 또한, Al이 면심 입방 격자의 결정 구조를 갖고, Al (111)면이, 면 내에서 원자가 가장 치밀하게 막힌 면, 즉 최밀 충전면이기 때문에, Al막이 (111) 배향할 때에는, 평탄성이 향상되기 쉽다. 그로 인해, Al막의 (111) 배향성의 향상에 수반하여, Al막의 표면의 평탄성이 향상한다.
도 20에 나타낸 결과로부터, 실시예 1의 반도체 장치에 있어서의 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS는, 비교예 1의 반도체 장치에 있어서의 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS 중 최소값인 25Å 이하의 범위에 있다. 또한, 도 23에 나타낸 결과로부터, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기가 25Å 이하로 되는 것은, Al막을 포함하는 주 도체막(32)의 성막 속도가 1000㎚/분 이상인 경우이다. 즉, Al막을 포함하는 주 도체막(32)의 성막 속도가 1000㎚/분 이상일 때에, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 되고, 절연막(38)의 막 두께 FT1(도 3 참조)에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
따라서, 본 실시 형태 1에서는, 바람직하게는, 주 도체막(32)의 성막 속도는, 1000㎚/분 이상이다. 이에 의해, 주 도체막(32)의 막 두께가 두꺼워져도, 주 도체막(32)의 (111) 배향성을 향상시킴으로써, 적층막(34)을 포함하는 하부 전극 BE1의 표면 거칠기를 저감할 수 있고, 내압값의 저하를 더 억제하여, 내압값의 변동을 더 억제할 수 있다.
또한, 도 23에 나타낸 결과로부터, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 되는 것은, Al막을 포함하는 주 도체막(32)에 있어서의 Al (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값이 200cps/㎚ 이상인 경우이다. 즉, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값이 200cps/㎚ 이상일 때에, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 된다. 그 결과, 절연막(38)의 막 두께 FT1에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
따라서, 본 실시 형태 1에서는, 바람직하게는, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께 FT1로 나눈 값은, 200cps/㎚ 이상이다. 이에 의해, 주 도체막(32)의 막 두께가 두꺼워져도, 주 도체막(32)의 (111) 배향성을 향상시킴으로써, 적층막(34)을 포함하는 하부 전극 BE1의 표면 거칠기를 저감할 수 있고, 내압값의 저하를 더 억제하여, 내압값의 변동을 더 억제할 수 있다.
또한, 도 23에 도시한 X선 회절 강도는, X선 회절 장치에 있어서, X선원에 인가하는 전압을 50㎸로 하고, X선원에 흐르는 전류를 300mA으로 함으로써, X선원에 공급되는 전력을 1.5kW로 했을 때, 측정된 값이다. 즉, 바람직하게는, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께 FT1로 나눈 값은, X선 회절 장치의 X선원에 공급되는 전력을 1.5kW로 했을 때에, 200cps/㎚ 이상이다.
또한, 주 도체막(32)의 성막 속도가 1000㎚/분일 때에, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께 FT1로 나눈 값은, 200cps/㎚이다. 한편, 주 도체막(32)의 성막 속도가 700㎚/분일 때에, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께 FT1로 나눈 값은, 170cps/㎚이다. 따라서, 바람직하게는, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께 FT1로 나눈 값은, 주 도체막(32)의 성막 속도가 700㎚/분일 때에, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께 FT1로 나눈 값의, 200/170=1.18배 이상이다.
또한, 도 23에 도시한 X선 회절 강도는, 반도체 기판 위에 X선이 조사되는 면적을 5㎜×15㎜=75㎟로 했을 때에, 측정된 값이다.
또한, 전술한 바와 같이, 스퍼터법에 의한 주 도체막(32)의 성막 속도를 증가시키기 위해서는, 공급되는 전력을 증가시키는 방법 이외에도, 타깃과 반도체 기판의 사이의 거리를 단축하거나, 반도체 기판의 온도를 조정하는 등, 각종 성막 조건을 조정하는 방법이 고려된다. 이러한 각종 성막 조건을 조정함으로써도, 절연막(38)의 막 두께 FT1에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기의 비율을 14% 이하로 할 수 있으며, 적층막(34)을 포함하는 하부 전극 BE1의 표면 거칠기를 저감하고, 내압값의 저하를 억제하여, 내압값의 변동을 억제할 수 있다.
또한, 본 실시 형태 1에서는, 하부 전극 BE1로 되는 적층막(34)의 표면이 조면화되어 있지 않다. 그로 인해, 용량막 CIF1로 되는 절연막(38)을 성막할 때에 예를 들어 ALD법 등, 단차 피복성이 우수한 성막 방법을 이용할 필요가 없어, 제조 비용이 증대되는 것을 방지 또는 억제할 수 있다.
(실시 형태 2)
다음으로, 실시 형태 2의 반도체 장치에 대하여 설명한다. 본 실시 형태 2의 반도체 장치는, 하부 전극을 덮도록 형성된 층간 절연막에 개구부를 형성하고,개구부에 노출되는 하부 전극 위에, 용량막 및 도체막이 형성된 것이다.
<반도체 장치의 구성>
도 24는, 실시 형태 2의 반도체 장치의 주요부 단면도이다.
도 24에 도시한 바와 같이, 본 실시 형태 2의 반도체 장치는, 반도체 기판 SB 위에 형성된 제1 층 배선 M1, 제2 층 배선 M2, 제3 층 배선 M3 및 제4 층 배선 M4를 갖는다. 또한, 본 실시 형태 2의 반도체 장치는, 하부 전극 BE1, 용량막 CIF1 및 상부 전극 TE1을 포함하고, 용량 소자로서의 MIM 캐패시터 MC1을 갖는다. 반도체 기판 SB는, 예를 들어 실리콘 단결정 기판을 포함한다.
도 24에서는, 반도체 기판 SB에 형성된 트랜지스터 등의 반도체 소자가 도시되어 있지 않다. 그러나, 실시 형태 1에서 도 2를 이용하여 설명한 바와 같이, 반도체 기판 SB에는, 반도체 소자로서, 예를 들어 ｎ채널형 MISFET Qn 및 p채널형 MISFET QP가 형성되어 있어도 된다.
또한, 본 실시 형태 2의 반도체 장치 중, 하부 전극 BE1의 상방의 부분 이외의 각 부분에 대해서는, 실시 형태 1의 반도체 장치에 있어서의 각 부분과 동일하다. 그로 인해, 제1 층 배선 M1부터 제2 층간 절연막(25)까지의 부분에 대해서는, 그 설명을 생략한다.
본 실시 형태 2에서도, 실시 형태 1과 마찬가지로, 플러그(27)가 매립된 제2 층간 절연막(25) 위에는, 하부 전극 BE1 및 제3 층 배선 M3이 서로 이격되어 형성되어 있다. 하부 전극 BE1은, MIM 캐패시터 MC1의 하부 전극으로서 이용되는 것이다. 제3 층 배선 M3은, 플러그(27)를 개재하여, 제2 층 배선 M2와 전기적으로 접속되어 있다.
또한, 전술한 도 3은, 도 24의 파선으로 둘러싸진 영역 AR2, 즉 도 24의 하부 전극 BE1 부근의 부분을 확대하여 나타내는 주요부 단면도이기도 하다.
하부 전극 BE1은, 배리어 도체막(31), 주 도체막(32) 및 배리어 도체막(33)이 적층된 도체막으로서의 적층막(34)을 포함한다. 배리어 도체막(31)은, 제2 층간 절연막(25) 위에 형성되어 있다. 배리어 도체막(31)으로서, 도 3에 도시한 바와 같이, 아래부터 순서대로, Ti을 함유하는 막(31a), Ti 및 N를 함유하는 막(31b)이 적층된 것으로 할 수 있다. 주 도체막(32)은, 배리어 도체막(31) 위에 형성되어 있다. 주 도체막(32)으로서, Al을 함유하는 막을 포함하는 것으로 할 수 있다. 배리어 도체막(33)은, 주 도체막(32) 위에 형성되어 있다. 배리어 도체막(33)으로서, 아래부터 순서대로, Ti을 함유하는 막(33a), Ti 및 N를 함유하는 막(33b)이 적층된 것으로 할 수 있다. 배리어 도체막(31) 및 배리어 도체막(33)은, 주 도체막(32) 중의 Al 등의 확산을 방지 또는 억제하기 위한 것이다.
제3 층 배선 M3은, 평면에서 볼 때, 하부 전극 BE1이 형성되는 영역과 서로 다른 영역에 형성되어 있으며, 하부 전극 BE1로부터 이격하여 형성되어 있지만, 하부 전극 BE1이 동일층의 적층막(34)을 포함하는 것으로 할 수 있다. 즉, 제3 층 배선 M3은, 하부 전극 BE1과 마찬가지로, 배리어 도체막(31), 주 도체막(32) 및 배리어 도체막(33)을 포함하는 도체막으로서의 적층막(34)을 포함한다.
제3 층 배선 M3은, 하부 전극 BE1과 마찬가지로, 플러그(27) 위 및 제2 층간 절연막(25) 위에 순차, Ti을 함유하는 막(31a), Ti 및 N를 함유하는 막(31b), Al을 함유하는 막을 포함하는 주 도체막(32), Ti을 함유하는 막(33a), Ti 및 N를 함유하는 막(33b)이 적층된 것으로 할 수 있다. 그리고, 제3 층 배선 M3의 배리어 도체막(31)은, 하부 전극 BE1의 배리어 도체막(31)과 동일층의 막을 포함하는 것으로 할 수 있다. 또한, 제3 층 배선 M3의 주 도체막(32)은, 하부 전극 BE1의 주 도체막(32)과 동일층의 막을 포함하는 것으로 할 수 있다. 또한, 제3 층 배선 M3의 배리어 도체막(33)은, 하부 전극 BE1의 배리어 도체막(33)과 동일층의 막을 포함하는것으로 할 수 있다. 이에 의해, 하부 전극 BE1과 제3 층 배선 M3을, 동일한 공정에 의해 형성할 수 있어, 공정을 간략화할 수 있다.
또한, 본 실시 형태 2의 반도체 장치에 있어서의 배리어 도체막(31), 막(31a), 막(31b)의 막 두께 및 재료에 대해서는, 실시 형태 1의 반도체 장치에 있어서의 배리어 도체막(31), 막(31a), 막(31b)의 막 두께 및 재료와 마찬가지로 할 수 있다. 또한, 본 실시 형태 2의 반도체 장치에 있어서의 주 도체막(32)의 막 두께 및 재료에 대해서는, 실시 형태 1의 반도체 장치에 있어서의 주 도체막(32)의 막 두께 및 재료와 마찬가지로 할 수 있다. 또한, 본 실시 형태 2의 반도체 장치에 있어서의 배리어 도체막(33), 막(33a), 막(33b)의 막 두께 및 재료에 대해서는, 실시 형태 1의 반도체 장치에 있어서의 배리어 도체막(33), 막(33a), 막(33b)의 막 두께 및 재료와 마찬가지로 할 수 있다.
제2 층간 절연막(25) 위에는, 하부 전극 BE1 및 제3 층 배선 M3을 덮도록, 제3 층간 절연막(35)이 형성되어 있다. 즉, 하부 전극 BE1 위 및 제3 층 배선 M3 위에는, 제3 층간 절연막(35)이 형성되어 있다.
제3 층간 절연막(35) 중 하부 전극 BE1 위의 부분에는, 제3 층간 절연막(35)을 관통하여 하부 전극 BE1에 달하는 개구부(36a)가 형성되어 있다. 개구부(36a)의 저부에 노출된 하부 전극 BE1 위, 개구부(36a)의 측벽 및 제3 층간 절연막(35) 위에는, 용량막 CIF1이 형성되어 있다. 용량막 CIF1은, 절연막(38)이 패터닝 즉 가공된 것이다. 용량막 CIF1은, MIM 캐패시터 MC1의 용량막으로서 이용되는 것이다. 용량막 CIF1로 되는 절연막(38)으로서, 실시 형태 1과 마찬가지로, SiO2막, SiN막 또는 SiON막 등의 각종 절연막을 이용할 수 있다. 이에 의해, 각종 성막 방법을 이용하여 절연막(38)을 용이하게 형성할 수 있다. 또한, 용량막 CIF1의 막 두께 FT1(도 3 참조)은, MIM 캐패시터 MC1의 용량에 따라서 결정된다.
본 실시 형태 2의 반도체 장치에서도, 실시 형태 1의 반도체 장치와 마찬가지로, 용량막 CIF1의 막 두께 FT1에 대하여, 하부 전극 BE1의 상면(34a)(도 3 참조)에 있어서의 제곱 평균 거칠기로서의 표면 거칠기 RMS의 비율이, 14% 이하이다. 이에 의해, 실시 형태 1에 있어서 도 22를 이용하여 전술한 바와 같이, 양품율이 90% 이상으로 되는 제품을 제조할 수 있다.
또한, 실시 형태 1과 마찬가지로, 반도체 장치가 제조된 후에 있어서도, 용량막 CIF1 등, 하부 전극 BE1보다도 상방의 부분을 제거하여 하부 전극 BE1의 상면(34a)이 노출된 시료를 제작할 수 있다. 그리고, 제작된 시료에 대하여, 노출된 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기를, 예를 들어 적분 산란계를 이용하여 측정할 수 있다. 혹은, 실시 형태 1과 마찬가지로, 하부 전극 BE1과 용량막 CIF1의 계면을 포함하는 단면이 관찰 가능한 단면 관찰용 시료를, 예를 들어 FIB 가공에 의해 제작할 수 있다. 그리고, 제작된 단면 관찰용 시료에 대하여, 하부 전극 BE1과 용량막 CIF1의 계면을, 예를 들어 SEM에 의해 관찰함으로써, 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기를 측정할 수 있다.
또한, 본 실시 형태 2의 반도체 장치에서도, 실시 형태 1의 반도체 장치와 마찬가지로, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값이, 200cps/㎚ 이상이다. 이때, 실시 형태 1에 있어서 도 23을 이용하여 전술한 바와 같이, 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 되고, 용량막 CIF1의 막 두께 FT1에 대한, 하부 전극 BE1의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
또한, 실시 형태 1과 마찬가지로, 반도체 장치가 제조된 후에 있어서도, 용량막 CIF1 등, 하부 전극 BE1보다도 상방의 부분을 제거하여 하부 전극 BE1의 상면(34a)이 노출된 시료를 제작하고, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 X선 회절법에 의해 측정할 수 있다. 혹은, 하부 전극 BE1보다도 상방의 부분을 제거하지 않는 경우이더라도, X선의 조사 조건을 조정함으로써, 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 X선 회절법에 의해 측정할 수 있다.
용량막 CIF1 위에는, 도체막 PF1이 형성되어 있다. 도체막 PF1은, 도체막(39)이 패터닝 즉 가공된 것이다. 도체막 PF1은, MIM 캐패시터 MC1의 상부 전극의 일부로서 이용되는 것이지만, 용량막 CIF1과 접촉하는 부분이며, 용량막 CIF1의 상면을 보호하는 보호막으로서도 이용되는 것이다. 도체막 PF1로서, Ti 및 N를 함유하는 도체막을 이용할 수 있지만, 예를 들어 80㎚의 막 두께를 갖는 TiN막을 이용할 수 있다. 또한, 도체막 PF1로서, TiN막을 대신하여, Ti막, TaN막 또는 Al막 등의 도체막을 이용할 수 있으며, 이들 도체막을 이용한 경우에도, 도체막 PF1은, 상부 전극의 일부로 됨과 함께, 용량막 CIF1의 상면을 보호할 수 있다.
이와 같이, 하부 전극 BE1과 용량막 CIF1과 도체막 PF1에 의해, 용량 소자로서의 MIM 캐패시터 MC1이 형성되어 있다.
제3 층간 절연막(35) 중 하부 전극 BE1 위의 부분에는, 제3 층간 절연막(35)을 관통하여 하부 전극 BE1에 달하는 개구부(36b)가 형성되어 있다. 개구부(36b) 내에는, 개구부(36b)에 노출된 하부 전극 BE1 위에 개구부(36b)를 매립하도록, 도체막을 포함하는 플러그(37b)가 형성되어 있다. 플러그(37b)는, 하부 전극 BE1과 전기적으로 접속되어 있다.
제3 층간 절연막(35) 중 제3 층 배선 M3 위의 부분에는, 제3 층간 절연막(35)을 관통하여 제3 층 배선 M3에 달하는 개구부(36c)가 형성되어 있다. 개구부(36c) 내에는, 개구부(36c)에 노출된 제3 층 배선 M3 위에 개구부(36c)를 매립하도록, 도체막을 포함하는 플러그(37c)가 형성되어 있다. 플러그(37c)는, 제3 층 배선 M3과 전기적으로 접속되어 있다.
도체막 PF1 위에는, 상부 전극 TE1이 형성되어 있다. 상부 전극 TE1은, 도체막 PF1과 전기적으로 접속되어 있으며, 도체막 PF1과 함께 MIM 캐패시터 MC1의 상부 전극으로서 이용되는 것이다.
상부 전극 TE1은, 배리어 도체막(41), 주 도체막(42) 및 배리어 도체막(43)이 적층된 도체막으로서의 적층막(44)을 포함한다. 배리어 도체막(41)은, 도체막 PF1 위에 형성되어 있다. 배리어 도체막(41)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있다. 주 도체막(42)은, 배리어 도체막(41) 위에 형성되어 있다. 주 도체막(42)으로서, Al을 함유하는 막을 포함하는 것으로 할 수 있다. 배리어 도체막(43)은, 주 도체막(42) 위에 형성되어 있다. 배리어 도체막(43)으로서, 아래부터 순서대로, Ti을 함유하는 막, Ti 및 N를 함유하는 막이 적층된 것으로 할 수 있다. 배리어 도체막(41) 및 배리어 도체막(43)은, 주 도체막(42) 중의 Al 등의 확산을 방지 또는 억제하기 위한 것이다.
또한, 플러그(37b, 37c)가 매립된 제3 층간 절연막(35) 위에는, 제4 층 배선 M4가 형성되어 있다. 제4 층 배선 M4는, 플러그(37b)를 개재하여, 하부 전극 BE1과 전기적으로 접속되어 있으며, 플러그(37c)를 개재하여, 제3 층 배선 M3과 전기적으로 접속되어 있다.
제4 층 배선 M4는, 평면에서 볼 때, 상부 전극 TE1이 형성되는 영역과는 상이한 영역에 형성되어 있으며, 상부 전극 TE1로부터 이격하여 형성되어 있지만, 상부 전극 TE1과 동일층의 적층막(44)을 포함하는 것으로 할 수 있다. 즉, 제4 층 배선 M4는, 상부 전극 TE1이 마찬가지로, 배리어 도체막(41), 주 도체막(42) 및 배리어 도체막(43)을 포함하는 도체막으로서의 적층막(44)을 포함한다.
제4 층 배선 M4의 배리어 도체막(41)은, 상부 전극 TE1의 배리어 도체막(41)과 동일층의 막을 포함하고, 제4 층 배선 M4의 주 도체막(42)은, 상부 전극 TE1의 주 도체막(42)과 동일층의 막을 포함하며, 제4 층 배선 M4의 배리어 도체막(43)은, 상부 전극 TE1의 배리어 도체막(43)과 동일층의 막을 포함한다. 이에 의해, 상부 전극 TE1과 제4 층 배선 M4를, 동일한 공정에 의해 형성할 수 있어, 공정을 간략화할 수 있다.
또한, 본 실시 형태 2의 반도체 장치에 있어서의 배리어 도체막(41)의 막 두께 및 재료에 대해서는, 실시 형태 1의 반도체 장치에 있어서의 배리어 도체막(41)의 막 두께 및 재료와 마찬가지로 할 수 있다. 또한, 본 실시 형태 2의 반도체 장치에 있어서의 주 도체막(42)의 막 두께 및 재료에 대해서는, 실시 형태 1의 반도체 장치에 있어서의 주 도체막(42)의 막 두께 및 재료와 마찬가지로 할 수 있다. 또한, 본 실시 형태 2의 반도체 장치에 있어서의 배리어 도체막(43)의 막 두께 및 재료에 대해서는, 실시 형태 1의 반도체 장치에 있어서의 배리어 도체막(43)의 막 두께 및 재료와 마찬가지로 할 수 있다.
<반도체 장치의 제조 공정>
다음으로, 본 실시 형태 2의 반도체 장치의 제조 공정에 대하여, 도면을 참조하여 설명한다. 도 25 내지 도 37은, 실시 형태 2의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
또한, 도 25 내지 도 37에서는, 도 24와 마찬가지로, 반도체 기판에 형성된 트랜지스터 등의 반도체 소자의 도시를 생략한다. 또한, 반도체 소자를 형성하는 공정은, 공지의 방법에 의해 행할 수 있으므로, 여기에서는 그 설명을 생략한다.
우선, 도 25에 도시한 바와 같이, 반도체 기판 SB를 준비한다(스텝 S31). 이 스텝 S31의 공정은, 실시 형태 1에 있어서의 스텝 S11의 공정과 마찬가지의 공정으로 할 수 있다.
다음으로, 도 26에 도시한 바와 같이, 하부 전극 BE1 및 제3 층 배선 M3이 되는 적층막(34)을 성막한다(스텝 S32). 이 스텝 S32의 공정은, 실시 형태 1에 있어서의 스텝 S12의 공정과 마찬가지의 공정으로 할 수 있다.
다음으로, 도 27에 도시한 바와 같이, 레지스트 마스크 RM2를 형성한다(스텝 S33). 이 스텝 S33의 공정은, 적층막(34) 위에 절연막(38) 및 도체막(39)이 형성되지 않은 점을 제외하고, 실시 형태 1에 있어서의 스텝 S16의 공정과 마찬가지의 공정으로 할 수 있다.
다음으로, 도 28에 도시한 바와 같이, 하부 전극 BE1 및 제3 층 배선 M3을 형성한다(스텝 S34). 이 스텝 S34의 공정은, 적층막(34) 위에 절연막(38) 및 도체막(39)이 형성되지 않은 점을 제외하고, 실시 형태 1에 있어서의 스텝 S17의 공정과 마찬가지의 공정으로 할 수 있다.
이에 의해, 제2 층간 절연막(25) 위에 적층막(34)을 포함하는 하부 전극 BE1이 형성된다. 또한, 적층막(34)을 포함하는 제3 층 배선 M3이, 하부 전극 BE1로부터 이격되어 형성된다. 즉, 평면에서 볼 때, 하부 전극 BE1이 형성되는 영역과는 상이한 영역에서, 적층막(34)을 포함하는 제3 층 배선 M3이 형성된다.
다음으로, 도 29에 도시한 바와 같이, 제3 층간 절연막(35)을 형성한다(스텝 S35). 이 스텝 S35의 공정은, 적층막(34) 위에 절연막(38) 및 도체막(39)이 형성되지 않은 점을 제외하고, 실시 형태 1에 있어서의 스텝 S18의 공정과 마찬가지의 공정으로 할 수 있다.
다음으로, 도 30에 도시한 바와 같이, 개구부(36b, 36c)를 형성한다(스텝 S36). 이 스텝 S36에서는, 제3 층간 절연막(35)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝 즉 가공하고, 제3 층간 절연막(35)을 관통하여 하부 전극 BE1에 달하는 개구부(36b)를 형성한다. 또한, 스텝 S36에서는, 제3 층간 절연막(35)을 관통하여 제3 층 배선 M3에 달하는 개구부(36c)를 형성한다.
다음으로, 도 31에 도시한 바와 같이, 플러그(37b, 37c)를 형성한다(스텝 S37). 이 스텝 S37에서는, 개구부(36b)의 저부에 노출된 하부 전극 BE1 위, 개구부(36c)의 저부에 노출된 제3 층 배선 M3 위, 개구부(36b, 36c)의 측벽, 및 제3 층간 절연막(35) 위에 예를 들어 TiN막을 포함하는 배리어 도체막을, 스퍼터법에 의해 성막한다. 그리고, 성막된 배리어 도체막 위에, 개구부(36b, 36c)를 매립하도록, 예를 들어 W막을 포함하는 주 도체막을 CVD법에 의해 성막한다. 그 후, 주 도체막 및 배리어 도체막 중 개구부(36b, 36c) 내 이외의 부분, 즉 제3 층간 절연막(35) 위의 주 도체막 및 배리어 도체막을 CMP법에 의해 연마하여 제거한다.
이에 의해, 개구부(36b) 내에, 개구부(36b)를 매립하고, 하부 전극 BE1과 전기적으로 접속된 플러그(37b)를 형성하고, 개구부(36c) 내에, 개구부(36c)를 매립하고, 제3 층 배선 M3과 전기적으로 접속된 플러그(37c)를 형성한다.
다음으로, 도 32에 도시한 바와 같이, 개구부(36a)를 형성한다(스텝 S38). 이 스텝 S38에서는, 제3 층간 절연막(35)을, 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝 즉 가공하고, 제3 층간 절연막(35)을 관통하여 하부 전극 BE1에 달하는 개구부(36a)를 형성한다.
다음으로, 도 33에 도시한 바와 같이, 용량막 CIF1(도 35 참조)로 되는 절연막(38) 및 도체막 PF1(도 35 참조)로 되는 도체막(39)을 성막한다(스텝 S39). 이 스텝 S39에서는, 개구부(36a)의 저부에 노출된 하부 전극 BE1 위, 개구부(36a)의 측벽, 및 제3 층간 절연막(35) 위에 용량막 CIF1로 되는 절연막(38), 및 도체막 PF1로 되는 도체막(39)을, 순차 성막한다. 이 스텝 S39의 공정은, 개구부(36a)의 측벽 및 제3 층간 절연막(35) 위에 절연막(38) 및 도체막(39)을 성막하는 점을 제외하고, 실시 형태 1에 있어서의 스텝 S13의 공정과 마찬가지의 공정으로 할 수 있다.
본 실시 형태 2에서는, 스텝 S39에 있어서, 도체막(39)을, 제3 층 배선 M3보다도 상층에 형성하게 된다. 이에 의해, 도체막(39)을 포함하는 도체막 PF1과 제3 층 배선 M3을 다른 높이 위치에 형성할 수 있으므로, 배선 레이아웃의 자유도를 향상시켜서, 반도체 장치의 면적을 작게 할 수 있다.
다음으로, 도 34에 도시한 바와 같이, 레지스트 마스크 RM4를 형성한다(스텝 S40). 이 스텝 S40에서는, 포토리소그래피 기술을 이용하여, 도체막(39) 위에 도포한 포토레지스트막을 노광하고, 현상함으로써, 도체막(39) 중 도체막 PF1(도 35 참조)로 되는 부분이 덮이도록, 포토레지스트막을 남긴다. 즉, 포토레지스트막 중, 도체막 PF1 및 용량막 CIF1이 형성되는 영역에서의 부분을 남기고, 레지스트 마스크 RM4를 형성한다.
다음으로, 도 35에 도시한 바와 같이, 도체막 PF1 및 용량막 CIF1을 형성한다(스텝 S41). 이 스텝 S41에서는, 레지스트 마스크 RM4를 마스크로 하여 드라이 에칭 기술을 이용하여, 도체막(39) 및 절연막(38)을 패터닝 즉 가공한 후, 레지스트 마스크 RM4를 제거한다.
이에 의해, 개구부(36a)의 저부에 노출된 하부 전극 BE1 위에 절연막(38)을 포함하는 용량막 CIF1이 형성되고, 용량막 CIF1 위에 도체막(39)을 포함하는 도체막 PF1이 형성된다. 이때, 하부 전극 BE1과 용량막 CIF1과 도체막 PF1에 의해, 용량 소자로서의 MIM 캐패시터 MC1이 형성된다.
본 실시 형태 2의 반도체 장치의 제조 공정에서도, 실시 형태 1의 반도체 장치의 제조 공정과 마찬가지로, 스텝 S39에 있어서 성막되는 절연막(38)의 막 두께 FT1(도 3 참조)에 대하여, 스텝 S32에 있어서 성막되는 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율이, 14% 이하이다. 이에 의해, 실시 형태 1에 있어서 도 22를 이용하여 전술한 바와 같이, 양품율이 90% 이상으로 되는 제품을 제조할 수 있다.
또한, 바람직하게는, 본 실시 형태 2의 반도체 장치의 제조 공정에서도, 실시 형태 1의 반도체 장치의 제조 공정과 마찬가지로, 스텝 S32에 있어서, Al을 주성분으로 하는 합금막 즉 Al 합금막을 포함하는 주 도체막(32)의 성막 속도가, 1000㎚/분 이상이다. 이때, 실시 형태 1에 있어서 도 23을 이용하여 전술한 바와 같이, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 되고, 절연막(38)의 막 두께 FT1에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
더욱 바람직하게는, 본 실시 형태 2의 반도체 장치의 제조 공정에서도, 실시 형태 1의 반도체 장치의 제조 공정과 마찬가지로, 스텝 S32에 있어서 성막되는 주 도체막(32)에 있어서의 (111)면의 X선 회절 강도를 주 도체막(32)의 막 두께로 나눈 값이, 200cps/㎚ 이상이다. 이때, 실시 형태 1에 있어서 도 23을 이용하여 전술한 바와 같이, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS가 25Å 이하로 되고, 절연막(38)의 막 두께 FT1에 대한, 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율을 14% 이하로 할 수 있다.
다음으로, 도 36에 도시한 바와 같이, 상부 전극 TE1(도 24 참조) 및 제4 층 배선 M4(도 24 참조)로 되는 적층막(44)을 성막한다(스텝 S42). 이 스텝 S42에서는, 도체막 PF1 위, 플러그(37b, 37c) 위 및 제3 층간 절연막(35) 위에 아래부터 순서대로, 배리어 도체막(41), 주 도체막(42) 및 배리어 도체막(43)을 포함하는 적층막(44)을 성막한다. 이 스텝 S42의 공정은, 도체막 PF1 위에 적층막(44)을 성막하는 점을 제외하고, 실시 형태 1에 있어서의 스텝 S21의 공정과 마찬가지의 공정으로 할 수 있다. 또한, 적층막(44)의 막 두께는, 적층막(44)이 개구부(36a) 내를 매립하는 막 두께로 할 수 있다.
다음으로, 도 37에 도시한 바와 같이, 레지스트 마스크 RM5를 형성한다(스텝 S43). 이 스텝 S43에서는, 포토리소그래피 기술을 이용하여, 적층막(44) 위에 도포한 포토레지스트막을 노광하고, 현상함으로써, 포토레지스트막 중, 상부 전극 TE1 및 제3 층 배선 M3이 형성되는 영역에서의 부분을 남기고, 레지스트 마스크 RM5를 형성한다.
그 후, 레지스트 마스크 RM5를 마스크로 하여 드라이 에칭 기술을 이용하여, 배리어 도체막(43), 주 도체막(42) 및 배리어 도체막(41)을 패터닝 즉 가공한 후, 레지스트 마스크 RM5를 제거한다. 이에 의해, 적층막(44)을 포함하고, 도체막 PF1과 전기적으로 접속된 상부 전극 TE1이 형성되고, 적층막(44)을 포함하며, 플러그(37b, 37c)와 전기적으로 접속된 제4 층 배선 M4가 형성된다. 여기까지의 공정에 의해, 도 24에 도시한 반도체 장치가 제조된다.
<본 실시 형태의 주요한 특징과 효과>
본 실시 형태 2에서도, 실시 형태 1과 마찬가지로, 용량막 CIF1로 되는 절연막(38)의 막 두께 FT1에 대한, 하부 전극 BE1로 되는 적층막(34)의 상면(34a)에 있어서의 표면 거칠기 RMS의 비율이, 14% 이하이다. 절연막(38)의 막 두께 FT1에 대한 적층막(34)의 표면 거칠기의 비율이 14% 이하임으로써, 하부 전극 BE1의 표면 거칠기를 저감할 수 있고, MIM 캐패시터의 내압값의 저하를 억제하여, 내압값의 변동을 억제할 수 있다. 그 결과, MIM 캐패시터의 양품율을 90% 이상으로 할 수 있다.
또한, 본 실시 형태 2에서도, 실시 형태 1과 마찬가지로, 바람직하게는, 주 도체막(32)의 성막 속도는, 1000㎚/분 이상이다. 이에 의해, 주 도체막(32)의 막 두께가 두꺼워져도, 주 도체막(32)의 (111) 배향성을 향상시킴으로써, 적층막(34)을 포함하는 하부 전극 BE1의 표면 거칠기를 저감할 수 있고, 내압값의 저하를 더 억제하여, 내압값의 변동을 더 억제할 수 있다.
또한, 본 실시 형태 2에서도, 실시 형태 1과 마찬가지로, 하부 전극 BE1로 되는 적층막(34)의 표면이 조면화되어 있지 않다. 그로 인해, 용량막 CIF1로 되는 절연막(38)을 성막할 때에 예를 들어 ALD법 등, 단차 피복성이 우수한 성막 방법을 이용할 필요가 없어, 제조 비용이 증대되는 것을 방지 또는 억제할 수 있다.
실시 형태 1에서는, 절연막(38) 중 용량막 CIF1의 단부로 되는 부분이, 하부 전극 BE1과 접하고 있다. 그로 인해, 절연막(38)의 막 두께 FT1이 얇아지면, 도체막(39)을 에칭할 때에, 오버에칭에 의해 절연막(38) 및 적층막(34)이 에칭될 우려가 있다. 따라서, 적층막(34) 중의 Ti 또는 Al 등의 금속이 용량막 CIF1의 측면에 부착되고, 도체막 PF1과 하부 전극 BE1이 전기적으로 단락될 우려가 있다.
한편, 본 실시 형태 2에서는, 절연막(38) 중 용량막 CIF1의 단부로 되는 부분이, 제3 층간 절연막(35) 위에 있으며, 하부 전극 BE1과 접해 있지 않다. 그로 인해, 절연막(38)의 막 두께 FT1이 얇아져도, 도체막(39) 및 절연막(38)을 에칭할 때에, 오버에칭에 의해 하부 전극 BE1이 에칭되는 것을 방지할 수 있다. 따라서, 도체막 PF1과 하부 전극 BE1이 전기적으로 단락하는 것을 방지할 수 있다.
실시 형태 1에서는, 적층막(34)을 에칭하여 하부 전극 BE1을 형성할 때, 적층막(34)과 함께 절연막(38)을 에칭한다. 적층막(34)과 절연막(38)에서는, 에칭 조건이 상이하기 때문에, 에칭 조건을 용이하게 최적화할 수 없어, 적층막(34)을 용이하게 미세 가공할 수 없다.
한편, 본 실시 형태 2에서는, 적층막(34)을 에칭하여 하부 전극 BE1을 형성할 때에, 적층막(34)과 함께 절연막(38)을 에칭하는 경우가 없다. 그로 인해, 에칭 조건을 용이하게 최적화할 수 있어, 적층막(34)을 용이하게 미세 가공할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은, 반도체 장치 및 그 제조 방법에 적용하기에 유효하다.
11, 21, 31, 41, 51: 배리어 도체막
12, 22, 32, 42, 52: 주 도체막
13, 23, 33, 43, 53: 배리어 도체막
14, 24, 34, 44, 54: 적층막
15: 제1 층간 절연막
16, 26, 36a 내지 36c, 46a 내지 46c: 개구부
17, 27, 37a 내지 37c, 47a 내지 47c: 플러그
25: 제2 층간 절연막
31a, 31b, 33a, 33b: 막
34a: 상면
35: 제3 층간 절연막
38: 절연막
39: 도체막
45: 제4 층간 절연막
61: 레이저 광
62: 정반사광
63: 산란광
64: 검출기
AR1, AR2: 영역
BE1, BE2: 하부 전극
CH: 개구부
CIF1, CIF2: 용량막
FT1: 막 두께
IF: 절연막
M1: 제1 층 배선
M2: 제2 층 배선
M3: 제3 층 배선
M4: 제4 층 배선
M5: 제5 층 배선
MC1, MC2: MIM 캐패시터
PF1, PF2: 도체막
PG: 플러그
Qn:ｎ채널형 MISFET
Qp: p채널형 MISFET
RM1 내지 RM5: 레지스트 마스크
SB: 반도체 기판
TE1: 상부 전극

Claims (15)

  1. (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 위에 제1 절연막을 형성하는 공정,
    (c) 상기 제1 절연막 위에 제1 도체막을 형성하는 공정,
    (d) 상기 제1 도체막 위에 제2 절연막을 형성하는 공정,
    (e) 상기 제2 절연막 위에 제2 도체막을 형성하는 공정,
    (f) 상기 제2 도체막을 패터닝하여, 상기 제2 도체막을 포함하는 제1 전극을 형성하는 공정,
    (g) 상기 (f) 공정의 후, 상기 제2 절연막 및 상기 제1 도체막을 패터닝하여, 상기 제1 전극 아래에 배치되고, 상기 제2 절연막을 포함하는 용량막과, 상기 용량막 아래에 배치되고, 상기 제1 도체막을 포함하는 제2 전극을 형성하는 공정
    을 갖고,
    상기 (g) 공정에 있어서, 상기 제1 전극과 상기 용량막과 상기 제2 전극에 의해, 용량 소자를 형성하고,
    상기 (c) 공정은,
    (c1) 상기 제1 절연막 위에 티타늄을 함유하는 제1 막을 성막하는 공정,
    (c2) 상기 제1 막 위에 티타늄 및 질소를 함유하는 제2 막을 성막하는 공정,
    (c3) 상기 제2 막 위에 알루미늄을 함유하는 제3 막을 성막하는 공정,
    (c4) 상기 제3 막 위에 티타늄을 함유하는 제4 막을 성막하는 공정,
    (c5) 상기 제4 막 위에 티타늄 및 질소를 함유하는 제5 막을 성막하는 공정
    을 포함하고,
    상기 (c) 공정에 있어서, 상기 (c1) 공정, 상기 (c2) 공정, 상기 (c3) 공정, 상기 (c4) 공정 및 상기 (c5) 공정을 행함으로써, 상기 제1 막, 상기 제2 막, 상기 제3 막, 상기 제4 막 및 상기 제5 막을 포함하는 상기 제1 도체막을 형성하고,
    상기 제2 절연막의 막 두께에 대한, 상기 제1 도체막의 상면에 있어서의 표면 거칠기의 비율이, 14% 이하인 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (c1) 공정에 있어서, 티타늄막을 포함하는 상기 제1 막을 스퍼터법에 의해 성막하고,
    상기 (c2) 공정에 있어서, 질화티타늄막을 포함하는 상기 제2 막을 스퍼터법에 의해 성막하고,
    상기 (c3) 공정에 있어서, 알루미늄을 주성분으로 하는 합금막을 포함하는 상기 제3 막을 스퍼터법에 의해 성막하고, 상기 제3 막의 성막 속도가, 1000㎚/분 이상인 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제3 막에 있어서의 (111)면의 X선 회절 강도를 상기 제3 막의 막 두께로 나눈 값이, 200cps/㎚ 이상인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (g) 공정에 있어서, 상기 제1 도체막을 포함하는 배선을, 상기 제2 전극으로부터 이격하여 형성하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (d) 공정에 있어서, 산화실리콘막, 질화실리콘막 또는 산질화실리콘막을 포함하는 상기 제2 절연막을, 플라즈마 CVD법에 의해 형성하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 (e) 공정에 있어서, 티타늄막, 질화티타늄막, 질화탄탈막 또는 알루미늄막을 포함하는 상기 제2 도체막을 형성하는 반도체 장치의 제조 방법.
  7. (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판 위에 제1 절연막을 형성하는 공정,
    (c) 상기 제1 절연막 위에 제1 도체막을 형성하는 공정,
    (d) 상기 제1 도체막을 패터닝하여, 상기 제1 도체막을 포함하는 제1 전극을 형성하는 공정,
    (e) 상기 제1 전극 위에 제2 절연막을 형성하는 공정,
    (f) 상기 제2 절연막을 관통하여 상기 제1 전극에 달하는 개구부를 형성하는 공정,
    (g) 상기 개구부에 노출된 상기 제1 전극 위, 및 상기 제2 절연막 위에, 제3 절연막을 형성하는 공정,
    (h) 상기 제3 절연막 위에 제2 도체막을 형성하는 공정,
    (i) 상기 제2 도체막 및 상기 제3 절연막을 패터닝하여, 상기 제1 전극 위에 배치되고, 상기 제3 절연막을 포함하는 용량막과, 상기 용량막 위에 배치되고, 상기 제2 도체막을 포함하는 제2 전극을 형성하는 공정
    을 갖고,
    상기 (i) 공정에 있어서, 상기 제1 전극과 상기 용량막과 상기 제2 전극에 의해, 용량 소자를 형성하고,
    상기 (c) 공정은,
    (c1) 상기 제1 절연막 위에 티타늄을 함유하는 제1 막을 성막하는 공정,
    (c2) 상기 제1 막 위에 티타늄 및 질소를 함유하는 제2 막을 성막하는 공정,
    (c3) 상기 제2 막 위에 알루미늄을 함유하는 제3 막을 성막하는 공정,
    (c4) 상기 제3 막 위에 티타늄을 함유하는 제4 막을 성막하는 공정,
    (c5) 상기 제4 막 위에 티타늄 및 질소를 함유하는 제5 막을 성막하는 공정
    을 포함하고,
    상기 (c) 공정에 있어서, 상기 (c1) 공정, 상기 (c2) 공정, 상기 (c3) 공정, 상기 (c4) 공정 및 상기 (c5) 공정을 행함으로써, 상기 제1 막, 상기 제2 막, 상기 제3 막, 상기 제4 막 및 상기 제5 막을 포함하는 상기 제1 도체막을 형성하고,
    상기 제3 절연막의 막 두께에 대한, 상기 제1 도체막의 상면에 있어서의 표면 거칠기의 비율이, 14% 이하인 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 (c1) 공정에 있어서, 티타늄막을 포함하는 상기 제1 막을 스퍼터법에 의해 성막하고,
    상기 (c2) 공정에 있어서, 질화티타늄막을 포함하는 상기 제2 막을 스퍼터법에 의해 성막하고,
    상기 (c3) 공정에 있어서, 알루미늄을 주성분으로 하는 합금막을 포함하는 상기 제3 막을 스퍼터법에 의해 성막하고, 상기 제3 막의 성막 속도가, 1000㎚/분 이상인 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제3 막에 있어서의 (111)면의 X선 회절 강도를 상기 제3 막의 막 두께로 나눈 값이, 200cps/㎚ 이상인 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 (d) 공정에 있어서, 상기 제1 도체막을 포함하는 배선을, 상기 제1 전극으로부터 이격하여 형성하고,
    상기 (e) 공정에 있어서, 상기 배선 위에 상기 제2 절연막을 형성하는 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 (g) 공정에 있어서, 산화실리콘막, 질화실리콘막 또는 산질화실리콘막을 포함하는 상기 제3 절연막을, 플라즈마 CVD법에 의해 형성하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 (h) 공정에 있어서, 티타늄막, 질화티타늄막, 질화탄탈막 또는 알루미늄막을 포함하는 상기 제2 도체막을, 상기 배선보다도 상층에 형성하는 반도체 장치의 제조 방법.
  13. 반도체 기판과,
    상기 반도체 기판 위에 형성된 제1 절연막과,
    상기 제1 절연막 위에 형성된 제1 전극과,
    상기 제1 전극 위에 형성된 용량막과,
    상기 용량막 위에 형성된 제2 전극
    을 갖고,
    상기 제1 전극과 상기 용량막과 상기 제2 전극에 의해, 용량 소자가 형성되어 있으며,
    상기 제1 전극은,
    상기 제1 절연막 위에 형성되고, 티타늄을 함유하는 제1 막과,
    상기 제1 막 위에 형성되고, 티타늄 및 질소를 함유하는 제2 막과,
    상기 제2 막 위에 형성되고, 알루미늄을 함유하는 제3 막과,
    상기 제3 막 위에 형성되고, 티타늄을 함유하는 제4 막과,
    상기 제4 막 위에 형성되고, 티타늄 및 질소를 함유하는 제5 막
    을 포함하고,
    상기 용량막의 막 두께에 대한, 상기 제1 전극의 상면에 있어서의 표면 거칠기의 비율이, 14% 이하인 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 막은, 티타늄막을 포함하고,
    상기 제2 막은, 질화티타늄막을 포함하고,
    상기 제3 막은, 알루미늄을 주성분으로 하는 합금막을 포함하고,
    상기 제3 막에 있어서의 (111)면의 X선 회절 강도를 상기 제3 막의 막 두께로 나눈 값이, 200cps/㎚ 이상인 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 절연막 위에, 상기 제1 전극으로부터 이격되어 형성되고, 상기 제1 전극과 동일층의 막을 포함하는 배선을 갖는 반도체 장치.
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