KR20220087467A - 플라즈마 공정을 사용하여 금속 막을 에칭하기 위한 방법 - Google Patents

플라즈마 공정을 사용하여 금속 막을 에칭하기 위한 방법 Download PDF

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니콜라스 조이
데비 코티
칭윤 양
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도쿄엘렉트론가부시키가이샤
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Abstract

플라즈마 공정 방법은, 10℃ 내지 200℃로 플라즈마 공정 챔버를 유지하는 단계; 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계로서, 질소의 유량 대 산소의 유량의 비율은 약 1:5 내지 약 1:1인, 단계; 및 플라즈마 공정 챔버 내에서 플라즈마를 지속시킴으로써, 루테늄/오스뮴 층을 에칭하는 단계를 포함한다.

Description

플라즈마 공정을 사용하여 금속 막을 에칭하기 위한 방법
관련 특허 및 출원에 대한 상호 참조
본 출원은 2019년 10월 21일자로 출원된 미국 특허출원 번호 제16/658,620호의 출원일에 대한 우선권 및 이익을 주장하며, 이 출원은 그 전체가 본원에 참조로 포함된다.
본 발명은 일반적으로 플라즈마 공정(plasma processing)에 관한 것으로서, 구체적으로는, 금속 막을 에칭하기 위한 플라즈마 공정에 관한 것이다.
일반적으로, 휴대폰, 디지털 카메라, 및 컴퓨터와 같은 전자 장치에 사용되는 반도체 소자는, 반도체 기판 위에 유전체 재료, 전도성 재료, 및 반도체 재료의 층을 순차적으로 증착하여 패터닝(patterning)하고, 회로 구성 요소(예를 들어, 트랜지스터, 저항기, 및 커패시터)로서 그리고 상호 연결 요소(interconnect element)(예를 들어, 전도성 라인, 접점 및 비아(via))로서 기능하는 구조물을 형성하도록 포토리소그래피(photolithography)를 사용하여 에칭함으로써 제조된다. 저비용 전자 장치에 대한 수요에 따라, 반도체 업계는 리소그래피(예를 들어, 액침 리소그래피 및 다중 패터닝)의 혁신을 통해 반도체 소자의 최소 형상부(feature) 크기를 수 나노미터까지 반복적으로 감소시켜서, 구성 요소의 패킹(packing) 밀도를 증가시킴으로써, 집적 회로(IC)의 비용을 감소시켜 왔다. 밀도의 추가적인 증가 및 비용의 감소는, 3차원(3D) 구조물(예를 들어, 핀 전계 효과 트랜지스터(핀펫(FinFET))을 사용하여, 그리고 경우에 따라, 메모리 저장 장치 요소(storage element)와 같은 전자 구성 요소(예를 들어, 강유전체 커패시터, 자기 터널 접합부(MTJ) 등), 및 정밀 수동 구성 요소(passive component)(예를 들어, 박막 저항기(TFR) 및 금속-절연체-금속(MIM) 커패시터)를 연속적인 상호 연결부 레벨(interconnect level) 사이의 층으로 적층하여 달성된다.
반응성 이온 에칭(RIE), 플라즈마 강화 화학 기상 증착(PECVD), 플라즈마 강화 원자층 에칭 및 증착(PEALE 및 PEALD), 스퍼터링 에칭, 물리 기상 증착(PVD), 및 주기적 에칭-증착(예를 들어, Bosch 에칭 공정)과 같은 플라즈마 공정 기술은, IC를 제조할 때 필수적이 되었다. 반도체, 절연체(SiO2, Si3N4, 하이-k(high-k) 게이트 유전체, 및 로우-k(low-k) 유전체를 포함함), 자성 막 및 강유전체 막, 및 상호 연결부 및 전극을 위한 금속과 같이, IC 제조에 사용되는 다양한 재료는, 플라즈마 공정을 개발하는 것을 어렵게 만든다. 수 나노미터로의 소형화는 어려움을 가중시켰다. 플라즈마 공정은, 넓은(예를 들어, 300 mm) 웨이퍼에 걸쳐서 균일하게, 흔히 원자 스케일 치수로, 정밀하게 제어된 형상부, 예를 들어, 정합성(conformality), 이방성, 선택비(selectivity), 표면 및 라인 에지 거칠기, 및 에지 프로파일과 함께, 나노미터 범위의 정밀한 치수(예를 들어, 선폭, 에칭 깊이, 및 막 두께)를 산출하는 것으로 예상된다. 또한, 20 nm 미만의 형상부 크기의 통상적이지 않은 재료(예를 들어, Co 및 Ru)의 도입은, 통상적인 Si IC 제조와 호환 가능한 플라즈마 에칭 및 증착 공정을 개발할 때 새로운 문제를 야기할 수 있다.
비례 축소된 반도체 소자를 제조하기 위한 플라즈마 공정 기술을 제공함에 있어서 난관을 극복하는 것은, 추가적인 기술 혁신을 필요로 하는 문제이다.
본 발명의 일 실시형태에 따라, 플라즈마 공정 방법은, 10℃ 내지 200℃로 플라즈마 공정 챔버를 유지하는 단계; 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계로서, 질소의 유량 대 산소의 유량의 비율은 약 1:5 내지 약 1:1인, 단계; 및 플라즈마 공정 챔버 내에서 플라즈마를 지속시킴으로써, 루테늄/오스뮴(osmium) 층을 에칭하는 단계를 포함한다.
본 발명의 일 실시형태에 따라, 플라즈마 공정 방법은, 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계; 플라즈마 공정 챔버 내에서 플라즈마를 지속시키는 단계; 플라즈마 공정 챔버 내에 배치된 기판을 플라즈마에 노출시키는 단계로서, 기판은 루테늄/오스뮴 층을 포함하는, 단계; 및 제1 속도(rate)로 루테늄/오스뮴 층을 에칭함으로써 형상부를 형성하는 단계를 포함한다. 기판의 중심의 지점에서의 제1 속도의 값 대 기판의 에지의 지점에서의 제1 속도의 값은, 0.85 내지 1.15의 범위이며, 에칭 후의 루테늄/오스뮴 층의 표면 거칠기는 0.1 nm 내지 1 nm의 범위이다.
본 발명의 일 실시형태에 따라, 소자를 형성하는 방법은, 기판 위에 절연 층을 증착하는 단계로서, 절연 층은 주 외측 표면을 포함하는, 단계; 절연 층 내에 개구부를 형성하는 단계; 루테늄/오스뮴을 포함하는 제1 전도성 재료를 증착하는 단계로서, 제1 전도성 재료는 주 외측 표면을 커버하고, 개구부의 측벽을 커버하는, 단계; 및 플라즈마 에칭 공정을 사용하여, 주 외측 표면으로부터 제1 전도성 재료를 제거하여, 측벽의 일부분을 커버하는 잔여 부분을 남기는 단계를 포함하며, 플라즈마 에칭 공정을 사용하는 단계는, 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계를 포함한다.
이제 본 발명, 및 이의 장점에 대한 보다 완전한 이해를 위해, 첨부된 도면과 함께 고려되는 이하의 설명을 참조하며, 첨부된 도면으로서:
도 1은 본 발명의 일 실시형태에 따른 플라즈마 공정 장치의 단면도를 도시한다;
도 2a 내지 도 2d는 본 발명의 일 실시형태에 따라, 다양한 중간 제조 단계에서, 듀얼 다마신(dual-damascene) 상호 연결부 레벨과 다마신 접점 레벨 사이에 배치된 직접-에칭 상호 연결부 라인의 단면도를 도시한다;
도 3a 내지 도 3c는 본 발명의 일 실시형태에 따라, 다양한 중간 제조 단계에서, 전도성 게이트를 금속 라인에 연결하는 직접-에칭백(direct-etchback) 접점의 단면도를 도시한다;
도 4a 내지 도 4d는 본 발명의 일 실시형태에 따라, 다양한 중간 제조 단계에서, 3개의 연속적인 레벨의 금속간 유전체 층을 통하는 슈퍼비아(supervia) 개구부의 단면도를 도시한다;
도 5a 내지 도 5d는 본 발명의 일 실시형태에 따라, 다양한 중간 제조 단계에서, 2개의 연속적인 듀얼 다마신 상호 연결부 레벨 사이에 배치된 반도체 메모리의 저장 장치 요소의 단면도를 도시한다;
도 6a 내지 도 6d는 본 발명의 일 실시형태에 따라, 다양한 중간 제조 단계에서, 매설 전력 레일(buried power rail)의 단면도를 도시한다; 그리고
도 7a 내지 도 7f는 본 발명의 일 실시형태에 따라, 다양한 중간 제조 단계에서, 이중-충전(dual-fill) 금속 상호 연결부 레벨의 단면도를 도시한다.
2년마다 회로 밀도를 배가시키는 요구에 따라, 반도체 IC 업계는 상호 연결부 및 트랜지스터의 최소 형상부 크기를 주기적으로 감소시켰다. 이미, 10 nm 노드로 통상적으로 지칭되는 IC 세대는, 하부 상호 연결부 레벨에서 조밀하게 패킹된 금속 라인을 위한 40 nm 미만의 피치, 및 트랜지스터와의 접점을 위한 약 50 nm 피치를 사용한다. 이러한 치수 및 더 작은 치수에서, 통상적인 구리(Cu) 라인 및 텅스텐(W) 접점의 상호 연결부-RC 지연은, 디지털 회로의 속도를 제한할 수 있다. 조밀한 Cu 라인 및 W 접점을 대체하기 위해, 10 nm 노드 이하로 새로운 재료가 도입되고 있다. 루테늄(Ru) 금속은, 이러한 적용예 및 다른 적용예에서 구리 및 텅스텐을 대체하기 위한 주요한 후보이다. 유사하게, 오스뮴(Os)은 루테늄과 유사한 다른 금속이며, 향후의 적용예를 위한 후보일 수도 있다. 그러나, 화학 기계적 폴리싱(CMP)을 사용하여 루테늄을 제거하는 것은 어렵고 비용이 많이 든다. 따라서, 루테늄/오스뮴을 제거하여, 예를 들어, 수직 에지를 갖는 Ru-라인을 형성하기 위해, 또는 Ru의 직접 에칭백을 사용하여 Ru-플러그(Ru-plug)를 형성하기 위해, 직접 플라즈마 에칭 기술을 구비하는 것이 바람직하다.
반도체 제조 시에 사용하기에 적합하도록 하기 위해, Ru/Os를 제거하기 위한 방법은 몇 가지 특징을 제공하는 것으로 예상된다: 인접 재료에 대한 높은 선택비를 갖는 높은 에칭 속도(etch rate), 기판에 걸친 높은 에칭 균일성, 이방성 에칭을 위한 낮은 라인 에지 거칠기, 및 에칭백을 위한 평활한 상부 표면, 및 스트링거(stringer) 결함이 없는 수직 에지 프로파일을 위한 제어 가능한 이방성. 그러한 방법은 통상적인 공정으로는 현재 이용 가능하지 않다. 본 개시물은 플라즈마 공정을 사용하여, Ru 원소, 및 다른 금속과 Ru의 합금을 포함하는 전도성 재료의 박막을 에칭하는 방법의 실시형태를 설명한다.
본 개시물에 설명된 플라즈마 에칭 방법의 진보적인 특징은, 아래에 추가로 설명되는 바와 같이, 루테늄/오스뮴이 제거되는 전체 영역에 걸친 보다 균일한 에칭 속도, 에칭 공정에 의해 노출된 루테늄/오스뮴의 새로운 표면의 감소된 거칠기, 및 더 높은 에칭 선택비(예를 들어, 공정 동안 반응물에 노출될 수 있는 다른 재료에 대한 에칭 속도에 비하여 Ru에 대한 높은 에칭 속도)를 달성할 수 있다. 실시형태는 반도체 웨이퍼 위에 증착된 루테늄/오스뮴의 선택적 제거를 설명하지만, 일부 다른 재료(예를 들어, RuO2), 및 다른 표면 위에 배치된 막을 제거하기 위해(예를 들어, 플라즈마 공정 챔버의 내벽으로부터 막을 제거하기 위한 세척 공정), 동일한 에칭 화학 물질이 사용될 수 있음을 이해한다.
본 발명의 실시형태에 의해 제공되는 방법은, 예를 들어, Ru/Os 층을 갖는 인입 반도체 기판으로부터 Ru/Os를 제거하기 위한 플라즈마 보조 에칭 공정, 및 플라즈마 보조 에칭 공정이 수행될 수 있는 플라즈마 공정 장치를 포함할 수 있다. 반도체 기판은, Ru/Os 층이 사용되는 적용예에 따라, 처리되는 Ru/Os 층과 더불어, 상이한 재료의 다른 층을 가질 수 있다. Ru/Os 층은, 루테늄 층, 오스뮴 층, 또는 Ru 층/Os 층을 포함하는 적층물(stack)일 수 있다. 플라즈마 보조 에칭 공정은, 본 발명의 일 실시형태에 따라, 도 1에 도시된 예시적인 플라즈마 공정 장치 및 예시적인 공정 파라미터 세트로 먼저 설명된다. 상이한 소자 제조에 적용되는 플라즈마 보조 에칭 공정의 몇 가지 예시적인 실시형태는 도 2 내지 도 7을 참조하여 보다 상세히 설명된다.
도 1은 본 발명의 일 실시형태에 따른 플라즈마 공정 장치의 단면도를 도시한다.
도 1을 참조하면, 플라즈마 공정 장치(1000)는, 금속 막(예를 들어, 순수 루테늄 층, 또는 다른 금속과 루테늄의 합금, 순수 오스뮴 층, 또는 다른 금속과 오스뮴의 합금, 또는 이들의 조합물)의 적어도 일부분을 에칭하기 위해 사용된다. 플라즈마 공정 장치(1000)는, 에칭 공정이 수행될 수 있는 플라즈마 공정 챔버(150)를 포함한다.
플라즈마 공정 챔버(150)는, 플라즈마 공정 챔버(150) 내에서 작동 동안 플라즈마를 집단적으로 실질적으로 밀봉하는, 측벽(101), 베이스(106), 및 상부 커버(104)를 포함한다. 측벽(101), 베이스(106), 및 상부 커버(104)는, 유전체 윈도우(125)(예를 들어, 석영 윈도우)를 제외하고는, 이트리아(yttria)(예를 들어, YxOy 또는 YxOyFz)와 같은 막으로 코팅된 전도성 재료(예를 들어, 스테인리스강 또는 알루미늄)로 제조될 수 있다. 도 1에 도시된 실시예에서, 유전체 윈도우(125)는, 원통형 플라즈마 공정 챔버(150)의 상부 커버(104)의 주 부분에 걸쳐 있는 원형 윈도우일 수 있다.
평면형 전도성 코일(110)은, 플라즈마 공정 챔버(150)의 외부에 그리고 유전체 윈도우(125)에 인접하게 배치된다. 당업자에게 알려져 있는 바와 같이, 다른 구성 요소와의 다른 전기적 연결이 이루어질 수 있다. 예를 들어, 챔버 벽(101, 106, 및 104)은 기준 DC 전위(예를 들어, 접지 전위)에 연결될 수 있으며, (정전) 기판 홀더(140)는 탭핑(tapped)될 수 있고(예를 들어, 접지, 상이한 DC 바이어스, 또는 RF 바이어스, 또는 DC 및 RF 바이어스의 조합에 연결하기 위해), 발광 분광기(OES) 센서(143), 사중극 질량 분석계(QMS)(144), 및 랭뮤어(Langmuir) 프로브(도시되지 않음)와 같은 센서가 외부 분석기에 연결될 수 있다. 플라즈마 공정 챔버(150) 및 평면형 코일(110)은, 패러데이 케이지 또는 솔리드 인클로저(solid enclosure)일 수 있는 인클로저(145) 내에 수용될 수 있다.
기판 홀더(140)가 플라즈마 공정 장치(1000)에 배치된다. 다양한 실시형태에서, 기판 홀더(140)는, 플라즈마 공정 장치(1000)의 하부 근처에 위치된 디스크 형상의 정전 홀더일 수 있다.
반도체 기판(141)(예를 들어, 반도체 웨이퍼)은 기판 홀더(140) 위에 배치된다. 플라즈마 공정 장치(1000)의 플라즈마 공정 챔버(150)의 내부에서 처리될, 예를 들어 Ru를 포함하는 금속 막이 반도체 기판(141) 상에 존재할 수 있다.
플라즈마 소스 가스는, 가스 투입 시스템(예를 들어, 측벽(101)의 개구부로 도 1에 도시된 가스 투입 시스템(105))에 의해 플라즈마 공정 챔버(150) 내에 도입된다. 가스 투입 시스템(105)은 다수의 투입부를 포함할 수 있으며, 공정 동안 플라즈마 공정 챔버(150) 내로 상이한 가스를 투입할 수 있다. 베이스(106)의 개구부는 가스 배출구(115)이다. 배기 펌프 및 제어 밸브(예를 들어, 스로틀 밸브)를 포함하는 진공 시스템(도시되지 않음)은, 가스 투입 시스템(105)과 가스 배출구(115) 사이에 원하는 가스 압력 및 가스 유량을 유지하도록 가스 배출구(115)에 연결될 수 있다. 당업자에게 알려져 있는 바와 같이, 다수의 센서 및 제어기를 포함하는 제어 시스템은, 가스 투입 시스템(105) 및 가스 배출구(115)에서 뿐만 아니라 플라즈마 공정 챔버(150)에서 각각, 플라즈마 공정(예를 들어, 가스 혼합물의 농도, 유량, 온도, 및 압력)을 동적으로 모니터링 및 제어하기 위해 사용될 수 있다.
공정 동안, 플라즈마 공정 챔버(150) 내의 플라즈마 방전은, 당업자에게 알려져 있는 바와 같이, 이의 탭(tap)을 적합한 전기 회로의 각각의 노드(예를 들어, 접지, RF 전원, 및 임피던스 정합망)에 연결함으로써 적절하게 구성된 평면형 코일(110)로부터 RF 전력을 결합함으로써 지속될 수 있다. 시스(sheath) 내의 이온 및 전자 밀도 및 에너지 분포, 이온 플럭스 대 라디칼 플럭스의 비율, 및 전기장과 같은, 플라즈마 파라미터는, 평면형 코일(110) 및 RF 소스 주파수의 구성에 따라 좌우될 수 있다. 예를 들어, 평면형 코일(110)은, 정합망에서 RF 요소로서 또는 RF 공진기로서 설계 및 구성될 수 있다. 공정 동안, 플라즈마 공정 장치가 가변 주파수 RF 전원(도시되지 않음)에 연결된 경우, RF 전력은 평면형 코일(110)로부터 플라즈마로 유도성으로 및/또는 용량성으로 결합될 수 있다. 일부 적용예에서, 높은 RF 소스 주파수(예를 들어, 13.56 MHz, 27.15 MHz, 또는 60 MHz 대역)로 지속되는 고밀도 플라즈마가 사용될 수 있다.
본원에 설명된 평면형 코일(110)을 갖는 플라즈마 공정 장치(1000)는 단지 예시적인 것이며, 예를 들어, ECR, 헬리콘(helicon), 및 마이크로파 플라즈마 소스와 같은, 다른 유형의 플라즈마 소스가 사용될 수 있음을 이해한다.
플라즈마 공정 챔버(150)의 플라즈마 전처리는, 측벽(101), 베이스(106), 및 상부 커버(104)로부터 흡착 할로겐(예를 들어, Cl2, CF4, CCl4 등)을 실질적으로 제거하기 위해, 예를 들어, 수소 플라즈마 및/또는 산소 플라즈마를 사용하여 수행될 수 있다. 추가적인 실시형태에서, 플라즈마 공정 챔버(150)는, 공정을 위한 플라즈마 방전을 형성하기 전에 N2 또는 Ar과 같은 퍼지(purge) 가스로 퍼지될 수 있다. 플라즈마 전처리 단계 및 퍼지 단계는, 아래에 추가로 설명되는 바와 같이, 할로겐과 관련된 문제를 감소시키거나 제거할 수 있다. 공정 동안, 공정 제어 시스템은, 할로겐 원자의 농도를 검출 및 제어하기 위한 OES 및 QMS와 같은 재료 분석을 위해, 원위치(in situ) 센서(예를 들어, 도 1의 OES 센서(143) 및 QMS 센서(144))를 사용할 수 있다.
플라즈마 방전을 위해 가스 투입 시스템(105)에 의해 플라즈마 공정 챔버(150) 내로 도입되는 가스의 혼합물은, 본 개시물의 실시형태에 따라, O 원자의 소스, N 원자의 소스, 및 전형적으로 Ar, Kr, 또는 Xe 원자(VIIIA족 원소의 상대적으로 무겁고 안정적인 원자) 중 적어도 하나의 소스를 포함한다. 아래에 상세히 설명된 실시형태에서, Ar 가스가 플라즈마 소스 가스 중 하나로서 사용되었다. 일부 다른 실시형태에서, 희가스 Kr(84 amu) 및 Xe(131 amu)가 Ar을 대체할 수 있지만, 더 고비용이다.
본 개시물에 설명된 실시형태에서, 아래의 표 1에 나열된 바와 같은, 다양한 비율로 Ar, O2, 및 N2 가스의 혼합물이 플라즈마 소스 가스로서 사용되었다. 반도체 기판(141)과 접촉되는 직접 플라즈마는, 플라즈마 공정 장치(1000)의 평면형 코일(110)에 연결된 외부 RF 전원(도시되지 않음)으로부터의 전력을 사용하여, 플라즈마 공정 챔버(150) 내에서 발생되어 지속된다. 플라즈마 중의 산소(예를 들어, 산소 라디칼(O*))는, 플라즈마에 노출된 표면의 일부분에서 Ru 원자와 반응하여, Ru의 휘발성 산화물(예를 들어, RuO4 및 일부 RuO3)을 형성할 수 있다. 공정 조건(예를 들어, 온도 및 압력)에서 고도로 휘발성인 부산물은, 다른 배기 가스와 함께 가스 배출구(115)를 통하여 플라즈마 공정 챔버(150)에서 배출될 수 있으므로, 유전체 윈도우(125) 및 측벽(101)으로부터의 증착물을 제거하기 위한 덜 빈번한 챔버 세척의 이점을 제공할 수 있다.
플라즈마 에칭 공정의 공정 파라미터는, 물리적 스퍼터링 대신에 주로 화학 반응에 의해 Ru가 제거되는 표면 환경을 달성하기 위해, 아래의 표 1에 나열된 값에 따라 조정될 수 있다. 예를 들어, DC 바이어스 전압 및 RF 바이어스 전력은, 노출된 금속의 상당한 스퍼터링 에칭이 발생할 수 있는 레벨을 초과하지 않도록 이온 에너지를 제어하기 위해, (표 1에 나열된) 각각의 범위 내에서 조정될 수 있다. 그러나, 아래에 추가로 상세히 설명되는 바와 같이, 일부 표면 손상을 유발하도록 이온(예를 들어, 아르곤 이온 Ar+)으로 노출된 표면에 충격을 가하기 위해, 충분한 바이어스가 제공될 수 있다. 이에 따라, 수평 표면의 손상된 부분으로부터 선택적으로 Ru 제거 속도를 향상시킨다. 아래의 표 1에 나열된 예시적인 실시형태에서, 실온에서의 Ru의 에칭은, Ar, O2, 및 N2 플라즈마 소스 가스의 혼합물을 사용하여 달성되었다. 표 1에 나타낸 바와 같이, 루테늄의 에칭은, 10℃ 내지 200℃, 그리고 일 실시형태에서 10℃ 내지 50℃와 같은 보다 저온에서 달성될 수 있다.
Figure pct00001
Ar/O2/N2의 플라즈마 소스 가스 혼합물에 소량의 N2를 첨가함으로써 제공되는 몇 가지 이점은, 아래에 설명되는 바와 같이, 본 출원의 발명자에 의해 관찰되었다.
예를 들어, N2가 Ar 및 O2의 플라즈마 소스 가스 혼합물에 첨가된 경우, Ru 제거 속도의 현저한 증가가 달성된다. 일 실시예에서, 플라즈마 중의 질소 대 산소 원자의 수의 비율(N:O)이 0:1인 경우, 루테늄은 에칭되지 않지만, 질소를 첨가함으로써 비율이 0.3:1로 증가되는 경우, 예를 들어, 5.4 nm/분으로 한 번의 테스트 시에, 0이 아닌 에칭 속도로 계속 에칭될 것이다. 따라서, N의 양과 O*의 수 사이의 경험적 상관관계가 낮은 레벨의 질소에서 관찰되었다. 따라서, 다양한 실시형태에서, 질소의 유량 대 산소의 유량의 비율이 증가됨에 따라, 루테늄 에칭 속도 또한 증가한다.
할로겐 첨가제(예를 들어, Cl2, CCl4, CF4 등)가 Ru 에칭 속도의 동일한(또는 심지어 더 많은) 증가를 제공할 수도 있지만, 에칭 공정은, Ar/N2/O2 플라즈마를 사용하여 Ru를 에칭하는 것만큼 제어 가능하지 않을 수 있다. 예를 들어, Ar/N2/O2 플라즈마 에칭은, 반도체 기판의 중심과 에지 간의 보다 균일한 Ru 에칭 속도를 제공할 수 있다. 예시적인 일 실시형태에서, 약 1.1의 중심-대-에지 에칭 속도 비율이 달성될 수 있으며, 이는 할로겐을 사용하는 Ru 플라즈마 에칭 공정에서 전형적으로 확인되는 약 2 이상의 비율과 유리하게 비교된다.
또한, Ar/N2/O2 플라즈마를 사용하는 Ru-에칭 공정은, 더 높은 에칭 선택비의 이점을 제공한다. Ru의 에칭 속도 대 인접 층을 형성하기 위해 사용되는 다른 재료의 에칭 속도의 비율은, 플라즈마 방전으로부터 고도로 반응성 할로겐 이온 및 라디칼을 제거함으로써 상당히 증가될 수 있다. 예를 들어, 전형적인 하드 마스크 재료인 SiO2에 대하여, 75:1의 비율이 달성될 수 있다. 또한, 특히 Ru가 캡핑(capping) 층으로서 사용되거나, 강유전체 랜덤 액세스 메모리(FRAM) 커패시터, 또는 동적 RAM(DRAM) 커패시터, 또는 자기 RAM(MRAM)의 자기 터널 접합부(MTJ)와 같은, 저장 장치 요소의 전극으로서 사용되는 적용예를 위해, 하부 층에 대한 높은 선택비가 바람직하다. 이러한 적용예에서, 고도로 선택적인 Ru-에칭 공정은, 바람직하지 않은 가우징(gouging) 및 언더커팅(undercutting)을 감소시킴으로써, 개선된 에지 프로파일을 제공한다. 예를 들어, Ru와 TaN, SiO2, 및 Si3N4 간의 선택비는, 에칭 공정이 물리적 에칭 메커니즘에 의해 통제되지 않는 한, 각각 적어도 5:1, 5:1, 및 5:1일 수 있다.
Ru를 에칭하기 위해 사용되는 플라즈마 방전 시의 질소의 존재는, 수평 및 수직 표면을 포함하는 평활한 에칭된 표면을 제공한다. Ar/Cl2/O2 플라즈마와 같은, 할로겐을 포함하는 플라즈마를 사용하여 에칭된 Ru의 표면과 비교하여, Ar/N2/O2 플라즈마를 사용하여, Ru의 실질적으로 더 평활한 에칭된 표면이 달성되었다. 표면 거칠기의 이러한 감소는, 본 발명자에 의해 발견된 가스 혼합물에 질소를 갖는 것에 대한 특이하고 예상치 못한 효과이다. 좁은 전도체의 더 평활한 표면을 형성하는 한 가지 이점은, 전자의 표면-거칠기 산란을 감소시킴으로써, 이의 전도도가 향상될 수 있다는 점이다. 좁은 금속 라인의 감소된 라인 에지 거칠기의 다른 이점은, 무작위 선폭 편차로 인한 무작위 저항 편차의 감소이다. 또한, 거친 금속 에지의 거칠기는 높은 국부적 전기장을 유발하여, 근접하게 이격된 Ru 상호 연결부 라인 및/또는 접점 사이의 유전체의 시간 의존적 유전체 항복(TDDB) 수명을 이에 따라 저하시킬 수 있다.
또한, 전술한 바와 같이, 이온(예를 들어, Ar+ 이온)으로 Ru 표면에 충격을 가함으로써, 증가된 Ru 제거 속도가 달성될 수 있다. 일부 실시형태에서, 평탄한 수평 표면에 걸친 Ru의 에칭 속도는, 외부 음의 DC 바이어스를 가함으로써 증가될 수 있다. 플라즈마 중의 Ar+ 이온은, 시스 영역 내에서 수직 전기장에 의해 기판을 향해 가속된다. 수직 전기장의 강도는, RF 바이어스 전력 공급된 기판 홀더(140)에 의해 조정될 수 있다. 상대적으로 대량(40 amu)인 Ar+ 이온은 Ru의 노출된 상부 표면을 손상시킬 수 있으며, 심지어 현저한 Ru 스퍼터링을 유발하기에 에너지가 너무 낮을 수 있다. 더 가벼운 희가스(예를 들어, He 및 Ne)는, 루테늄 에칭 속도의 손상-유도된 증가의 원하는 효과를 제공하지 못할 수 있다. Ru 에칭 속도의 온도 의존성은 Ru가 화학적으로 제거됨을 암시하며, Ru 표면을 물리적으로 손상시킴에 따라 산소 라디칼(O*)과의 이의 반응성을 향상시킨다는 것을 암시한다. VIIIA족 원소를 사용하는 한 가지 이점은, 그것이 화학적으로 불활성이므로, 에칭 공정의 부산물로서 추가적인 화합물이 형성되지 않는다는 점이다. 또한, Ar+ 충격에 의한 에칭 속도의 손상-유도된 증가는, 예를 들어, Ru를 에칭하기 위한 반응성 이온 에칭(RIE) 공정에서, Ru 막의 이방성 에칭을 가능하게 한다.
본 개시물에 설명된 실시형태는, 주로 Ru를 O*과 반응시켜서 휘발성 부산물(주로 RuO4 및 일부 RuO3)을 형성함으로써, Ar/N2/O2 플라즈마로 Ru를 에칭하기 위한 방법을 제공한다. 방법은 더 평활한 에칭된 표면 및 더 균일한 에칭 속도와 같은 다수의 이점을 제공하며, 이는 상호 연결부 및 반도체 소자에 사용되는 전도성 구조물을 제조하는 데 바람직하다.
위의 표 1에 나열된 Ru-에칭 공정의 실시형태는 (아래의 표 2에 나열된) 특징을 제공할 수 있다. 예를 들어, Ru의 에칭 속도는 약 5 nm/분 내지 약 25 nm/분으로 조정 가능할 수 있다. 에칭 공정은, 다른 재료에 대한 높은 선택비로, 예를 들어 TiN, TaN, 또는 SiO2에 대한 5 내지 200의 범위의 에칭 선택비로 루테늄을 제거할 수 있다. 전기적 파라미터(예를 들어, 좁은 상호 연결부 요소의 저항)의 바람직하지 않은 편차는, 이러한 공정을 사용하여 에칭된 표면의 낮은 거칠기에 의해 개선될 수 있다. 예를 들어, 라인 에지 거칠기의 경우 약 0.5 nm, 그리고 수평 표면 거칠기의 경우 0.1 nm의 낮은 RMS 값이 본 개시물의 실시형태를 사용하여 달성될 수 있다. 또한, 에칭 공정 파라미터는, 적절히 제어된 에지 프로파일을 갖는 이방성 에칭 뿐만 아니라 등방성을 제공하도록 조정될 수 있다. 예를 들어, Ru 에지의 테이퍼(taper) 각도는 약 85° 내지 91°의 범위일 수 있다.
따라서, 전술한 바와 같이, 반도체 제조에 사용하기 위한 요건을 충족시키는 플라즈마 보조 Ru-에칭 공정을 제공하는 것이 가능할 수 있다. Ar/N2/O2 플라즈마 Ru-에칭 공정의 공정 파라미터(예를 들어, 표 1에 나열된 파라미터)를 조정함으로써, 당업자라면, 높은 에칭 속도, 높은 선택비, 우수한 중심-대-에지 균일성, 낮은 라인 에지 거칠기, 및 수평 표면 거칠기, 및 등방성 에칭으로부터 수직 에칭으로의 제어 가능한 에지 프로파일로, Ru 및 Ru-금속 합금을 에칭하기 위한 에칭 방식의 결과를 달성하도록 파라미터의 조합을 설계할 수 있다.
Figure pct00002
전술한 바와 같이, Ru의 재료 특성에 의해 제공되는 이점은, 집적 회로의 성능을 개선하기 위한 다수의 적용예에 적용될 수 있다. 이러한 적용예는 도 2 내지 도 7을 참조하여 설명된다. 추가적으로, 앞서 설명된 공정 조건은, Ru를 포함하는 기판을 에칭한 후에, 공정 챔버(150)를 세척하기 위해 사용될 수도 있다.
도 2a 내지 도 2d는 Ru 상호 연결부 라인을 형성하기 위해 사용될 수 있는 제조 공정 흐름의 다수의 중간 단계의 단면도를 도시한다. 이러한 실시예에서, Ru 라인은, 예를 들어, 핀펫의 게이트(10)를 연결하기 위해 사용된 접점(35)과 같은, 접점 레벨 바로 위에 형성된 제1 상호 연결부 레벨에 있다. 이러한 레벨의 상호 연결부 라인은 대체로 짧으며, 회로 밀도를 증가시키기 위해 좁은 라인이 바람직하다. 당업자에게 알려져 있는 바와 같이, (저항의) 좁은폭 효과는, 폭을 따라 통상적인 금속 라인을 비례 축소하는 경우 문제이다. 예를 들어, Cu와 같은 코어 금속이 주변 유전체로 확산되는 것을 방지하기 위해, 비교적 저항성 금속(예를 들어, Ti, 또는 Ta, 또는 이들의 질화물, 또는 이들의 조합물)을 포함하는 라이너가 접착 층으로서 또는 확산 배리어 층으로서 사용되는 경우, 좁은 금속 라인의 저항은 감소되는 폭에 따라 증가할 수 있다. SiO2에서의 Ru의 낮은 확산도는, Ru 코어를 캡슐화하는 배리어 금속의 필요성을 없앨 수 있다. 또한, 에지 산란으로 인해 금속 폭이 감소함에 따른 저항 증가는, 평균 자유 경로 및 벌크 저향률(bulk resistivity)의 비교적 적은 생성물을 갖는 Ru와 같은 금속에서 덜 심하다. 루테늄에서, 생성물은 Cu의 생성물의 약 70%이다. 따라서, Cu를 Ru로 대체하여 좁은 상호 연결부 라인을 형성하는 것이 바람직할 수 있다.
이제 도 2a를 참조하면, 예를 들어, 약 40 nm 내지 약 80 nm의 두께를 갖는 Ru 막(40)은, SiO2 또는 실리콘 산화물계 로우-k 유전체(예를 들어, 다공성 산화물, 플루오로실리케이트 유리(FSG), 및 유기실리케이트 유리(OSG))와 같은 절연체를 포함하는, 2개의 수직으로 인접한 층간 유전체(ILD) 층(ILD1(30) 및 ILD2(32)로 지칭됨) 위에 적합한 기술(예를 들어, CVD, ALD, 마그네트론 스퍼터링 등)을 사용하여 증착될 수 있다. 선택적으로, ILD2의 하부 층은, Si3N4, SiOxNy, SiC, 또는 SiCN과 같은 유전체를 포함하는 에칭 정지 층(ESL)일 수 있다(도시되지 않음). 일부 적용예에서, Ru 막(40)이 증착되기 전에, 예를 들어, TiN 또는 TaN을 포함하는 선택적인 전도성 ESL(42)이 ILD2(32) 위에 형성될 수 있다. ILD2(32) 내에 상감된(inlaid) 접점(35)은, 금속 게이트(10)(예를 들어, Ta, TaN, TiN, W 등 또는 이들의 조합물을 포함하는 다층 금속 적층물), 및 한 쌍의 소스/드레인 스페이서(12)(예를 들어, SiOxNy 스페이서) 사이에 미리 형성된 리세스(recess) 내에 상감된 하이-k 게이트 유전체(14)(예를 들어, HfO2, 또는 Al2O3)를 포함하는 핀펫의 게이트 구조물에 연결된 것으로 도시된다. 소스/드레인 접점 에칭 정지 층(CESL)(18)(예를 들어, Si3N4 층)은, ILD1(30)의 하부 표면에 정렬(lining)된 것으로 도시된다. 도 2a에서, 금속 게이트(10) 및 게이트 유전체(14)는, 예를 들어, 반도체 기판(25)(예를 들어, 벌크 결정질 Si 웨이퍼)을 에칭함으로써, 미리 형성된 반도체 핀 사이의 리세스 내의 얕은 트렌치 절연(STI) 영역(20) 위로 연장되는 금속 게이트 구조물의 일부분이다. 반도체 핀은 보이지 않으며, 도 2의 단면도의 평면과 평행한 평면을 따라 위치된다. 패터닝된 마스킹 층(44)이 Ru 막 위에 형성될 수 있다. 패터닝된 마스킹 층(44)은, Ru에 대한 에칭 선택비를 제공할 수 있는, SiO2, 및 Si3N4와 같은 유전체, 또는 TaN, Ti, 및 TiN과 같은 전도성 재료, 또는 이들의 조합물을 포함할 수 있다. 사용되는 패터닝된 마스킹 층(44)의 두께는, Ru에 대한 에칭 선택비, 및 제거될 Ru의 타겟 두께에 따라 가변될 수 있다.
도 2b에서, 도 2a의 웨이퍼는, 예를 들어 도 1에서 설명된 바와 같이, Ar/N2/O2 플라즈마에 노출되었으며, 전술한 Ru-에칭 공정의 실시형태에 따라, 패터닝된 마스킹 층(44)의 개구부에 의해 노출된 Ru의 상부 표면의 일부분으로부터 Ru가 제거된다. 노출된 Ru는 하부 층까지 수직으로 에칭될 수 있으며, 예를 들어, 전도성 ESL(42)이 노출됨으로써, 패터닝된 Ru 막(41)을 형성한다. 패터닝된 마스킹 층(44) 및 전도성 ESL(42)의 노출된 부분은, 도 2c에 도시된 바와 같이, 후속 공정 단계 동안 제거될 수 있다. 잔여 패터닝된 Ru 막(41) 및 전도성 ESL(42)은, 각각의 상호 연결부 레벨의 전도성 라인을 형성한다.
도 2d는 예를 들어, 통상적인 Cu 듀얼 다마신 흐름을 사용하여, Ru 레벨 위에 형성된 다음 상호 연결부 레벨, 및 금속간 유전체(IMD) 층(50)에 의해 커버된 패터닝된 Ru 막(41)을 도시한다. IMD(50)를 형성하기 위해 사용되는 재료는, ILD2(32)와 유사하게, SiO2와 같은 절연체, 또는 실리콘 산화물계 로우-k 유전체(예를 들어, 다공성 산화물, 플루오로실리케이트 유리(FSG), 및 오르토실리케이트(orthosilicate) 유리(OSG))를 포함할 수 있다. 도 2d의 구리 비아(52)는, 구리 라인(56) 바로 아래에 배치된 패터닝된 Ru 막(41)의 일부분에 Cu 라인(56)을 연결한다. 당업자에 의해 알려져 있는 바와 같이, 듀얼 다마신 흐름은, 비아-제1 또는 트렌치-제1 패터닝 시퀀스를 사용하여, IMD(50) 내에 개구부(예를 들어, 구리 비아(52)를 위한 개구, 및 구리 라인(56)을 위한 트렌치)를 패터닝하는 단계; 정합성(conformal) 배리어 금속(예를 들어, TiN 또는 TaN) 라이너를 증착하는 단계; (예를 들어, Cu 전기도금을 사용하여) 금속으로 개구부를 충전하는 단계; 및 CMP와 같은 평탄화 공정을 사용하여, IMD(50)의 상부 표면으로부터 모든 과잉 전도성 재료를 제거함으로써, IMD(50) 내에 상감된 구리 비아(52) 및 구리 라인(56)을 형성하는 단계를 포함한다.
전술한 바와 같이, 할로겐을 사용하는 플라즈마 Ru-에칭 공정에 비하여, 감소된 라인 에지 거칠기, 개선된 에칭 속도 균일성, 및 더 높은 에칭 선택비는, 도 2의 Ru 라인을 형성하기 위한 방법에서 사용되는 경우, 설명된 Ru-에칭 공정에 의해 제공되는 이점이다.
금속 라인과 같은 패터닝된 형상부의 폭이 100 nm 미만으로 비례 축소됨에 따라, 폭의 작은 편차로 인해서도, 이의 라인 저항의 상당한 가변성을 야기한다. 거친 에지를 갖는 라인은, 표면 상의 대략적인 미시적 거친 부분(microscopic asperity)의 길이에 걸쳐서 폭의 무작위 편차를 갖는 라인으로서 설명될 수 있다. 라인 에지 거칠기는 이러한 편차를 정량화하기 위한 방법이며, 일반적으로 형상부의 단지 하나의 에지를 따르는 폭 편차를 지칭한다. 예를 들어, 라인의 폭(W)은 긴 길이에 걸쳐서 평균된 W의 평균 값이며, 반폭(W/2)의 평균 제곱근(RMS) 값이 라인 에지 거칠기로서 정의된다. 반폭은, 라인의 중심을 통하는 종축으로부터의 에지의 거리이다. 따라서, 다양한 실시형태에서, 위의 공정을 사용하여 형성된 라인(56)의 라인 에지 거칠기는, 약 0.5 nm 내지 약 2 nm일 수 있다. 본 출원의 발명자들은, 이러한 낮은 라인 에지 거칠기를 달성하기 위한 핵심적인 구성 요소로서 질소를 확인하였다.
에칭된 수평 표면의 거칠기(예를 들어, Ru 에칭백 공정에 의해 형성된 Ru 접점 플러그의 수평 표면)는, 거친 표면에 평행한 완전히 평활한 표면에 대비한 표면 위치의 RMS 편차로서 정의된, 표면 거칠기에 의해 유사하게 정량화될 수 있다. 따라서, 형상부의 표면 거칠기는 0.1 nm 내지 약 1 nm의 범위일 수 있다.
도 2에 도시된 바와 같이, 직접-에칭 방법을 사용하여 Ru 상호 연결부 레벨을 형성하는 한 가지 추가적인 이점은, 직접 Ru-에칭에 따라, 수행하기에 어렵고 비용이 많이 드는 Ru 금속 CMP 단계를 사용하는 것을 방지한다는 점이다.
도 3을 참조하여 설명된 바와 같은 Ru-에칭 공정의 다른 적용예는, 루테늄의 플라즈마 에칭백을 사용하는 Ru 접점 및 비아의 형성이다. 통상적인 다단(multilevel) 상호 연결 시스템에서, 비아 및 접점을 위한 개구부를 각각 충전하기 위한 충전재로서, 텅스텐 및 구리가 사용된다. 앞서 언급된 바와 같이, 루테늄을 사용하는 이점은, 벌크 저항률 곱하기 평균 자유 경로의 이의 생성물이 구리 또는 텅스텐의 생성물보다 더 적다는 점이다. 실온에서, 루테늄의 생성물은 구리의 생성물의 약 70%이며, 텅스텐의 생성물의 약 60%이다. 또한, 일반적으로 텅스텐에 대한 접착제 층으로서 사용되고 구리에 대한 확산 배리어로서 사용되는 비교적 저항성 라이너(예를 들어, TiN 박막)는, 루테늄을 사용하여 형성된 접점/비아에서 사용될 필요가 없을 수 있다.
도 3a 내지 도 3c는 도 2를 참조하여 전술한 금속 게이트 구조물과 유사한, STI 영역(20) 위로 연장되는 핀펫 금속 게이트 구조물의 금속 게이트(10)와 전기적으로 연결하기 위한 예시적인 Ru 접점을 형성하기 위해 사용될 수 있는 제조 공정 흐름의 다수의 중간 단계의 단면도를 도시한다. 루테늄 함유 층을 평탄화하기가 어렵기 때문에, 바람직하게는, 이러한 실시형태에 따라, 화학 기계적 평탄화와 같은 평탄화 공정을 방지한다.
도 3a는 ILD2(32)를 통하여 연장되는 접점 개구부를 충전하여 금속 게이트(10)의 상부 표면의 일부분과 물리적으로 접촉되는, ILD2(32) 위에 형성된 Ru 층(90)을 도시한다. 다양한 실시형태에서, 일 실시예로서, 접점 개구부의 직경은 약 15 nm 내지 약 40 nm일 수 있으며, ILD2(32)의 두께(또한 Ru 증착 전의 접점 개구부의 높이)는 약 20 nm 내지 약 80 nm일 수 있다. ILD2(32)의 평탄한 상부 표면 위의 과잉 금속의 두께 대 금속 게이트(10)의 상부 표면과 접촉되는 Ru의 두께의 비율은, 약 1:2 내지 약 1:5일 수 있다.
그 다음 도 3b에 도시된 바와 같이, ILD2(32)의 상부 표면 위의 과잉 금속은, 예를 들어, 도 1에서 설명된 바와 같은, 다양한 실시형태에서 설명된 Ru-에칭 공정을 사용하여 제거된다. Ru-에칭 공정은, 2개의 표면을 포함하는 상부 표면을 형성하도록 과잉 루테늄을 선택적으로 제거할 수 있는 에칭백 단계에 적용된다. 따라서, 도 3b에 도시된 바와 같이, 절연 ILD2 층(32)의 제1 표면, 및 ILD2 층(32) 내에 상감된 전도성 Ru 플러그(90)의 제2 표면이 형성된다. 전도성 Ru 플러그(90)는, 접점 구조물의 무결성 및 성능을 보존하는 동시에, ILD2의 절연 상부 표면 위의 Ru 잔류물의 결함 밀도를 최소화하기 위해, 바람직하게는 최소 리세스(R)로 형성된다. 일부 실시형태에서, 본 개시물에 설명된 Ru-에칭의 실시형태를 사용하여, 약 0.5 nm 내지 10 nm의 작은 리세스(R)가 달성될 수 있다. Ru-에칭 공정의 에칭 속도 균일성, 평활한 상부 표면, 및 높은 선택비의 에칭 특성은 이러한 목적을 달성하도록 돕는다.
도 3c는 접점 레벨 위에 수직으로 인접하게 형성된 상호 연결부 레벨(예를 들어, Cu 상호 연결부 레벨)을 도시한다. 도 3c의 실시예에서, IMD(60) 내에 상감된 금속 라인(62)은 금속 게이트(10) 바로 위에 도시되며, 접점 플러그(90)는 이 둘 간의 물리적 및 전기적 연결을 형성한다. IMD(60)를 위해 사용된 유전체는, ILD2(32)를 위해 사용된 것과 동일할 수 있다. 일부 다른 적용예에서, 상부 상호 연결부 요소는 라인(62) 대신에 비아일 수 있다.
도 2 및 도 3에서 설명된 흐름은, 접점 및 수직으로 인접한 라인 둘 모두를 위한 집적된 루테늄 구조물을 포함하는 상호 연결부 요소를 형성하도록 변형 및 조합될 수 있음을 당업자라면 이해한다. 예를 들어, 패터닝된 마스킹 층(44)(도 2 참조)과 유사한 패터닝된 하드마스크를 사용하여, 집적된 루테늄 접점 및 라인 구조물을 형성할 수 있다.
도 4a 내지 도 4d를 포함하는 도 4는, 하부 층으로부터 다른 재료를 선택적으로 에칭하기 위해, 예를 들어, 슈퍼비아를 위한 고종횡비 개구부를 형성하도록 다수의 유전체 층을 에칭하기 위해, 루테늄이 마스킹 층으로서 사용되는 예시적인 적용예를 도시한다.
도 4a에서, 패터닝된 하드마스크 층(310)이 Ru 층(305) 위에 형성된다. Ru 층(305)의 하부에서, 예를 들어, SiO2를 포함하는 캡핑 층(302)이 도시된다. 이러한 실시예에서, 캡핑 층(302)은, 2개의 IMD 층(제1 IMD(IMD1) 층(207) 및 제2 IMD(IMD2) 층(217)) 위에 형성된 것으로 도시되며, 상호 연결부 라인(예를 들어, Cu 라인)(200)은 IMD1 층(207)의 아래에 있는 것으로 도시된다. IMD1 층(207)은, (도 2a를 참조하여 설명된) ILD2 층(32)을 위해 사용된 것과 동일한 재료를 사용하는, 주 로우-k 유전체 층(205) 및 유전체 ESL 및 배리어 층(202)을 포함할 수 있다. 마찬가지로, IMD2 층(217)은, 주 로우-k 유전체 층(215) 및 유전체 ESL 및 배리어 층(212)을 포함할 수 있다. 마스킹 층(310) 및 캡핑 층(302)의 두께는, 각각의 재료의 에칭 선택비, 및 Ru 층(305)의 두께에 따라 좌우된다.
예를 들어, 도 1에서 설명된 바와 같은, Ru-에칭 공정은, 도 4b에 도시된 바와 같은 패터닝된 Ru 층(306)을 형성하기 위해 적용된다. 이러한 실시예에서, 패터닝된 Ru 층(305)의 한 쌍의 인접한 Ru 형상부 사이의 선택적인 수의 개구부는, 슈퍼비아(예를 들어, 개구(312))를 형성하도록 적절한 치수를 갖는 개구로서 형상화된다. 후속적인 에칭 공정 시에, 개구(312)를 둘러싸는 Ru를 에칭 마스크로서 사용하여, Cu 라인(200)의 일부분을 노출시키기 위해, IMD2 층(217) 및 바로 아래의 IMD1 층(207)의 부분 뿐만 아니라, 개구(312)에 의해 노출된 캡핑 층(302)의 부분을 통하여, 개구(312)가 연장될 수 있다. Ru 층(305)의 두께는, 마스킹 층으로서 루테늄을 사용하여 에칭될 층의 두께 및 재료에 따라 좌우된다.
도 4c에 도시된 바와 같이, 이러한 실시예에서, 유기 평탄화 층 또는 스핀-온 카본 층과 같은 패터닝 층(315)은 캡핑 층(302) 위에 형성되며, 패터닝된 Ru 층(305) 및 하드마스크 층(310)을 커버한다. 마스킹 층(320)(예를 들어, Si 반사방지 코팅(SiARC) 또는 스핀-온 유리) 및 포토레지스트 층(330)을 포함하는 패터닝된 마스크가 패터닝 층(315) 위에 형성된 것으로 도시된다.
도 4d에서, F-화학 물질(예를 들어, 플라즈마 CF4, SF6, 또는 NF3 등)과 함께 적합한 이방성 에칭(예를 들어, RIE)을 사용하여, 개구부(335)(예를 들어, 개구)가 패터닝(315) 내에 형성된다. 패터닝된 Ru 층(305)의 한 쌍의 인접한 Ru 형상부의 일부분의 상부 표면을 노출시키기 위해, 각각의 개구부(335)는 패터닝 층(315) 및 패터닝된 하드마스크 층(310)을 통하여 연장된다. 개구부(335) 내부의 한 쌍의 인접한 Ru 형상부 사이의 공간은, 도 4b에 도시된 이전의 공정 단계 동안 형성된 개구(312)와 동일하다.
도 4d에 도시된 바와 같이, Cu 라인(200)의 상부 표면의 일부분을 노출시키기 위해, 다수의 유전체 층을 통하여 수직으로 연장되는 고종횡비 슈퍼비아 개구부(340)를 형성하도록 에칭 공정이 진행됨에 따라, 개구부(335) 내부의 노출된 Ru는 하드마스크를 형성한다.
슈퍼비아 개구부(340)의 직경은 일 실시형태에서 약 15 nm 내지 약 50 nm일 수 있으며, 종횡비는 일 실시형태에서 약 10 내지 약 50일 수 있다. 당업자가 이해하는 바와 같이, 슈퍼비아 크기의 무작위 편차는, 슈퍼비아 개구부를 형성하기 위해 사용되는 패터닝된 하드마스크의 라인 에지 거칠기로 인해 기인한다. 따라서, Ru 층(305)을 패터닝하기 위해 사용되는 Ru-에칭 공정에 의해 제공되는 감소된 라인 에지 거칠기는, 고종횡비 슈퍼비아 개구부(340)의 크기 편차를 감소시킨다. 일부 다른 적용예에서, Ru-하드마스크는 희생 막일 수 있으며, 후속 Ru-에칭 단계에 의해 제거될 수 있다. 루테늄을 하드마스크로서 사용하여 형성된 구조물의 무결성을 유지하기 위해, 고도로 선택적인 Ru-에칭을 사용하여 Ru 하드마스크를 제거하는 것이 바람직하다. 따라서, Ru-에칭에 의해 제공된 높은 에칭 선택비는, 일 실시형태에서 희생 Ru 하드마스크 층을 제거하기 위해 바람직하게 사용될 수 있다.
도 5a 내지 도 5d를 포함하는 도 5는, 예를 들어, 강유전체 랜덤 액세스 메모리(FRAM) 커패시터, 또는 동적 RAM(DRAM) 커패시터, 또는 자기 RAM(MRAM)의 자기 터널 접합부(MTJ)와 같은, 메모리 어레이에서 저장 장치 요소의 상부/캡핑 전극 및/또는 하부 전극으로서 Ru가 사용될 수 있는 적용예의 일 실시예를 도시한다. 강유전성 유전체의 실시예는, Zr-도핑된 HfO2 및 Pb[ZrxTi1-x]O3(PZT)를 포함한다. 강유전성 유전체 뿐만 아니라, HfO2 및 Al2O3과 같은 다른 하이-k 유전체가 DRAM 커패시터에 사용될 수 있다. MTJ 적층물은, 터널 배리어 유전체 층에 의해 핀형(pinned) 제1 자성 층과 분리된 제2 자유 자성 층이 그 위에 있는 핀형 제1 자성 층 아래에 배치된 반강자성 피닝(pinning) 층을 포함할 수 있다. MTJ 적층물에 사용되는 재료의 실시예는, 예를 들어, 피닝 층의 PtMn, IrMn, 또는 Rh-Mn을 포함한다. 다층 합성 반강자성(SyAF) 층이 피닝 층으로서 사용될 수도 있다. 자성 층(예를 들어, 핀형 층 및 자유 자성 층)은, 철, 코발트, 및 니켈과 같은 강자성 금속을 포함하는 합금일 수 있다(예를 들어, (CoFe)xB1 -x, FexB1 -x, 또는 FexNi1 -x). 터널 배리어 유전체 층의 실시예는, MgO 또는 AlxOy의 얇은 층을 포함한다.
도 5a 내지 도 5d에 도시된 단면도를 참조하여 설명된 예시적인 공정 시퀀스에서, 메모리 저장 장치 요소(89)에 사용된 층의 적층물은, 2개의 전도성 전극(상부/캡 전극(본 실시예에서, Ru 상부/캡 전극)(77)과 하부 전극(73)) 사이에 샌드위치된 것으로 도시된 패터닝된 메모리 적층물(76)을 포함한다. 저장 장치 요소(89)는 커패시터 또는 MTJ일 수 있으며, 메모리 어레이는, 2개의 상호 연결부 층 사이에 형성된 FRAM, DRAM, 또는 MRAM 어레이일 수 있다. 패터닝된 메모리 적층물(76)은, 커패시터 유전체 또는 터널 배리어 유전체와 같은 다수의 유전체 층, 및 전도성 캡핑 층 아래의 커패시터 전극 또는 MTJ의 자성 층과 같은 전도성 층을 포함할 수 있다. 하부-전극 비아(68)는, 이러한 실시예에서, 더 낮은 상호 연결부 레벨의 Cu 라인(63)일 수 있는 메모리 어레이의 신호 라인 또는 전력 공급 라인에 저장 장치 요소(89)의 하부 전극(73)을 연결한다. 일부 다른 적용예에서, 하부 전극은 일부 다른 전도성 요소에 연결될 수 있으며, 예를 들어, 접점을 사용하여 금속 게이트 구조물에 연결될 수 있다. 이러한 실시예에서, 상부 캡-전극(77)은, 상부 상호 연결부 레벨(예를 들어, 듀얼 다마신 Cu-상호 연결부 레벨)의 Cu 라인(86) 및 Cu 비아(82)를 사용하여 메모리 어레이에 연결된다.
이제 도 5a를 참조하면, (도 3c의 Cu 라인(62) 및 IMD 층(60)과 유사한) 하부 IMD 층(61) 내에 상감된 Cu 라인(63)은, 하나 이상의 유전체(예를 들어, SiO2, Si3N4 등)를 포함하는 제1 절연 층(65) 내에 상감된 하부-전극 비아(68)(예를 들어, Cu 비아)에 연결된다. 하부 전극 층(72), 메모리 적층물 층(75), 및 Ru 상부-캡 전극 층(78)은, 제1 절연 층(65) 및 하부-전극 비아(68) 위에 연속적으로 형성된다. (도 2를 참조하여 설명된 패터닝된 마스킹 층(44)과 유사한) 희생 패터닝된 하드마스크 층(79)은, Ru 상부-캡 전극 층(78) 위에 형성된 것으로 도시된다.
도 5b에서, Ru 상부-캡 전극 층(78)은, 패터닝된 하드마스크 층(79)을 사용하여 Ru 상부-캡 전극(77)을 형성하도록 패터닝되었다. 메모리 적층물 층(75)의 바람직하지 않은 리세스 또는 언더커팅을 유발하지 않으면서, Ru 상부-캡 전극(77)을 형성하는 것이 바람직하다. 바람직하게는, 다양한 실시형태에서, 예를 들어 도 1에서, 본 출원에서 설명된 바와 같은 Ru-에칭 공정은, 이러한 공정에 의해 제공되는 높은 에칭 선택비로 인해, 노출된 루테늄을 제거하기 위해 적용된다. 또한, 우수한 에칭-균일성 및 감소된 라인 에지 거칠기는 신뢰성을 개선할 수 있고 가변성을 감소시킬 수 있다. 또한, 플라즈마 에칭 동안 할로겐 화학 물질을 사용하지 않음으로써, 메모리 적층물 층(75)의 민감한 층을 손상시키는 것을 방지한다.
도 5c에 도시된 바와 같이, 메모리 적층물 층(75) 및 하부 전극 층(72)은, 저장 장치 요소(89)의 남아있는 층의 에칭을 완료하기 위한 다단계 이방성 에칭 공정 동안, 이전에 형성된 Ru 상부-캡 전극(77)을 패터닝된 마스킹 층으로서 사용함으로써 패터닝될 수 있다. 따라서, 상부 전극(77), 패터닝된 메모리 적층물(76), 및 패터닝된 하부 전극(73)은 서로 자기 정렬되게 형성된다. 저장 장치 요소(89)의 대향하는 수직 측면을 따라, 보호용 측벽(도시되지 않음)이 형성될 수 있다. 제1 절연 층(65)과 유사한 제2 절연 층(70)이 증착되며, 저장 장치 요소(89)를 둘러싸는 것으로 도시된다.
도 5d에 도시된 바와 같이, 임의의 적합한 공정(예를 들어, CMP 또는 레지스트 에칭백)을 사용하여, 제2 절연 층(70)의 상부 표면과 실질적으로 동일 평면 상에서 Ru 상부-캡 전극(77)의 상부 표면을 노출시키기 위해, 제2 절연 층(70)이 평탄화 및 리세스될 수 있다. 또한, 도 5d는 예를 들어, 듀얼 다마신 방법을 사용하여, 메모리 저장 장치 요소(89)에 인접하게 수직으로 형성된 Cu 라인(86) 및 Cu 비아(82)를 포함하는 상부 상호 연결부 레벨을 도시한다. 듀얼 다마신 방법에서, IMD 층이 증착되고, 비아-제1 또는 비아-최종 패터닝 시퀀스를 사용하여 IMD를 패터닝함으로써, 비아를 위한 개구, 및 라인을 위한 트렌치가 형성되며, IMD 내의 개구부는 배리어 금속(예를 들어, TiN)에 의해 정렬되고, 적합한 기술(예를 들어, 전기 도금)을 사용하여 구리와 같은 증착 충전-금속으로 충전되며, 평탄화 기술(예를 들어, CMP)을 사용하여 IMD의 표면 위로부터 과잉 금속이 제거됨으로써, IMD 내에 상감된 각각의 상호 연결부의 전도성 상호 연결부 요소를 형성한다. 도 5d에서, Cu 비아(82)는, 상부 상호 연결부 레벨의 Cu 라인(86)과 Ru 상부-캡 전극(77) 사이의 전기적 연결을 형성한다.
도 6은 벌크 반도체 기판을 사용하여 형성된 집적 회로에서, 매설 전력 분배 라인(예를 들어, Vcc 및 Vss 라인)으로 사용되는 전도성 라인으로서 Ru-라인의 가능한 적용예를 도시한다. 이러한 적용예를 위해 루테늄을 사용하는 이점은, 얇은 배리어 층(예를 들어, 얇은 SiO2 배리어)을 통하여 주변 재료로 침출되지 않으면서, 그리고 Ru 라인의 저항을 증가시키는 형태의 변화 없이, 약 900℃ 내지 약 1100℃일 수 있는 온도로 수행되는 소스/드레인 어닐링과 같은 고온 공정 단계를 견딜 수 있다는 점이다. 도 3a 내지 도 3c와 관련하여 설명된 이전의 실시형태에서와 같이, 이러한 실시형태는 바람직하게는, 루테늄을 포함하는 매설 전력 분배 라인의 우수한 높이 균일성을 달성하면서, 화학 기계적 평탄화를 방지한다.
도 6a에 도시된 바와 같이, 반도체 핀(161)은, 벌크 반도체 기판(160)(예를 들어, 벌크 결정질 Si 웨이퍼)에서 트렌치를 에칭함으로써 패터닝된다. 그 다음, 절연 층(164)을 형성하도록 절연체(예를 들어, SiO2)를 증착함으로써, 개구부가 충전된다. 그 다음, 절연 층(164)은 예를 들어, CMP를 사용하여 평탄화된다. 그 다음, 예를 들어, RIE를 사용하여 핀(161) 사이의 영역의 일부분에 고종횡비 트렌치를 형성하기 위해, 패터닝된 마스킹 층(예를 들어, 포토레지스터 층 또는 하드마스크)이 사용된다. 트렌치는 절연 층(164)을 통하여 연장되며, 아래의 반도체 기판(160)으로 추가로 연장된다. 그 다음, 도 6a에 도시된 바와 같이, 개구부(165)를 형성하기 위해, 정합성 얇은 절연 라이너 층(167)이 증착된다. Ru를 사용하는 매설 전력 공급 라인은, 후속 공정 동안 개구부(165)에 내장되게 형성된다. 라이너 층(167)을 형성하기 위해 사용되는 재료(예를 들어, PEALD/ALD SiO2)는, Ru-에칭 공정이 사용될 수 있는 공정 단계 동안, 높은 에칭 선택비를 제공하도록 선택된다. 도 6a에 도시된 구조물을 제조하기 위한 공정 기술은 당업자에게 알려져 있다.
도 6b에서, 예를 들어, CVD, ALD, 또는 마그네트론 스퍼터링을 사용하여 루테늄 층(170)이 증착됨으로써, 개구부(165)를 완전히 충전한다. 개구부(165)가 비교적 넓은 평탄한 표면 위에 Ru 층(170)의 두께로 형성된 영역에서의 Ru 층(170)의 두께의 비율은, 도 6b에 도시된 바와 같은 개체보다 더 클 수 있다. 비율은, 개구부(165)의 폭 및 종횡비에 따라, 약 5:1 내지 약 20:1일 수 있다.
도 6c는 다수의 공정 단계를 완료한 후의 도 6b의 구조물의 단면도를 도시한다. 평탄한 표면 위의 Ru 층(170)은 완전히 제거될 수 있으며, 루테늄 표면은 추가로 리세스되어, 트렌치의 내부에 Ru 매설 층(180)을 남길 수 있다. Ru 매설 층(180)을 형성하기 위해 Ru 층(170)을 리세스하는 단계는, Ru-에칭 공정, 예를 들어 도 1에서 설명된 플라즈마 에칭 공정을 사용하여, 도 3b를 참조하여 설명된 Ru-에칭백과 유사한 에칭백 공정을 사용하여 달성될 수 있다. Ru-에칭 공정이 완료된 후에, 절연 캡 층(174)(예를 들어, Si3N4 층)이 증착되어 에칭백됨으로써, 도 6c에 도시된 바와 같이, Ru 층(170) 위에 절연 캡 층(174)을 형성한다.
이제 도 6d를 참조하면, 반도체 핀(161)의 상부 부분을 커버하는 절연 층은, 당업자에게 알려진 바와 같이, 핀 사이에 STI 영역을 형성하기 위해 사용되는 표준 방법을 사용하여 제거되었다. 예를 들어, 먼저 CMP 단계를 사용하여, 절연 층(164)의 상부 표면이 핀(161)의 상부 표면과 실질적으로 동일 평면이 될 때까지, 핀(161)의 위에서부터 재료를 제거할 수 있다. 그 다음, 반도체 핀(161)의 상부 부분을 노출시키도록 절연 층(164)을 추가로 리세스하기 위해, 리세스 에칭이 수행될 수 있다. 이러한 적용예에서, 도 6c를 참조하여 설명된 Ru-에칭백 및 절연 리세스 에칭의 공정 파라미터는, 도 6d에 도시된 바와 같이, Ru 매설 층(180)의 상부 표면이 절연 산화물(164)의 상부 표면 아래에 있도록 조정된다. 도 6d에서, 절연 층(164), 라이너 층(167), 및 절연 캡 층(174)의 상부 표면들은 서로 실질적으로 동일 평면상에 형성된다. 도 6d의 Ru 매설 층(180)은 Ru 매설 전력 라인을 형성한다. 또한, 도 6d는 반도체 핀(161)을 둘러싸는 희생 게이트 구조물(120)을 도시한다. 희생 게이트 구조물(120)은, 매설 전력 라인 구조물을 형성하는 단계 후에 형성되며, 대체 게이트 공정 흐름에서 핀펫을 위한 금속 게이트 구조물을 형성하기 위해 사용된다.
도 1에서 설명된 Ru-에칭 공정에 의해 제공되는 개선된 에칭 속도 균일성 및 더 평활한 상부 표면은, Ru 매설 전력 라인(예를 들어, 도 6c 및 도 6d의 Ru 매설 층(180))의 라인 저항의 가변성을 감소시키는 데 바람직하다. 또한, 직접 에칭을 사용함으로써, 어렵고 비용이 많이 드는 Ru-CMP 공정에 비하여 비용 이점을 제공한다.
Ru-에칭백 단계에서 Ru-에칭 공정의 또 다른 적용예는, 도 7을 사용하여 설명되는, 이중-충전 금속 상호 연결부 레벨을 형성하기 위해 사용된다. 이러한 적용예는, Cu 라인에 비하여 좁은(약 20 nm 미만의 선폭) Ru-라인의 더 낮은 저항, 및 Ru-라인에 비하여 넓은(약 20 nm 초과의 선폭) Cu 라인의 더 낮은 저항의 이중 이점을 제공한다. 도 3a 내지 도 3c의 실시형태와 유사하게, 이러한 실시형태는, 좁은 라인에서 우수한 높이 균일성을 달성하는 동시에, 루테늄 층의 화학 기계적 평탄화를 방지한다.
도 7a는 예를 들어, Si3N4 캡핑 층(405) 및 로우-k 유전체 IMD 층(400)에 형성된 상호 연결부 라인을 위한 트렌치를 도시한다. 트렌치(410)는, 조밀하게 이격된 좁은 상호 연결부 라인을 위한 개구부이며, 넓은 트렌치(412)는 넓은 상호 연결부 라인을 위한 것이다.
도 7b에서, 도 7b의 우측에 부분적으로 충전된 트렌치로 도시된 바와 같이, 상당한 개구부(414)를 남기도록 넓은 트렌치를 부분적으로 충전하는 동시에, 좁은 트렌치(410)를 완전히 충전하도록 선택된 타겟 두께를 사용하여, Ru 층(415)이 증착되었다. 타겟 두께는, 임계치 폭(예를 들어, 약 20 nm의 임계치 폭)보다 더 좁은 모든 트렌치에 대해 Ru-슈퍼충전(superfill)을 달성하도록 조정될 수 있다.
도 7c는 포토레지스트 또는 스핀-온 유리(SOG)와 같은, 유동성 재료의 희생 층(417)으로 코팅된 Ru 상부 표면을 도시한다. 증착된 유동성 재료의 두께는, 도 7b의 넓은 개구부(414)와 같은 모든 넓은 개구부를 완전히 충전하기에 충분하다.
도 7d에서, 희생 층(417)(도 7c 참조)의 유동성 재료의 에칭백은, 개구부(414)를 충전하는 희생 절연 플러그(418)를 형성하기 위해 희생 층(417)을 리세스하도록 먼저 수행되었다. 결과적인 상부 표면(도시되지 않음)은, Ru 층(415)의 전도성 상부 표면과 실질적으로 동일 평면상에 희생 절연 플러그(418)의 상부 표면을 포함한다.
희생 층(417)의 에칭백 이후에, Ru 층(415)의 Ru 에칭백이 후속되어, 캡핑 층(405)의 위에서부터 과잉 루테늄을 제거함으로써, 도 7d에 도시된 바와 같이, 전도성 및 절연 영역을 포함하는 상부 표면 및 리세스된 루테늄 층(416)을 형성한다. Ru 층(415)의 에칭백은, 예를 들어 도 1을 사용하여 설명된, 다양한 실시형태에 설명된 Ru-에칭 공정을 사용하여 수행될 수 있다.
도 7d에 도시된 바와 같이, 리세스된 루테늄 층(416)은, 좁은 Ru-플러그(도 7a의 좁은 트렌치(410)에 형성됨), 및 희생 절연 플러그(418) 둘레의 전도성 라이너(도 7a의 넓은 트렌치(412)에 형성됨)를 동시에 형성한다. 도 7d에 도시된 구조물의 상부 표면은, 캡핑 층(405)의 절연 상부 표면과 실질적으로 동일 평면상의 Ru의 전도성 상부 표면, 및 리세스된 루테늄 층(416)의 상부 표면 위로 돌출되는 희생 절연 플러그(418)의 상부 표면을 포함한다.
도 7e는 적합한 에칭 단계(예를 들어, 습식 에칭 또는 건식 에칭)가 희생 절연 플러그(418)를 제거하기 위해 수행되고, 예를 들어, 전기 도금 증착 기술을 사용하여, 금속(예를 들어, Cu)을 포함하는 전도성 층(420)을 형성함으로써 결과적인 개구부가 완전히 충전된 후의 구조물의 단면도를 도시한다.
도 7f에서, 전도성 층(420)은, 전도성 플러그(예를 들어, Cu-플러그(421))를 형성하기 위해, 예를 들어 금속 CMP를 사용하여 리세스된다.
또한, 전술한 이중 금속 상호 연결부 레벨을 위한 제조 흐름은, Ru-에칭 공정에 의해 제공되는, 개선된 에칭 균일성, 더 높은 에칭 선택비, 및 더 평활한 표면의 이점을 갖는다.
또한, Ru-에칭 공정은, (플라즈마 공정 챔버(150)와 유사한) 플라즈마 챔버를 세척하기 위해 사용될 수 있다. 예를 들어, 마그네트론 스퍼터링을 사용하는 Ru 증착이 완료된 후에, 기판(예를 들어, 기판(141))은 제거될 수 있으며, Ru를 에칭하기 위한 후속 플라즈마 공정은, 챔버 벽으로부터(예를 들어, 상부 커버(104)의 유전체 윈도우(125) 및 측벽(101)으로부터) Ru를 제거하기 위해 사용될 수 있다.
본 발명의 실시형태는 루테늄 층을 설명하지만, 이들은 오스뮴 층에도 동일하게 적용된다. 두 경우 모두에서, 루테늄/오스뮴 층은, 순수 금속 층, 또는 금속 원소를 포함하는 합금을 포함할 수 있다.
본 발명의 예시적인 실시형태가 여기에 요약된다. 본원에 제출된 청구범위 뿐만 아니라 명세서 전체로부터 다른 실시형태도 이해될 수 있다.
실시예 1. 플라즈마 공정 방법으로서, 10℃ 내지 200℃로 플라즈마 공정 챔버를 유지하는 단계; 상기 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계로서, 상기 질소의 유량 대 산소의 유량의 비율은 약 1:5 내지 약 1:1인, 단계; 및 상기 플라즈마 공정 챔버 내에서 플라즈마를 지속시킴으로써, 루테늄/오스뮴 층을 에칭하는 단계를 포함하는, 플라즈마 공정 방법.
실시예 2. 실시예 1에 있어서, 상기 루테늄/오스뮴 층은 루테늄의 층을 포함하는, 방법.
실시예 3. 실시예 1 또는 2에 있어서, 상기 루테늄/오스뮴 층을 에칭하는 단계는, 상기 플라즈마 공정 챔버 내에 배치된 기판을 상기 플라즈마에 노출시키는 단계를 포함하며, 상기 기판은 상기 루테늄/오스뮴 층을 포함하고, 상기 에칭하는 단계는 형상부를 형성하는, 방법.
실시예 4. 실시예 1 내지 3 중 어느 하나에 있어서, 상기 형상부는, 상기 기판과 구리 금속 라인 사이에 배치된 금속 라인이며, 상기 금속 라인은 상기 구리 금속 라인보다 더 좁은, 방법.
실시예 5. 실시예 1 내지 4 중 어느 하나에 있어서, 상기 기판은, 상기 루테늄/오스뮴 층이 위에 배치된 절연 층을 포함하며, 상기 형상부를 형성할 때, 상기 루테늄/오스뮴 층은 제1 속도로 에칭되고, 상기 절연 층은 제2 속도로 에칭되며, 상기 제1 속도는 상기 제2 속도보다 더 빠른, 방법.
실시예 6. 실시예 1 내지 3, 5 중 어느 하나에 있어서, 상기 형상부는, 루테늄/오스뮴을 포함하고 하부 금속 라인과 접촉되는 비아이거나, 상기 형상부는, 루테늄/오스뮴을 포함하고 상기 기판 내에 배치되는 매설 전력 레일인, 방법.
실시예 7. 실시예 1 내지 3 중 어느 하나에 있어서, 상기 형상부는 2단자 메모리 소자의 전극인, 방법.
실시예 8. 실시예 1 내지 3 중 어느 하나에 있어서, 상기 형상부를 에칭 마스크로서 사용하여, 다수의 레벨의 금속 배선을 통하여 연장되는 슈퍼비아를 위한 개구부를 형성하는 단계를 더 포함하는, 방법.
실시예 9. 실시예 1 내지 8 중 어느 하나에 있어서, 상기 산소 및 상기 질소와 함께 아르곤을 유동하는 단계를 더 포함하며, 상기 아르곤의 유량 대 산소의 유량의 비율은 약 0:1 내지 약 1:5인, 방법.
실시예 10. 플라즈마 공정 방법으로서, 10℃ 내지 200℃로 플라즈마 공정 챔버를 유지하는 단계; 상기 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계로서, 상기 질소의 유량 대 산소의 유량의 비율은 약 1:5 내지 약 1:1인, 단계; 및 상기 플라즈마 공정 챔버 내에서 플라즈마를 지속시킴으로써, 루테늄/오스뮴 층을 에칭하는 단계를 포함하는, 플라즈마 공정 방법.
실시예 10. 플라즈마 공정 방법으로서, 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계; 상기 플라즈마 공정 챔버 내에서 플라즈마를 지속시키는 단계; 상기 플라즈마 공정 챔버 내에 배치된 기판을 상기 플라즈마에 노출시키는 단계로서, 상기 기판은 루테늄/오스뮴 층을 포함하는, 단계; 및 제1 속도로, 상기 루테늄/오스뮴 층을 에칭함으로써 형상부를 형성하는 단계를 포함하며, 상기 기판의 중심의 지점에서의 상기 제1 속도의 값 대 상기 기판의 에지의 지점에서의 상기 제1 속도의 값은 0.85 내지 1.15의 범위이고, 상기 에칭 후의 상기 루테늄/오스뮴 층의 표면 거칠기는 0.1 nm 내지 1 nm의 범위인, 플라즈마 공정 방법.
실시예 11. 실시예 10에 있어서, 상기 에칭 후의 상기 루테늄/오스뮴 층의 라인 에지 거칠기는 0.5 nm 내지 2 nm인, 방법.
실시예 12. 실시예 10 또는 11에 있어서, 상기 형상부는, 상기 기판과 구리 금속 라인 사이에 배치된 금속 라인이며, 상기 금속 라인은 상기 구리 금속 라인보다 더 좁은, 방법.
실시예 13. 실시예 10 내지 12 중 어느 하나에 있어서, 상기 기판은, 상기 루테늄/오스뮴 층이 위에 배치된 절연 층을 포함하며, 상기 형상부를 형성할 때, 상기 루테늄/오스뮴 층은 제1 속도로 에칭되고, 상기 절연 층은 제2 속도로 에칭되며, 상기 제1 속도와 상기 제2 속도 간의 비율은 5:1 내지 200:1인, 방법.
실시예 14. 실시예 10 또는 11에 있어서, 상기 형상부를 에칭 마스크 층으로서 사용하여, 다수의 레벨의 금속 배선을 통하여 연장되는 슈퍼비아를 위한 개구부를 형성하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 10 내지 14 중 어느 하나에 있어서, 상기 플라즈마 공정 챔버로부터 할로겐을 실질적으로 제거하기 위한 공정을 수행하는 단계를 더 포함하는, 방법.
실시예 16. 소자를 형성하는 방법으로서, 기판 위에 절연 층을 증착하는 단계로서, 상기 절연 층은 주 외측 표면을 포함하는, 단계; 상기 절연 층 내에 개구부를 형성하는 단계; 루테늄/오스뮴을 포함하는 제1 전도성 재료를 증착하는 단계로서, 상기 제1 전도성 재료는 상기 주 외측 표면을 커버하고, 상기 개구부의 측벽을 커버하는, 단계; 및 플라즈마 에칭 공정을 사용하여, 상기 주 외측 표면으로부터 상기 제1 전도성 재료를 제거하여, 상기 측벽의 일부분을 커버하는 잔여 부분을 남기는 단계를 포함하며, 상기 플라즈마 에칭 공정을 사용하는 단계는, 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계를 포함하는, 소자를 형성하는 방법.
실시예 17. 실시예 16에 있어서, 상기 플라즈마 에칭 공정 후에 남아있는 상기 제1 전도성 재료의 상기 잔여 부분과 접촉되도록 제2 전도성 재료를 증착하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 16 또는 17에 있어서, 상기 제1 전도성 재료를 증착하는 단계는 상기 개구부를 과도 충전시키며, 상기 제2 전도성 재료는, 상기 절연 층 위의 상부 금속 레벨에 배치된 금속 라인을 형성하는, 방법.
실시예 19. 실시예 16 또는 17에 있어서, 상기 플라즈마 에칭 공정을 사용하기 전에, 상기 제1 전도성 재료를 증착하는 단계 후에 상기 개구부의 잔여 부분을 충전하기 위해 희생 재료를 증착하는 단계; 및 상기 제2 전도성 재료를 평탄화하는 단계를 더 포함하는, 방법.
실시예 20. 실시예 16 또는 17에 있어서, 상기 플라즈마 에칭 공정 후에 남아있는 상기 제1 전도성 재료의 잔여 부분을 캡핑하기 위해 절연 재료를 증착하는 단계를 더 포함하며, 상기 제1 전도성 재료를 증착하는 단계는 상기 개구부를 과도 충전시키고, 상기 개구부는 상기 절연 층을 통하여 상기 기판 내로 연장되는, 방법.
본 발명은 예시적인 실시형태를 참조하여 설명되었지만, 이러한 설명은 제한적인 의미로 해석되는 것으로 의도되지 않는다. 설명을 참조하면, 본 발명의 다른 실시형태 뿐만 아니라, 예시적인 실시형태의 다양한 변경 및 조합은 당업자에게 명백할 것이다. 따라서, 첨부된 청구범위는 임의의 그러한 변경 또는 실시형태를 포함하는 것으로 의도된다.

Claims (20)

  1. 플라즈마 공정 방법으로서,
    10℃ 내지 200℃로 플라즈마 공정 챔버를 유지하는 단계;
    상기 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계로서, 상기 질소의 유량 대 산소의 유량의 비율은 약 1:5 내지 약 1:1인, 단계; 및
    상기 플라즈마 공정 챔버 내에서 플라즈마를 지속시킴으로써, 루테늄/오스뮴 층을 에칭하는 단계를 포함하는,
    플라즈마 공정 방법.
  2. 제1항에 있어서,
    상기 루테늄/오스뮴 층은 루테늄의 층을 포함하는, 방법.
  3. 제1항에 있어서,
    상기 루테늄/오스뮴 층을 에칭하는 단계는,
    상기 플라즈마 공정 챔버 내에 배치된 기판을 상기 플라즈마에 노출시키는 단계를 포함하며,
    상기 기판은 상기 루테늄/오스뮴 층을 포함하고, 상기 에칭하는 단계는 형상부를 형성하는, 방법.
  4. 제3항에 있어서,
    상기 형상부는, 상기 기판과 구리 금속 라인 사이에 배치된 금속 라인이며,
    상기 금속 라인은 상기 구리 금속 라인보다 더 좁은, 방법.
  5. 제3항에 있어서,
    상기 기판은, 상기 루테늄/오스뮴 층이 위에 배치된 절연 층을 포함하며,
    상기 형상부를 형성할 때, 상기 루테늄/오스뮴 층은 제1 속도로 에칭되고, 상기 절연 층은 제2 속도로 에칭되며,
    상기 제1 속도는 상기 제2 속도보다 더 빠른, 방법.
  6. 제5항에 있어서,
    상기 형상부는, 루테늄/오스뮴을 포함하고 하부 금속 라인과 접촉되는 비아이거나,
    상기 형상부는, 루테늄/오스뮴을 포함하고 상기 기판 내에 배치되는 매설 전력 레일인, 방법.
  7. 제3항에 있어서,
    상기 형상부는 2단자 메모리 소자의 전극인, 방법.
  8. 제3항에 있어서,
    상기 형상부를 에칭 마스크로서 사용하여, 다수의 레벨의 금속 배선을 통하여 연장되는 슈퍼비아를 위한 개구부를 형성하는 단계를 더 포함하는, 방법.
  9. 제1항에 있어서,
    상기 산소 및 상기 질소와 함께 아르곤을 유동하는 단계를 더 포함하며,
    상기 아르곤의 유량 대 산소의 유량의 비율은 약 0:1 내지 약 1:5인, 방법.
  10. 플라즈마 공정 방법으로서,
    플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계;
    상기 플라즈마 공정 챔버 내에서 플라즈마를 지속시키는 단계;
    상기 플라즈마 공정 챔버 내에 배치된 기판을 상기 플라즈마에 노출시키는 단계로서, 상기 기판은 루테늄/오스뮴 층을 포함하는, 단계; 및
    제1 속도로, 상기 루테늄/오스뮴 층을 에칭함으로써 형상부를 형성하는 단계를 포함하며,
    상기 기판의 중심의 지점에서의 상기 제1 속도의 값 대 상기 기판의 에지의 지점에서의 상기 제1 속도의 값은 0.85 내지 1.15의 범위이고,
    상기 에칭 후의 상기 루테늄/오스뮴 층의 표면 거칠기는 0.1 nm 내지 1 nm의 범위인,
    플라즈마 공정 방법.
  11. 제10항에 있어서,
    상기 에칭 후의 상기 루테늄/오스뮴 층의 라인 에지 거칠기는 0.5 nm 내지 2 nm인, 방법.
  12. 제10항에 있어서,
    상기 형상부는, 상기 기판과 구리 금속 라인 사이에 배치된 금속 라인이며,
    상기 금속 라인은 상기 구리 금속 라인보다 더 좁은, 방법.
  13. 제10항에 있어서,
    상기 기판은, 상기 루테늄/오스뮴 층이 위에 배치된 절연 층을 포함하며,
    상기 형상부를 형성할 때, 상기 루테늄/오스뮴 층은 제1 속도로 에칭되고, 상기 절연 층은 제2 속도로 에칭되며,
    상기 제1 속도와 상기 제2 속도 간의 비율은 5:1 내지 200:1인, 방법.
  14. 제10항에 있어서,
    상기 형상부를 에칭 마스크 층으로서 사용하여, 다수의 레벨의 금속 배선을 통하여 연장되는 슈퍼비아를 위한 개구부를 형성하는 단계를 더 포함하는, 방법.
  15. 제10항에 있어서,
    상기 플라즈마 공정 챔버로부터 할로겐을 실질적으로 제거하기 위한 공정을 수행하는 단계를 더 포함하는, 방법.
  16. 소자를 형성하는 방법으로서,
    기판 위에 절연 층을 증착하는 단계로서, 상기 절연 층은 주 외측 표면을 포함하는, 단계;
    상기 절연 층 내에 개구부를 형성하는 단계;
    루테늄/오스뮴을 포함하는 제1 전도성 재료를 증착하는 단계로서, 상기 제1 전도성 재료는 상기 주 외측 표면을 커버하고, 상기 개구부의 측벽을 커버하는, 단계; 및
    플라즈마 에칭 공정을 사용하여, 상기 주 외측 표면으로부터 상기 제1 전도성 재료를 제거하여, 상기 측벽의 일부분을 커버하는 잔여 부분을 남기는 단계를 포함하며,
    상기 플라즈마 에칭 공정을 사용하는 단계는, 플라즈마 공정 챔버 내로 산소 및 질소를 유동하는 단계를 포함하는,
    소자를 형성하는 방법.
  17. 제16항에 있어서,
    상기 플라즈마 에칭 공정 후에 남아있는 상기 제1 전도성 재료의 상기 잔여 부분과 접촉되도록 제2 전도성 재료를 증착하는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서,
    상기 제1 전도성 재료를 증착하는 단계는 상기 개구부를 과도 충전시키며,
    상기 제2 전도성 재료는, 상기 절연 층 위의 상부 금속 레벨에 배치된 금속 라인을 형성하는, 방법.
  19. 제17항에 있어서,
    상기 플라즈마 에칭 공정을 사용하기 전에, 상기 제1 전도성 재료를 증착하는 단계 후에 상기 개구부의 잔여 부분을 충전하기 위해 희생 재료를 증착하는 단계; 및
    상기 제2 전도성 재료를 평탄화하는 단계를 더 포함하는, 방법.
  20. 제17항에 있어서,
    상기 플라즈마 에칭 공정 후에 남아있는 상기 제1 전도성 재료의 잔여 부분을 캡핑하기 위해 절연 재료를 증착하는 단계를 더 포함하며,
    상기 제1 전도성 재료를 증착하는 단계는 상기 개구부를 과도 충전시키고,
    상기 개구부는 상기 절연 층을 통하여 상기 기판 내로 연장되는, 방법.
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