TWI523204B - 鐵電電容器模組、製造方法與設計結構 - Google Patents
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Description
本發明係關於半導體裝置及其製造方法，尤其係關於鐵電電容器模組、製造方法與設計結構。
鐵電電容器運用例如PZT這類鐵電材料，鐵電裝置通常用於藉由鐵電隨機存取記憶體(ferro-electric random access memory，FRAM)而用於數位電子設備當中。FRAM為類似於動態隨機存取記憶體(dynamic random access memory，DRAM)的隨機存取記憶體，但是使用鐵電層取代介電質層，以達成非揮發性(non-volatility)。因此，FRAM為替代的非揮發性記憶體技術，提供與快閃記憶體(flash memory)相同的功能性。FRAM優於快閃記憶體的地方包括：消耗電力較低、寫入速度更快並且最大抹寫次數(write-erase cycle)更多(針對3.3 V裝置超過1016次)。
FRAM也具有勝過DRAM的優點。尤其是，在DRAM內，沈積於電容器板上的電荷洩漏通過絕緣層與控制電晶體，然後消失。為了讓DRAM長時間儲存資料，例如超過一秒，則每一單元都必須定期讀取然後重新寫入，也就是更新程序，該更新操作需要持續供應電源。
相較之下，FRAM只有在實際讀取或寫入單元時才需要電源，如此FRAM並不需要更新程序。FRAM在寫入操作方面類似於DRAM，但是在讀取操作方面則不同。尤其是，利用將鐵電層兩邊上的平板充電，讓電場通過鐵電層以達成寫入，藉此儲存「1」或「0」。在讀取操作當中，電晶體強迫單元(cell)進入特定狀態，例如「0」。若單元已經保有「0」，則輸出線(output line)上不會發生任何事情；不過若單元保有「1」，則原子重新排列將在輸出上引起短暫的電流脈衝。此脈衝的存在代表單元保有「1」。因為此過程覆寫該單元，所以讀取FRAM為破壞過程，若有變更的話需要重新寫入該單元。
不過目前的FRAM單元並未與CMOS技術完全整合。因此，本技術存在對於克服上述缺陷與限制之需求。
在本發明的第一態樣中，一種該鐵電電容器的製造方法包括在CMOS結構的一絕緣體層上形成一阻障層(barrier layer)。該方法另包括在該阻障層之上形成一頂板(top plate)與一底板(bottom plate)。該方法另包括在該頂板與該底板之間形成一鐵電材料。該方法另包括使用一包覆材料(encapsulating material)包覆該阻障層、頂板、底板以及鐵電材料。該方法另包括形成穿過該包覆材料的接點(contact)至該頂板與底板。至少至該頂板的該接點與至該CMOS結構的一擴散區(diffusion)之一接點都透過一共用線路(common wire)電連接。
在本發明的另一態樣中，一種製造一鐵電隨機存取記憶體之方法。該方法包括形成CMOS結構，其包括一閘極結構(gate structure)、關聯於該閘極結構的源極區(source region)與汲極區(drain region)以及該閘極結構上的絕緣體材料。該方法另包括在該絕緣體材料上沈積複數個層，該等複數個層包括夾在一頂板與一底板之間的至少一鐵電材料。該方法另包括將該等複數個層包覆在一包覆材料內。該方法另包括形成至該頂板與該底板的接點。至少至該頂板的該接點與至該CMOS結構的該源極的一接點都透過一共用線路電連接。
在本發明的又一態樣中，一種鐵電電容器的結構，包括一CMOS結構，其包括一閘極結構、關聯於該閘極結構的源極區與汲極區、該閘極結構之上的下絕緣體材料(lower insulator material)以及該絕緣體材料所圍繞並且與該等源極區與汲極區接觸的接點。該鐵電電容器的結構另包括該絕緣體材料上的複數個層。該等複數個層包括夾在一頂板與一底板之間的至少一鐵電材料。該鐵電電容器的結構另包括包覆該等複數個層的包覆材料。該鐵電電容器的結構另包括形成於該下絕緣體層之上的一或多個上絕緣體層。該鐵電電容器的結構另包括該等一或多個上絕緣體層內形成的線路，其與該頂板與該底板以及該等源極區與汲極區接觸。
在本發明的又另一態樣內，一種實質具體實施在一機器可讀取儲存媒體內的設計結構，用於設計、製造或測試一積體電路。該設計結構包括一CMOS結構，包括：一絕緣體材料，其位於一閘極結構之上；複數個層，其位於該絕緣體材料上，該等複數個層包括夾在一頂板與一底板之間的至少一鐵電材料；包覆材料，其包覆該等複數個層；一或多個上絕緣體層，其形成於該下絕緣體層之上；以及線路，其形成於該等一或多個上絕緣體層內，並與該頂板與該底板接觸以及與該CMOS結構之擴散區的一接點接觸。
本發明係關於半導體裝置及其製造方法，尤其係關於鐵電電容器模組、製造方法與設計結構。尤其是，本發明針對用於內嵌鐵電電容器至CMOS流程的許多整合策略。本發明的裝置以及製造方法提高目前鐵電電容器(例如鐵電隨機存取記憶體(FRAM)的長寬比(aspect ratio)，以及目前許多提供不同電容器的策略，每一種策略都具有讓至矽接觸長寬比(contact aspect ratio to silicon)小於其他元件之優點。
圖1至圖12顯示根據本發明態樣的結構與製造一裝置的方法。在本發明此態樣的設計當中，該結構具有縮小的至矽接觸長寬比，並且該製造方法不用讓頂端電極接點暴露在氫氣之下(也適用於本發明所有態樣)。
尤其是，圖1至圖12顯示使用雙或單鑲嵌製程(damascene process)製造FRAM的方法。圖1從傳統CMOS結構10開始。尤其是，使用傳統摻雜製程(doping process)在基板12上提供源極(S)與汲極(D)區14。基板12可為例如矽。在基板12上使用傳統沈積、微影與蝕刻製程，製造傳統閘極結構16。閘極結構16跨越源極(S)與汲極(D)區14，並包括閘極絕緣體(例如介電質)、多晶矽閘極體(poly gate body)以及氮化物側壁(nitride sidewall)或氧化物側壁(oxide sidewall)。在具體實施例內，閘極結構16也可包括覆蓋層(capping layer)，像是例如氮化物或氧化物蓋。絕緣體層18沈積在基板12與閘極結構16上。在具體實施例內，絕緣體層18可為例如BPSG(硼磷矽玻璃)。
在圖2內，在絕緣體層18內形成接點20。尤其是，使用傳統微影與蝕刻製程(例如反應離子蝕刻(reactive ion etching))，在絕緣體層18內形成接觸孔(contact hole)。該等接觸孔延伸至源極(S)與汲極(D)區14。金屬沈積在該等接觸孔內形成接點20，和源極(S)與汲極(D)區14接觸。在具體實施例內，該金屬為鎢；不過本發明也可考慮其他金屬。在具體實施例內，可使用傳統沈積製程來沈積鎢。這些製程可包括在鎢沈積之前，用例如TiN或TiAlN這類阻障層內襯(lining)該等接觸孔。在金屬沈積之後，使用例如傳統研磨步驟，例如化學機械研磨(chemical mechanical polishing，CMP)研磨該結構。
圖3顯示根據本發明樣態的許多沈積步驟。尤其是，在絕緣體層18上沈積絕緣體層22。在具體實施例內，絕緣體層22為原矽酸四乙酯(Tetraethyl orthosilicate，TEOS)；不過本發明也可考慮其他絕緣體材料。絕緣體層22可為使用例如傳統化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沈積(physical vapor deposition，PVD)製程沈積的覆蓋物(blanket)，並且厚度範圍從大約10 nm至大約1000 nm。使用例如傳統CVD或PVD製程，將選擇性的Al2O3(AlxOy)的層24沈積在絕緣體層22上。層24可為沈積至大約5 nm至大約50 nm深度的覆蓋物。選擇性的TiOx層26為沈積在層24上的覆蓋物。使用例如傳統CVD或PVD製程，TiOx層26可沈積至大約5 nm至大約50 nm的深度。
仍舊參閱圖3，使用例如傳統金屬沈積製程，在選擇性的TiOx層26上沈積金屬層(例如鉑層28)。在具體實施例內，鉑層28當成電容器的底部電極接點(板)。鉑層28的沈積厚度大約50 nm至大約300 nm。
在進一步具體實施例內，使用傳統沈積製程，在鉑層28上沈積PZT(鈦酸鉛鋯)層30至大約50 nm至大約400 nm的厚度。例如：PZT的沈積技術為有機金屬化學氣相沈積(metal organic chemical vapor deposition，MOCVD)；不過可使用其他沈積技術，例如溶凝膠法(sol-gel)或金屬有機分解(metal organic decomposition)。PZT層30為鐵電質，具有自發性電極化(電偶極)，其可在電場存在時逆轉。在具體實施例內，PZT層30可摻雜高百分比的鑭、鍶或鈣。當然，本發明也考慮其他鐵電材料(可適用於本發明所有態樣)。
氧化銥(IrOx)層32為沈積在PZT層30上厚度大約50 nm至大約300 nm的覆蓋物。在選擇性具體實施例內，用銥或鉑來覆蓋層32至大約20 nm至大約50 nm的厚度。層32將當成電容器的頂端電極接點(板)。
在圖4內，使用傳統微影與蝕刻製程將層32圖案化，例如：光阻沈積在層32上，並且曝光形成開口。開口形成之後，執行反應離子蝕刻製程，將層32圖案化來形成圖案32a和32b。然後使用例如有機清潔與沖洗製程(organic clean and rinse process)，剝離該光阻。陰影圖案32b(圖式右邊)為頂板(層32)一部分，陰影圖案32b在與圖4所示結構平面垂直的方向上，位於圖案32a的後方。
圖5顯示PZT層30的圖案化製程。尤其是，在圖5內，將PZT層30圖案化以形成圖案30a。在具體實施例內，圖案30a夾在電容器的頂板與底板之間，並且當成電容器的絕緣體。在一個範例中，利用在層30以及圖案32a和32b之上沈積光阻(例如PZR光罩)，來形成圖案30a。該光阻將在後續蝕刻製程期間保護圖案32a和32b(以下為說明方便有時另稱為頂板)。該光阻曝光以形成開口，此後執行反應離子蝕刻(reactive ion etching，RIE)製程，將層30圖案化來形成圖案30a。然後使用例如有機清潔與沖洗製程，剝離該光阻。
在圖6內，使用傳統沈積製程，將選擇性層34沈積在圖案32a、32b和30a及層28上。在具體實施例內，層34為選擇性AlOx，其包覆圖案32a、32b和30a。如此，在後續製程步驟期間，已包覆的圖案32a、32b和30a可受保護免於氫氣毒性侵蝕。層34可沈積為到達大約50 nm的厚度。
在圖7內，使用傳統蝕刻製程，例如RIE，蝕刻層24、26和28。在具體實施例內，選擇對層24、26和28進行蝕刻，並且不會顯著影響底層22。例如可利用在已包覆圖案32a、32b和30a(或選擇性層34)之上沈積光阻(光罩)，來執行蝕刻製程。然後該光阻曝光以形成開口，此後該結構進行蝕刻製程，移除層24、26和28(以及選擇性層34)的不受保護部分。然後，圖7的結構進行傳統清潔製程。
在圖8內，層36包覆該結構。尤其是，層36沈積在圖案32a、32b和30a(或選擇性層34)上以及層22上。層36也可沈積在側壁上，以及層24、26和28的任何露出表面上。如此，層36將保護或包覆側壁，以及層24、26和28的任何露出表面。層36也可為例如AlOx，沈積至厚度大約50 nm或以下。選擇性，本發明也可考慮使用光阻光罩以覆蓋層32a、32b和30a，並且蝕刻鐵覆蓋區(ferro cap region)以外區域上的層36(依照定義，例如已堆疊層24、26、28和30a旁)。
在圖9內，於層36上沈積絕緣體層38。在具體實施例內，絕緣體層38可為例如TEOS或SiO2，使用例如CVD或PVD這類傳統沈積方法沈積。沈積之後，絕緣體層38可進行平坦化製程(planarization process)，例如化學機械研磨。
在圖10內，於絕緣體層38上沈積絕緣體層40。在具體實施例內，絕緣體層40可為例如TEOS或SiO2，使用例如CVD或PVD這類傳統沈積方法沈積。沈積之後，絕緣體層40可進行平坦化製程，例如化學機械研磨。
圖11呈現根據本發明的鑲嵌製程。在第一考慮的具體實施例內，使用雙鑲嵌製程製造接點(接柱(stud))42以及線路44、44a(精通技術人士應了解，線路44a也可為至電容器頂板的接點，如此本說明書中可互換使用接點與線路)。尤其是在具體實施例內，使用傳統微影與蝕刻製程，可在絕緣體層40內形成溝渠(trench)(如上面的討論)。然後使用傳統微影與蝕刻製程，在絕緣體層38內形成穿孔(via)(如上面的討論)。該等穿孔貫穿層20和36，到達接點20。在替代具體實施例內，可在形成該等溝渠之前形成該等穿孔。
在具體實施例內，該等穿孔對準並延伸至接點20和頂板32a、32b(雖然此圖內未顯示，不過該等穿孔也延伸至該底板)。該等穿孔的直徑可例如大約0.6至0.2微米或更小(可適用於本發明所有態樣)。延伸至接點20的該等穿孔使用傳統金屬沈積製程填入金屬，以形成接點42。在具體實施例內，該金屬為鎢；不過本發明也可考慮其他金屬或金屬合金，例如銅。在此金屬沈積製程期間，可遮蓋剩餘的穿孔。該等溝渠與剩餘穿孔都填入金屬，形成與接點42和頂板32a、32b接觸的線路44、44a。在具體實施例內，線路44、44a為銅；不過本發明也可考慮其他金屬或金屬合金。在具體實施例內，於該金屬沈積之前，可將種子層(seed layer)及/或內襯(liner)沈積至該等溝渠及/或穿孔內。使用種子層及/或內襯可適用於本發明的所有態樣。
在替代具體實施例內，可使用單鑲嵌製程形成接點42和線路44、44a。在此製程當中，於沈積絕緣體層40之前，在絕緣體層38內形成延伸至接點20的穿孔。該等穿孔可使用傳統微影與蝕刻製程來形成(如上面的討論)。該等穿孔對準並延伸至接點20，並且直徑可例如大約0.6至0.2微米或更小。延伸至接點20的該等穿孔使用傳統金屬沈積製程填入鎢(或其他金屬或金屬合金)，以形成接點42。在具體實施例內，也可形成延伸至頂板32a、32b的其他穿孔。該等其他穿孔可用上面討論的相同方式形成，並且例如可填入銅來形成線路44a(與頂板32a、32b接觸)。該等穿孔填入金屬之後，使用傳統沈積製程沈積絕緣體層40。可蝕刻該絕緣體層以形成溝渠，其延伸至接點42和線路44a。然後該等溝渠內填入銅(或其他金屬或金屬合金)，形成線路44。線路44與接點42和線路44a接觸。然後該結構使用精通技術人士已知的傳統方法，進行平坦化及/或研磨步驟。
圖12顯示圖11內所示結構的另一透視圖。在此圖式中，接點42a與底板28(在層24、26和28蝕刻期間已經被圖案化)接觸。在具體實施例內，接點42a為鎢。不過如圖13內所示，用參考編號42b表示的接點，例如也表示線路(根據技術節點)，可為銅或其他金屬或金屬合金。如上述方式，接點42a、42b也可與接點42同時形成。
圖14至圖21顯示根據本發明態樣的結構與製造一裝置的方法。在本發明此態樣的設計當中，FRAM熱循環(thermal cycly)只影響CMOS，並且不會影響鎢接點。
圖14從具有額外層的傳統CMOS結構10開始。尤其是，使用傳統摻雜製程在基板12上提供源極(S)和汲極(D)區14。基板12可為例如矽。在基板12上使用傳統沈積、微影與蝕刻製程，製造傳統閘極結構16。閘極結構16跨越源極(S)和汲極(D)區14，並包括閘極絕緣體(例如介電質)、多晶矽閘極體以及氮化物或氧化物側壁。在具體實施例內，閘極結構16也可包括覆蓋層，像是例如氮化物或氧化物蓋。絕緣體層18沈積在基板12與閘極結構16上。在具體實施例內，絕緣體層18可為例如BPSG(硼磷矽玻璃)。
仍舊參閱圖14，於絕緣體層18上沈積絕緣體層22。在具體實施例內，絕緣體層22為TEOS。絕緣體層22可為使用例如傳統CVD或PVD製程沈積的覆蓋物，並且厚度範圍從大約10 nm至大約1000 nm。使用例如傳統CVD或PVD製程，將選擇性的Al2O3(AlxOy)的層24沈積在絕緣體層22上。層24可為沈積至大約5 nm至大約50 nm深度的覆蓋物。選擇性的TiOx層26為沈積在層24上的覆蓋物。使用例如傳統CVD或PVD製程，TiOx層26可沈積至大約5 nm至大約50 nm的深度。
使用例如傳統金屬沈積製程，在選擇性的TiOx層26上沈積金屬層(例如鉑層28)。在具體實施例內，鉑層28當成電容器的底板。鉑層28的沈積厚度大約50 nm至大約300 nm。在進一步具體實施例內，使用傳統沈積製程，在鉑層28上沈積PZT層30(或其他鐵電材料)至大約50 nm至大約400 nm的厚度。在具體實施例內，PZT層30可摻雜高百分比的鑭、鍶或鈣。氧化銥(IrOx)層32為沈積在PZT層30上厚度大約50 nm至大約300 nm的覆蓋物。在選擇性具體實施例內，用銥或鉑來覆蓋層32至大約20 nm至大約500 nm的厚度，尤其是大約100 nm至大約200 nm，特別是大約150 nm。層32將當成電容器的頂板。
在圖15內，使用傳統微影與蝕刻製程將層32圖案化，例如：光阻沈積在層32上，並且曝光形成開口。開口形成之後，執行反應離子蝕刻製程，將層32圖案化來形成圖案32a和32b。然後使用例如有機清潔與沖洗製程，剝離該光阻。陰影圖案32b(圖式右邊)為頂板(層32)一部分，陰影圖案32b在與圖15所示結構平面垂直的方向上，位於圖案32a的後方。
圖16顯示其他圖案化製程。在圖16內，將PZT層30圖案化以形成圖案30a。在具體實施例內，圖案30a夾在電容器的頂板與底板之間。在一個範例中，利用在層30以及圖案32a和32b之上沈積光阻(例如PZT光罩)，來形成圖案30a。該光阻在後續蝕刻製程期間將保護圖案32a和32b(頂板)。該光阻曝光以形成開口，此後執行反應離子蝕刻(RIE)製程，將層30圖案化來形成圖案30a。然後使用例如有機清潔與沖洗製程，剝離該光阻。
使用傳統沈積製程，將選擇性層34沈積在圖案32a、32b和30a及層28上。在具體實施例內，層34為選擇性AlOx，其包覆圖案32a、32b和30a。如此，在後續製程步驟期間，已包覆的圖案32a、32b和30a可受保護免於氫氣毒性侵蝕。層28可沈積為大約50 nm的厚度。
在圖17內，使用傳統蝕刻製程，例如RIE，蝕刻層24、26和28。在具體實施例內，選擇對層24、26和28進行蝕刻，並且不會顯著影響底層22。例如可利用在已包覆圖案32a、32b和30a(或如圖16內所示的選擇性層34)之上沈積光阻(光罩)，來執行蝕刻製程。然後讓該光阻曝光，以形成開口。然後該結構進行蝕刻製程，移除層24、26和28的未保護部分(或如圖16內所示的選擇性層34)。然後，圖17的結構進行傳統清潔製程。
然後在圖17內，層36包覆該結構。尤其是，層36沈積在已包覆的圖案32a、32b和30a(或如圖16內所示的選擇性層34)上以及層22上。層36也可沈積在側壁上，以及層24、26和28的任何露出表面上。如此，層36將保護或包覆側壁，以及層24、26和28的任何露出表面。層36也可為例如AlOx，沈積至厚度大約50 nm或以下。
在圖18內，於層36上沈積絕緣體層38。在具體實施例內，絕緣體層38可為例如TEOS或SiO2，使用例如CVD或PVD這類傳統沈積方法沈積。沈積之後，絕緣體層38可進行平坦化製程，例如化學機械研磨。絕緣體層18和絕緣體層38內形成接觸孔20a(並且穿過任何其他層，例如層22和36)。該等接觸孔可使用傳統微影與蝕刻製程(例如反應離子蝕刻)形成，延伸至源極(S)和汲極(D)區14。
如圖19內所示，金屬沈積在該等接觸孔20a內以形成接點20(與源極和汲極區接觸)。在具體實施例內，該金屬為鎢；不過本發明也可考慮其他金屬或金屬合金。在具體實施例內，該金屬沈積製程可包括在沈積金屬(例如鎢)之前，用例如TiN或TiAlN這類阻障層內襯該等接觸孔。在金屬沈積之後，使用例如傳統研磨步驟，例如化學機械研磨(CMP)研磨該結構。
在圖20內，於絕緣體層38上沈積絕緣體層40。在具體實施例內，絕緣體層40可為例如TEOS或SiO2，使用例如CVD或PVD這類傳統沈積方法沈積。沈積之後，絕緣體層40可進行平坦化製程，例如化學機械研磨。
然後使用雙鑲嵌製程，製造線路44、44a。尤其是在具體實施例內，使用傳統微影與蝕刻製程，在絕緣體層40內形成溝渠(如上面的討論)。然後使用傳統微影與蝕刻製程，在絕緣體層38內形成穿孔(如上面的討論)。在替代具體實施例內，可在形成該等溝渠之前形成該等穿孔。在具體實施例內，該等溝渠對準並延伸至接點20，而該等穿孔則對準並延伸至頂板32a、32b(雖然此圖內未顯示，不過該等穿孔也延伸至該底板)。該等穿孔的直徑可例如大約0.6至0.2微米或更小。該等溝渠與穿孔都填入銅(或其他金屬或金屬合金)，形成與接點20和頂板32a、32b接觸的線路44、44a。
在替代具體實施例內，可使用單鑲嵌製程形成線路44、44a。在此製程當中，於沈積絕緣體層40之前，在絕緣體層38內形成延伸至頂板32a、32b的穿孔。在形成接觸孔20a之前、期間或之後，該等穿孔可使用傳統微影與蝕刻製程來形成(如上面的討論)。延伸至頂板32a、32b的該等穿孔可填入銅，例如，來形成線路44a(與頂板32a、32b接觸)。填滿該等穿孔之後，沈積並蝕刻絕緣體層40來形成溝渠。然後該等溝渠內填入銅(或其他金屬或金屬合金)，形成與接點20和線路44a接觸的線路44。
圖21顯示圖20內所示結構的另一透視圖。在圖20內，形成接點42a與底板28接觸。在具體實施例內，此接點42a為鎢或銅。如上述方式，接點42a也可與接點42同時形成。
圖22和圖23顯示根據本發明態樣的結構與製造該結構(裝置)的方法。在本發明此態樣的設計當中，該結構具有縮小的至矽接觸長寬比，並且該製造方法不用讓頂端電極接點暴露在氫氣之下(也適用於本發明所有態樣)。在圖22和圖23的具體實施例中，線路44、44a為銅並且接點20為鎢。在替代具體實施例當中，金屬線路44為與金屬接點20不同的材料。圖23顯示與底板28接觸之銅接點42a。在具體實施例內，使用相同材料製造接點42a和線路44。使用上面討論的步驟，可製造圖22和圖23的結構。
圖24至圖27顯示根據本發明態樣的結構與製造一裝置的方法。圖24從具有額外層的傳統CMOS開始。尤其是，圖24的結構包括參考圖14所討論的層22、24、26、28和32。此外，圖24的結構包括層35。層35可例如為沈積在層32上的TiN或TiAlN層。
圖25呈現根據本發明的許多微影與蝕刻步驟。尤其是如上面所詳細討論，蝕刻層32以形成圖案32a、32b。類似地，蝕刻層35以形成圖案35a和35b。在具體實施例內，使用傳統微影與蝕刻製程，同時形成圖案30a、30b、35a、35b(實質上形成相同基本圖案)。另外也使用傳統微影與蝕刻製程將層30圖案化，以形成圖案30a。此外，使用傳統微影與蝕刻步驟，將層24、26和28圖案化，如上面的討論。在具體實施例內，圖25的結構並不包括選擇性包覆層34，即在圖案化之後不會在結構上沈積層34。
如圖26內所示，包覆層36為沈積在圖25的結構上的覆蓋物。尤其是，包覆層36沈積在層22、24、26、28、30a、30b、32a、35a、35b的側壁與露出表面上。在具體實施例內，包覆層36為Al2O3(AlxOy)。之後，在包覆層36上沈積絕緣體層38。絕緣體層38可為例如TEOS或SiO2。在絕緣體層38內的圖案32a、32b、35a、35b之上形成接觸孔。例如鎢這類金屬則沈積在該等接觸孔內，形成線路44a。絕緣體層38內以及源極與汲極區14之上的層36和22內也形成接觸孔。例如鎢這類金屬則沈積在該等接觸孔內，形成接點20。在具體實施例內，可使用例如單鑲嵌製程，同時製造該等接觸孔以及沈積金屬來形成接點20和線路44a。
圖27顯示線路44的形成。如上面所討論，利用在絕緣體層38上沈積絕緣體層40，可形成該線路。在該絕緣體層內可形成溝渠，其與線路44a和接點20對準。該溝渠內可沈積金屬，形成線路44。在具體實施例內，該線路為銅；不過本發明也可考慮其他金屬或金屬合金。此時精通技術人士應該已經了解，運用本說明書內討論的整合法則，銅及/或鎢的任意組合都可用於線路44、44a以及接點20、42。
設計結構
圖28顯示一例示之一設計流程(design flow)900的方塊圖，其例示多種設計結構，包括較佳由設計處理(design process)910所處理的輸入設計結構(input design structure)920。設計結構920可為由設計處理910所產生並處理的邏輯模擬設計結構(logical simulation design structure)，以產生硬體裝置的邏輯上等效功能代表(logically equivalent functional representation)。設計結構920也可或另外包括資料及/或程式指令，其由設計處理910處理時，產生硬體裝置之實體結構的功能代表。不管代表功能的及/或結構的設計特徵(design feature)，利用核心開發者/設計者所實施的電子電腦輔助設計(electronic computer-aided design，ECAD)可產生設計結構920。設計結構920編碼在機器可讀取資料傳輸(machine-readable data transmission)、閘陣列(gate array)或儲存媒體(storage medium)上後，設計結構920可由設計處理910內一或多個硬體及/或軟體模組存取與處理，以模擬或功能性代表電子部件、電路、電子或邏輯模組、設備、裝置或系統，像是圖1至圖27內所示。如此，設計結構920可包括檔案或其他資料結構，其包括人及/或機器可讀取原始碼(source code)、編譯過的結構及電腦可執行程式碼結構，其由設計或模擬資料處理系統處理時，功能性模擬或代表電路或者其他硬體邏輯設計位準。這種資料結構可包括硬體描述語言(hardware-description language，HDL)設計實體或符合及/或相容於像是Verilog和VHDL這類低階HDL設計語言，及/或像是C或C++這類高階設計語言的其他資料結構。
設計處理910較佳運用和合併硬體及/或軟體模組，用於合成、轉譯或處理圖1至圖27內所示部件、電路、裝置或邏輯結構的設計/模擬功能等效物，以產生內含像是設計結構920這類設計結構的網表(netlist)980。網表980可包括例如，代表配線清單、分散部件、邏輯閘、控制電路、I/O裝置、模型等的編譯或處理資料結構，其說明在積體電路設計中對其他元件與電路的連接。網表980可使用遞迴處理(iterative process)而被綜合，其中網表980根據裝置的設計規格與設計屬性重新合成一或多次。如此處所述的其他設計結構類型，網表980可被記錄在機器可讀取資料儲存媒體上，或程式化至可程式閘陣列(programable gate array)內。該媒體可為非揮發性儲存媒體，像是磁性或光學碟片機、可程式閘陣列、CF卡(compact flash)或其他快閃記憶體。此外或另外，該媒體可為系統或快取記憶體、緩衝區空間或電性或光學傳導裝置與材料，其上資料封包可透過網際網路或其他網路連結合適方式傳輸與中介地儲存。
設計處理910可包括處理許多輸入資料結構類型(包括網表980)的硬體與軟體模組。這種資料結構類型可位於，例如，程式庫元件(library element)930內並且包括一組常用元件、電路和裝置，其包括模型、佈線(layout)與符號表示，用於已知製造技術(例如不同技術節點、32 nm、45 nm、90 nm等)。資料結構類型可進一步包括設計規格940、特徵資料950、確認資料960、設計規則970以及測試資料檔985，該檔可包括輸入測試樣式、輸出測試結果以及其他測試資訊。設計處理910可進一步包括，例如，標準機械設計處理，像是應力分析、熱分析、機械事件模擬、操作之處理模擬，該等操作像是鑄造(casting)、模造(molding)以及壓模成形(die press forming)等。精通機械設計技術的人士可在不偏離本發明範疇與精神之下瞭解，設計處理910內所使用機械設計工具和應用的可能範圍。設計處理910也可包括用於執行標準電路設計處理，像是時機分析(time analysis)、確認、設計規則檢查、地點與路由操作(route operation)等的模組。
設計處理910運用並且合併像是HDL編譯器與模擬模型建立工具這類邏輯與實體設計工具，以將設計結構920和某些或全部描述的支援資料結構搭配任何額外機械設計或資料(若適用)一起處理，來產生第二設計結構990。設計結構990以用於機械裝置與結構之資料交換的資料格式(data format)(例如以IGES、DXF、Parasolid XT、JT、DRG或其他適合用來儲存或呈現這種機械設計結構的任何格式而儲存的資訊)，而位於儲存媒體或可程式閘陣列內。設計結構990類似於設計結構920，較佳包括位於傳輸或資料儲存媒體內的一或多個檔案、資料結構或其他電腦編碼資料或指令，其在由ECAD系統處理過後，產生圖1至圖27內所示一或多個本發明具體實施例之邏輯性或功能性等效形式。在一個具體實施例內，設計結構990可包括功能上模擬圖1至圖27內所示裝置之已編譯、可執行的HDL模擬模型。
設計結構990也可運用用於積體電路佈線資料交換的資料格式及/或符號資料格式(例如以GDSII(GDS2)、GL1、OASIS、地圖檔(map file)或其他適合用來儲存這種設計資料結構的任何格式而儲存的資訊)。設計結構990可包括一些資訊，像是例如符號資料、地圖檔、測試資料檔、設計內容檔、製造資料、佈線設計屬性、線路、金屬位準、穿孔、形狀、通過製造線的路由資料，以及製造者或其他設計者/開發者生產上述以及圖1至圖27內所示裝置或結構所需之任何其他資料。然後設計結構990前往階段995，在此，例如，設計結構990：進行投片(tape-out)、開始製造、送至光罩室、送至其他設計室、送回給客戶等。
如上述之該等方法用於積體電路晶片的製造。結果積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝形式來散佈。在後者案例中，晶片安置在單晶片封裝體內(像是塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或安置在多晶片封裝體內(像是具有表面內連線(surface interconnection)或內嵌內連線(buried interconnection)任一或兩者兼具的陶瓷載體)。然後在任何案例中，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品(像是主機板)，或(b)最終產品任一的一部分。該最終產品可為包括積體電路晶片的任何產品。
此處所使用的術語僅為說明特定具體實施例之用，並非用於限制本發明。如此處所使用，除非該上下文有明確指示，否則該等單數形式「一」(a、an)和「該」(the)也包含該等複數形式。吾人將更瞭解，說明書中使用的術語「包含」(comprises及/或comprising)指明所陳述的特徵、整體、步驟、操作、元件及/或部件的存在，但是不排除還有一或多個其他特徵、整體、步驟、操作、元件、部件及/或其群組的存在或添加。
在文後申請專利範圍中，所有構件或步驟附加功能之元件的對應結構、材料、行為、與等效物係意欲包括任何結構、材料、或行為，用以執行與如申請專利範圍所詳述的其他申請專利元件結合的功能。本發明的描述已經為了例示與描述的目的而呈現，但非要將本發明窮盡於或限制在所揭之形式中。在不脫離本發明之範疇與精神的前提下，本技術之一般技術者將瞭解許多修正例以及變化例。該等具體實施例經過選擇與說明來最佳闡述本發明原理與實際應用，並且讓其他精通此技術的人士了解本發明有多種修正以適合所考慮特定用途的多種具體實施例。
10．．．傳統CMOS結構
12．．．基板
14．．．源極(S)與汲極(D)區
16．．．傳統閘極結構
18．．．絕緣體層
20．．．接點
20a．．．接觸孔
22．．．絕緣體層
24．．．層
26．．．TiOx層
28．．．鉑層
30．．．PZT層
30a．．．圖案
30b．．．圖案
32．．．氧化銥層
32a．．．圖案(頂板)
32b．．．圖案(頂板)
34．．．層
35．．．層
35a．．．圖案
35b．．．圖案
36．．．包覆層
38．．．絕緣體層
40．．．絕緣體層
42．．．接點
42a．．．接點
42b．．．接點
44．．．線路
44a．．．線路
910．．．設計處理
920．．．輸入設計結構；設計結構
930．．．程式庫元件
940．．．設計規格
950．．．特徵資料
960．．．確認資料
970．．．設計規則
980．．．網路表
985．．．測試資料檔
990．．．設計結構
995．．．階段
利用本發明示範具體實施例的非限制範例，參考提及的許多圖式，從上述詳細描述當中描述本發明。
圖1至圖12顯示根據本發明態樣的結構與製造一裝置的方法；
圖13顯示根據本發明態樣的替代結構與製造一裝置的方法；
圖14至圖21顯示根據本發明態樣的替代結構與製造一裝置的方法；
圖22和圖23顯示根據本發明態樣的替代結構與製造一裝置的方法；
圖24至圖27顯示根據本發明態樣的替代結構與製造一裝置的方法；以及
圖28顯示半導體設計、製造及/或測試當中所使用的設計處理流程圖。
20．．．接點
22．．．絕緣體層
32a．．．圖案(頂板)
32b．．．圖案(頂板)
36．．．包覆層
38．．．絕緣體層
40．．．絕緣體層
42．．．接點
44．．．線路
44a．．．線路
Claims (13)
- 一種製造一鐵電電容器之方法，包括：在一CMOS結構的一絕緣體層上形成一阻障層；在該阻障層之上形成一頂板與一底板；在該頂板與該底板之間形成一鐵電材料；形成一第一包覆層於該頂板、該底板與該鐵電材料之上；蝕刻該第一包覆層的一部分與該底板的一部分；形成一第二包覆層於該第一包覆層上以及於該阻障層與該底板的任何露出表面上，該阻障層與該底板的該等露出表面是在蝕刻該第一包覆層時而露出；以及形成穿過該第一包覆層與該第二包覆層而至該頂板的至少一第一接點與穿過該第二包覆層而至該底板的至少一第二接點，其中至少至該頂板的該第一接點與至該CMOS結構的一第三接點都透過一共用線路而電連接；以及至該頂板的該第一接點為一第一金屬，至該CMOS結構的該第三接點為一第二金屬，其不同於該第一金屬。
- 如申請專利範圍第1項之方法，其中該第一包覆層為AlxOy。
- 一種製造一鐵電電容器之方法，包括：在一CMOS結構的一絕緣體層上形成一阻障層；在該阻障層之上形成一頂板與一底板；在該頂板與該底板之間形成一鐵電材料；以一包覆材料包覆該阻障層、該頂板、該底板以及該鐵電材料；以及形成穿過該包覆材料至該頂板的一第一接點與穿過該包 覆材料至該底板的一第二接點，其中至少至該頂板的該第一接點與至該CMOS結構之一擴散區的一第三接點都透過一共用線路而電連接；該包覆材料為AlxOy；該包覆材料為兩層；該等兩層的一第一包覆層是沈積在該頂板、該底板與該鐵電材料的露出表面上；於該鐵電材料的部分之上蝕刻該等兩層的該第一包覆層，以及該等兩層的一第二包覆層沈積在該第一包覆層上以及該底板、該鐵電材料與底下的該絕緣體層的任何露出表面上，該底板、該鐵電材料與底下的該絕緣體層的該等露出表面是在蝕刻該第一包覆層時而露出；蝕刻該第一包覆層是將部分的該鐵電材料蝕刻，以露出該阻障層的一側壁與該底板的一側壁，以及該第二包覆層是沈積在露出的該阻障層的該側壁與該底板的該側壁。
- 如申請專利範圍第3項之方法，另包括：在該第二包覆層上形成一第一絕緣體層；在該第一絕緣體層上形成一第二絕緣體層；以及執行一鑲嵌製程，以形成至該頂板的該第一接點與至該底板的該第二接點。
- 如申請專利範圍第4項之方法，其中該鑲嵌製程為一雙鑲嵌製程，包括：在該第一絕緣體層內蝕刻一穿孔，並在其內沈積金屬，以形成該第一接點與該第二接點； 於沈積在該第一絕緣體層之上的該第二絕緣體層內蝕刻一溝渠，該溝渠填入金屬以形成與該頂板與該底板接觸的線路；或其中該鑲嵌製程為單鑲嵌製程，其形成至該CMOS結構的源極區的一第四接點與汲極區的一第五接點。
- 如申請專利範圍第1項之方法，更包括將該頂板與該鐵電材料圖案化，其中在將該頂板與該鐵電材料圖案化之後形成該第一包覆層。
- 如申請專利範圍第1項之方法，其中該第二接點為鎢，其沈積在形成於一絕緣體材料內的一單一穿孔內。
- 如申請專利範圍第1項之方法，其中：該第三接點沈積在兩個別形成之穿孔內；該第二金屬是鎢；在一下絕緣體層內蝕刻該等個別形成之穿孔的一第一者，其延伸至一電晶體的一源極與汲極接點；以及在沈積於該下絕緣體層上的一上絕緣體層內蝕刻該等個別形成之穿孔的一第二者，其延伸至該等個別形成之穿孔的該第一者。
- 一種製造一鐵電電容器之方法，包括：在一CMOS結構的一絕緣體層上形成一阻障層；在該阻障層之上形成一頂板與一底板；在該頂板與該底板之間形成一鐵電材料；以一包覆材料包覆該阻障層、該頂板、該底板以及該鐵電材料；以及 形成穿過該包覆材料至該頂板的一第一接點與穿過該包覆材料至該底板的一第二接點，其中至少至該頂板的該第一接點與至該CMOS結構之一擴散區的一第三接點都透過一共用線路而電連接；至該CMOS結構之該擴散區該第三接點是鎢，其沈積在兩個別形成之穿孔內；在一下絕緣體層內蝕刻該等個別形成之穿孔的一第一者，其延伸至一電晶體的一源極與汲極接點；在沈積於該下絕緣體層上的一上絕緣體層內蝕刻該等個別形成之穿孔的一第二者，其延伸至該等個別形成之穿孔的該第一者；以及其中該第一接點與該第二接點為一第一金屬，並且延伸至該頂板與該底板並與該第一接點與該第二接點接觸的線路為一第二金屬，其與該第一金屬不同。
- 一種製造一鐵電隨機存取記憶體之方法，包括：形成一CMOS結構，該結構包括一閘極結構、關聯於該閘極結構的一源極區與一汲極區以及該閘極結構之上的一絕緣體材料；在該絕緣體材料上沈積複數個層，該等複數個層包括夾在一頂板與一底板之間的至少一鐵電材料；將該等複數個層包覆在一包覆材料內；以及形成至該頂板的一第一接點與至該底板的一第二接點，其中至少至該頂板的該第一接點與至該CMOS結構的該源極區的一第三接點都透過一共用線路電連接；至該頂板的該第一接點為一第一金屬，至該源極區的該第三接點為一第二金屬，其不同於該第一金屬；該等複數個層更包括形成於該頂板上的一阻障層；以及 該包覆材料為一單一包覆材料。
- 一種製造一鐵電隨機存取記憶體之方法，包括：形成一CMOS結構，該結構包括一閘極結構、關聯於該閘極結構的一源極區與一汲極區以及該閘極結構之上的一絕緣體材料；在該絕緣體材料上沈積複數個層，該等複數個層包括夾在一頂板與一底板之間的至少一鐵電材料；將該等複數個層包覆在一包覆材料內；以及形成至該頂板的一第一接點與至該底板的一第二接點，其中至少至該頂板的該第一接點與至該CMOS結構的該源極區的一第三接點都透過一共用線路電連接；至該頂板的該第一接點為一第一金屬，至該源極區的該第三接點為一第二金屬，其不同於該第一金屬；該等複數個層另包括形成在該底板之下的一第一阻障層以及形成在該頂板頂端上的一第二阻障層。
- 如申請專利範圍第11項之方法，另包括：在一單一蝕刻步驟內將該頂板與該第二阻障層圖案化；在一單一蝕刻步驟內將該底板與該鐵電材料圖案化；以及在一單一沈積步驟內將該包覆材料沈積在圖案化的該第二阻障層、該頂板、該鐵電材料以及該底板的任何露出部分之上。
- 如申請專利範圍第10項之方法，更包括：將該等複數個層圖案化；以及沈積該包覆材料在圖案化的該等複數個層上。
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