TWI523022B - 非揮發性記憶體裝置及其資料驗證方法 - Google Patents

Description

非揮發性記憶體裝置及其資料驗證方法

本發明是有關於一種非揮發性記憶體裝置，且特別是有關於一種非揮發性記憶體裝置的資料驗證方法。

目前隨著科學與技術的快速發展，非揮發性記憶體廣泛用於電子裝置中。非揮發性記憶體(例如，快閃記憶體)用以存儲電子裝置的資訊，且非揮發性記憶體的準確性對於電子裝置來說是重要的。

如今，多脈衝方法以及多準位方法可用以對非揮發性記憶體的記憶體單元程式化(program)。通過使用多脈衝方法以及多準位方法來對非揮發性記憶體程式化，可改進非揮發性記憶體的記憶體單元的耐久性。因此，對非揮發性記憶體的資料程式化操作的驗證是必要的。驗證動作用透過抑制被驗證為通過的記憶體單元來增強記憶體單元的存取循環。

本發明提供非揮發性記憶體裝置及其資料驗證方法，用於提高非揮發性記憶體裝置中的資料的準確性。

本發明的非揮發性記憶體裝置包含多個記憶體單元、分頁緩衝器、感測放大器、寫入電路以及感測與比較電路。分頁緩衝器耦接到記憶體單元。分頁緩衝器存儲多個緩衝區資料且根據多個緩衝區資料對多個記憶體單元編程。耦接到分頁緩衝器的寫入電路接收程式化資料或重寫入資料且將程式化資料或重寫入資料寫入到分頁緩衝器。感測與比較電路耦接到分頁緩衝器以及寫入電路。感測與比較電路讀取來自記憶體單元的讀出資料以及緩衝區資料。感測放大器感測從記憶體單元讀取的資料以用於產生讀出資料。感測與比較電路比較讀出資料與緩衝區資料以產生比較結果。感測與比較電路根據比較結果確定重寫入資料為編程緩衝區資料或是抑制資料。

本發明的非揮發性記憶體裝置的資料驗證方法包含：通過感測與比較電路從多個記憶體單元讀取讀出資料且從分頁緩衝器讀取緩衝區資料；通過感測與比較電路比較讀出資料與緩衝區資料以產生重寫入資料；根據讀出資料與緩衝區資料確定重寫入資料為緩衝區資料或是抑制資料；通過寫入電路接收重寫入資料且將重寫入資料寫入到分頁緩衝器以用於產生緩衝區資料；以及將緩衝區資料編程到記憶體單元。

因此，本揭露提供用於比較讀出資料與緩衝區資料的感測與比較電路，且感測與比較電路根據比較結果而產生重寫入資 料。寫入電路將由一個或一個以上重寫入資料形成的緩衝區資料編程到記憶體單元一次或一次以上直到所有緩衝區資料都是抑制資料為止。也就是說，程式化資料可正確地寫入到記憶體單元，且非揮發性記憶體的高準確性得以獲得。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧非揮發性記憶體裝置

110‧‧‧記憶體單元

111、112、113、114‧‧‧部分記憶體單元

120‧‧‧分頁緩衝器

121、122、123、124‧‧‧子分頁緩衝器

130‧‧‧寫入電路

140‧‧‧感測與比較電路

150‧‧‧感測放大器

160‧‧‧字線解碼器

170‧‧‧Y解碼器

300‧‧‧分頁緩衝器

310、410‧‧‧三態反相器

400‧‧‧分頁緩衝器

500‧‧‧感測與比較電路

BL‧‧‧傳輸線

DL‧‧‧數據線

ENBLAT‧‧‧閂鎖致能信號

ENRDLAT‧‧‧讀取緩衝資料信號

ENWRDLAT‧‧‧讀取-寫入閂鎖信號

GND‧‧‧第二參考電壓

IE‧‧‧輸入端

IN_LAT‧‧‧緩衝區資料

INV1‧‧‧第一反相器

INV2、INV3‧‧‧反相器

M1~M6、M51、M52、M53‧‧‧電晶體

NAND1‧‧‧反及閘

OE‧‧‧輸出端

PDATA‧‧‧程式化資料

RWDATA‧‧‧重寫入資料

S610~S660‧‧‧步驟

SAOUT‧‧‧讀出數據

TINV2‧‧‧三態反相器

TR1、TR2‧‧‧傳輸閘

VCC‧‧‧第一參考電壓

YD1‧‧‧Y解碼信號

ZENBLAT‧‧‧反相閂鎖致能信號

ZWR‧‧‧寫入閂鎖信號

ZYD1‧‧‧反相Y解碼信號

圖1為根據本發明的實施例的非揮發性記憶體裝置的框圖。

圖2為根據本發明的實施例的記憶體單元以及分頁緩衝器的框圖。

圖3為根據本發明的實施例的分頁緩衝器的電路圖。

圖4為根據本發明的實施例的分頁緩衝器的另一電路圖。

圖5為根據本發明的實施例的感測與比較電路的電路圖。

圖6為根據本發明的實施例的非揮發性記憶體裝置的資料驗證方法的流程圖。

現將詳細參考本發明的優選實施例，其實例在附圖中得以說明。只要可能，相同參考數字在圖式和描述中用以指相同或相似部分。

請參看圖1，圖1為根據本發明的實施例的非揮發性記憶體裝置 的框圖。非揮發性記憶體裝置100包含多個記憶體單元110、分頁緩衝器120、寫入電路130、感測與比較電路140、感測放大器150、字線解碼器160以及Y解碼器170。分頁緩衝器120耦接到記憶體單元110。分頁緩衝器120存儲多個緩衝區資料且根據多個緩衝區資料對多個記憶體單元110編程。在圖1中，寫入電路130經由Y解碼器170耦接到分頁緩衝器120，其中Y解碼器170耦接到分頁緩衝器120。寫入電路130接收程式化資料PDATA或重寫入資料RWDATA且將程式化資料PDATA或重寫入資料RWDATA寫入到分頁緩衝器120。耦接到Y解碼器170的感測放大器150感測從記憶體單元110讀取的資料以用於產生讀出資料。耦接到寫入電路130且經由Y解碼器170耦接到分頁緩衝器120的感測與比較電路140可讀取讀出資料以及分頁緩衝器120中的緩衝區資料。接著，從緩衝區資料中的一者選擇比較緩衝區資料。感測與比較電路140進一步比較讀出資料與比較緩衝區資料以產生比較結果。另外，通過感測與比較電路140根據比較結果來確定重寫入資料RWDATA。在實施例中，感測與比較電路140根據比較結果確定重寫入資料RWDATA為比較緩衝區資料或是抑制資料。

詳細地說，當進行驗證操作時，感測與比較電路140從分頁緩衝器讀取緩衝區資料且從記憶體單元110讀取讀出資料。舉例來說，緩衝區資料可為16位元組資料，且讀出資料可為16位元組資料。首先，感測與比較電路140可選擇緩衝區資料的第一位元組作為比較緩衝區資料，且感測與比較電路140針對比較緩衝區資料與讀出資料的第一位元組進行比較。如果讀出資料在編程狀態中為邏輯低準位，那麼重寫入資料RWDATA對應地為抑制資料。如果讀出資料在抹除狀態中為邏輯高準位，那麼重寫 入資料RWDATA的值等於緩衝區資料。第二，感測與比較電路140從記憶體單元110讀取另一讀出資料(位元組)，且選擇緩衝區資料的第二位元組作為比較緩衝區資料。感測與比較電路140比較讀出資料的第二位元組與比較緩衝區資料以產生比較結果，且根據新的比較結果將重寫入資料RWDATA的第二位元組設定為比較緩衝區資料或抑制資料。此外，感測與比較電路140依序從記憶體單元110讀取讀出資料直到比較了緩衝區資料的所有位元組為止。因此，具有16位元組的重寫入資料RWDATA被產生。

寫入電路130從感測與比較電路140接收重寫入資料RWDATA，且寫入電路130將重寫入資料RWDATA傳送到分頁緩衝器120以成為新的緩衝區資料。分頁緩衝器120將新的緩衝區資料重新編程到記憶體單元110。其中，當新的緩衝區資料編程到記憶體單元110時，被設定為抑制資料的新的緩衝區資料的每一位元組未編程到記憶體單元，且未設定為抑制資料的新的緩衝區資料的每一位元組編程到記憶體單元。

另一方面，字線解碼器160耦接到記憶體單元110，且字線解碼器將多個經解碼字線信號提供到記憶體單元110。感測放大器150耦接到Y解碼器170，且感測放大器150感測從記憶體單元110讀取的資料以用於產生讀出資料。Y解碼器170、字線解碼器160以及感測放大器150的電路結構對於所屬領域的技術人員來說為已知的，且此處不再進行描述。

請參看圖2，圖2為根據本發明的實施例的記憶體單元以及分頁緩衝器的框圖。在圖2中，記憶體單元110可劃分為多個部分記憶體單元111到114。分頁緩衝器121可由多個子分頁緩衝器121到124形成。在此實施例中，部分記憶體單元111到114分別對應於子分頁緩衝器121到124。 也就是說，舉例來說，當存取部分記憶體單元111的資料時，子分頁緩衝器121用以提供緩衝區資料以對部分記憶體單元111編程。

請參看圖3，圖3為根據本發明的實施例的分頁緩衝器的電路圖。在圖3中，分頁緩衝器300包含傳輸閘TR1、第一反相器INV1以及三態反相器310。

三態反相器310具有輸入端IE以及輸出端OE，且三態反相器310由閂鎖致能信號ENBLAT以及反相閂鎖致能信號ZENBLAT控制。反相閂鎖致能信號ZENBLAT與閂鎖致能信號ENBLAT互補。三態反相器310包含電晶體M1到M4。電晶體M1的第一端接收第一參考電壓VCC，電晶體M1的控制端接收反相閂鎖致能信號ZENBLAT，且電晶體M1的第二端耦接到電晶體M2的第一端。電晶體M2的控制端為三態反相器310的輸入端IE且電晶體M2的第二端為三態反相器310的輸出端OE。電晶體M3的控制端耦接到電晶體M2的控制端，電晶體M3的第一端耦接到電晶體M2的第二端，且電晶體M3的第二端耦接到電晶體M4的第一端。電晶體M4的控制端接收閂鎖致能信號ENBLAT，且電晶體M4的第二端接收第二參考電壓GND。在圖3中，第一參考電壓VCC可為非揮發性記憶體裝置的操作電壓，且第二參考電壓GND可為接地電壓。

傳輸閘TR1耦接在非揮發性記憶體裝置的寫入電路與三態反相器310的輸出端OE之間。傳輸閘TR1由讀取-寫入閂鎖信號ENWRDLAT以及寫入閂鎖信號ZWR控制為接通或切斷。

關於分頁緩衝器300的操作，當資料寫入到分頁緩衝器300時，傳輸閘TR1根據寫入閂鎖信號ZWR以及讀取-寫入閂鎖信號ENWRDLAT 接通，且傳輸線BL上的資料傳送到三態反相器310的輸出端OE。同時，電晶體M1以及M4根據閂鎖致能信號ENBLAT切斷，且資料可易於寫入到三態反相器310的輸入端IE。在資料已寫入到三態反相器310的輸入端IE之後，傳輸閘TR1可切斷且電晶體M1以及M4可接通。資料可閂鎖在分頁緩衝器300中以形成緩衝區資料IN_LAT。

在進行驗證操作期間，傳輸線BL上的電壓準位可通過寫入電路拉到邏輯高準位。接著，傳輸閘TR1通過將讀取-寫入閂鎖信號ENWRDLAT設定為邏輯高準位而接通，且三態反相器的輸出根據緩衝區資料IN_LAT通過傳輸閘TR1來驅動傳輸線BL，且傳輸線BL上的電壓準位根據緩衝區資料IN_LAT而變化。詳細地說，如果緩衝區資料IN_LAT處於邏輯高準位，那麼傳輸線BL上的電壓準位保持邏輯高準位，且如果緩衝區資料IN_LAT處於邏輯低準位，那麼傳輸線BL上的電壓準位被拉到邏輯低準位。也就是說，緩衝區資料IN_LAT得以從分頁緩衝器300讀出。

請參看圖4，圖4為根據本發明的實施例的分頁緩衝器的另一電路圖。在圖4中，分頁緩衝器400包含傳輸閘TR1、第一反相器INV1以及三態反相器410。不同於三態反相器310，分頁緩衝器400的三態反相器410更包含電晶體M5以及M6。電晶體M5的第一端接收第一參考電壓VCC，電晶體M5的控制端接收Y解碼信號YD1，且電晶體M5的第二端耦接到電晶體M1的第二端。電晶體M6的第二端接收第二參考電壓GND，電晶體M6的控制端接收反相Y解碼信號ZYD1，且電晶體M6的第一端耦接到電晶體M4的第一端。其中，Y解碼信號與反相Y解碼信號ZYD1互補。

請參看圖5，圖5為根據本發明的實施例的感測與比較電路的電 路圖。感測與比較電路500包含電晶體M51到M53、傳輸閘TR2、反相器INV2到INV3、三態反相器TINV2以及反及閘NAND1。電晶體M51的第一端耦接到第一參考電壓VCC，電晶體M51的控制端耦接到資料線DL，且電晶體M51的第二端耦接到電晶體M52的第一端。電晶體M52的控制端耦接到資料線DL，且電晶體M52的第二端耦接到電晶體M53的第一端。電晶體M53的控制端接收讀取緩衝資料信號ENRDLAT，且電晶體M53的第二端接收第二參考電壓GND。電晶體M51的第二端耦接到傳輸閘TR2的一端，且傳輸閘TR2的另一端耦接到反相器INV2的輸入端。反相器INV2的輸入端還耦接到三態反相器TINV2的輸出端，且反相器INV2的輸出端耦接到三態反相器TINV2的輸入端以及反相器INV3的輸入端。此外，三態反相器TINV2由讀取緩衝資料信號ENRDLAT控制。反及閘NAND1的兩個輸入端耦接到反相器INV3的輸出端以及用於接收讀出資料SAOUT的一端。反及閘NAND1的輸出端產生重寫入資料RWDATA。數據線DL耦接到Y解碼器。

在感測與比較電路500的操作中，當讀取緩衝資料信號ENRDLAT為邏輯高準位時，從資料線DL傳送的緩衝區資料閂鎖在由反相器INV2與三態反相器TINV2形成的閂鎖器中。緩衝區資料也與通過反及閘NAND1來自記憶體單元的讀出資料SAOUT比較。重寫入資料RWDATA通過對反相緩衝區資料以及讀出資料SAOUT進行“反及”運算而產生。

請參看圖6，圖6為根據本發明的實施例的非揮發性記憶體裝置的資料驗證方法的流程圖。在步驟S610中，通過寫入電路以及分頁緩衝器將程式化資料編程到非揮發性記憶體的多個記憶體單元。在步驟S620中， 通過感測放大器從記憶體單元讀取讀出資料，且在步驟S630中，從分頁緩衝器讀取緩衝區資料。在步驟S640中，感測與比較電路比較讀出資料與緩衝區資料以設定重寫入資料，且將重寫入資料寫回到分頁緩衝器以替換緩衝區資料。此處請注意，感測與比較電路可一次一個位元組地讀取緩衝區資料以比較讀出資料的一個位元組資料。如此，可重複地執行步驟S620、S630以及S640直到比較了緩衝區資料的所有位元組為止。如果所有重寫入資料為抑制資料，那麼資料驗證的流程完成。

綜上所述，本揭露提供用於讀取緩衝區資料的感測與比較電路，且所述感測與比較電路比較讀出資料與緩衝區資料以產生重寫入資料。通過將重寫入資料設定為抑制資料或讀出資料，被正確地編程的記憶體單元可避免再次被抑制資料編程。不正確地編程的記憶體單元可被再次編程。非揮發性記憶體的記憶體單元的耐久性以及準確性可得到改進本發明。

100‧‧‧非揮發性記憶體裝置

110‧‧‧記憶體單元

120‧‧‧分頁緩衝器

130‧‧‧寫入電路

140‧‧‧感測與比較電路

150‧‧‧感測放大器

160‧‧‧字線解碼器

170‧‧‧Y解碼器

PDATA‧‧‧程式化資料

RWDATA‧‧‧重寫入資料

Claims (7)

1. 一種非揮發性記憶體裝置，包括：多個記憶體單元；一感測放大器，感測從所述記憶體單元讀取的資料以用於產生一讀出資料；一分頁緩衝器，耦接到所述記憶體單元，存儲多個緩衝區資料且根據所述多個緩衝區資料對所述多個記憶體單元編程；一寫入電路，耦接到所述分頁緩衝器，接收一程式化資料或一重寫入資料且將所述程式化資料或所述重寫入資料寫入到所述分頁緩衝器以成為所述緩衝區資料的其中之一者；以及一感測與比較電路，耦接到所述分頁緩衝器以及所述寫入電路，讀取所述緩衝區資料，且比較所述讀出資料與所述緩衝區資料以產生一比較結果，其中，所述感測與比較電路根據所述比較結果確定所述重寫入資料為所述程式化資料或是一抑制資料，其中，所述分頁緩衝器包括：一三態反相器，具有輸入端以及輸出端，所述三態反相器由閂鎖致能信號控制；一反相器，具有輸入端以及輸出端，所述反相器的所述輸入端耦接到所述三態反相器的所述輸出端，所述反相器的所述輸出端耦接到所述三態反相器的所述輸入端；以及一傳輸閘，耦接在所述寫入電路與所述三態反相器的所述輸出端之間，所述傳輸閘由一讀取-寫入閂鎖信號以及一寫入閂鎖信號控制為接通或切斷。
2. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述記憶體單元包括多個部分記憶體單元，且所述分頁緩衝器包括多個子分頁緩衝器，所述部分記憶體單元分別對應於所述子分頁緩衝器。
3. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其所述分頁緩衝器可以是位元組緩衝器或是字元組緩衝器。
4. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述三態反相器包括：一第一電晶體，具有第一端、第二端以及控制端，所述第一電晶體的所述第一端接收一第一參考電壓，所述第一電晶體的所述控制端接收一反相閂鎖致能信號；一第二電晶體，具有第一端、第二端以及控制端，所述第二電晶體的所述第一端耦接到所述第一電晶體的所述第二端，所述第二電晶體的所述控制端為所述三態反相器的所述輸入端，所述第二電晶體的所述第二端為所述三態反相器的所述輸出端；一第三電晶體，具有第一端、第二端以及控制端，所述第三電晶體的所述第一端耦接到所述第二電晶體的所述第二端，所述第三電晶體的所述控制端耦接到所述第二電晶體的所述控制端；以及一第四電晶體，具有第一端、第二端以及控制端，所述第四電晶體的所述第一端耦接到所述第三電晶體的所述第二端，所述第四電晶體的所述第二端耦接到第二參考電壓，且所述第四電晶 體的所述控制端接收所述閂鎖致能信號。
5. 如申請專利範圍第4項所述的非揮發性記憶體裝置，其中所述三態反相器更包括：一第五電晶體，具有第一端、第二端以及控制端，所述第五電晶體的所述第一端耦接到所述第一參考電壓，所述第五電晶體的所述第二端耦接到所述第一電晶體的所述第二端，且所述第五電晶體的所述控制端接收一Y解碼信號；以及一第六電晶體，具有第一端、第二端以及控制端，所述第六電晶體的所述第二端耦接到所述第二參考電壓，所述第六電晶體的所述第一端耦接到所述第四電晶體的所述第一端，且所述第六電晶體的所述控制端接收一反相Y解碼信號。
6. 如申請專利範圍第1項所述的非揮發性記憶體裝置，其中所述感測與比較電路包括：一第一電晶體，具有第一端、第二端以及控制端，所述第一電晶體的所述第一端接收第一參考電壓，所述第一電晶體的控制端接收所述緩衝區資料；一第二電晶體，具有第一端、第二端以及控制端，所述第二電晶體的所述第一端耦接到所述第一電晶體的所述第二端，所述第二電晶體的所述控制端接收所述緩衝區資料；一第三電晶體，具有第一端、第二端以及控制端，所述第三電晶體的所述第一端耦接到所述第二電晶體的所述第二端，所述第三電晶體的所述控制端接收讀取緩衝資料信號，且所述第三電 晶體的所述第二端耦接到一第二參考電壓；一傳輸閘，具有耦接到所述第一電晶體的所述第二端的第一端，所述傳輸閘由所述讀取緩衝資料信號控制為接通或切斷；一第一反相器，具有耦接到所述傳輸閘的第二端的輸入端；一三態反相器，具有耦接到所述第一反相器的輸出端的輸入，所述三態反相器的輸出端耦接到所述第一反相器的所述輸入端，所述三態反相器由所述讀取緩衝資料信號控制；一第二反相器，具有耦接到所述第一反相器的所述輸出端的輸入端；以及一反及閘，具有耦接到所述第二反相器的輸出端的第一輸入端，所述反及閘的第二輸入端接收所述讀出資料，且所述反及閘的輸出端產生所述重寫入資料。
7. 如申請專利範圍第1項所述的非揮發性記憶體裝置，更包括：一Y解碼器，耦接到所述分頁緩衝器；一字線解碼器，耦接到所述記憶體單元，所述字線解碼器將多個經解碼字線信號提供到所述記憶體單元。