TWI512745B - 半導體記憶體裝置及其操作方法 - Google Patents

Description

半導體記憶體裝置及其操作方法

本發明之例示性實施例係關於一種半導體設計技術，且更特定言之，係關於一種包括一熔絲電路之半導體記憶體裝置，在該熔絲電路中程式化對應於修復目標記憶胞之位址。

本申請案主張2010年8月30日申請之韓國專利申請案第10-2010-0083965號之優先權，該案以引用之方式併入本文中。

一般而言，向包括雙資料速率同步DRAM(DDR SDRAM)之半導體記憶體裝置具備大量記憶胞。隨著製造技術的進展，半導體記憶體裝置之積體密度逐漸增加，且在半導體記憶體裝置中提供之記憶胞之數目亦逐漸增加。當該等記憶胞中之任一者中發生故障時，一對應的半導體記憶體裝置可能不執行所要操作，且因此可能作為有缺陷的產品被捨棄。隨著半導體記憶體裝置之製造技術的進展，記憶胞中偶爾可能發生故障。若整個半導體記憶體裝置由於此等故障而作為有缺陷的產品被捨棄，則產品良率可能遭受損失。為了解決此擔憂，在半導體記憶體裝置內提供冗餘記憶胞以及正常記憶胞。當正常記憶胞中發生故障時，用冗餘記憶胞來替換該正常記憶胞。將用冗餘記憶胞來替換之有故障的正常記憶胞可稱為「修復目標記憶胞」。

同時，半導體記憶體裝置包括一熔絲電路，該熔絲電路可程式化對應於一修復目標記憶胞之一位址(在下文中，稱為修復目標位址)。程式化指代用於在熔絲電路中儲存一修復目標位址的一系列操作。

一般而言，熔絲電路包括複數個熔絲。用於程式化此等熔絲之代表性方法包括雷射切割方法及電切割方法。根據雷射切割方法，藉由雷射束來熔斷且切割對應於修復目標位址之切割目標熔絲。根據電切割方法，藉由將過電流施加至切割目標熔絲而將其熔融且切割。可在半導體記憶體裝置之封裝級之前的晶圓級執行雷射切割方法，且可在封裝級執行電切割方法。由於雷射切割方法比電切割方法簡單，故廣泛使用雷射切割方法。然而，亦廣泛使用電切割方法，因為甚至可在封裝步驟之後執行該方法。

如上文所描述，在熔絲電路中程式化對應於修復目標記憶胞之位址。亦即，在熔絲電路中所提供之熔絲中程式化修復目標位址，且半導體記憶體裝置藉由使用經程式化之修復目標位址來執行修復操作。換言之，當外部位址用於存取修復目標記憶胞時，半導體記憶體裝置可藉由比較外部位址與經程式化之修復目標位址來執行修復操作，以存取冗餘記憶胞而非修復目標記憶胞。

圖1為說明半導體記憶體裝置之習知位址熔絲單元的電路圖。

參看圖1，位址熔絲單元包括一熔絲驅動單元110及一熔絲資訊輸出單元120。熔絲驅動單元110回應於熔絲啟用信號FSE而啟用，且回應於在位址熔絲F中所程式化之修復目標位址而驅動第一節點N1之電壓。亦即，位址熔絲F根據在其中所程式化之修復目標位址而處於切斷狀態或未切斷狀態，且第一節點N1之電壓根據位址熔絲F處於切斷狀態或是未切斷狀態而被驅動至邏輯低位準或邏輯高位準。此處，當施加至半導體記憶體裝置之電源供應電壓VDD高於特定電壓位準時，在開機操作開始之後啟動熔絲啟用信號FSE。

熔絲資訊輸出單元120回應於第一節點N1之電壓位準藉由使對應於外部位址之位址信號XA反相或非反相來輸出一輸出信號OUT。亦即，根據第一節點N1之電壓位準及位址信號XA來判定輸出信號OUT。此處，由於根據位址熔絲F處於切斷狀態或是未切斷狀態來驅動第一節點N1之電壓，故回應於在位址熔絲F中所程式化之修復目標位址與對應於外部位址之位址信號XA之間的比較值而輸出輸出信號OUT。

同時，半導體記憶體裝置在開機操作開始之後根據位址熔絲F處於切斷狀態或是未切斷狀態來執行初始化操作。換言之，熔絲啟用信號FSE在開機操作開始之後自邏輯高位準轉變至邏輯低位準，且回應於熔絲啟用信號FSE之熔絲驅動單元110藉由根據位址熔絲F處於切斷狀態或是未切斷狀態來驅動第一節點N1之電壓而執行初始化操作，如圖2所示。

圖2為說明圖1所示之熔絲驅動單元110之初始化操作的波形。

根據位址熔絲F處於切斷狀態或是未切斷狀態將熔絲驅動單元110之初始化操作分類為兩種類型，即<NO CUT>及<CUT>。

首先，參看圖1及圖2詳細描述位址熔絲F處於未切斷狀態<NO CUT>之狀況。熔絲驅動單元110之第一NMOS電晶體NM11回應於為邏輯高位準之熔絲啟用信號FSE而接通，且第一節點N1之電壓位準變為邏輯低位準。此時，由於第二NMOS電晶體NM12(其形成為鎖存器類型，且接收自第一節點N1得出並回饋之信號)接通，故第一節點N1之電壓位準維持邏輯低位準。

當熔絲啟用信號FSE在開機操作開始之後自邏輯高位準轉變至邏輯低位準時，第一PMOS電晶體PM11接通，且因此電源供應電壓VDD被供應至第一節點N1。此處，歸因於流過位址熔絲F及第一PMOS電晶體PM11之電流與流過第二NMOS電晶體NM12之電流之間的衝突，第一節點N1之電壓位準增加。結果，當位址熔絲F處於未切斷狀態時，第一節點N1之電壓位準變為邏輯高位準。

接下來，參看圖1及圖2詳細描述位址熔絲F處於切斷狀態<CUT>之狀況。熔絲驅動單元110之第一NMOS電晶體NM11回應於為邏輯高位準之熔絲啟用信號FSE而接通，且第一節點N1之電壓位準變為邏輯低位準。此時，由於第二NMOS電晶體NM12(其形成為鎖存器類型，且接收自第一節點N1得出並回饋之信號)接通，故第一節點N1之電壓位準維持邏輯低位準。

當熔絲啟用信號FSE在開機操作開始之後自邏輯高位準轉變至邏輯低位準時，第一PMOS電晶體PM11接通。此時，由於位址熔絲F處於切斷狀態，故電源供應電壓VDD未被供應至第一節點N1。結果，當位址熔絲F處於切斷狀態時，第一節點N1之電壓位準維持邏輯低位準。

同時，根據修復目標記憶胞之數目，可能不使用位址熔絲單元。因此，可能未程式化在此位址熔絲單元中提供之位址熔絲F。由於未程式化之位址熔絲F通常保持在未切斷狀態，故包括未程式化之位址熔絲F之位址熔絲單元具有諸如圖2所示之位址熔絲F處於未切斷狀態<NO CUT>之狀況的波形。

如上文所描述，當位址熔絲F處於未切斷狀態<NO CUT>時，第一節點N1之電壓位準在初始化操作中自邏輯低位準增加至邏輯高位準。此時，在第一節點N1處，發生流過位址熔絲F及第一PMOS電晶體PM11之電流與流過第二NMOS電晶體NM12之電流之間的衝突。歸因於此電流衝突，可能消耗幾十毫安至幾百毫安之電流。隨著半導體記憶體裝置之積體密度增加且記憶胞之數目增加，位址熔絲單元之數目亦增加。因此，可能不使用數目有所增加之位址熔絲單元，其在開機操作開始之後愈來愈增加由電流衝突引起之不必要的電流消耗。

本發明之一實施例係針對一種半導體記憶體裝置，其能夠根據是否已程式化一位址熔絲來控制一包括該位址熔絲之位址熔絲單元之啟動。

根據本發明之一例示性實施例，一種半導體記憶體裝置包括：一啟用熔絲單元，其經組態以在一開機操作開始之後產生一修復啟用信號，該修復啟用信號對應於一啟用熔絲之一切斷狀態；及一位址熔絲單元，其經組態以回應於該修復啟用信號而啟用，且回應於一外部位址及是否已程式化一位址熔絲而產生一輸出信號。

根據本發明之另一例示性實施例，一種半導體記憶體裝置包括：一啟用熔絲單元，其經組態以回應於一熔絲啟用信號而啟用，且產生一修復啟用信號，該修復啟用信號對應於一啟用熔絲之一切斷狀態；一啟動控制單元，其經組態以藉由回應於該修復啟用信號而控制該熔絲啟用信號之一啟動來產生一啟動控制信號；及一位址熔絲單元，其經組態以回應於該啟動控制信號而啟用，且回應於一外部位址及是否已程式化一位址熔絲而產生一輸出信號。

根據本發明之又一例示性實施例，一種用於驅動一半導體記憶體裝置之方法包括：在一開機操作開始之後產生一修復啟用信號，該修復啟用信號對應於是否已程式化一位址熔絲；及回應於該修復啟用信號而判定是否形成一包括該位址熔絲之驅動電流路徑。

根據本發明之再一例示性實施例，一種半導體記憶體裝置包括：一啟用熔絲單元，其經組態以回應於一熔絲啟用信號而產生一修復啟用信號，該修復啟用信號取決於是否已程式化一位址熔絲；一啟動控制單元，其經組態以藉由回應於該修復啟用信號而控制該熔絲啟用信號之一啟動來產生一啟動控制信號；及一位址熔絲單元，其經組態以回應於該啟動控制信號藉由比較一外部位址與在該位址熔絲中所程式化之一修復目標位址來產生一輸出信號。

根據本發明之實施例之半導體記憶體裝置可根據是否已程式化一位址熔絲來控制是啟動或是撤銷啟動一包括該位址熔絲之位址熔絲單元。因此，在開機操作開始之後，電流消耗可減少/降低。

下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式體現，且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將詳盡且完整，且將向熟習此項技術者充分傳達本發明之範疇。在本發明全篇中，相同參考數字在本發明之各個圖及實施例中始終指代相同零件。

圖3為說明根據本發明之一實施例的半導體記憶體裝置之部分組態的方塊圖。

參看圖3，根據本發明之實施例的半導體記憶體裝置包括一啟用熔絲單元310及一位址熔絲單元320。

啟用熔絲單元310產生一修復啟用信號FET，該修復啟用信號FET對應於啟用熔絲EF是處於切斷狀態或是未切斷狀態。此處，啟用熔絲單元310回應於熔絲啟用信號FSE而啟用，當施加至半導體記憶體裝置之電源供應電壓VDD高於特定電壓位準時，在開機操作開始之後啟動該熔絲啟用信號FSE。根據是否已程式化位址熔絲AF，啟用熔絲EF處於切斷狀態或未切斷狀態。

位址熔絲單元320回應於修復啟用信號FET而啟用，且回應於對應於外部位址之位址信號XA及是否已切斷位址熔絲AF而產生輸出信號OUT。位址熔絲單元320包括一熔絲驅動單元321及一熔絲資訊輸出單元322。

熔絲驅動單元321回應於修復啟用信號FET而啟用，且回應於在位址熔絲AF中所程式化之修復目標位址而驅動第二節點N2之電壓。位址熔絲AF包括於一驅動電流路徑中，該驅動電流路徑回應於修復啟用信號FET而形成。此外，位址熔絲AF根據在其中所程式化之修復目標位址而處於切斷狀態或未切斷狀態，且第二節點N2之電壓根據位址熔絲AF處於切斷狀態或是未切斷狀態而被驅動至邏輯低位準或邏輯高位準。

熔絲資訊輸出單元322回應於第二節點N2之電壓位準藉由使對應於外部位址之位址信號XA反相或非反相來輸出該輸出信號OUT。亦即，根據第二節點N2之電壓位準及位址信號XA來判定輸出信號OUT之電壓位準。此處，由於根據位址熔絲AF處於切斷狀態或是未切斷狀態來驅動第二節點N2之電壓，故回應於在位址熔絲AF中所程式化之修復目標位址與對應於外部位址之位址信號XA之間的比較值而輸出該輸出信號OUT。

僅供參考，啟用熔絲單元310及位址熔絲單元320係藉由靜態結構來實施。

圖4為說明圖3所示之電路之初始化操作的波形。

為便於說明，假定當已程式化位址熔絲AF時，啟用熔絲EF處於未切斷狀態，且當未程式化位址熔絲AF時，啟用熔絲EF處於切斷狀態。

首先，參看圖3及圖4詳細描述啟用熔絲EF處於未切斷狀態<NO CUT＠EF>之狀況。

啟用熔絲單元310之第一NMOS電晶體NM1回應於為邏輯高位準之熔絲啟用信號FSE而接通，且第一節點N1之電壓位準變為邏輯低位準。此時，由於第二NMOS電晶體NM2(其形成為鎖存器類型，且接收自第一節點N1得出並回饋之信號)接通，故第一節點N1之電壓位準維持邏輯低位準。因此，修復啟用信號FET維持邏輯高位準。

當熔絲啟用信號FSE在開機操作開始之後自邏輯高位準轉變至邏輯低位準時，第一PMOS電晶體PM1接通，且因此電源供應電壓VDD被供應至第一節點N1。結果，修復啟用信號FET自邏輯高位準轉變至邏輯低位準。

位址熔絲單元320回應於自邏輯高位準轉變至邏輯低位準之修復啟用信號FET而將在位址熔絲AF中所程式化之修復目標位址輸出至第二節點N2。亦即，在修復啟用信號FET之高持續時間期間，第三NMOS電晶體NM3及第四NMOS電晶體NM4接通，且因此第二節點N2之電壓維持邏輯低位準。相反，在修復啟用信號FET之低持續時間期間，第二PMOS電晶體PM2接通，且因此根據位址熔絲AF處於切斷狀態或是未切斷狀態來驅動第二節點N2之電壓。

接下來，參看圖3及圖4詳細描述啟用熔絲EF處於切斷狀態<CUT＠EF>之狀況。

啟用熔絲單元310之第一NMOS電晶體NM1回應於為邏輯高位準之熔絲啟用信號FSE而接通，且第一節點N1之電壓位準變為邏輯低位準。此時，由於第二NMOS電晶體NM12(其形成為鎖存器類型，且接收自第一節點N1得出並回饋之信號)接通，故第一節點N1之電壓位準維持邏輯低位準。因此，修復啟用信號FET處於邏輯高位準。

當熔絲啟用信號FSE在開機操作開始之後自邏輯高位準轉變至邏輯低位準時，第一PMOS電晶體PM1接通。此時，由於啟用熔絲EF處於切斷狀態，故電源供應電壓VDD未被供應至第一節點N1。結果，修復啟用信號FET維持邏輯高位準。

位址熔絲單元320接收為邏輯高位準之修復啟用信號FET。因此，在開機操作開始之後，位址熔絲單元320之第三NMOS電晶體NM3繼續維持接通狀態。因此，在第二節點N2處，不可能發生流過位址熔絲AF及第二PMOS電晶體PM2之電流與流過第二NMOS電晶體NM2之電流之間的衝突。

如上文所描述，根據本發明之例示性實施例，半導體記憶體裝置可根據是否已程式化位址熔絲AF來控制包括位址熔絲AF之驅動電流路徑。

換言之，當已程式化位址熔絲AF(亦即，啟用熔絲EF處於未切斷狀態)時，啟用熔絲單元310產生自邏輯高位準轉變至邏輯低位準之修復啟用信號FET，且位址熔絲單元320回應於自邏輯高位準轉變至邏輯低位準之修復啟用信號FET而形成包括位址熔絲AF之驅動電流路徑。因此，第二節點N2具有對應於位址熔絲AF之程式化狀態之一預定電壓位準。相反，當未程式化位址熔絲AF(亦即，啟用熔絲EF處於切斷狀態)時，啟用熔絲單元310產生維持邏輯高位準之修復啟用信號FET，且位址熔絲單元320並不形成驅動電流路徑。因此，不管位址熔絲AF之程式化狀態如何，第二節點N2均維持邏輯低位準。

最後，根據本發明之例示性實施例之半導體記憶體裝置回應於位址熔絲AF之程式化狀態而判定是否形成包括位址熔絲AF之驅動電流路徑。因此，在具有未程式化之位址熔絲AF的位址熔絲單元320中，在開機操作開始之後由電流衝突引起之電流消耗可減少/降低。

圖5為說明根據本發明之另一實施例的半導體記憶體裝置之部分組態的電路圖。

參看圖5，根據本發明之實施例的半導體記憶體裝置包括一啟用熔絲單元510、一啟動控制單元520及一位址熔絲單元530。

啟用熔絲單元510產生對應於啟用熔絲EF是在切斷狀態或是在未切斷之修復啟用信號FET。此處，啟用熔絲單元510回應於熔絲啟用信號FSE而啟用，當施加至半導體記憶體裝置之電源供應電壓VDD高於特定電壓位準時，在開機操作開始之後啟動該熔絲啟用信號FSE。根據是否已程式化位址熔絲AF，啟用熔絲EF處於切斷狀態或未切斷狀態。啟動控制單元520藉由回應於修復啟用信號FET而控制熔絲啟用信號FSE之啟動來產生啟動控制信號AFSE。位址熔絲單元530回應於啟動控制信號AFSE而啟用，且回應於對應於外部位址之位址信號XA及是否已切斷位址熔絲AF而產生輸出信號OUT。

與上文所描述之實施例相比，進一步包括產生啟動控制信號AFSE之啟動控制單元520，且回應於啟動控制信號AFSE而啟用位址熔絲單元530。在下文中，詳細說明啟動控制單元520之組成。

啟動控制單元520包括一延遲單元521、一反相器INV及一輸出單元522。延遲單元521將熔絲啟用信號FSE延遲一預定延遲時間以輸出延遲熔絲啟用信號FSED。反相器INV使修復啟用信號FET反相以輸出反相修復啟用信號FETB。輸出單元522回應於反相修復啟用信號FETB而控制延遲熔絲啟用信號FSED之啟動且輸出啟動控制信號AFSE。此處，延遲單元521可藉由具有對應於10 ns之預定延遲時間之延遲電路來實施。延遲單元521之預定延遲時間為用於在開機操作開始之後設定對應於啟用熔絲EF之修復啟用信號FET以便防止無意的電流衝突的時間。

圖6為說明圖5所示之電路之初始化操作的波形。

為便於說明，假定當已程式化位址熔絲AF時，啟用熔絲EF處於切斷狀態，且當未程式化位址熔絲AF時，啟用熔絲EF處於未切斷狀態。

首先，參看圖5及圖6詳細描述啟用熔絲EF處於未切斷狀態<NO CUT＠EF>之狀況。

當熔絲啟用信號FSE在開機操作開始之後自邏輯高位準轉變至邏輯低位準時，修復啟用信號FET亦自邏輯高位準轉變至邏輯低位準。啟動控制單元520之延遲單元521將熔絲啟用信號FSE延遲該預定延遲時間以輸出延遲熔絲啟用信號FSED，且反相器INV使修復啟用信號FET反相以輸出反相修復啟用信號FETB。此時，即使延遲熔絲啟用信號FSED自邏輯高位準轉變至邏輯低位準，輸出單元522仍回應於反相修復啟用信號FETB而控制啟動控制信號AFSE以使其維持邏輯高位準。結果，不管位址熔絲AF之程式化狀態如何，第二節點N2之電壓均維持邏輯低位準，且因此在第二節點N2處不可能發生電流衝突。

接下來，參看圖5及圖6詳細描述啟用熔絲EF處於切斷狀態<CUT＠EF>之狀況。

當熔絲啟用信號FSE在開機操作開始之後自邏輯高位準轉變至邏輯低位準時，修復啟用信號FET維持邏輯高位準。啟動控制單元520之延遲單元521將熔絲啟用信號FSE延遲該預定延遲時間以輸出延遲熔絲啟用信號FSED，且反相器INV使修復啟用信號FET反相以輸出為邏輯低位準之反相修復啟用信號FETB。此時，由於反相修復啟用信號FETB維持邏輯低位準，故輸出單元522將延遲熔絲啟用信號FSED輸出為啟動控制信號AFSE。結果，根據位址熔絲AF處於切斷狀態或是未切斷狀態而回應於啟動控制信號AFSE將第二節點N2之電壓驅動至邏輯低位準或邏輯高位準。

如上文所描述，根據本發明之例示性實施例，半導體記憶體裝置可回應於是否已程式化位址熔絲AF而控制熔絲啟用信號FSE之啟動。

換言之，當已程式化位址熔絲AF(亦即，啟用熔絲EF處於切斷狀態)時，回應於自邏輯高位準轉變至邏輯低位準之啟動控制信號AFSE而啟用位址熔絲單元530。此處，回應於熔絲啟用信號FSE而啟動該啟動控制信號AFSE。相反，當未程式化位址熔絲AF(亦即，啟用熔絲EF處於未切斷狀態)時，啟動控制單元520回應於修復啟用信號FET而控制啟動控制信號AFSE之啟動。因此，不管位址熔絲AF之程式化狀態如何，第二節點N2之電壓均維持邏輯低位準。

最後，根據本發明之例示性實施例之半導體記憶體裝置藉由使用修復啟用信號FET來控制熔絲啟用信號FSE之啟動而判定是否形成包括位址熔絲AF之驅動電流路徑。因此，在具有未程式化之位址熔絲AF的位址熔絲單元530中，在開機操作開始之後由電流衝突引起之電流消耗可減少/降低。

根據本發明之例示性實施例，與習知半導體記憶體裝置相比，電流消耗可減少/降低。舉例而言，在半導體記憶體裝置包括1個啟用熔絲及12個位址熔絲之狀況下，與習知半導體記憶體裝置相比，電流消耗可減少/降低多達93%。

此外，即使位址熔絲單元包括未程式化之位址熔絲AF，根據本發明之實施例之半導體記憶體裝置仍可在開機操作開始之後藉由控制位址熔絲單元之啟動來減少/降低功率消耗。

儘管已關於特定實施例來描述本發明，但熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下進行各種改變及修改。

此外，以上在前述實施例中所例示之邏輯閘及電晶體之位置及類型可根據輸入信號之極性而以不同方式實施。

110．．．熔絲驅動單元

120．．．熔絲資訊輸出單元

310．．．啟用熔絲單元

320．．．位址熔絲單元

321．．．熔絲驅動單元

322．．．熔絲資訊輸出單元

510．．．啟用熔絲單元

520．．．啟動控制單元

521．．．延遲單元

522．．．輸出單元

530．．．位址熔絲單元

AF．．．位址熔絲

EF．．．啟用熔絲

F．．．位址熔絲

INV．．．反相器

N1．．．節點

N2．．．節點

NM1．．．NMOS電晶體

NM2．．．NMOS電晶體

NM3．．．NMOS電晶體

NM4．．．NMOS電晶體

NM11．．．NMOS電晶體

NM12．．．NMOS電晶體

PM11．．．PMOS電晶體

PM1．．．PMOS電晶體

PM2．．．PMOS電晶體

圖1為說明半導體記憶體裝置之習知位址熔絲單元的電路圖。

圖2為說明圖1所示之熔絲驅動單元之初始化操作的波形。

圖3為說明根據本發明之一實施例的半導體記憶體裝置之部分組態的電路圖。

圖4為說明圖3所示之電路之初始化操作的波形。

圖5為說明根據本發明之另一實施例的半導體記憶體裝置之部分組態的電路圖。

圖6為說明圖5所示之電路之初始化操作的波形。

310．．．啟用熔絲單元

320．．．位址熔絲單元

321．．．熔絲驅動單元

322．．．熔絲資訊輸出單元

AF．．．位址熔絲

EF．．．啟用熔絲

N1．．．節點

N2．．．節點

NM1．．．NMOS電晶體

NM2．．．NMOS電晶體

NM3．．．NMOS電晶體

NM4．．．NMOS電晶體

PM1．．．PMOS電晶體

PM2．．．PMOS電晶體

Claims (14)

1. 一種半導體記憶體裝置，其包含：一啟用熔絲單元，其經組態以回應於一熔絲啟用信號而啟用，且產生一修復啟用信號，該修復啟用信號對應於一啟用熔絲之一切斷狀態；一啟動控制單元，其經組態以藉由回應於該修復啟用信號而控制該熔絲啟用信號之一啟動來產生一啟動控制信號；及一位址熔絲單元，其經組態以回應於該啟動控制信號而啟用，且回應於一外部位址及是否已程式化一位址熔絲而產生一輸出信號。
2. 如請求項1之半導體記憶體裝置，其中該熔絲啟用信號係在一開機操作開始之後啟動。
3. 如請求項1之半導體記憶體裝置，其中該啟動控制單元包含：一延遲單元，其經組態以將該熔絲啟用信號延遲一預定延遲時間以輸出一延遲熔絲啟用信號；及一輸出單元，其經組態以回應於該修復啟用信號而控制該延遲熔絲啟用信號之一啟動且輸出該啟動控制信號。
4. 如請求項3之半導體記憶體裝置，其中該預定延遲時間為用於在啟動該熔絲啟用信號之後設定對應於該啟用熔絲之該修復啟用信號的一時間。
5. 如請求項1之半導體記憶體裝置，其中該啟用熔絲單元 根據是否已程式化該位址熔絲而處於一切斷狀態或一未切斷狀態。
6. 如請求項1之半導體記憶體裝置，其中該位址熔絲單元包含：一熔絲驅動單元，其經組態以回應於該啟動控制信號而啟用，且回應於是否已程式化該位址熔絲而驅動一輸出節點之一電壓；及一熔絲資訊輸出單元，其經組態以回應於該輸出節點之一電壓位準藉由使該外部位址反相或非反相來輸出該輸出信號。
7. 一種用於驅動一半導體記憶體裝置之方法，其包含：在一開機操作開始之後產生一修復啟用信號，該修復啟用信號對應於是否已程式化一位址熔絲；及回應於該修復啟用信號而判定是否形成一包括該位址熔絲之驅動電流路徑，其中該判定是否形成該驅動電流路徑包括：產生一啟動控制信號以回應於該修復啟用信號而控制該熔絲啟用信號之一啟動；及回應於該啟動控制信號而判定是否形成該驅動電流路徑。
8. 如請求項7之方法，其進一步包含：在形成該驅動電流路徑之後回應於該位址熔絲之一程式化狀態而產生一輸出信號。
9. 如請求項7之方法，其中在該開機操作開始之後回應於 該熔絲啟用信號被啟動而產生該修復啟用信號。
10. 如請求項7之方法，其中該產生該啟動控制信號包含：將該熔絲啟用信號延遲一預定延遲時間以輸出一延遲熔絲啟用信號；及回應於該修復啟用信號而控制該延遲熔絲啟用信號之一啟動且輸出該啟動控制信號。
11. 如請求項10之方法，其中該預定延遲時間為用於在啟動該熔絲啟用信號之後設定該修復啟用信號的一時間。
12. 一種半導體記憶體裝置，其包含：一啟用熔絲單元，其經組態以回應於一熔絲啟用信號而產生一修復啟用信號，該修復啟用信號取決於是否已程式化一位址熔絲；一啟動控制單元，其經組態以藉由回應於該修復啟用信號而控制該熔絲啟用信號之一啟動來產生一啟動控制信號；及一位址熔絲單元，其經組態以回應於該啟動控制信號藉由比較一外部位址與在該位址熔絲中所程式化之一修復目標位址來產生一輸出信號。
13. 如請求項12之半導體記憶體裝置，其中該啟用熔絲單元包括取決於是否已程式化該位址熔絲而處於一切斷狀態或一未切斷狀態之一啟用熔絲單元，且該修復啟用信號對應於該啟用熔絲之一切斷狀態。
14. 如請求項13之半導體記憶體裝置，其中該位址熔絲單元包含： 一熔絲驅動單元，其經組態以回應於該啟動控制信號取決於該修復目標位址而驅動一輸出節點之一電壓；及一熔絲資訊輸出單元，其經組態以回應於該輸出節點之該電壓藉由使該外部位址反相或非反相來輸出該輸出信號。