TWI508444B - 電壓擺幅分解電路與方法 - Google Patents

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Taiwan Semiconductor Mfg Co Ltd
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Description

電壓擺幅分解電路與方法
本發明係有關於分解電壓擺幅之電路與方法。
在許多的電路應用中，訊號中的電壓是用來代表或傳達訊息。通常來說，一個數位訊號用以代表一第一狀態時具有一第一電壓位準，對應於一第二狀態時上述訊號具有一第二電壓位準。例如，通常可選擇一電壓例如0V(或其他相對「低」之電壓值)作為接地或是代表一邏輯「低」之值或狀態；選擇一正電壓例如5V作為一電源電壓以代表一邏輯「高」之值或狀態。關於所選擇之電壓位準或電壓擺幅(voltage swing)通常為基於許多因素之設計考量，其因素包括硬體限制、資源消耗的要求以及製造或過程中的限制。
在一些情況中，一訊號具有相對大差異的高低電壓值，若要使用並非設計用以處理如此高電壓擺幅或無法長時間承受如此高電壓之元件來處理此類型之信號，是相當困難的。舉例來說，由於使用單一閘極氧化層之元件，積體電路中的數位電路元件通常具有相對低的安全操作電壓。若將一高電壓訊號(如5V數位輸入訊號)使用於具有較低的安全操作電壓(如2.8V)之數位電路時，將會導致此數位電路損壞。
根據本發明一實施例，提供一種電壓擺幅分解電路，包括：一第一箝位電路，其用以當電壓擺幅分解電路之一輸入節點電壓高於第一電壓位準之時，箝制上述第一箝位電路之一輸出節點電壓於上述第一電壓位準；一第二箝位電路，其用以當上述輸入節點電壓低於一第二電壓位準且第二電壓位準高於第一電壓位準之時，箝制上述第二箝位電路之一輸出節點電壓於上述第二電壓位準；以及一保護電路，耦接至上述第一箝位電路與第二箝位電路之複數輸出節點，上述保護電路用以選擇性設置上述保護電路之一輸出節點至第一箝位電路與第二電壓位準兩者之其一；其中該第一箝位電路與第二箝位電路經由上述保護電路之輸出節點耦接在一起。
此篇敘述之特定示範實施例是用以搭配附圖一起閱讀，上述附圖視為整篇敘述之一部分。除非另有明確說明，用語中有關附件、耦接與類似用語(如連接與內連接)係代表結構為直接或非直接地經由介質結構穩固或附屬至另一結構，其可為可移動或固定之附件或關係。同樣的，有關電性連結及其類似用語，如耦接(coupled)、連接(connected)以及內連接(interconnected)，指的是一種結構經由直接或間接地穿過中介結構而與另一個結構形成穩固或黏附的關係，除非有特殊說明，則其指的是可移動或穩固的黏附或關係。
本說明書之實施例針對涉及高電壓訊號之應用提供電 壓保護。一高電壓訊號分解成數個電壓位準低於上述高電壓訊號之不同訊號。有利的是，一高電壓擺幅(Vswing_high )之電壓訊號可以分解為擺幅小於高電壓擺幅(Vswing_high )之複數訊號，而不需使用其本身電壓擺幅為高電壓擺幅(Vswing_high )之特定電壓保護電路。此外，多個實施例中皆沒有直流電流損耗。
根據本說明書之一些實施例，第1圖係一電壓擺幅分解電路之方塊圖。電壓擺幅分解電路100(也稱為一電壓位準分解電路)接收相對高電壓擺幅之一輸入，並產生相對較低電壓擺幅之複數訊號。舉例來說，在一些實施例中，輸入節點101之輸入訊號(於第1圖中標示為V3X_IN )依據3V的擺幅於0V與3V之間變化。在以下的討論中以一3V輸入擺幅作為一實施例，但本說明書之實施例可適用於具有不同電壓值與電壓擺幅之輸入與輸出訊號。標號「V3X_IN 」代表相對於電壓V1X 具有三倍電壓擺幅之電壓。在一些實施例中，電壓V1X 與V2X 分別為1V與2V，亦可使用其他值。電路100將高電壓擺幅之上述輸入訊號分解為複數訊號V1A 、V1B 、V1C 、V2A 以及V2B 。為了執行該電壓擺幅分解，電壓V1X 與V2X 分別為1V與2V，並提供至電路100。
電路100包括箝位電路110a以及110b與一保護電路120。箝位電路110a提供訊號V1C ，當輸入訊號V3X_IN 之電壓值低於電壓V2X 時，訊號V1C 被箝制於電壓V2X 。由於此箝制，當輸入訊號V3X_IN 之電壓值變化於0V與3V之間時，訊號V1C 變化於2V與3V之間。箝位電路110b提供訊號V1A ，當輸入訊號V3X_IN 之電壓值高於電壓V1X 時， 上述訊號被箝制於電壓V1X 。由於此箝制，當輸入訊號V3X_IN 之電壓值變化於0V與3V之間時，訊號V1A 變化於0V與1V之間。當輸入訊號V3X_IN 之電壓值變化於0V與3V之間時，根據訊號V2A 與V2B 而產生訊號V1A 與V1C ，其各自變化於0V至2V以及1V至3V之間。保護電路120根據訊號V2A 與V2B 產生訊號V1B ，當輸入訊號V3X_IN 之電壓值變化於0V與3V之間時，訊號V1B 變化為1V至2V之間。因此保護電路120用以選擇性地設置一輸出節點至1V或2V，上述輸出節點將箝位電路110a與110b耦接在一起。
第2A圖係實現電路100之一概要圖，上述電路使用閂鎖作為箝位電路。箝位電路110a包括閂鎖210b與210d，而箝位電路110b包括閂鎖210a與210c。每個閂鎖皆有一對耦接之電晶體，如第2A圖所示。箝位電路110a與110b各自具有複數PMOS電晶體與複數NMOS電晶體。在每個閂鎖中，其相對應的電晶體於同一時間點，電晶體對中只有一電晶體處於「導通」(傳導電流)狀態。此閂鎖功能如同電壓比較器比較哪一個MOS電晶體具有一較強之驅動強度。每一閂鎖具有一對電晶體，其源極/汲極分別彼此耦接。對於每一由NMOS電晶體組成之閂鎖，該閂鎖中被導通之電晶體相較於同一電晶體對中之另一電晶體，具有較高之閘極電壓(相較於源極電壓)。對於每一由PMOS電晶體組成之閂鎖，該閂鎖中被導通之的電晶體具有較低之閘極電壓(相較於源極電壓)。
保護電路120包括一對保護開關。在一些實施例中， 上述開關包括一NMOS電晶體M1以及一PMOS電晶體M2，且耦接至具有訊號V1B 之節點220-1b。由節點220-2a之電壓(即訊號V2A )所控制之電晶體M2，用以選擇性設置節點220-1b至電壓V1X 。由節點220-2b之電壓(即訊號V2B )所控制之電晶體M1，用以選擇性設置節點220-1b至電壓V2X 。節點220-1b是保護電路120之輸出節點；節點220-2a是閂鎖210a之輸出節點；節點220-2b是閂鎖210b之輸出節點；節點220-1a是閂鎖210c之輸出節點；節點220-1c是閂鎖210d之輸出節點。節點220-1a與220-1c分別為箝位電路110b與110a之輸出節點。
電路100的操作可經由參考第2B-2C圖而瞭解。在第2B-2C圖中，電晶體不導通則以虛線「X」表示。第2B圖說明輸入訊號V3X_IN 之電壓值為其最小電壓值(以此例為0V)之實施例。因為電晶體M3之閘極以輸入訊號V3X_IN =0V偏壓，電晶體M3具有較電晶體M4低之閘極電壓，故電晶體M3不導通而電晶體M4導通。普通技能者將瞭解金氧半導體場效應電晶體(metal-oxide semiconductor field effect transistor；MOSFET)通常對稱地由源極至汲極建構，並且MOSFET之源極/汲極端根據慣例當電晶體偏壓時才標示為源極或汲極端。NMOS電晶體之源極或汲極端具有相對低電位稱之為源極端，則另一端稱為汲極端。PMOS電晶體之源極或汲極端具有相對高電位稱之為源極端，則另一端稱為汲極端。
因為V3X_IN =0V，節點220-2a(對應至訊號V2A )經由電晶體M4下拉至0V。PMOS電晶體M2經由閘極電壓0V 而導通，並維持節點220-1b(對應至訊號V1B )於1V。因為PMOS電晶體M5與M6之閘極電壓分別為1V與0V，電晶體M5不導通而電晶體M6導通，因此節點220-2b(訊號V2B )之電壓為1V。
電晶體M1與M2各自具有節點耦接於節點220-1b。PMOS電晶體M2之源極至閘極電壓為1V，而NMOS電晶體M1之閘極至源極電壓為0V，因此電晶體M1不導通。
因為NMOS電晶體M7與M8之閘極電壓分別為1V與0V，電晶體M7導通而電晶體M8不導通。節點220-1a(對應至訊號V1A )被拉至0V。
因為PMOS電晶體M9與M10的閘極電壓分別為1V與0V，電晶體M9導通而電晶體M10不導通。節點220-1c(訊號V1C )被拉至2V。
第2C圖說明輸入訊號V3X_IN 之電壓值為其最大電壓值(在此例為3V)之實施例。PMOS電晶體M6因閘極偏壓於3V而不導通，而導通的電晶體M5將節點220-2b之電壓(訊號V2B )拉高至3V。以3V偏壓而導通之NMOS電晶體M1，維持節點220-1b之電壓(訊號V1B )於2V。
因為NMOS電晶體M3與M4之閘極電壓分別為3V與2V，電晶體M3導通而電晶體M4不導通。因此，節點220-2a(訊號V2A )之電壓為2V。
NMOS電晶體M1之閘極至源極電壓為1V，而PMOS電晶體M2源極至閘極電壓為0V。因此，電晶體M2不導通。
因為NMOS電晶體M7與M8之閘極電壓分別為1V 與2V，電晶體M7不導通而電晶體M8導通。因此，節點220-1a(訊號V1A )之電壓為1V。
因為PMOS電晶體M9與M10之閘極電壓分別為3V與2V，電晶體M9不導通而電晶體M10導通。節點220-1c(對應至訊號V1C )被拉高至3V。
本說明書之實施例提供不同控制訊號。在閂鎖210a中，當V3X_IN <V2X 則V2A =V3X_IN 以及當V3X_IN >V2X 則V2A =V2X 。閂鎖210a用以根據輸入訊號V3X_IN 之電壓值將節點220-2a鎖在0V或電壓V2X 。在閂鎖210b中，當V3X_IN >V1X 則V2B =V3X_IN 以及當V3X_IN <V1X 則V2B =V1X 。閂鎖210b用以根據電壓V3X_IN 將節點220-2b鎖在電壓V1X 或3V。在閂鎖210c中，當V3X_IN <V1X 則V1A =V3X_IN ，當V3X_IN >V1X 則V1A =V1X 。閂鎖210c用以根據訊號V2A 將節點220-2c鎖在0V或電壓V1X 。在閂鎖210d中，當V3X_IN >V2X 則V1C =V3X_IN 以及當V3X_IN <V2X 則V1C =V2X 。閂鎖210d用以根據訊號V2B 鎖住將節點220-2d鎖在電壓V2X 或3V。當V3X_IN <V1X 則V1B =V1X ，當V1X <V3X_IN <V2X 則V1B =V3X_IN ，當V3X_IN >V2X 則V1B =V2X 。
第3圖係顯示根據本說明書實施例所述各種訊號之訊號追蹤圖(signal trace diagram)。於數據傳輸數率1Gbps之28奈米製程中，以下訊號繪製於第3圖中：輸入訊號V3X_IN 之電壓值(波形310)；訊號V1A (波形320)；訊號V1B (波形330)；訊號V1C (波形340)；訊號V2A (波形350)；訊號V2B (波形360)。上述圖中對應至一100fF電容負載於相對應之節點上。訊號V1A 、V1B 以及V1C 之電壓擺幅為1V，而訊號 V2A 與V2B 之電壓擺幅為2V。因此，上述輸入輸入訊號V3X_IN 具有高電壓擺幅3V，其被處理而產生具有較低電壓擺幅之多個控制訊號。在一些實施例中，這些控制訊號是用作過電壓保護。
本說明書之實施例實現於許多製程中，其中包括25與28奈米製程。複數模擬已得到成功的效能足以對抗許多製程邊界(process corners)，包括FF、SS與TT等邊界。一個具有普通常識的技能者會瞭解這些邊界指的是NMOS、PMOS與元件之載子飄移率；例如，FF指的是比正常NMOS電晶體快以及比正常PMOS電晶體快。電壓擺幅分解根據不同的實施例可執行於廣泛的溫度範圍，包括-40℃至125℃。
在一些實施例中，電壓分解執行於多個階段，例如於一樹狀處理之拓樸結構(tree-based processing topology)。第4圖係根據一些實施例，為一多級電壓擺幅分解電路400之方塊圖。相對高電壓擺幅之輸入輸入訊號VNX_IN 分解為較低電壓擺幅之多個訊號。在一實施例中，輸入訊號VNX_IN 之低電壓位準為0V，而高電壓位準為9V，因此可用V3X_IN 相同命名法稱之為V9X_IN 。電壓分解電路400-1、400-2a、400-2b以及400-2c每個都與電路100相似，除了其所使用之固定電壓值與電路100所提供的電壓V1X 與V2X 不同外。舉例來說，電路400-1使用固定電壓值3V與6V(分別指的是電壓V3X 與V6X )而非電壓V1X 與V2X 。
在一第一處理階段(對應至第4圖中樹狀結構之一根部)，電路400-1以如上所述針對電路100之相似方式分解 輸入訊號VNX_IN ，提供擺幅介於0V與3V之間之訊號405a、擺幅介於3V與6V之間之訊號405b以及擺幅介於6V與9V之間之訊號405c。因此，訊號405a、405b與405c分別與訊號V1A 、V1B 以及V1C 相似，除了其較寬之電壓擺幅以外。
在一第二處理階段(對應至於第4圖中樹狀結構之一子根部)，每一訊號405a、405b與405c再分別經過分解電路400-2a、400-2b以及400-2c之處理，產生較低電壓擺幅之訊號。電路400-2a產生訊號410a、410b以及410c。訊號410a擺幅介於0V至1V之間，訊號410b擺幅介於1V至2V之間，訊號410c擺幅介於2V至3V之間。同樣地，電路400-2b與400-2c產生訊號420a、420b、420c、430a、430b以及430c，其表示其個別電壓擺幅介於以下範圍：3V至4V之間、4V至5V之間、5V至6V之間、6V至7V之間、7V至8V之間、8V至9V之間。處理階段之階層數將依不同實施例而決定。儘管此樹狀結構之電路400對每一第一階段輸出之訊號405a、405b以及405c做電壓擺幅分解，在一些實施例中並非所有這些訊號在第二階段時都會經過更進一步的處理。
因此在此實施例中，電路400-2a包括類似於電路100中箝位電路之箝位電路，但卻連接至不同之固定電壓。電路400-2a之該箝位電路用以當訊號405a高於1V時，箝制訊號410a於1V，以及當訊號405a低於2V時，箝制訊號410c於2V。同樣地在此實施例中，電路400-2b包括用以當訊號405b高於4V時，箝制訊號420a於4V，以及當訊 號405b低於5V時，箝制訊號420c於5V之箝位電路。同樣地，電路400-2c包括用以當訊號405c高於7V時，箝制訊號430a於7V，以及當訊號405c低於8V時，箝制訊號430c於8V之箝位電路。類似電路400-1於此樹狀圖之第一階段，位於第二階段之每一電路400-2a、400-2b以及400-2c皆包括各兩個閂鎖於其中之兩個箝位電路。為了繪圖簡便，此第二階段箝位電路與閂鎖並未顯示於第4圖中；在一些實施例中，其安排類似於第2圖中的箝位電路與閂鎖，除非他們連接至與第2圖類似之元件不同之固定電壓。
在一些實施例中，上述由分解電路輸出之複數控制訊號具有不同幅度之電壓擺幅。第5圖係一電壓擺幅分解電路500之方塊圖，該電路與電路100相似，除了電路500並未處理一輸入訊號以產生具有相同電壓擺幅之複數輸出訊號。輸入電壓V5X_IN 具有一低位準0V與一高位準5V。一固定電壓4V(於此實施例標示為電壓V4X )提供至電路500，代替電壓V2X 提供一固定電壓2V至電路100。電路500產生擺幅介於0V與1V之間之訊號510a、擺幅介於1V與4V之間之訊號510b、擺幅介於4V與5V之間之訊號510c。就如何產生而言，訊號510a、510b以及510c與訊號V1A 、V1B 以及V1C 相似，但他們卻有不同電壓擺幅。此外，電路500產生變化於0V至4V之訊號510d，與變化於1V至5V之一訊號510e。因此，訊號510d與510e與訊號V2A 與V2B 相似，除了較寬(或較高)之擺幅。在許多實施例中，提供至電壓分解電路之該輸入訊號具有各種不同之電 壓擺幅，包括多個低與高之電壓值。在一些實施例中使用一多級處理配置與第4圖類似，一些電壓分解電路提供相同電壓擺幅之複數輸出訊號，而其他分解電路則提供不同電壓擺幅之複數輸出訊號。因此，許多實施例提供彈性之架構分解一高電壓擺幅訊號，用以適應各種電路應用與限制。
第6圖係根據一些實施例採用電壓擺幅分解之電路600之電路圖。電路600包括電晶體M11、M12、M13、電流源610、電阻620以及電壓擺幅分解電路630。電路630相似於電路100，除了電路600使用固定電壓1.8V與3V而非分別由電路100中的電壓V1X 與V2X 提供之1V與2V。訊號VBUS 擺幅介於0V與5V之間。由於固定電壓為1.8V與3.3V，訊號VA 相似於電路100中的訊號V2B ，除了訊號VA 擺幅介於1.8V至5V之間而非1V至3V之間。如果VBUS =0V，電路630維持訊號VA 於1.8V。例如根據一USBOTG(USB on-the-go)對話請求協議規範，PMOS電晶體M13打開，如果VBUS =5V，電路630維持訊號VA 於5V而不導通電晶體M13。所以，5V擺幅縮減至較小擺幅，其增進此應用之可靠度。
第7圖係根據一些實施例採用電壓擺幅分解之電路700之電路圖。輸入/輸出焊墊710具有變化於0V至電壓V3X 之輸入訊號V3X_IN 。焊墊710耦接至包括一或多個P型元件(全體於第7圖中以一PMOS電晶體符號代表)之電路720a，也耦接至包括一或多個N型元件(全體於第7圖中以一NMOS電晶體符號代表)之電路720b。為了保護電路720a 與720b對抗由焊墊710所造成之高電壓擺幅，由焊墊710提供之輸入訊號V3X_IN 經由電壓擺幅分解電路100而產生較低擺幅之訊號v1A 、V1B 以及V1C 。在第7圖中，V3X =3＊ V1X 以及V2X =2＊ V1X 。上拉驅動電路740a與下拉驅動電路740b為傳統驅動電路。由於控制訊號V1A 、V1B 以及V1C ，電路720a與720b被保護以避免高電壓擺幅之傷害而確保可靠度。有利的是，電路700沒有消耗直流電流。
第8圖係根據一些實施例之過程流程圖。流程800開始後，步驟810為提供一輸入訊號(即輸入訊號V3X_IN )，其電壓變化介於第一電壓位準(即0V)與第二電壓位準(即電壓V3X )之間。第一電壓位準低於第二電壓位準。步驟820為產生第一訊號(即訊號V2A )，其電壓變化介於第一電壓位準與第三電壓位準(即電壓V2X )之間。第三電壓位準高於第一電壓位準且低於第二電壓位準。根據上述輸入訊號而產生第一訊號。步驟830為產生一第二訊號(即訊號V2B )，其電壓變化介於第四電壓位準(即電壓V1X )與第二電壓位準。第四電壓位準高於第一電壓位準而低於第三電壓位準。根據上述輸入訊號，產生上述第二訊號。步驟840為第三訊號(即訊號V1B )基於第一與第二訊號，選擇性設置於第三或第四電壓位準其中之一者。在一些實施例中，此過程包括產生電壓變化於第一電壓位準與第四電壓位準間之第四訊號(即訊號V1A )。該根據第一訊號產生之第四訊號，當輸入訊號高於第四電壓位準時，其被箝制於第四電壓位準。在一些實施例中，此過程包括產生電壓變化於第三電壓位準與第二電壓位準之第五信號(即訊號V1C )。該根據第 二訊號產生之第五訊號，當輸入電壓低於第三電壓位準時，被箝制於第三電壓位準。
在一些實施例中，電壓擺幅分解電路(即電路100)包括第一與第二箝位電路(即分別為箝位電路110a與110b)與一保護電路(即保護電路120)。當電壓擺幅分解電路之輸入節點(即節點101)具有一電壓高於第一電壓位準時，該第一箝位電路配置為箝制第一箝位電路之輸出節點(即節點220-1a)於第一電壓位準(即電壓V1X )。當輸入節點電壓低於第二電壓位準時，第二箝位電路配置為箝制第二箝位電路之輸出節點(即節點220-1c)於第二電壓位準(即電壓V2X )。上述保護電路耦接於第一與第二箝位電路之輸出節點，並且配置為選擇性設置上述保護電路之輸出節點(即節點220-1b)至第一或第二電壓位準。該第一與第二箝位電路經由上述保護電路之輸出節點耦接於一起。
在一些實施例中，電路包括第一與第二閂鎖(即分別為閂鎖210a與210b)以及保護模組(即電路120)，第一閂鎖包括第一與第二NMOS電晶體(即分別為電晶體M3與M4)。第一NMOS電晶體的閘極耦接至第二NMOS電晶體的第一端點；而第二NMOS電晶體的閘極耦接至第一NMOS電晶體的第一端點。第一NMOS電晶體的第二端點經由第一閂鎖之輸出節點(即節點220-2a)耦接至第二NMOS電晶體的第二端點。第二閂鎖包括第一與第二PMOS電晶體(即分別為電晶體M5與M6)。第一PMOS電晶體的閘極耦接至第二PMOS電晶體的第一端點；第二PMOS電晶體的閘極耦接至第一PMOS電晶體的第一端點。第一PMOS電晶體的 第二端點經由第二閂鎖之節點(即220-2b)耦接至第二PMOS的第二端點。上述保護模組包括第三NMOS電晶體(即電晶體M1)與第三PMOS電晶體(即電晶體M2)。第三PMOS電晶體的閘極耦接至第一閂鎖之輸出節點，第三PMOS電晶體的第一端點耦接至第一NMOS電晶體的第一端點。第三NMOS電晶體的閘極耦接至第二閂鎖的輸出節點。第三NMOS電晶體的第一端點耦接至第二PMOS電晶體的第一端點。第三NMOS電晶體的第一端點經由上述保護模組之輸出節點(即節點220-1b)耦接至第三PMOS電晶體的第一端點。
在一些實施例中，給定輸入訊號(例如輸入訊號V3X_IN )，其電壓變化於第一電壓位準(即0V)與第二電壓位準(即電壓V3X )。第一電壓位準低於第二電壓位準。產生第一信號(即訊號V2A )，其電壓變化於第一電壓位準與第三電壓位準(即電壓V2X )。第三電壓位準高於第一電壓位準，卻低於第二電壓位準。基於上述輸入訊號產生第一訊號。產生訊號(即訊號V2B )，其電壓變化於第四電壓位準(即電壓V1X )與第二電壓位準。第四電壓位準高於第一電壓位準，卻低於第三電壓位準。基於上述輸入訊號產生第二訊號。根據第一與第二訊號，第三訊號(即訊號V1B )選擇性設置為第三與第四電壓位準之其一。
儘管在此說明與敘述數個實施例，實施例還是無法限制於在此詳細所示，因為普通技能者可以此專利申請範圍相同之觀點與範圍而做出許多的變形與結構上的改變。
100、500、630‧‧‧電壓擺幅分解電路
101‧‧‧輸入節點
110a、110b‧‧‧箝位電路
120‧‧‧保護電路
210a、210b、210c、210d‧‧‧閂鎖
220-1a、220-1b、220-1c、220-2a、220-2b‧‧‧節點
310、320、330、340、350、360‧‧‧圖
400‧‧‧多級電壓擺幅分解電路
400-1、400-2a、400-2b、400-2c‧‧‧電壓分解電路
405a、405b、405c‧‧‧訊號
420a、420b、420c‧‧‧訊號
430a、430b、430c‧‧‧訊號
510a、510b、510c、510d、510e‧‧‧訊號
600、700‧‧‧電壓擺幅分解之電路
610‧‧‧電流源
620‧‧‧電阻
710‧‧‧焊墊
720a、720b‧‧‧電路
740a‧‧‧上拉驅動電路
740b‧‧‧下拉驅動電路
800‧‧‧流程
810、820、830、840‧‧‧步驟
以下所示將描述圖中之元件，上述元件用以舉例說明其用途而不需衡量其大小。
第1圖係根據本說明書之實施例之電壓擺幅分解電路之方塊圖。
第2A圖係使用閂鎖作為箝位電路之電路100之簡圖。
第2B圖係用以對應V3X_IN =0V之實施例之電路100之簡圖。
第2C圖係用以對應V3X_IN =3V之實施例之電路100之簡圖。
第3圖係根據一些實施例顯示不同的輸入與輸出訊號之訊號追蹤圖。
第4圖係根據一些實施例多級電壓擺幅分解電路之方塊圖。
第5圖係根據一些實施例之電壓擺幅分解電路之方塊圖。
第6圖係根據一些實施例採用電壓擺幅分解之電路圖。
第7圖係根據一些實施例採用電壓擺幅分解之電路圖。
第8圖係根據一些實施例之流程圖。
100‧‧‧電壓擺幅分解電路
110a、110b‧‧‧箝位電路
120‧‧‧保護電路
210a、210b、210c、210d‧‧‧閂鎖
220-1a、220-1b、220-1c、220-2a、220-2b‧‧‧節點

Claims (10)

  1. 一種電壓擺幅分解電路，包括：一第一箝位電路，其用以當電壓擺幅分解電路之一輸入節點電壓高於第一電壓位準之時，箝制上述第一箝位電路之一輸出節點電壓於上述第一電壓位準；一第二箝位電路，其用以當上述輸入節點電壓低於一第二電壓位準且上述第二電壓位準高於上述第一電壓位準之時，箝制上述第二箝位電路之一輸出節點電壓於上述第二電壓位準；以及一保護電路，耦接至上述第一箝位電路與上述第二箝位電路，上述保護電路用以選擇性設置上述保護電路之一輸出節點至上述第一電壓位準與上述第二電壓位準之一者；其中上述第一箝位電路與上述第二箝位電路經由上述保護電路之輸出節點耦接在一起。
  2. 如申請專利範圍第1項所述之電壓擺幅分解電路，其中上述保護電路包括：一第一保護開關，其用以選擇性設置上述保護電路之上述輸出節點至上述第一電壓位準，上述第一保護開關由上述第一箝位電路控制；以及一第二保護開關，其用以選擇性設置上述保護電路之上述輸出節點至上述第二電壓位準，上述第二保護開關由上述第二箝位電路控制；其中：上述第一保護開關包括一PMOS電晶體，上述PMOS電晶體其閘極耦接至上述第一箝位電路之上述輸出節點， 一第一端點連接至上述第一電壓位準，而一第二端點連接至上述保護電路之上述輸出節點；以及上述第二保護開關包括一NMOS電晶體，上述NMOS電晶體其閘極耦接至上述第二箝位電路之上述輸出節點，一第一端點連接至上述第二電壓位準，而一第二端點耦接至上述保護電路之上述輸出節點。
  3. 如申請專利範圍第1項所述之電壓擺幅分解電路，其中：上述第一箝位電路包括一第一閂鎖，上述第一閂鎖用以基於上述輸入節點電壓鎖住上述第一閂鎖之一輸出節點於一參考電壓位準與上述第二電壓位準之一者，其中上述參考電壓位準低於上述第一電壓位準；上述第一閂鎖包括一對NMOS電晶體，其中每一NMOS電晶體之閘極耦接至另一NMOS電晶體之第一端點，於上述NMOS電晶體對中的每一電晶體之第二端點經由上述第一閂鎖之上述輸出節點而耦接在一起；上述第一箝位電路更包括耦接至上述第一閂鎖之上述輸出節點之一第三閂鎖，其中上述第三閂鎖用以基於上述第一閂鎖之上述輸出節點電壓，鎖住上述第三閂鎖之一輸出節點於上述參考電壓位準與上述第一電壓位準之一者；上述第三閂鎖包括一對NMOS電晶體，其中每一NMOS電晶體之閘極耦接至另一NMOS電晶體之第一端點，於上述NMOS電晶體對中的每一電晶體之第二端點經由上述第一箝位電路之上述輸出節點而耦接在一起；上述第二箝位電路包括一第二閂鎖，上述第二閂鎖用 以基於上述輸入節點電壓鎖住上述第二閂鎖之一輸出節點於上述第一電壓位準與一第三電壓位準之一者，其中上述第三電壓位準高於上述第二電壓位準；上述第二閂鎖包括一對PMOS電晶體，其中每一PMOS電晶體之閘極耦接至另一PMOS電晶體之第一端點，於上述PMOS電晶體對中的每一電晶體之第二端點經由上述第二閂鎖之上述輸出節點耦接在一起；上述第二箝位電路更包括耦接至上述第二閂鎖之上述輸出節點之一第四閂鎖，其中上述第四閂鎖用以基於上述第二閂鎖之上述輸出節點電壓，鎖住上述第四閂鎖之一輸出節點於上述第二電壓位準與上述第三電壓位準之一者；上述第四閂鎖包括一對PMOS電晶體，其中每一PMOS電晶體之閘極耦接至另一PMOS電晶體之第一端點，於上述PMOS電晶體對中的每一電晶體之第二端點經由上述第二箝位電路之上述輸出節點耦接在一起；以及其中上述輸入節點之電壓變化介於上述參考電壓位準與上述第三電壓位準之間。
  4. 如申請專利範圍第1項所述之電壓擺幅分解電路，更包括：一第三箝位電路，其用以當上述第一箝位電路之上述輸出節點電壓高於上述第三電壓位準時，箝制上述第三箝位電路之一輸出節點電壓於上述第三電壓位準，其中上述第三電壓位準低於上述第一電壓位準；以及一第四箝位電路，其用以當上述第一箝位電路之上述輸出節點電壓高於一第四電壓位準時，箝制上述第四箝位 電路之上述輸出節點電壓於上述第四電壓位準，其中上述第四電壓位準高於上述第三電壓位準但低於上述第一電壓位準。
  5. 如申請專利範圍第1項所述之電壓擺幅分解電路，更包括：一第三箝位電路，其用以當上述第二箝位電路之上述輸出節點電壓高於一第三電壓位準時，箝制上述第三箝位電路之一輸出節點電壓於上述第三電壓位準，其中上述第三電壓位準高於上述第二電壓位準；以及一第四箝位電路，其用以當上述第二箝位電路之上述輸出節點電壓低於一第四電壓位準時，箝制上述第四箝位電路之一輸出節點電壓於上述第四電壓位準，其中上述第四電壓位準高於上述第三電壓位準且高於上述第二電壓位準。
  6. 一種電壓擺幅分解電路，包括：一第一閂鎖，包括一第一NMOS電晶體與一第二NMOS電晶體，其中上述第一NMOS電晶體的閘極耦接至上述第二NMOS電晶體的第一端點，上述第二NMOS電晶體的閘極耦接至上述第一NMOS電晶體的第一端點，且經由上述第一閂鎖之一輸出節點，上述第一NMOS的第二端點耦接至上述第二NMOS電晶體的第二端點；一第二閂鎖，包括一第一PMOS電晶體與一第二PMOS電晶體，其中上述第一PMOS電晶體的閘極耦接至上述第二PMOS電晶體之第一端點，上述第二PMOS電晶體的閘極耦接至上述第一PMOS的第一端點，且經由上述上述第 二閂鎖之一輸出節點，上述第一PMOS電晶體的第二端點耦接至上述第二PMOS電晶體的第二端點；以及一保護模組，包括一第三NMOS電晶體與一第三PMOS電晶體，其中上述第三PMOS電晶體的閘極耦接至上述第一閂鎖之上述輸出節點，上述第三PMOS電晶體的第一端點耦接至上述第一NMOS電晶體的第一端點，上述第三NMOS電晶體的閘極耦接至上述第二閂鎖之上述輸出節點，上述第三NMOS電晶體的第一端點耦接至上述第二PMOS電晶體的第一端點，以及經由上述保護模組之一輸出節點，第三NMOS電晶體的第一端點耦接至第三PMOS電晶體的第一端點。
  7. 如專利申請範圍第6項所述之電壓擺幅分解電路，其中上述第三PMOS電晶體之第二端點連接至上述第一電壓位準，上述第三NMOS電晶體之第二端點連接至高於上述第一電壓位準的上述第二電壓位準，以及上述第一NMOS電晶體之第二端點與上述第一PMOS電晶體之第二端點耦接至上述電路之一輸入節點；其中更包括：一第三閂鎖，其包括一第四NMOS電晶體與一第五NMOS電晶體，其中上述第四NMOS電晶體的閘極耦接至上述第五NMOS電晶體的第一端點，上述第五NMOS電晶體的閘極耦接至上述第四NMOS電晶體的第一端點，經由上述第三閂鎖之一輸出節點，上述第四NMOS電晶體的第二端點耦接至上述第五NMOS電晶體的第二端點；一第四閂鎖，其包括一第四PMOS電晶體與一第五PMOS電晶體，其中上述第四PMOS電晶體的閘極耦接至 上述第五PMOS電晶體的第一端點，上述第五PMOS電晶體的閘極耦接至上述第四PMOS電晶體的第一端點，經由上述第四閂鎖之一輸出節點，上述第四PMOS電晶體的第二端點耦接至上述第五PMOS電晶體的第二端點；一第五閂鎖，其包括一第六NMOS電晶體與一第七NMOS電晶體，其中上述第六NMOS電晶體的閘極耦接至上述第七NMOS電晶體的第一端點，上述第七NMOS電晶體的閘極耦接至上述第六NMOS電晶體的第一端點，經由上述第五閂鎖之一輸出節點，第六NMOS電晶體的第二端底耦接至上述第七NMOS電晶體的第二端點；以及一第六閂鎖，其包括一第六PMOS電晶體與一第七PMOS電晶體，其中上述第六PMOS電晶體的閘極耦接至上述第七PMOS電晶體的第一端點，上述第七PMOS電晶體的閘極耦接至上述第六PMOS電晶體的第一端點，經由上述第六閂鎖之一輸出節點，上述第六PMOS電晶體的第二端點耦接至上述第七PMOS電晶體的第二端點；其中上述第七NMOS電晶體的第一端點與上述第六PMOS電晶體的第一端點耦接至上述第三閂鎖與上述第四閂鎖之一者之輸出節點；其中上述電路之上述輸入節點電壓變化介於一參考電壓位準與上述第三電壓位準之間，其中上述參考電壓位準低於上述第一電壓位準，以及上述第三電壓位準高於上述第二電壓位準。
  8. 如專利申請範圍第6項所述之電壓擺幅分解電路，更包括： 一第三閂鎖，其包括一第四NMOS電晶體與一第五NMOS電晶體，其中上述第四NMOS電晶體的閘極耦接至上述第五NMOS電晶體的第一端點，上述第五NMOS電晶體的閘極耦接至上述第四NMOS電經體的第一端點，以及經由上述第三閂鎖之輸出節點，上述第四NMOS電晶體的第二端點耦接至上述第五NMOS電晶體的第二端點；一第四閂鎖，其包括一第四PMOS電晶體與一第五PMOS電晶體，其中上述第四PMOS電晶體的閘極耦接至上述第五PMOS電晶體的第一端點，上述第五PMOS電晶體的閘極耦接至上述第四PMOS電晶體的第一端點，以及經由上述第四閂鎖之一輸出節點，上述第四PMOS電晶體的第二端點耦接至上述第五PMOS電晶體的第二端點；一第五閂鎖，其包括一第六NMOS電晶體與一第七NMOS電晶體，其中上述第六NMOS電晶體的閘極耦接至上述第七NMOS電晶體的第一端點，上述第七NMOS電晶體耦接至上述第六NMOS電晶體的第一端點，經由上述第五閂鎖之一輸出節點，上述第六NMOS電晶體的第二端點耦接至上述第七NMOS電晶體第二端點；以及一第六閂鎖，其包括一第六PMOS電晶體與一第七PMOS電晶體，其中上述第六PMOS電晶體的閘極耦接至上述第七PMOS電晶體的第一端，上述第七PMOS電晶體的閘極耦接至上述第六PMOS的第一端，以及經由上述第六閂鎖之一輸出節點，上述第六PMOS電晶體的第二端點耦接至上述第七PMOS電晶體的第二端點；其中上述第七NMOS電晶體的第一端點與上述第六 PMOS電晶體的第一端點耦接至上述第三閂鎖與上述第四閂鎖之一者之上述輸出節點；其中上述第三PMOS電晶體的第二端點連接至上述第一電壓位準，上述第三NMOS電晶體的第二端點連接至高於上述第一電壓位準之上述第二電壓位準，上述第一NMOS電晶體的第二端點與上述第一PMOS電晶體的第二端點各自連接至上述電路之一輸入節點；其中上述電路之上述輸入節點之電壓變化介於上述參考電壓位準與上述第三電壓位準之間，其中上述參考電壓位準低於上述第一電壓位準，且上述第三電壓位準高於上述第二電壓位準。
  9. 一種電壓擺幅分解方法，包括：提供一輸入訊號，其電壓變化於上述第一電壓位準與上述第二電壓位準之間，其中上述第一電壓位準低於上述第二電壓位準；產生一第一訊號，其電壓變化於上述第一電壓位準與上述第三電壓位準之間，其中上述第三電壓位準高於上述第一電壓位準且低於上述第二電壓位準，上述第一訊號基於上述輸入訊號而產生；產生一第二訊號，其電壓變化於上述第四電壓位準與上述第二電壓位準之間，其中上述第四電壓位準高於上述第一電壓位準且低於上述第三電壓位準，上述第二電壓位準基於上述輸入訊號而產生；以及根據上述第一訊號與上述第二訊號選擇性設定一第三訊號至上述第三電壓位準與上述第四電壓位準之一者。
  10. 如專利申請範圍第9項所述之電壓擺幅分解方法，更包括；根據上述第一訊號，產生一第四訊號，其電壓變化於上述第一電壓位準與上述第四電壓位準之間，其中當上述輸入訊號高於上述第四電壓位準時，上述第四訊號被箝制於上述第四電壓位準；以及根據上述第二訊號，產生一第五訊號，其電壓變化介於上述第三電壓位準與上述第二電壓位準之間，其中當上述輸入訊號低於上述第三電壓位準時，上述第五訊號被箝制於上述第三電壓位準。
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