TWI496159B - 三端多重時間可程式化記憶體位元格及陣列架構 - Google Patents

Description

三端多重時間可程式化記憶體位元格及陣列架構

本發明係關於多重時間可程式化記憶體位元格及陣列架構之領域。

用於諸如可抹除可程式化唯讀記憶體(EPROM)之典型非揮發性記憶體架構裝置通常很複雜，且需要複雜驅動及電源電路。

已開發包括雙穩態懸臂之多重時間可程式化(MTP)記憶體位元格，以便降低大陣列非揮發性記憶體所需之驅動及電源電路。懸臂設計之雙穩態係利用定位於懸臂任一側之啟動電極接觸表面處之附著力而實現。一旦該懸臂與此等啟動電極之任一者接觸，其將保持於此位置，直至此等附著力被來自位於該懸臂之相對側上之啟動電極之靜電引力克服，在此刻該懸臂朝向此吸引電極移動，直至其接觸此電極。與基於習知半導體的記憶體單元比較，此等裝置具有優勢，原因在於其可作為非揮發性記憶體操作，而無需支援電源。

然而，此等裝置亦具有缺點，因為其程式設計之控制可能很複雜。此外，此等雙穩態懸臂之切換速度將依賴施加於該懸臂與兩個啟動電極之一者之間的電壓。電壓越高產生的靜電力越大，藉此促使該懸臂更迅速地朝向該啟動端移動。當該懸臂接觸啟動端時，電流將自該懸臂傳遞至啟動電極。相應地，如果施加於該啟動電極之電壓較高，則所得電流亦可能較高。

橋接該懸臂與該啟動電極之高電流可致使該懸臂及/或該啟動電極損壞。在某些情況中，電流可將此等兩個元件焊接在一起，以致不可能有進一步之移動及程式設計，藉此顯著地破壞記憶體位元格。

相應地，對一簡單三端多重時間可程式化記憶體位元格及陣列架構存在明確需求，其可防止在該懸臂與啟動電極之間傳送電流過高，同時確保可靠操作。

為了解決與先前技術關聯之該等問題，本發明提供一種3端MTP非揮發性記憶體位元格，其包括：一程式電極；一抹除電極；一懸臂電極，其連接至一定位於該程式電極與該抹除電極之間之雙穩態懸臂；及切換裝置，其連接至該程式電極，該程式電極經佈置以將一電壓電位施加於該程式電極，或以偵測或以防止電流從該懸臂流至該程式電極。

該切換裝置可包括一開關，其具有一第一節點、一第二節點及一控制節點，其中將電壓施加於該控制節點以啟動該開關，以在該第一節點與該第二節點之間提供一連接。該切換裝置可包括一電晶體。該切換裝置可包括一N型金氧半導體(NMOS)電晶體。該切換裝置可包括一P型金氧半導體(PMOS)電晶體。該切換裝置可包括一傳導閘。該切換裝置可包括一微機電系統(MEMS)開關。

本發明之非揮發性記憶體位元格之雙穩態懸臂、抹除電極及程式電極可封閉於一密封空腔中。在一密封空腔環境中，該雙穩態懸臂、該抹除電極及該程式電極之表面受到保護，以避免外部潛在降級環境影響。

本發明另外提供一種程式設計以上非揮發性記憶體位元格之方法。該方法包括如下步驟：大體上降低在該懸臂電極與該抹除電極之間之電位差；在該懸臂與該切換裝置之一側之間施加一電位差；臨時打開該切換裝置以在該懸臂與該程式電極之間產生一電位差，其中該電位差足以使該懸臂能夠接觸該程式電極；及在該懸臂接觸該程式電極之前關閉該切換裝置。

本發明更提供一種判定以上非揮發性記憶體位元格是否處於一程式化狀態之方法，該方法包括如下步驟：在該懸臂與該切換裝置之一側之間施加一電位差；臨時打開該切換裝置以在該懸臂與該程式電極之間產生一電位差；及感測該電流(如果有)流經該切換裝置，以便判定該懸臂是否與該程式電極相接觸。

本發明更提供一種抹除以上非揮發性記憶體位元格之方法，該方法包括如下步驟：大體上降低在該懸臂電極與該程式電極之間之電位差；及在該懸臂與該抹除電極之間施加一電位差，其中該電位差足以使該懸臂能夠接觸該抹除電極。

本發明更提供一記憶體陣列，其至少包括一非揮發性記憶體位元格，如以上所界定。

應瞭解，本發明提供優於該先前技術之若干優點。舉例而言，本發明之位元格導致一比先前技術陣列更簡單、更小且製造費用更低之陣列。

熟習此項技術者自以下圖式、說明及申請專利範圍將顯而易見本發明之重要技術優點。

參見第1圖，現將說明本發明之一具體實施例。本發明之三端多重時間可程式化記憶體位元格1包括一抹除電極2、一程式電極4、一連接至一位於該抹除電極2與該程式電極4之間之可移動懸臂5的懸臂電極3，以及切換裝置6，其連接至該程式電極4。該切換裝置6包括一具有一第一節點7、一第二節點8及一控制節點9之開關，其中電壓施加於該控制節點以啟動該開關以便在該第一節點與該第二節點之間提供一連接。該第一節點7連接至該程式電極4。

該抹除電極2、程式電極4、懸臂電極3及該懸臂5係由一適當導電材料製成。該懸臂5與該程式電極4之該等接觸區域係導電的，其允許將電荷自該懸臂5傳送至該程式電極4，或反之亦然。該懸臂5與該抹除電極2之接觸區域係電性絕緣的，或僅該抹除電極之接觸區域電性絕緣，或僅該懸臂與該抹除電極接觸之區域係電性絕緣的，以便防止電荷自該懸臂5傳送至該抹除電極2，或反之亦然。

該懸臂5可自其中該懸臂5與該程式電極4相接觸之一位置，移動至其中該懸臂5與該抹除電極2接觸之一位置。當該懸臂5與該抹除電極2或該程式電極4接觸時，該懸臂5藉由附著力保持於原位。為了克服此等機械力，藉由將特定電壓施加於該抹除電極2、程式電極4及懸臂電極3而產生靜電力。

現在，參考第2a圖、第2b圖、第2c圖及第2d圖，將說明該3端MTP記憶體位元格之若干具體實施例。已經使用一N型金氧半導體電晶體11、一P型金氧半導體電晶體12、一傳導閘13，及一微機電系統開關14，分別實施第2a圖、第2b圖、第2c圖及第2d圖之位元格中之切換裝置。

當將N型金氧半導體電晶體11(第2a圖)、P型金氧半導體電晶體12(第2b圖)或傳導閘13(第2c圖)用作切換裝置時，此等電晶體之源極/汲極接面將充當該切換裝置之該第一節點及該第二節點，且此等電晶體之閘極將充當該切換裝置之控制節點。此外，當使用P型金氧半導體電晶體時，與該等N型金氧半導體電晶體之控制訊號之極性相比，該閘極上之控制訊號之極性必須反向。類似地，當將傳導閘13用作切換裝置時，具有相對極性之兩個控制訊號必須施加於該等N型金氧半導體及P型金氧半導體電晶體之閘極。

當將一微機電系統開關14(第2d圖)用作切換裝置時，該懸臂連接將充當該切換裝置之第二節點，當程式化時該懸臂將著落於其上之接觸電極將充當該切換裝置之第一節點，且用於啟動該開關之牽入電極將充當該切換裝置之控制節點。

現在，參考第1圖及第3圖，現將說明第1圖之位元格1之操作。在操作過程中，第1圖之位元格1具有兩個不同狀態。該第一狀態係一程式化狀態。當該懸臂5接觸該程式電極4時，該位元格1被稱為處於該程式化狀態。此狀態藉由將一電位差(通常在1伏特至20伏特之範圍中，正或負)施加於該懸臂電極3與該程式電極4之間而實現。此外，在該懸臂電極3與該抹除電極2之間之電位差足夠降低，以便最小化將該懸臂5拉向該抹除電極2之靜電力。施加此等特定電壓導致產生一淨靜電力，其將該懸臂5拉向該程式電極4。

如果該懸臂5接觸該程式電極4，則在該懸臂電極3與該程式電極4之間之電位差降低至零，因為該等接觸表面係導電的。此將致使將該懸臂5拉向該程式電極4之靜電力減小。

然而，當該懸臂5開始與該程式電極4接觸時，可能發生一個問題。接觸時，一大電流可能流經該懸臂5及該接觸區域。該過大電流可能損壞該懸臂5及/或該程式電極4之接觸區域。為了避免此過量電荷傳送，在該懸臂5與該程式電極4之接觸區域之間開始接觸之前，必須移除該懸臂電極3與該程式電極4之間之電位差。然而，如果此電位差移除過快，則該懸臂5將不會獲得足夠的動量，以使其到達該程式電極4之接觸區域，藉此導致該裝置之程式設計故障。如以下將說明，此問題已藉由本發明之架構而克服。

該位元格1之第二狀態係一抹除狀態。當該懸臂不接觸該程式電極4時，該位元格1被稱為處於該抹除狀態。

較佳地，該抹除狀態藉由使該懸臂5相對該抹除電極2保持於原位而實現。此狀態藉由將一電位差(通常在1伏特至20伏特之範圍中，正或負)施加於該懸臂電極3與該抹除電極2之間而實現。此外，在該懸臂電極3與該程式電極4之間之電位差被足夠降低，以便最小化將該懸臂5拉向該程式電極4之靜電力。施加此等特定電壓導致產生一淨靜電力，其將該懸臂5拉向該抹除電極2。

因為該懸臂5及該抹除電極2之接觸區域係非導電的，所以在該懸臂5接觸該抹除電極2之前，將不必移除該抹除電壓。相應地，該抹除訊號之時序之重要程度將低於該程式設計訊號之時序。應瞭解，如果該懸臂5及該抹除電極2之接觸區域係導電的，則對該抹除訊號之時序需要一類似於針對該程式設計電壓之控制。在此種情況下，在該懸臂5接觸該抹除電極2之前，亦需要移除該懸臂電極3與該抹除電極2之間之電位差。

現在，參考第4圖，現將說明根據本發明之一記憶體陣列之架構。如從第4圖中可見，複數個記憶體位元格1(如參考第1圖、第2圖及第3圖所說明的)佈置於一位元格陣列10中。在此特定具體實施例中，N型金氧半導體電晶體11已經用作該等MTP位元格中之切換裝置。該陣列10之一列中每一位元格1之每一抹除電極2連接至相同抹除線(即ER[0]至ER[3])。同樣，該陣列10之每一位元格1之每一程式電極4連接至一N型金氧半導體電晶體11之一側(即該源極或該汲極)。該陣列10之一行中所有電晶體11之另一側(即該汲極或該源極)連接至相同位元線(即BL[0]至BL[3])。該陣列10之一列中每一電晶體11之間極連接至相同字線(即WL[0]至WL[3])。最後，該陣列10中每一位元格1之懸臂電極3連接至一接地電位。

應瞭解，如果第2圖之任何替代位元格具體實施例用於該記憶體陣列，則可能需要反轉該等控制訊號WL[0]至WL[3]之極性。同樣，儘管第3圖中所示之記憶體陣列係一4x4陣列，但是應瞭解，該陣列可為任何適當大小。

以下第5圖、第6圖、第7圖及第8圖之詳細說明描述操作(讀取、寫入、抹除)第4圖中所示之記憶體陣列所需之控制訊號。如果第2圖之任何替代位元格具體實施例用於該陣列，則可能需要將該等控制訊號之極性反轉。

現在，參考第4圖及第5圖，現將說明根據本發明之一陣列之讀取操作。該陣列中任何特定位元格1之狀態，可藉由將一參考電壓施加於該位元線，及感測流入該位元線之所得電流判定。

在該讀取操作期間，每一列之抹除線將設定為一接近該接地電位之電位，藉此消除意外抹除任何位元格1之可能性。當將讀取一目標位元格1時，將一較小參考電壓施加於與該特定位元格1關聯之位元線。然後，立即將與該目標位元格1關聯之列之字線設定為一足夠高的電位，以打開與該等目標列關聯之該等N型金氧半導體電晶體11，同時該陣列10每隔一列之字線保持在一接近該接地電位之電位，以確保此等電晶體11保持關閉狀態。

在該目標列之該等電晶體11打開期間，透過該目標位元格1及該關聯電晶體11流入該位元線之電流將使用二感測放大器(未顯示)，或適合用於感測該電流之其他裝置感測。如果該懸臂5不接觸該程式電極4(即，該記憶體位元格1處於一抹除狀態)，將無電流穿過該電晶體11，且因此，將該感測放大器感測不到電流。相反，如果該懸臂5接觸該程式電極4(即，該記憶體位元格1處於一程式化狀態)，該感測放大器將感測到一電流(通常在10奈安培至10毫安培之範圍中)。

在該讀取操作期間，該參考電壓之一部分施加於該位元格1之程式電極4。如果被讀取之位元格1處於抹除狀態，則存在一非常小之靜電力作用於該懸臂5之上，此將該懸臂5拉向該程式電極4。因此，很重要之一點在於，在該讀取操作期間施加於該位元線1之參考電壓應足夠小，以便不會產生一能夠移動與該程式電極4接觸之懸臂5之靜電力。較佳地，該參考電壓在50毫伏特至1伏特之範圍中。同時，此較小參考電壓將限制可流經該懸臂5及該程式電極4之接觸區域之電流。

現在，參考第6圖，現將說明根據本發明之抹除操作。如上所述，該陣列10之懸臂5處於接地電位。為了抹除該陣列之一目標列，將一足夠高電位(該抹除電壓)施加於該目標列之抹除線，同時該陣列10之剩餘列之該等抹除線之電位保持在一接近該接地電位之電位。

該目標列通常將包括程式化及抹除之位元格1。如上所述，處於該程式化狀態之該等位元格1將具有懸臂5，該懸臂5接觸其各自程式電極4。當該抹除電壓施加於該目標列之抹除電極2時，該目標列中之該等懸臂5將經受一淨靜電力，此力將該等懸臂移向該抹除電極2。相應地，該目標列中之此等位元格1將被抹除。類似地，對於該目標列中已處於抹除狀態之位元格1，該所得淨靜電力將只是拉動該等懸臂5，使其更緊密地靠近該抹除電極，且此等位元格將保持於抹除狀態。

非目標列中之位元格1將使其抹除電極2處於一接近該接地電位之電位(與該等懸臂5之電位相同)。相應地，將無淨靜電力作用在該等懸臂5上，且此等懸臂將保持於其程式化或抹除狀態。

現在，參考第7圖，現將說明根據本發明之寫入操作。在該寫入程序期間，一足夠高電位(該程式設計電壓)施加於與將程式化之目標位元格1關聯之位元線。藉由將一足夠高電位施加於該關聯目標位元格1之字線，打開與該目標位元格1相關聯之電晶體11。此將導致將該程式設計電壓施加於該目標位元格1之程式電極。可藉由將該程式設計電壓施加於該等相應位元線，同時程式化與該目標列相同之列中之多個位元格1。該程式設計電壓不得施加於一已程式化之記憶體位元格，原因在於該所得電流可能損壞該懸臂5及該程式電極4之接觸區域。因此在寫入之前，必須已知該位元格之邏輯狀態。或者，該等位元格1在每一寫入操作之前可經歷一抹除操作，類似於電子可抹除可程式化唯讀記憶體(EEPROM)或快閃記憶體。

當程式化一位元格1中之一懸臂5時，必須避免一高電流穿過該懸臂5及該該程式電極4之接觸區域，以便保護該懸臂5及該程式電極4之完整性。此藉由在該懸臂接觸該程式電極4之前關閉該電晶體11而實現。

第7圖中展示了在一程式設計操作期間該陣列中各種訊號之時序。該陣列10之所有抹除線保持於一接近該接地電位之電位，以避免抹除該等位元格1之任一者。在該寫入週期之開始處，可將所有位元格1之該等程式電極4上之電壓重置至一接近該接地電位之電位，藉由第7圖中之期間1指示。此藉由如下方式實現：在藉由將一足夠高之電壓施加於該陣列10之該等字線而打開該等電晶體11之前，將該等位元線上之電位設置為接近該接地電位。已經重置該等程式電極4上之電壓之後，藉由將一接近該接地電位之電位施加於該陣列10之該等字線而關閉該等電晶體。此步驟確保該等位元格1之所有電極(程式、抹除及懸臂)處於同一電位，此可避免任何位元格之意外程式設計。此期間係可選的，且可能不需要。

下一步，該程式設計電壓施加於與待程式化之目標列中該等位元格1關聯之該等位元線。然後，藉由將一足夠高之電壓施加於該關聯字線，打開該目標列之電晶體。在第7圖中，此步驟展示為期間82，且將導致將該程式設計電壓施加於該等目標位元格1之該等程式電極4。因此，該等目標位元格1之該等懸臂5經受一靜電力，此力將該等懸臂5拉離該抹除電極2且將其移向該等程式電極4。

在該等懸臂5與該等程式電極4接觸之前，必須藉由將一接近該接地電位之電位施加於該關聯字線，關閉該目標列之該等電晶體11。在第7圖中，此步驟展示為期間83。因為該等懸臂5已蓄積動量，其將繼續朝向該等程式電極4移動，直至其與該等程式電極4接觸。此時，因為該等關聯電晶體11關閉，所以無直流電流流經該等懸臂5或該等程式電極4之接觸區域。除已藉由該等懸臂5蓄積之動量之外，將有又一靜電力將該等懸臂5拉向該等程式電極4。此靜電力係由於該等程式電極4上之剩餘電壓而產生。

當該電晶體11在第7圖中之期間82結束處關閉時，因為電荷注入，該目標位元格1之程式電極4上之電壓初始將降低數量△V。當該電晶體11在第7圖中之期間83開始處剛關閉時儲存於該程式電極4之電容上之總電荷Q可顯示為：Q =(C _{CANT 0} +C _{JUNCTION 0} )*(V _{PROGRAM .} -△V )

其中，C_CANT0O 係在第7圖中之期間83開始處該懸臂5與該程式電極4之間的電容，C_JUNCTION0 為在第7圖中之 期間83開始處該電晶體11之接面電容，且V_ROGRAM 為在第7圖中之期間82內施加於該程式電極之初始程式設計電壓。當該懸臂5繼續朝向該程式電極4移動時，在該懸臂5與該等程式電極4之間之電容增加。因為該電晶體11關閉，無電荷可透過該電晶體11洩漏，且該程式電極4上之電壓V_PR 將被降低至：V _PR =((C _{CANT 0} +C _{JUNCTION 0} )/(C _{CANT 1+} C _{JUNCTION 1} ))*(V _PROGRAM -△V )|

其中，C_CANT1 係當該懸臂朝向該程式電極4移動時該懸臂5與該程式電極4之間之增加電容，且C_JUNCTION1 係在期間83內該等電晶體之接面電容。由於C_CANT1 在期間83內增加，在此期間內，該程式設計電極上之電壓將降低。在該程式設計電極上該降低之電壓亦導致該電晶體11之接面電容C_JUNCTION1 之增加，藉此進一步降低該程式設計電極上之電壓V_PR 。相應地，在第7圖中之期間83內，該程式電極4上之電壓V_PR 將繼續產生一靜電力，此力將作用於該懸臂上以進一步將其移向該程式電極4。

當該懸臂在第7圖中期間83之結束處最終接觸該程式電極4時，剩餘電壓快速下降至零，原因在於該等電容透過該懸臂5及該程式電極4之接觸區域放電。

與不應程式化之目標列中之該等位元格1相關聯之該等位元線保持在一接近該接地電位之電位。當目標列之電晶體11打開時，此可確保此等位元格之該等程式電極4接近該接地電位。因此，將最小靜電力作用在此等位元格之該等懸臂上或其上無靜電力，且此等懸臂將保持於其目前 狀態。

同時，與該選定位元格1相同行中之該等記憶體位元格1需要使其程式電極設定為一接近該接地電位之電位，以便避免被程式化。此藉由確保未與該目標列相關聯之所有字線保持在一接近該接地電位之電位而實現。此將導致該等非目標列之該等電晶體11保持關閉。此等電晶體11之隔離必須足夠，以避免在將該程式設計電壓施加於該關聯位元線期間，透過該關閉的電晶體對該等程式電極4充電。

現在，參考第8圖，現將說明根據本發明之一替代寫入操作。該陣列10之所有抹除線保持在一接近該接地電位之電位，以避免抹除該等位元格1之任一者。在該寫入週期之開始處，所有位元格1之該等程式電極4上之該等電壓可重置至一接近該接地電位之電位，如第8圖中之期間81所指示。此藉由如下方式實現：在藉由將一足夠高之電壓施加於該陣列10之該等字線而打開該等電晶體11之前，將該等位元線上之電位設置為接近該接地電位。重置該等程式電極4上之電壓之後，僅該等非目標列之電晶體藉由將一接近該接地電位之電位施加於該陣列10之該等關聯字線而關閉。此步驟確保該等位元格之所有電極(程式、抹除及懸臂)處於同一電位，且避免任何位元格之意外程式設計。此期間係可選的，且對於該等非目標列可能不需要。

下一步，該程式設計電壓施加於與待程式化之目標列 中該等位元格1關聯之該等位元線。由於與該目標列關聯之該等電晶體11自期間81後仍然打開，故將該程式設計電壓立即施加於該等目標位元格1之該等程式電極4。在第8圖中，此步驟展示為一期間82。因此，該等目標位元格1之該等懸臂5立即經受一靜電力，此力將拉動此等懸臂5離開該抹除電極2，且將其移向該等程式電極4。

在該等懸臂5與該等程式電極4接觸之前，必須藉由將一接近該接地電位之電位施加於該關聯字線，關閉該目標列之該等電晶體11。在第8圖中，此步驟展示為期間83。因為該等懸臂5已蓄積動量，且又一靜電力仍然拉動如上所述之該等懸臂，該等懸臂將繼續朝向該等程式電極4移動，直至其與該等程式電極4接觸。在此處，因為該等關聯電晶體11關閉，所以無直流電流可流經該等懸臂5或該等程式電極4之接觸區域。

現在，參考第9圖，展示根據本發明之一具體實施例之一3端MTP記憶體位元格結構20之雙穩態懸臂26、抹除電極28及程式電極25元件之橫截面視圖，該3端MTP記憶體位元格結構20封閉在一密封空腔24中，該密封空腔24整合入一互補金氧半導體製程之後段製程。在此特定具體實施例中，一電性絕緣層27定位於該抹除電極28之底表面處，以便當懸臂26處於抹除狀態時，其將接觸此絕緣層27且防止電流自該懸臂26流至該抹除電極28。亦可能有其他變化以防止此電流流入抹除狀態，例如該懸臂26之頂表面或頂表面之一部分可具有一電性絕緣層，或該抹 除電極28下面之一較小部分可具有一電性絕緣層，或其一組合。

根據經由該等基礎金屬化結構22及連接孔23施加於該懸臂26、程式電極25及抹除電極28之該等電壓，該懸臂26在該程式電極25與該抹除電極28下面之絕緣層27之間的該空腔24中自由移動。此等連接孔23、內嵌於金屬間介電質21中之該等金屬化結構22以及內嵌於金屬間介電質29中之該等金屬化結構(其亦充當抹除電極)係屬於該標準互補金氧半導體後段製程之一部分。第9圖中亦顯示該頂端鈍化層30，其可由二氧化矽及氮化矽層之一組合組成。此鈍化層30用於保護基礎元件，以避免各種外部潛在降級環境影響。

金屬間介電質層29及鈍化層30亦充當該懸臂26在其中駐留的該空腔24之密封層。在一密封空腔環境中，該雙穩態懸臂、該抹除電極及該程式電極之表面受到保護，以避免外部潛在降級環境影響。

儘管已經詳細說明本發明及其優點，但應瞭解，在不背離如藉由該等所附申請專利範圍所界定之本發明精神及範圍之情況下，可對其進行各種變更、替代及修改。即，包含於此應用中之討論意欲充當一基本說明。應瞭解，該特定討論可能未明確說明所有可能具體實施例；許多替代係隱含於其中的。亦可能未完全解釋本發明之一般性質，且可能未明確顯示每一特徵或元件可如何實際上代表一更廣泛的功能或大量替代或等同元件。再次，此等功能或元件隱含地包含於本揭示案中。其中，本發明係使用面向裝置的術語說明，該等裝置之每一元件隱含地執行一功能。本「實施方式」及術語均非意欲限制該等申請專利範圍之範圍。

1．．．位元格

2．．．抹除電極

3．．．懸臂電極

4．．．程式電極

5．．．懸臂

6．．．切換裝置

7．．．節點

8．．．節點

9．．．節點

11．．．電晶體

12‧‧‧電晶體

13‧‧‧傳導閘

14‧‧‧微機電系統開關

20‧‧‧位元格結構

21‧‧‧金屬間介電質

22‧‧‧金屬化結構

23‧‧‧孔

24‧‧‧空腔

25‧‧‧程式電極

26‧‧‧懸臂

27‧‧‧絕緣層

28‧‧‧抹除電極

29‧‧‧金屬間介電質

30‧‧‧鈍化層

81‧‧‧期間

82‧‧‧期間

83‧‧‧期間

為更完整地瞭解本發明及更多特徵及優點，現參考以下結合隨附該等圖式所進行之說明。

第1圖表示根據本發明之一具體實施例之一3端MTP記憶體位元格的示意視圖，其中該切換裝置包括一開關。

第2a圖表示根據本發明之一具體實施例之一3端MTP記憶體位元格的示意視圖，其中該切換裝置包括一N型金氧半導體電晶體。

第2b圖表示根據本發明之一具體實施例之一3端MTP記憶體位元格的示意視圖，其中該切換裝置包括一P型金氧半導體電晶體。

第2c圖表示一3端MTP記憶體位元格之示意視圖，其中該切換裝置包括一傳導閘。

第2d圖表示一3端MTP記憶體位元格之示意視圖，其中該切換裝置包括一微機電系統開關。

第3圖表示根據本發明之一具體實施例之一MTP狀態圖表。

第4圖表示根據本發明之一具體實施例之一3端MTP記憶體陣列架構的示意視圖。

第5圖表示根據本發明之一具體實施例之一用於3端MTP記憶體陣列架構的讀取週期之時序圖。

第6圖表示根據本發明之一具體實施例之一3端MTP記憶體陣列架構的抹除週期之時序圖。

第7圖表示根據本發明之一具體實施例之一3端MTP記憶體陣列架構的寫入週期。

第8圖表示根據本發明之一具體實施例之一3端MTP記憶體陣列架構的一寫入週期之替代時序圖。

第9圖表示根據本發明之一具體實施例之一封閉於一密封空腔中的3端MTP記憶體位元格結構之雙穩態懸臂、抹除電極及程式電極元件之橫截面視圖，該密封空腔整合入一互補金氧半導體製程之後段製程。

1．．．位元格

2．．．抹除電極

3．．．懸臂電極

4．．．程式電極

5．．．懸臂

6．．．切換裝置

7．．．節點

8．．．節點

9．．．節點

Claims (21)

1. 一種用於記憶體位元格之裝置，該裝置包含：一第一金屬間介電層，該第一金屬間介電層具有形成於該第一金屬間介電層中之金屬化結構；一第一電極，該第一電極透過連接貫孔耦接至該等金屬化結構；一第二電極，該第二電極佈置於該第一電極之下，並佈置於該等金屬化結構之上；一絕緣層，該絕緣層佈置於該第一電極上；以及一懸臂電極，該懸臂電極連接至一懸臂，該懸臂定位於一空腔中之該第二電極與該第一電極之間，其中該絕緣層佈置於該懸臂與該第一電極之間，其中該懸臂可在該第二電極與該絕緣層之間移動，且其中該第一電極以垂直於該絕緣層之至少一個側圍住該空腔。
2. 如申請專利範圍第1項所述之裝置，其中該懸臂包含一電氣絕緣部分，在該電氣絕緣部分處該第一電極接觸該懸臂。
3. 如申請專利範圍第1項所述之裝置，更進一步包含連接至該第二電極之一N型金氧半導體電晶體。
4. 如申請專利範圍第1項所述之裝置，更進一步包含連接至該第二電極之一P型金氧半導體電晶體。
5. 如申請專利範圍第1項所述之裝置，更進一步包含連接至該第二電極之一傳導閘。
6. 如申請專利範圍第1項所述之裝置，更進一步包含連接至該第二電極之一開關，該開關包含一第一節點、一第二節點及一控制節點，其中該第一節點連接至該第二電極。
7. 如申請專利範圍第1項所述之裝置，更進一步包含連接至該第二電極之一微機電系統開關。
8. 一種封入密封空腔中之裝置，包含：一第一金屬間介電層，該第一金屬間介電層具有形成於該第一金屬間介電層中之金屬化結構；一第一電極，該第一電極透過連接貫孔耦接至該等金屬化結構；一第二電極，該第二電極佈置於該第一電極之下，並佈置於該等金屬化結構之上；一絕緣層，該絕緣層佈置於該第一電極上；以及一懸臂電極，該懸臂電極連接至一懸臂，該懸臂定位於一空腔中之該第二電極與該第一電極之間，其中該絕緣層佈置於該懸臂與該第一電極之間，其中該懸臂可在該第二電極與該絕緣層之間移動，且其中該第一電極以垂直於該絕緣層之至少一個側圍住該空腔。
9. 如申請專利範圍第8項所述之裝置，其中該懸臂包含一電性絕緣部分，在該電性絕緣部分處該第一電極接觸該懸臂。
10. 如申請專利範圍第8項所述之裝置，更進一步包含連接至該第二電極之一N型金氧半導體電晶體。
11. 如申請專利範圍第8項所述之裝置，更進一步包含連 接至該第二電極之一P型金氧半導體電晶體。
12. 如申請專利範圍第8項所述之裝置，更進一步包含連接至該第二電極之一傳導閘。
13. 如申請專利範圍第8項所述之裝置，更進一步包含連接至該第二電極之一開關，該開關包括一第一節點、一第二節點及一控制節點，其中該第一節點連接至一程式電極。
14. 如申請專利範圍第8項所述之裝置，更進一步包含連接至該第二電極之一微機電系統開關。
15. 如申請專利範圍第8項所述之裝置，其中該密封空腔整合入一互補金氧半導體製程之後段製程(back-end-of-line)。
16. 一種用於記憶體位元格之裝置，包含：一第一金屬間介電層，該第一金屬間介電層具有形成於該第一金屬間介電層中之金屬化結構；一第一電極，該第一電極佈置於該等金屬化結構上面；一第二電極，該第二電極佈置於該第一電極上面，並透過連接貫孔耦接至該等金屬化結構；一絕緣層，該絕緣層佈置於該第二電極上；以及一懸臂電極，該懸臂電極連接至一懸臂，該懸臂定位於一空腔中之該第二電極與該第一電極之間，並在一空腔中，其中該絕緣層佈置於該懸臂與該第二電極之間，其中該懸臂可在該第一電極與該絕緣層之間移動，且其中該第二電極以垂直於該絕緣層之至少一個側圍住該空腔。
17. 如申請專利範圍第16項所述之裝置，更進一步包含佈 置於該懸臂上之一電性絕緣層。
18. 如申請專利範圍第16項所述之裝置，其中該空腔密合並整合入一互補金氧半導體製程之後段製程。
19. 如申請專利範圍第16項所述之裝置，更進一步包含一第二金屬間介電層，該第二金屬間介電層佈置於該第二電極上面並密封該空腔。
20. 如申請專利範圍第19項所述之裝置，更進一步包含一保護層，該保護層佈置於該第二金屬間介電層上面。
21. 如申請專利範圍第20項所述之裝置，其中該保護層包含由以下材料組成之群組中所選擇出之一材料：二氧化矽與氮化矽。