JP5568481B2 - ３端子の複数回プログラム可能なメモリのビットセル及びアレイ構成 - Google Patents

Description

本発明は、複数回プログラム可能なメモリのビットセル及びアレイ構成に関する。

ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）のようなデバイスにおいて用いられる典型的な不揮発性メモリの構成はしばしば複雑であり、複雑な駆動機構及び電源回路を必要とする。

複数回プログラム可能な（Multiple-Time Programmable（ＭＴＰ））メモリのための、双安定カンチレバーを備えたビットセルは、不揮発性メモリの大きいアレイで必要とされる駆動及び電源回路を削減するために開発されてきた。カンチレバー設計の双安定性は、カンチレバーのいずれかの側に置かれた活性化電極の接触面での付着力を用いることにより達成される。カンチレバーが活性化電極のいずれかに接触すると、カンチレバーの反対側に設置された活性化電極からの静電気的な吸引力が付着力を超えてカンチレバーがこの電極に接触するまでこの吸引力に向って動くまで、カンチレバーはこの位置にとどまる。このようなデバイスは、従来の半導体ベースのメモリセルに比較して、電源供給のサポートの必要性なしに不揮発性メモリとして動作できるという利点を有する。

しかしながら、このようなデバイスはまた、プログラム制御が複雑になり得るという欠点を有する。さらに、双安定性カンチレバーの切換速度は、カンチレバーと２つの活性化電極のうちの１つとの間に印加される電圧に依存する。電圧が高いほど、大きい静電力を引き起こし、これにより、カンチレバーはより早く活性化端子に向けさせる。カンチレバーが活性化端子に接触するとき、カンチレバーから活性化端子に電流が流れる。従って、活性化電極に印加される電圧が高いと、結果として得られる電流もまた高くなるだろう。

カンチレバーと活性化電極とを橋渡しする電流が高いと、カンチレバー及び／又は活性化電極が損傷する可能性がある。いくつかの状況下においては、当該電流は、さらなる移動及びプログラムが不可能であるようにこれらの２つの素子を互いに溶着する場合もあり、これにより、メモリのビットセルは事実上、破壊される。

従って、カンチレバーと活性化電極との間に過大電流が流れることを防止し、信頼できる動作を確立する、簡単な、３端子の複数回プログラム可能なメモリのビットセル及びアレイ構成に対するニーズがある。

従来技術に関係する課題を解決するために、本発明は、３端子のＭＴＰ不揮発性メモリのビットセルを提供し、ビットセルは、プログラム電極と、消去電極と、プログラム電極と消去電極との間に置かれた双安定カンチレバーに接続されたカンチレバー電極と、プログラム電極上に電圧電位を印加し、若しくは、カンチレバーからプログラム電極への電流の流れを検出し又は防止するように設けられ、プログラム電極に接続された切換手段とを備える。

切換手段は、第１の電極と、第２の電極と、制御電極とを有するスイッチを備えてもよく、第１のノードと第２のノードとの間を接続するようにスイッチを活性化するように、制御ノードに電圧が印加される。切換手段はトランジスタを備えてもよい。切換手段はＮＭＯＳトランジスタを備えてもよい。切換手段はＰＭＯＳトランジスタを備えてもよい。切換手段はパスゲートを備えてもよい。切換手段はＭＥＭＳスイッチを備えてもよい。

本発明の不揮発性メモリのビットセルの双安定カンチレバーと、消去電極と、プログラム電極とは、密閉されたキャビティに封入されてもよい。密閉されたキャビティの環境において、双安定カンチレバーと、消去電極と、プログラム電極との表面は、劣化させる可能性のある外部の環境の効果から保護される。

本発明はさらに、上記不揮発性メモリのビットセルをプログラムする方法を提供する。この方法は、カンチレバー電極と消去電極との間の電位差を実質的に減少させるステップと、カンチレバーと、切換手段の一方の側との間に電位差を印加するステップと、一時的に切換手段をオンして、カンチレバーとプログラム電極との間に、カンチレバーがプログラム電極に接触できるようにするために十分な電位差を生じさせるステップと、カンチレバーがプログラム電極に接触する前に切換手段をオフするステップとを備える。

本発明はさらに、上記不揮発性メモリのビットセルがプログラムされた状態にあるかを決定する方法を提供する。この方法は、カンチレバーと、切換手段の一方の側との間に電位差を印加するステップと、一時的に切換手段をオンしてカンチレバーとプログラム電極との間に電位差を生じさせるステップと、カンチレバーがプログラム電極に接触しているかを決定するために、もしあれば、切換手段に流れる電流を検出するステップとを備える。

本発明はさらに、上記不揮発性メモリのビットセルを消去する方法を提供する。この方法は、カンチレバー電極とプログラム電極との間の電位差を実質的に減少させるステップと、カンチレバーが消去電極に接触できるようにするために十分な電位差を、カンチレバーと消去電極との間に印加するステップとを備える。

本発明はさらに、上述したように定義された、少なくとも１つの不揮発性メモリのビットセルを備えたメモリアレイを提供する。

当然のことながら、本発明は、従来技術に対して複数の利点を提供する。例えば、本発明のビットセルにより、従来技術よりも簡単で、小さく、製造に安価なアレイが結果として得られる。

本発明の重要な技術的利点は、当業者にとって、以下の図面、説明及び請求項から容易に理解できるものである。

本発明のより完全な理解及び更なる特徴及び利点のために、添付の図面と併せて以下の説明を参照する。

切換手段がスイッチを備えた、本発明の実施形態に係る３端子ＭＴＰメモリのビットセルの概略図を表す。 切換手段がＮＭＯＳトランジスタを備えた、本発明の実施形態に係る３端子ＭＴＰメモリのビットセルの概略図を表す。 切換手段がＰＭＯＳトランジスタを備えた、本発明の実施形態に係る３端子ＭＴＰメモリのビットセルの概略図を表す。 切換手段がパスゲートを備えた、３端子ＭＴＰメモリのビットセルの概略図を表す。 切換手段がＭＥＭＳスイッチを備えた、３端子ＭＴＰメモリのビットセルの概略図を表す。 本発明の実施形態に係る、ＭＴＰの状態図を表す。 本発明の実施形態に係る、３端子ＭＴＰメモリアレイ構成の概略図を表す。 本発明の実施形態に係る、３端子ＭＴＰメモリアレイ構成の読み出しサイクルのタイミング図を表す。 本発明の実施形態に係る、３端子ＭＴＰメモリアレイ構成の消去サイクルのタイミング図を表す。 本発明の実施形態に係る、３端子ＭＴＰメモリアレイ構成の書き込みサイクルのタイミング図を表す。 本発明の実施形態に係る、３端子ＭＴＰメモリアレイ構成の書き込みサイクルの代替のタイミング図を表す。 ＣＭＯＳプロセスのバックエンドオブラインに組み込まれた密閉されたキャビティに封入された、３端子ＭＴＰメモリアレイ構造の双安定カンチレバー、消去電極、及びプログラム電極の素子の断面図を表す。

図１を参照して、本発明の１つの実施形態を説明する。本発明の３端子の複数回プログラム可能なメモリのビットセル１は、消去電極２と、プログラム電極４と、消去電極２とプログラム電極４との間に位置している可動カンチレバー５に接続されたカンチレバー電極３とを備え、切換手段６はプログラム電極４に接続されている。切換手段６は、第１のノード７と、第２のノード８と、制御ノード９とを有するスイッチを備え、第１のノードと第２のノードとの間を接続するようにスイッチを活性化するように、制御ノードに電圧が印加される。第１のノード７は、プログラム電極４に接続されている。

消去電極２と、プログラム電極４と、カンチレバー電極３と、カンチレバー５とは、適切な導電性材料で作られている。カンチレバー５とプログラム電極４との接触領域は導電性であり、これにより、カンチレバー５からプログラム電極４に、又はプログラム電極４からカンチレバー５への電荷の移動が可能となる。カンチレバー５から消去電極２に、又は消去電極２からカンチレバー５に電荷が移動することを防止するために、カンチレバー５と消去電極２との接触領域は電気的に絶縁され、又は、消去電極の接触領域のみが電気的に絶縁され、又は、カンチレバーの消去電極と接触する領域のみが電気的に絶縁されている。

カンチレバー５は、プログラム電極４に接触する位置から、消去電極２に接触する位置まで移動可能である。カンチレバー５が消去電極２又はプログラム電極４に接触しているとき、カンチレバー５は付着力により所定の位置に保持される。この機械的な力を超えるために、消去電極２と、プログラム電極４と、カンチレバー電極３とに所定の電圧を印加することにより静電力が発生される。

次に、図２ａ，ｂ，ｃ及びｄを参照して、３端子ＭＴＰメモリのビットセルの複数の実施形態を説明する。図２ａ，ｂ，ｃ及びｄのビットセル内の切換手段は、それぞれ、ＮＭＯＳトランジスタ１１と、ＰＭＯＳトランジスタ１２と、パスゲート１３と、ＭＥＭＳスイッチ１４とを用いて実現されている。

ＮＭＯＳトランジスタ１１（図２ａ）、ＰＭＯＳトランジスタ１２（図２ｂ）又はパスゲート１３（図２ｃ）を切換手段として用いるとき、これらのトランジスタのソース／ドレインの接合部は切換手段の第１及び第２のノードとして機能し、これらのトランジスタのゲートは切換手段の制御ノードとして機能する。さらに、ＰＭＯＳトランジスタを用いるとき、ゲート上の制御信号の極性は、ＮＭＯＳトランジスタのための制御信号の極性に比較して反転しているべきである。同様に、パスゲート１３を切換手段として用いるとき、逆極性の２つの制御信号をＮＭＯＳ及びＰＭＯＳトランジスタのゲートに印加するべきである。

ＭＥＭＳスイッチ１４（図２ｄ）を切換手段として用いるとき、カンチレバー接続部は切換手段の第２のノードとして機能し、プログラムされるときにカンチレバーがランディング（着地）する接触電極は切換手段の第１のノードとして機能し、スイッチを活性化するために用いられる引き込み（pull-in）電極は切換手段の制御ノードとして機能する。

次に、図１及び図３を参照して、図１のビットセル１の動作を説明する。動作中において、図１のビットセル１は２つの異なる状態を有する。第１の状態はプログラムされた状態である。ビットセル１は、カンチレバー５がプログラム電極４に接触しているときにプログラムされた状態にあると言われる。この状態は、カンチレバー電極３とプログラム電極４との間に電位差（典型的には１Ｖから２０Ｖまでの範囲であり、正又は負である。）を印加することにより達成される。さらに、カンチレバー５を消去電極２に向って引き込む静電力を最小にするために、カンチレバー電極３と消去電極２との間の電位差を実質的に減少させる。このような所定の電圧を印加することにより、結果として、カンチレバー５をプログラム電極４に向って引き込む正味の静電力が発生される。

カンチレバー５がプログラム電極４に接触すると、接触面は導電性であるので、カンチレバー電極３とプログラム電極４との間の電位差はゼロまで減少する。このことは、カンチレバー５をプログラム電極４に向って引き込む静電力を減衰させる。

しかしながら、カンチレバー５がプログラム電極４に接触するときに問題が生じる可能性がある。接触するときに、カンチレバー５と接触領域とに大きい電流が流れる可能性がある。過大電流は、カンチレバー５及び／又はプログラム電極４の接触領域を損傷させる可能性がある。この過大な電荷の移動を防止するために、カンチレバー５と、プログラム電極４の接触領域との間の接触が起きる前に、カンチレバー電極３とプログラム電極４との間の電位差を取り去るべきである。しかしながら、電位差をただちに取り去りすぎると、カンチレバー５がプログラム電極４の接触領域に到達するための十分な運動量を、カンチレバー５は生じさせず、これにより、結果的にデバイスのプログラム失敗につながる。後述するように、この課題は本発明の構成により解決された。

ビットセル１の第２の状態は、消去された状態である。カンチレバーがプログラム電極４に接触していないとき、ビットセル１は消去された状態にあると言われる。好ましくは、消去された状態は、カンチレバー５を消去電極２に所定の位置で押し当てて保持することにより達成される。この状態は、カンチレバー電極３と消去電極２との間に電位差（典型的には、１Ｖから２０Ｖまでの範囲であり、正又は負である。）を印加することにより達成される。さらに、カンチレバー５をプログラム電極４に向って引き込む静電力を最小にするために、カンチレバー電極３とプログラム電極４との間の電位差を実質的に減少させる。このような所定の電圧を印加することにより、結果として、カンチレバー５を消去電極２に向って引き込む正味の静電力が発生される。

カンチレバー５と消去電極２との接触領域は非導電性であるので、カンチレバー５が消去電極２に接触する前に消去電圧を取り去る必要はない。従って、消去信号のタイミングは、プログラム信号のそれよりも重要ではない。当然のことながら、カンチレバー５と消去電極２との接触領域が導電性であれば、プログラム電圧と同様の消去信号のタイミングの制御が必要である。この場合はまた、カンチレバー５が消去電極２に接触する前に、カンチレバー電極３と消去電極２との間の電位差を取り去る必要がある。

次に、図４を参照して、本発明に係るメモリアレイの構成を説明する。図４から理解できるように、図１、図２及び図３を参照して説明した複数のメモリビットセル１は、ビットセルアレイ１０内に配置されている。この特有の実施形態において、ＮＭＯＳトランジスタ１１は、ＭＴＰビットセル内の切換手段として用いられている。アレイ１０の１つの行内の各ビットセル１の各消去電極２は、同一の消去ライン（すなわち、ＥＲ［０］からＥＲ［３］まで。）に接続されている。また、アレイ１０の各ビットセル１の各プログラム電極４は、ＮＭＯＳトランジスタ１１の一方の側（すなわち、ソース又はドレイン。）に接続されている。アレイ１０の１つの列内のトランジスタ１１の他方の側（すなわち、ドレイン又はソース。）は、同一のビットライン（すなわち、ＢＬ［０］からＢＬ［３］まで。）に接続されている。アレイ１０の１つの行内の各トランジスタ１１のゲートは、同一のワードライン（すなわち、ＷＬ［０］からＷＬ［３］まで。）に接続されている。最後に、アレイ１０内の各ビットセル１１のカンチレバー電極３は、接地電位に接続されている。

当然のことながら、メモリアレイ内において図２の代替のビットセルの実施形態の任意のビットセルを用いる場合、制御信号ＷＬ［０］からＷＬ［３］の極性を反転する必要があるかもしれない。また、図３のメモリアレイは４×４のアレイであるが、当然のことながら、アレイは任意の適切なサイズであってよい。

以下の、図５、図６、図７及び図８の詳細な記述は、図４に示すメモリアレイを動作（読み出し、書き込み、消去）させるために必要とされる制御信号を説明する。アレイ内において図２の代替のビットセルの実施形態の任意のビットセルを用いる場合、制御信号の極性を反転する必要があるかもしれない。

次に、図４及び図５を参照して、本発明に係るアレイの読み出し動作を説明する。アレイ内の任意の所定のビットセル１の状態は、ビットラインに基準電圧を印加し、結果として得られるビットラインに流れる電流を検出することによって決定できる。

読み出し動作の間、各行の消去ラインは接地電位に近い電位に設定され、これにより、任意のビットセル１を偶然に消去する可能性を排除する。ターゲットビットセル１が読み出されるとき、所定のビットセル１に関連するビットラインに、小さい基準電圧が印加される。そして、ターゲットビットセル１に関連する行のワードラインは、ターゲット行に関連するＮＭＯＳトランジスタ１１をオンするために十分に高い電位に瞬間的に設定される一方、アレイ１０の他の各行のワードラインは、これらのトランジスタ１１がオフされたままであることを確立するための接地電位に近い電位に保たれる。

ターゲット行のトランジスタ１１がオンされる期間中に、ターゲットビットセル１及び関連するトランジスタ１１を通ってビットラインに流れる電流がセンスアンプ（図示せず。）又は電流を検出するための他の適切な手段を用いて検出される。カンチレバー５がプログラム電極４に接触していなければ（すなわち、メモリビットセル１が消去された状態にある。）、トランジスタを通って電流が流れないので、センスアンプによって電流は検出されない。逆に、カンチレバー５がプログラム電極４に接触していれば（すなわち、メモリビットセル１がプログラムされた状態にある。）、センスアンプによって電流（典型的には、１０ｎＡから１０ｍＡの範囲内。）が検出される。

読み出し動作中に、基準電圧の一部はビットセル１のプログラム電極４に印加される。読み出されているビットセル１が消去された状態にあれば、カンチレバー５をプログラム電極４に向って引き込む、カンチレバー５上に作用する非常に小さい静電力が存在する。従って、読み出し動作中にビットライン１に印加される基準電圧は、カンチレバー５をプログラム電極４に接触させるように動かすことができる静電力を生成しないように十分に小さいことが重要である。好ましくは、基準電圧は５０ｍＶから１Ｖまでの範囲内である。同時に、この小さい基準電圧は、カンチレバー５と、プログラム電極４の接触領域とを通って流れ得る電流を、制限する。

次に、図６を参照して、本発明に係る消去動作を説明する。説明したように、アレイ１０のカンチレバー５は接地電位にある。アレイのターゲット行を消去するために、ターゲット行の消去ラインに十分に高い電位（消去電圧）が印加される一方、アレイ１０の残りの行の消去ラインの電位は接地電位に近い電位に保たれる。

典型的には、ターゲット行はプログラムされたビットセル１と消去されたビットセル１とを備える。説明したように、プログラムされた状態にあるビットセル１は、各プログラム電極に接しているカンチレバー５を有する。ターゲット行の消去電極２に消去電圧が印加されるとき、ターゲット行内のカンチレバー５は、カンチレバー５を消去電極２に向って動かす正味の静電力を受ける。従って、ターゲット行内のこれらのビットセル１は、消去される。同様に、ターゲット行内の既に消去された状態にあるビットセル１に関しては、結果として得られる静電力は、単にカンチレバー５を消去電極に対してよりきつく引き込み、これらのビットセルは消去された状態にとどまる。

ターゲット行ではない行内のビットセル１は、接地電位に近い電位（カンチレバー５と同一の電位）の消去電極２を有する。従って、カンチレバー５上に作用する正味の静電力はなく、これらのビットセル１はプログラムされた又は消去された状態にとどまる。

次に、図７を参照して、本発明に係る書き込み動作を説明する。書き込み処理中に、プログラムされるターゲットビットセル１に関連するビットラインに、十分に高い電位（プログラム電圧）が印加される。十分に高い電圧を、関連するターゲットビットセル１のワードラインに印加することにより、ターゲットビットセル１に関連するトランジスタ１１はオンされる。これにより、ターゲットビットセル１のプログラム電極にプログラム電圧が印加されることになる。プログラム電圧を適切なビットラインに印加することにより、ターゲット行と同一の行内の複数のビットセル１を同時にプログラムできる。結果として得られる電流がカンチレバー５とプログラム電極４の接触領域とを損傷させる可能性があるので、既にプログラムされたビットセルにプログラム電圧を印加すべきではない。従って、書き込み前にビットセルの論理状態が既知でなくてはならない。あるいは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）又はＦＬＡＳＨメモリと同様に、ビットセル１は各書き込み動作の前に消去動作を受けてもよい。

ビットセル１内のカンチレバー５がプログラムされるとき、カンチレバー５とプログラム電極４とのインテグリティを保つために、カンチレバー５と、プログラム電極４の接触領域とを通って流れる高い電流を防止すべきである。これは、カンチレバーがプログラム電極４に接触する前にトランジスタ１１をオフすることにより、達成される。

プログラム動作中のアレイ内の種々の信号のタイミングを、図７に示す。アレイ１０の全ての消去ラインは、任意のビットセル１を消去することを防止するように、接地電位に近い電位に保たれる。図７の期間１により示すように、書き込みサイクルの開始時に、全てのビットセル１のプログラム電極４上の電圧を、接地電位に近い電位にリセットしてもよい。これは、アレイ１０のワードラインに十分に高い電圧を印加することにより、トランジスタ１１がオンされる前にビットライン上の電位を接地電位に近く設定することにより達成される。プログラム電極４上の電圧がリセットされた後に、アレイ１０のワードラインに接地電位に近い電位を印加することにより、トランジスタはオフされる。このステップは、ビットセル１の全ての電極（プログラム、消去及びカンチレバー）が、任意のビットセルの偶然のプログラムを防止する同一の電位にあることを確立する。この期間はオプションであり、必要でないかもしれない。

次のステップにおいて、プログラムされるターゲット行内のビットセル１に関連するビットラインに、プログラム電圧が印加される。次に、関連するワードラインに十分に高い電圧を印加することにより、ターゲット行のトランジスタはオンされる。このステップは図７の期間２として示され、ターゲットビットセル１のプログラム電極４にプログラム電圧が印加されることになる。従って、ターゲットビットセル１のカンチレバー５は、カンチレバー５を消去電極２から引き離してプログラム電極４に向って動かす静電力を受ける。

カンチレバー５がプログラム電極４に接触する前に、ターゲット行のトランジスタ１１を、関連するワードラインに接地電位に近い電位を印加することによりオフしなければならない。このステップは、図７の期間３として示される。カンチレバー５は運動量を蓄積したので、プログラム電極４に接触するまでプログラム電極４に向って動き続ける。このとき、関連するトランジスタ１１はオフであるので、カンチレバー５又はプログラム電極の接触領域にはＤＣ電流は流れない。カンチレバー５によって蓄積された運動量に加えて、別の静電力がカンチレバー５をプログラム電極４に向って引き込む。この静電力は、プログラム電極４上の残留電圧による。

図７の期間２の終了時にトランジスタ１１が遮断されるとき、ターゲットビットセル１のプログラム電極４上の電圧は、電荷の注入により、初めに量ΔＶだけ減少する。図７の期間３の開始時点においてトランジスタ１１がちょうど遮断されるときにプログラム電極４の容量に蓄えられる総電荷Ｑは、以下のように表すことができる。

ここで、Ｃ_{ＣＡＮＴ０}は、図７の期間３の開始時点におけるカンチレバー５とプログラム電極４との間の容量であり、Ｃ_{ＪＵＮＣＴＩＯＮ０}は、図７の期間３の開始時点におけるトランジスタ１１の接合容量であり、Ｖ_{ＰＲＯＧＲＡＭ．}は、図７の期間２中にプログラム電極に印加される初期プログラム電圧である。カンチレバー５はプログラム電極４に向って動き続けるので、カンチレバー５とプログラム電極４との間の容量は増加する。トランジスタ１１は遮断されるので、トランジスタ１１を通って電荷は漏れず、プログラム電極４上の電圧Ｖ_ＰＲは、

ここで、Ｃ_{ＣＡＮＴ１}は、カンチレバーがプログラム電極４に向って動くときに増加する、カンチレバー５とプログラム電極４との間の容量であり、Ｃ_{ＪＵＮＣＴＩＯＮ１}は、期間３中のトランジスタの接合容量である。Ｃ_{ＣＡＮＴ１}は期間３中に増加するので、この期間中にプログラム電極の電圧は減少する。また、プログラム電極上の減少する電圧により、トランジスタ１１の接合容量Ｃ_{ＪＵＮＣＴＩＯＮ１}は増加し、これにより、プログラム電極４上の電圧Ｖ_ＰＲはさらに減少する。従って、プログラム電極４上の電圧Ｖ_ＰＲは、カンチレバーをプログラム電極４に向ってさらに動かすようにカンチレバー上に作用する静電力を、図７の期間３中に発生し続ける。

最後に、図７の期間３の終了時にカンチレバーがプログラム電極４に接触するとき、カンチレバー５とプログラム電極４の接触領域とを通って容量が放電するので、残りの電圧は急激にゼロまで低下する。

ターゲット行内の、プログラムされるべきではないビットセル１に関連するビットラインは、接地電位に近い電位に保たれる。このことは、ターゲット行のトランジスタ１１がオンされるときに、これらのビットセルのプログラム電極４が接地電位に近いことを確立する。従って、これらのビットセルのカンチレバー上には最小の静電力が作用し、又は、静電力が作用せず、これらのビットセルは現在の状態にとどまる。

同時に、選択されたビットセル１と同一の列内のメモリビットセル１のプログラム電極は、プログラムされることを防止するように接地電位に近い電位に設定される必要がある。これは、ターゲット行に関連しない全てのワードラインが接地電位に近い電位に保たれることを確立することにより達成される。この結果、非ターゲット行のトランジスタ１１はオフされたままになる。これらのトランジスタ１１の絶縁状態は、関連するビットラインにプログラム電圧が印加される期間中に、オフされたトランジスタを介してプログラム電極４を充電することを充電するために十分でなくてはならない。

次に、図８を参照して、本発明に係る代替の書き込み動作を説明する。アレイ１０の全ての消去ラインは、任意のビットセル１が消去されることを防止するために接地電位に近い電位に保たれる。図８の期間１により示すように、書き込みサイクルの開始時に、全てのビットセル１のプログラム電極４上の電圧を、接地電位に近い電位にリセットしてもよい。これは、アレイ１０のワードラインに十分に高い電圧を印加することによりトランジスタ１１がオンされる前に、ビットライン上の電位を接地電位に近く設定することにより達成される。プログラム電極４上の電圧がリセットされた後に、アレイ１０の関連するワードラインに接地電位に近い電位を印加することにより、非ターゲット行のトランジスタのみがオフされる。このステップは、ビットセルの全ての電極（プログラム、消去及びカンチレバー）が同一の電位にあることを確立し、任意のビットセルの偶然のプログラムを防止する。この期間はオプションであり、非ターゲット行には必要でないかもしれない。

次のステップにおいて、プログラムされるターゲット行内のビットセル１に関連するビットラインに、プログラム電圧が印加される。ターゲット行に関連するトランジスタ１１は期間１からオンされたままであるので、プログラム電圧は、ターゲットビットセル１のプログラム電極４に直ちに印加される。このステップは図８の期間２として示される。従って、ターゲットビットセル１のカンチレバー５は、カンチレバー５を消去電極２から引き離してプログラム電極４に向って動かす静電力を、直ちに受ける。

カンチレバー５がプログラム電極４に接触する前に、ターゲット行のトランジスタ１１を、関連するワードラインに接地電位に近い電位を印加することによりオフしなければならない。このステップは、図８の期間３として示される。カンチレバー５は運動量を蓄積し、上述したように別の静電力がカンチレバー上でまだ引いているので、プログラム電極４に接触するまでプログラム電極４に向って動き続ける。このとき、関連するトランジスタ１１はオフであるので、カンチレバー５又はプログラム電極の接触領域にはＤＣ電流は流れない。

次に、図９を参照して、本発明に係る、ＣＭＯＳプロセスのバックエンドオブラインに組み込まれた密閉されたキャビティに封入された３端子ＭＴＰメモリビットセル構造２０の双安定カンチレバー２６、消去電極２８、及びプログラム電極２５の素子の断面図を説明する。この特定の実施形態において、カンチレバー２６が消去された状態にあるときにカンチレバー２６が絶縁層２７に接触し、カンチレバー２６から消去電極２８に電流が流れることを防止するように、電気的な絶縁層２７は消去電極２８の下面に形成される。消去された状態においてこのような電流が流れることを防止するための他の変形例が可能であり、例えば、カンチレバー２６の上面又は上面の一部が電気的な絶縁層を有してもよく、又は、消去電極２８の下の小さい部分が電気的な絶縁層を有してもよく、又はこれらの組み合わせでもよい。

下部のメタライズ構造２２及び接続ビア２３を介してカンチレバー２６と、プログラム電極２５と、消去電極２８とに印加される電圧に依存して、キャビティ２４の中において、プログラム電極２５と、消去電極２８の下の絶縁層２７との間で、カンチレバー２６は自由に動くことができる。金属間誘電体２９内に埋め込まれた（消去電極としても動作する）メタライズ構造２８と同様に、接続ビア２３と、金属間誘電体２１内に埋め込まれたメタライズ構造２２とは、標準的なＣＭＯＳバックエンドオブラインプロセスの一部である。図９には、二酸化ケイ素及び窒化ケイ素層の組み合わせから構成され得る最上部の保護層３０もまた示されている。保護層３０は、劣化させる可能性のある外部の環境の様々な効果から、下の素子を保護するのに役立つ。

金属間誘電体層２９及び保護層３０はまた、カンチレバー２５が存在するキャビティ２４のための密封層としても動作する。密封されたキャビティの環境内において、双安定カンチレバーの表面と、消去電極と、プログラム電極は、劣化させる可能性のある外部の環境の効果から保護される。

本発明及びその利点を詳細に説明したが、添付の請求項により定義される本発明の精神と範囲から離れること無く、様々な変更、置き換え、及び修正を行うことができる。すなわち、本願に含まれる議論は基本的な記述として役立つことを意図している。具体的な議論は全ての可能な実施形態を明示的には記述してはおらず、多くの代替案を暗に含むことを理解すべきである。特定の議論は、本発明の一般的な性質を十分には説明せず、各特徴又は要素を、より広い機能若しくは、様々な代替の又は等価な要素を実際にどのように代表するのかを明示的には示していない。またさらに、これらは、この開示に暗に含まれている。本発明が装置向けの専門用語で記述されている場合、装置の各要素は暗に機能を実行する。記述及び専門用語のどちらも、請求項の範囲を限定することを意図していない。

Claims (23)

1. 第１の金属間誘電体層であって、当該第１の金属間誘電体層内にメタライズ構造を有する第１の金属間誘電体層と、
   上記メタライズ構造より上に配置された第１の電極と、
   上記第１の電極より上に配置された第２の電極と、
   上記第２の電極より下に配置された絶縁層と、
   上記第２の電極と上記第１の電極との間に置かれたカンチレバーに、キャビティ内において接続されたカンチレバー電極とを備え、
   上記絶縁層は、上記第２の電極の下層に接触し、
   上記第２の電極は、上記キャビティに接し、上記カンチレバーは、上記第１の電極に接触された部分に電気的に接続される装置。
2. 上記第２の電極は電気的に絶縁された部分を備え、当該部分において上記カンチレバーは上記第２の電極に接触する請求項１の装置。
3. 上記カンチレバーは電気的に絶縁された部分を備え、当該部分において上記第２の電極は上記カンチレバーに接触する請求項１の装置。
4. 上記第１の電極に接続されたスイッチング手段をさらに備え、
   上記スイッチング手段は、ＮＭＯＳトランジスタを備えた請求項１の装置。
5. 上記第１の電極に接続されたスイッチング手段をさらに備え、
   上記スイッチング手段は、ＰＭＯＳトランジスタを備えた請求項１の装置。
6. 上記第１の電極に接続されたスイッチング手段をさらに備え、
   上記スイッチング手段は、パスゲートを備えた請求項１の装置。
7. 上記第１の電極に接続されたスイッチング手段をさらに備え、
   上記スイッチング手段はスイッチを備え、
   上記スイッチは、第１のノードと、第２のノードと、制御ノードとを備え、
   上記第１のノードは上記第１の電極に接続された請求項１の装置。
8. 上記第１の電極に接続されたスイッチング手段をさらに備え、
   上記スイッチング手段は、ＭＥＭＳスイッチを備えた請求項１の装置。
9. 密閉されたキャビティに封入された装置であって、
   第１の電極と、
   上記第１の電極より下に配置された第２の電極と、
   上記第２の電極と上記第１の電極との間に置かれたカンチレバーに接続されたカンチレバー電極とを備え、
   上記カンチレバーが上記第１の電極に接触する接触領域において、上記カンチレバーと
   上記第１の電極とは電気的に絶縁され、
   上記第２の電極は、上記キャビティに接し、上記カンチレバーは、上記第１の電極に接触された部分に電気的に接続される装置。
10. 上記第１の電極は電気的に絶縁された部分を備え、当該部分において上記カンチレバーは上記第１の電極に接触する請求項９の装置。
11. 上記カンチレバーは電気的に絶縁された部分を備え、当該部分において上記第１の電極は上記カンチレバーに接触する請求項９の装置。
12. 上記第２の電極に接続されたスイッチング手段をさらに備え、
    上記スイッチング手段は、ＮＭＯＳトランジスタを備えた請求項９の装置。
13. 上記第２の電極に接続されたスイッチング手段をさらに備え、
    上記スイッチング手段は、ＰＭＯＳトランジスタを備えた請求項９の装置。
14. 上記第２の電極に接続されたスイッチング手段をさらに備え、
    上記スイッチング手段は、パスゲートを備えた請求項９の装置。
15. 上記第２の電極に接続されたスイッチング手段をさらに備え、
    上記スイッチング手段はスイッチを備え、
    上記スイッチは、第１のノードと、第２のノードと、制御ノードとを備え、
    上記第１のノードは上記第２の電極に接続された請求項９の装置。
16. 上記第２の電極に接続されたスイッチング手段をさらに備え、
    上記スイッチング手段は、ＭＥＭＳスイッチを備えた請求項９の装置。
17. 上記密閉されたキャビティは、ＣＭＯＳプロセスのバックエンドオブラインに組み込まれた請求項９の装置。
18. 上記カンチレバーが上記第２の電極に接触する位置に、上記第２の電極上に配置された電気的に絶縁された層をさらに備えた請求項１記載の装置。
19. 上記カンチレバー上に配置された電気的に絶縁された層をさらに備えた請求項１記載の装置。
20. 上記キャビティは密閉され、ＣＭＯＳプロセスのバックエンドオブラインに組み込まれた請求項１の装置。
21. 上記第２の電極より上に配置され、上記キャビティを密閉する第２の金属間誘電体層をさらに備えた請求項１記載の装置。
22. 上記第２の金属間誘電体層より上に配置された保護層をさらに備えた請求項２１記載の装置。
23. 上記保護層は、二酸化ケイ素及び窒化ケイ素からなるグループから選択された金属を備えた請求項２２記載の装置。

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